KR102468858B1 - Substrate for display and display including the same - Google Patents

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Abstract

본 발명은 표시 장치용 기판과 그를 포함하는 표시 장치에 관한 것으로, 본 발명에 따른 표시 장치용 기판은 산화물 반도체층을 가지는 제1 박막트랜지스터와, 다결정 반도체층을 가지는 제2 박막트랜지스터와, 제2 박막트랜지스터의 게이트 전극과 다결정 반도체층 사이에 위치하는 제1 및 제2 게이트 절연 패턴을 구비하며, 제1 및 제2 게이트 절연 패턴은 제2 게이트 전극과 중첩되도록 다결정 반도체층과 제2 게이트 전극 사이에 순차적으로 적층되며, 제1 게이트 절연 패턴은 상기 제2 게이트 절연 패턴에 비해 수소 함유량이 높다.The present invention relates to a substrate for a display device and a display device including the same. The substrate for a display device according to the present invention includes a first thin film transistor having an oxide semiconductor layer, a second thin film transistor having a polycrystalline semiconductor layer, and a second thin film transistor having a polycrystalline semiconductor layer. It includes first and second gate insulating patterns disposed between the gate electrode of the thin film transistor and the polycrystalline semiconductor layer, and the first and second gate insulating patterns are disposed between the polycrystalline semiconductor layer and the second gate electrode so as to overlap the second gate electrode. are sequentially stacked on, and the first gate insulating pattern has a higher hydrogen content than the second gate insulating pattern.

Description

표시 장치용 기판과 그를 포함하는 표시 장치{SUBSTRATE FOR DISPLAY AND DISPLAY INCLUDING THE SAME}Substrate for display device and display device including the same

본 발명은 표시 장치용 기판과 그를 포함하는 표시 장치에 관한 것으로, 특히 저소비전력 및 대면적화를 구현할 수 있는 표시 장치용 기판과 그를 포함하는 표시 장치에 관한 것이다.The present invention relates to a substrate for a display device and a display device including the same, and more particularly, to a substrate for a display device capable of realizing low power consumption and a large area, and a display device including the same.

다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다. BACKGROUND OF THE INVENTION [0002] Video display devices, which implement various information on a screen, are a core technology in the information and communication era, and are developing toward a thinner, lighter, portable and high-performance direction. Accordingly, a flat panel display device capable of reducing the weight and volume, which are disadvantages of a cathode ray tube (CRT), is in the spotlight.

이러한 평판표시장치로는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device:ED) 등이 있다.These flat panel displays include liquid crystal display devices (LCDs), plasma display panels (PDPs), organic light emitting display devices (OLEDs), and electrophoretic displays (electrophoretic displays). Display Device: ED), etc.

이러한 평판 표시 장치는 화소들에 박막트랜지스터가 형성된 표시 장치용 기판을 포함한다. 이러한 표시 장치를 휴대용 기기에 적용하기 위해서는 저소비전력이 요구되고 있다. 그러나, 현재까지 개발된 표시 장치에 관련된 기술로는 저소비전력을 구현하는 데 어려움이 있다.Such a flat panel display device includes a substrate for a display device on which thin film transistors are formed in pixels. In order to apply such display devices to portable devices, low power consumption is required. However, it is difficult to implement low power consumption with the technologies related to display devices developed to date.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 저소비전력 및 대면적화를 구현할 수 있는, 표시 장치용 기판과 그를 포함하는 표시 장치를 제공하는 것이다. The present invention is to solve the above problems, and the present invention provides a substrate for a display device capable of realizing low power consumption and a large area and a display device including the same.

상기 목적을 달성하기 위하여, 본 발명에 따른 표시 장치용 기판은 산화물 반도체층을 가지는 제1 박막트랜지스터와, 다결정 반도체층을 가지는 제2 박막트랜지스터와, 제2 박막트랜지스터의 게이트 전극과 다결정 반도체층 사이에 위치하는 제1 및 제2 게이트 절연 패턴을 구비하며, 제1 및 제2 게이트 절연 패턴은 제2 게이트 전극과 중첩되도록 다결정 반도체층과 제2 게이트 전극 사이에 순차적으로 적층되며, 제1 게이트 절연 패턴은 상기 제2 게이트 절연 패턴에 비해 수소 함유량이 높다.In order to achieve the above object, a substrate for a display device according to the present invention is provided between a first thin film transistor having an oxide semiconductor layer, a second thin film transistor having a polycrystalline semiconductor layer, and a gate electrode of the second thin film transistor and the polycrystalline semiconductor layer. The first and second gate insulating patterns are sequentially stacked between the polycrystalline semiconductor layer and the second gate electrode so as to overlap the second gate electrode, and the first gate insulating pattern is positioned on the first gate insulating layer. The pattern has a higher hydrogen content than the second gate insulating pattern.

본 발명은 표시 영역에 위치하는 박막트랜지스터를 산화물 반도체층을 가지는 박막트랜지스터로 적용함으로써 저소비전력 및 저전압화 효과를 얻을 수 있다. 또한, 본원 발명은 비표시 영역에 위치하는 게이트 구동부 및 멀티플렉서를 다결정 반도체층을 가지는 박막트랜지스터로 적용함으로써 구동 집적 회로 수를 저감하고 베젤 영역을 줄일 수 있다. 또한, 본원 발명은 제1 소스 및 제1 드레인 전극 각각과 산화물 반도체층 사이에 층간 절연막이 위치하므로, 제1 박막트랜지스터의 기생 커패시터의 용량값은 백채널 에치(Back Channel Etch)형 TFT의 기생 커패시터의 용량값보다 줄일 수 있다. 또한, 본원 발명은 산화물 반도체층 상에 층간 절연막이 위치하므로 제1 소스 및 제1 드레인 전극 패터닝시 산화물 반도체층이 손상되는 것을 방지할 수 있다. 뿐만 아니라, 본 발명에서는 소스 및 드레인 컨택홀과, 스토리지홀을 동일한 하나의 마스크 공정을 통해 형성한다. 이에 따라, 본 발명에 따른 유기 발광 표시 장치는 종래보다 총 1회의 마스크 공정 수를 저감할 수 있어 생산성을 향상시킬 수 있으며 비용을 절감할 수 있다.According to the present invention, low power consumption and low voltage can be obtained by applying a thin film transistor positioned in a display area to a thin film transistor having an oxide semiconductor layer. In addition, the present invention can reduce the number of driving integrated circuits and reduce the bezel area by applying a thin film transistor having a polycrystalline semiconductor layer to the gate driver and the multiplexer located in the non-display area. In addition, since the interlayer insulating film is located between the oxide semiconductor layer and each of the first source and first drain electrodes in the present invention, the capacitance value of the parasitic capacitor of the first thin film transistor is the parasitic capacitor of the back channel etch type TFT can be reduced from the capacity of In addition, since the interlayer insulating film is positioned on the oxide semiconductor layer according to the present invention, it is possible to prevent the oxide semiconductor layer from being damaged during patterning of the first source and first drain electrodes. In addition, in the present invention, the source and drain contact holes and the storage hole are formed through the same mask process. Accordingly, the organic light emitting diode display according to the present invention can reduce the total number of mask processes per mask process compared to the prior art, thereby improving productivity and reducing cost.

도 1은 본 발명의 제1 실시 예에 따른 표시 장치용 기판을 나타내는 단면도이다.
도 2는 본 발명에 따른 표시 장치를 나타내는 블럭도이다.
도 3은 도 1에 도시된 표시 장치용 기판을 가지는 액정 표시 장치를 나타내는 단면도이다.
도 4는 도 1에 도시된 표시 장치용 기판을 가지는 유기 발광 다이오드 표시 장치를 나타내는 단면도이다.
도 5a 내지 도 5l은 도 4에 도시된 유기 발광 다이오드 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view illustrating a substrate for a display device according to a first embodiment of the present invention.
2 is a block diagram illustrating a display device according to the present invention.
FIG. 3 is a cross-sectional view illustrating a liquid crystal display device having the display substrate shown in FIG. 1 .
FIG. 4 is a cross-sectional view illustrating an organic light emitting diode display having the display substrate shown in FIG. 1 .
5A to 5L are cross-sectional views for explaining a manufacturing method of the organic light emitting diode display shown in FIG. 4 .

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 표시 장치용 기판을 나타내는 단면도이다.1 is a cross-sectional view showing a substrate for a display device according to the present invention.

도 1에 도시된 표시 장치용 기판은 제1 및 제2 박막트랜지스터(100,150)를 구비한다.The display device substrate shown in FIG. 1 includes first and second thin film transistors 100 and 150 .

버텀 게이트 구조의 제1 박막트랜지스터(100)는 제1 게이트 전극(106)과, 산화물 반도체층(104)과, 제1 소스 전극(108)과, 제1 드레인 전극(110)을 구비한다.The first thin film transistor 100 having a bottom gate structure includes a first gate electrode 106 , an oxide semiconductor layer 104 , a first source electrode 108 , and a first drain electrode 110 .

제1 게이트 전극(106)은 기판(101) 상에 형성되며, 버퍼층(102)을 사이에 두고 산화물 반도체층(106)과 중첩된다. 이 제1 게이트 전극(106)은 제2 박막트랜지스터(150) 하부에 위치하는 차광층(152)과 동일 평면인 기판(101) 상에 차광층(152)과 동일 재질로 형성된다. 이에 따라, 제1 게이트 전극(106) 및 차광층(152)은 동일 마스크 공정으로 형성 가능하므로 마스크 공정을 저감할 수 있다.The first gate electrode 106 is formed on the substrate 101 and overlaps the oxide semiconductor layer 106 with the buffer layer 102 therebetween. The first gate electrode 106 is formed of the same material as the light blocking layer 152 on the same plane as the light blocking layer 152 positioned below the second thin film transistor 150 . Accordingly, since the first gate electrode 106 and the light blocking layer 152 can be formed through the same mask process, mask processes can be reduced.

산화물 반도체층(104)은 버퍼층(102) 상에 제1 게이트 전극(106)과 중첩되게 형성되어 제1 소스 및 제1 드레인 전극(108,110) 사이에 채널을 형성한다. 이 산화물 반도체층(104)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 이러한 산화물 반도체층(104)을 포함하는 제1 박막 트랜지스터(100)는 다결정 반도체층(154)을 포함하는 제2 박막 트랜지스터(150)보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 가지므로 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막트랜지스터에 적용하는 것이 바람직하다. 이러한 산화물 반도체층(104)은 소자의 안정성을 효과적으로 확보할 수 있도록 제1 게이트 전극(106)보다 상부에 위치하는 것이 바람직하다. The oxide semiconductor layer 104 is formed on the buffer layer 102 to overlap the first gate electrode 106 to form a channel between the first source and first drain electrodes 108 and 110 . The oxide semiconductor layer 104 is formed of an oxide containing at least one metal selected from among Zn, Cd, Ga, In, Sn, Hf, and Zr. Since the first thin film transistor 100 including the oxide semiconductor layer 104 has higher charge mobility and lower leakage current characteristics than the second thin film transistor 150 including the polycrystalline semiconductor layer 154, it is turned on. It is preferable to apply it to a switching thin film transistor that maintains a short on time and a long off time. The oxide semiconductor layer 104 is preferably located above the first gate electrode 106 so as to effectively secure the stability of the device.

제1 소스 전극(108)은 층간 절연막(116)을 관통하는 제1 소스 컨택홀을(124S) 통해 노출된 산화물 반도체층(104)과 접속된다. 제1 드레인 전극(110)은 층간 절연막(116)을 관통하는 제1 드레인 컨택홀을(124D) 통해 노출된 산화물 반도체층(104)과 접속된다.The first source electrode 108 is connected to the exposed oxide semiconductor layer 104 through a first source contact hole 124S passing through the interlayer insulating layer 116 . The first drain electrode 110 is connected to the exposed oxide semiconductor layer 104 through a first drain contact hole 124D passing through the interlayer insulating layer 116 .

이 경우, 제1 소스 및 제1 드레인 전극(108,110) 사이에 위치하는 층간 절연막(116)은 산화물 반도체층(104)을 덮도록 형성되어 에치 스토퍼 역할을 한다. 이에 따라, 제1 소스 및 제1 드레인 전극(108,110) 사이에 위치하는 층간 절연막(116)은 제1 소스 및 제1 드레인 전극(108,110) 식각시 산화물 반도체층(104)이 손상되는 것을 방지한다. In this case, the interlayer insulating film 116 positioned between the first source and first drain electrodes 108 and 110 is formed to cover the oxide semiconductor layer 104 and serves as an etch stopper. Accordingly, the interlayer insulating film 116 positioned between the first source and first drain electrodes 108 and 110 prevents the oxide semiconductor layer 104 from being damaged when the first source and first drain electrodes 108 and 110 are etched.

또한, 제1 소스 및 제1 드레인 전극(108,110) 각각과 산화물 반도체층(104) 사이에는 층간 절연막(116)이 위치하게 된다. 이에 따라, 제1 소스 및 제1 드레인 전극(108,110) 각각과 제1 게이트 전극(106) 사이의 이격 거리는 소스 및 드레인 전극이 반도체층 바로 위에 형성되는 백채널 에치(Back Channel Etch)형 TFT구조에 비해 멀다. 이에 따라, 제1 소스 및 제1 드레인 전극(108,110) 각각과 제1 게이트 전극(106) 사이에 형성되는 기생 커패시터의 용량값은 백채널 에치(Back Channel Etch)형 TFT의 기생 커패시터의 용량값보다 줄일 수 있다.In addition, an interlayer insulating film 116 is positioned between each of the first source and first drain electrodes 108 and 110 and the oxide semiconductor layer 104 . Accordingly, the distance between each of the first source and first drain electrodes 108 and 110 and the first gate electrode 106 is related to the back channel etch type TFT structure in which the source and drain electrodes are formed directly on the semiconductor layer. far compared to Accordingly, the capacitance value of the parasitic capacitor formed between each of the first source and first drain electrodes 108 and 110 and the first gate electrode 106 is higher than the capacitance value of the parasitic capacitor of the back channel etch type TFT. can be reduced

이러한 제1 소스 및 제1 드레인 전극(108,110)은 층간 절연막(116) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. The first source and first drain electrodes 108 and 110 are formed of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), It may be a single layer or multiple layers made of any one of neodymium (Nd) and copper (Cu) or an alloy thereof, but is not limited thereto.

탑 게이트 구조의 제2 박막트랜지스터(150)는 제1 박막트랜지스터(100)와 이격되도록 기판(101) 상에 배치된다. 이러한 제2 박막트랜지스터(150)는 다결정 반도체층(154)과, 제2 게이트 전극(156)과, 제2 소스 전극(158)과, 제2 드레인 전극(160)을 구비한다. The second thin film transistor 150 having a top gate structure is disposed on the substrate 101 to be spaced apart from the first thin film transistor 100 . The second thin film transistor 150 includes a polycrystalline semiconductor layer 154 , a second gate electrode 156 , a second source electrode 158 , and a second drain electrode 160 .

다결정 반도체층(154)은 기판(101)을 덮는 버퍼층(102) 상에 형성된다. 이러한 다결정 반도체층(154)은 채널 영역(154C), 엘디디 영역(LDD; Lightly Doped Drain; 154L), 소스 영역(154S) 및 드레인 영역(154D)를 구비한다. 채널 영역(154C)은 제1 게이트 절연막(112)을 사이에 두고 제2 게이트 전극(156)과 중첩되어 제2 소스 및 제2 드레인 전극(158,160) 사이의 채널을 형성한다. 소스 영역(154S)은 제2 소스 전극(158)과 제2 소스 컨택홀(164S)을 통해 전기적으로 접속된다. 드레인 영역(154D)은 제2 드레인 전극(160)과 제2 드레인 컨택홀(164D)을 통해 전기적으로 접속된다. 엘디디 영역(154L)은 소스 영역(154S) 및 드레인 영역(154D) 각각과 채널 영역(154C) 사이에 위치하며, 제2 게이트 전극(156)과 중첩되지 않는다. 이러한 다결정 반도체층(154)은 이동도가 높아, 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 게이트 라인을 구동하는 게이트 구동부 및/또는 멀티플렉서(MUX)에 적용기에 적합하다.A polycrystalline semiconductor layer 154 is formed on the buffer layer 102 covering the substrate 101 . The polycrystalline semiconductor layer 154 includes a channel region 154C, a lightly doped drain (LDD) 154L, a source region 154S, and a drain region 154D. The channel region 154C overlaps the second gate electrode 156 with the first gate insulating layer 112 interposed therebetween to form a channel between the second source and second drain electrodes 158 and 160 . The source region 154S is electrically connected to the second source electrode 158 through the second source contact hole 164S. The drain region 154D is electrically connected to the second drain electrode 160 through the second drain contact hole 164D. The LDD region 154L is positioned between each of the source region 154S and the drain region 154D and the channel region 154C, and does not overlap the second gate electrode 156 . Since the polycrystalline semiconductor layer 154 has high mobility, low energy consumption, and excellent reliability, it is suitable for applications in a gate driver driving a gate line and/or a multiplexer (MUX).

제2 게이트 전극(156)은 제1 및 제2 게이트 절연 패턴(112,114)을 사이에 두고 다결정 반도체층의 채널 영역(154C)과 중첩된다. 이러한 제2 게이트 전극(156)은 제1 게이트 전극(106)과 동일 재질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. The second gate electrode 156 overlaps the channel region 154C of the polycrystalline semiconductor layer with the first and second gate insulating patterns 112 and 114 interposed therebetween. The second gate electrode 156 is made of the same material as the first gate electrode 106, for example, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), or nickel. It may be a single layer or multiple layers made of any one of (Ni), neodymium (Nd) and copper (Cu) or an alloy thereof, but is not limited thereto.

제1 및 제2 게이트 절연 패턴(112,114)은 제2 게이트 전극(156)과 중첩되도록 다결정 반도체층(154)과 제2 게이트 전극(156) 사이에 순차적으로 적층된다.The first and second gate insulating patterns 112 and 114 are sequentially stacked between the polycrystalline semiconductor layer 154 and the second gate electrode 156 to overlap the second gate electrode 156 .

제1 게이트 절연 패턴(112)은 다결정 반도체층(154) 상에 위치하며, 제2 게이트 절연 패턴(114)에 비해 수소 입자 함유량이 높은 무기 절연막, 예를 들어 질화 실리콘(SiNx)로 형성된다. 제1 게이트 절연 패턴(112)에 포함된 수소 입자는 수소화 공정시 다결정 반도체층(154)으로 확산되어 다결정 반도체층 내의 공극을 수소로 채워준다. 이에 따라, 다결정 반도체층(154)은 안정화를 이룰 수 있어 제2 박막트랜지스터(150)의 특성 저하를 방지할 수 있다.The first gate insulating pattern 112 is positioned on the polycrystalline semiconductor layer 154 and is formed of an inorganic insulating layer having a higher hydrogen particle content than the second gate insulating pattern 114 , for example, silicon nitride (SiNx). During the hydrogenation process, hydrogen particles included in the first gate insulating pattern 112 diffuse into the polycrystalline semiconductor layer 154 to fill the gaps in the polycrystalline semiconductor layer with hydrogen. Accordingly, since the polycrystalline semiconductor layer 154 can be stabilized, degradation of the characteristics of the second thin film transistor 150 can be prevented.

제2 게이트 절연 패턴(114)은 제1 게이트 절연 패턴(112) 상에 수소 입자 함유량이 낮은 무기 절연막, 예를 들어 산화 실리콘(SiOx)로 형성된다. 제2 게이트 절연 패턴(114)은 산화물 반도체층(104)의 열처리 공정시 다결정 반도체층(154)의 수소들이 산화물 반도체층(104)으로 확산되는 것을 방지한다.The second gate insulating pattern 114 is formed on the first gate insulating pattern 112 with an inorganic insulating layer having a low hydrogen particle content, for example, silicon oxide (SiOx). The second gate insulating pattern 114 prevents hydrogen of the polycrystalline semiconductor layer 154 from diffusing into the oxide semiconductor layer 104 during a heat treatment process of the oxide semiconductor layer 104 .

제2 소스 전극(158)은 제1 소스 전극(108)과 동일 평면 상에 동일 재질로 형성되며, 층간 절연막(116)을 관통하는 제2 소스 컨택홀(164S)을 통해 다결정 반도체층(154)의 소스 영역(154S)과 접속된다.The second source electrode 158 is formed of the same material on the same plane as the first source electrode 108, and the polycrystalline semiconductor layer 154 is formed through the second source contact hole 164S penetrating the interlayer insulating film 116. It is connected to the source region 154S of .

제2 드레인 전극(160)은 제1 드레인 전극(110)과 동일 평면 상에 동일 재질로 형성되며, 층간 절연막(116)을 관통하는 제2 드레인 컨택홀(164D)을 통해 다결정 반도체층(154)의 드레인 영역(154D)과 접속된다The second drain electrode 160 is formed of the same material on the same plane as the first drain electrode 110, and the polycrystalline semiconductor layer 154 is formed through the second drain contact hole 164D penetrating the interlayer insulating film 116. is connected to the drain region 154D of

이러한 제2 박막트랜지스터(150)의 다결정 반도체층(154)의 활성화 및 수소화 공정 이후에 제1 박막트랜지스터(100)의 산화물 반도체층(104)이 형성된다. 이에 따라, 산화물 반도체층(104)은 다결정 반도체층(154)의 활성화 및 수소화 공정의 고온 분위기에 노출되지 않으므로 산화물 반도체층(104)의 손상을 방지할 수 있어 신뢰성이 향상된다.After the process of activating and hydrogenating the polycrystalline semiconductor layer 154 of the second thin film transistor 150, the oxide semiconductor layer 104 of the first thin film transistor 100 is formed. Accordingly, since the oxide semiconductor layer 104 is not exposed to the high-temperature atmosphere of the activation and hydrogenation process of the polycrystalline semiconductor layer 154, damage to the oxide semiconductor layer 104 can be prevented and reliability is improved.

이와 같은 본 발명에 따른 표시 장치용 기판은 도 2에 도시된 바와 같이 표시 장치에 적용될 수 있다.Such a substrate for a display device according to the present invention can be applied to a display device as shown in FIG. 2 .

도 2에 도시된 표시 장치는 표시 패널(180)과, 표시 패널(180)의 게이트 라인(GL)을 구동하는 게이트 구동부(182)와, 표시 패널(180)의 데이터 라인(DL)을 구동하는 데이터 구동부(184)를 구비한다. The display device shown in FIG. 2 includes a display panel 180, a gate driver 182 driving the gate line GL of the display panel 180, and driving the data line DL of the display panel 180. A data driver 184 is provided.

표시 패널(180)은 표시 영역(AA)과, 표시 영역(AA)을 둘러싸는 비표시 영역(NA)을 구비한다. The display panel 180 includes a display area AA and a non-display area NA surrounding the display area AA.

표시 패널(180)의 표시 영역(AA)에는 게이트 라인(GL) 및 데이터 라인(DL)의 교차부에 위치하는 다수의 화소들이 매트릭스 형태로 배치된다. 다수의 화소들 각각은 제1 및 제2 박막트랜지스터(100,150) 중 적어도 어느 하나와, 광제어 소자를 가진다.In the display area AA of the display panel 180, a plurality of pixels positioned at intersections of the gate line GL and the data line DL are arranged in a matrix form. Each of the plurality of pixels has at least one of the first and second thin film transistors 100 and 150 and a light control element.

비표시 영역(NA)에는 게이트 구동부(182)가 배치된다. 이 게이트 구동부(182)는 다결정 반도체층(154)을 가지는 제2 박막트랜지스터(150)를 이용하여 구성된다. 이 때, 게이트 구동부(182)의 제2 박막트랜지스터(150)는 표시 영역(AA)의 제1 및 제2 박막트랜지스터(100,150)와 동일 공정으로 동시에 형성된다. A gate driver 182 is disposed in the non-display area NA. The gate driver 182 is configured using the second thin film transistor 150 having the polycrystalline semiconductor layer 154 . At this time, the second thin film transistor 150 of the gate driver 182 is simultaneously formed in the same process as the first and second thin film transistors 100 and 150 of the display area AA.

한편, 데이터 구동부(184)와 데이터 라인(DL) 사이에는 멀티 플렉서(186)가 배치될 수 있다. 이 멀티 플렉서(186)는 데이터 구동부(184)로부터의 데이터 전압을 다수의 데이터 라인(DL)으로 시분할 분배함으로서 데이터 구동부(184)의 출력 채널 수를 줄일 수 있어 데이터 구동부를 이루는 데이터 구동 집적 회로의 개수를 저감할 수 있다. 이러한 멀티 플렉서(186)는 다결정 반도체층(154)을 가지는 제2 박막트랜지스터(150)를 이용하여 구성된다. 이 때, 멀티 플렉서(186)의 제2 박막트랜지스터(150)는 게이트 구동부(182)의 제2 박막트랜지스터(150) 및 표시 영역(AA)의 제1 및 제2 박막트랜지스터(100,150)와 함께 기판 상에 직접 형성될 수 있다.Meanwhile, a multiplexer 186 may be disposed between the data driver 184 and the data line DL. The multiplexer 186 divides the data voltage from the data driver 184 into a plurality of data lines DL in time division, thereby reducing the number of output channels of the data driver 184, thereby forming a data driving integrated circuit constituting the data driver. can reduce the number of This multiplexer 186 is constructed using the second thin film transistor 150 having the polycrystalline semiconductor layer 154 . At this time, the second thin film transistor 150 of the multiplexer 186 together with the second thin film transistor 150 of the gate driver 182 and the first and second thin film transistors 100 and 150 of the display area AA It can be formed directly on a substrate.

이와 같은 표시 장치는 외부로 출사되는 광을 제어하는 광제어 소자인 액정층을 가지는 도 3에 도시된 액정 표시 장치와, 광제어 소자인 발광 소자를 가지는 도 4에 도시된 유기 발광 다이오드 표시 장치 등 박막트랜지스터가 필요한 표시 장치에 적용될 수 있다.Such display devices include the liquid crystal display shown in FIG. 3 having a liquid crystal layer as a light control element for controlling light emitted to the outside, and the organic light emitting diode display shown in FIG. 4 having a light emitting element as a light control element. It can be applied to a display device requiring a thin film transistor.

도 3에 도시된 액정 표시 장치는 제1 및 제2 박막트랜지스터(100,150)와, 제1 박막트랜지스터(100)와 접속된 화소 전극(172)과, 화소 전극(172)과 전계를 이루는 공통 전극(174)과, 스토리지 커패시터(140)를 구비한다.The liquid crystal display shown in FIG. 3 includes first and second thin film transistors 100 and 150, a pixel electrode 172 connected to the first thin film transistor 100, and a common electrode forming an electric field with the pixel electrode 172 ( 174) and a storage capacitor 140.

산화물 반도체층(104)을 가지는 제1 박막트랜지스터(100)는 표시 영역(AA)에 위치하는 화소 전극(172)과 접속된 박막 트랜지스터에 적용된다. The first thin film transistor 100 having the oxide semiconductor layer 104 is applied to the thin film transistor connected to the pixel electrode 172 positioned in the display area AA.

다결정 반도체층(154)을 가지는 제2 박막트랜지스터(150)는 비표시 영역(NA)에 위치하는 게이트 구동부 및 멀티 플렉서 중 적어도 어느 하나의 구동 회로의 트랜지스터에 적용된다.The second thin film transistor 150 having the polycrystalline semiconductor layer 154 is applied to a transistor of at least one driving circuit of a gate driver and a multiplexer located in the non-display area NA.

스토리지 커패시터(140)는 제1 및 제2 스토리지 커패시터를 구비한다. 제1 스토리지 커패시터는 버퍼막(102)을 사이에 두고 중첩되는 스토리지 하부 전극(142) 및 스토리지 중간 전극(144)을 구비한다. 제2 스토리지 커패시터는 보호막(118)을 사이에 두고 중첩되는 스토리지 중간 전극(144) 및 스토리지 상부 전극(146)을 구비한다. The storage capacitor 140 includes first and second storage capacitors. The first storage capacitor includes a storage lower electrode 142 and a storage intermediate electrode 144 overlapping with a buffer layer 102 interposed therebetween. The second storage capacitor includes a storage intermediate electrode 144 and a storage upper electrode 146 overlapping with a passivation layer 118 interposed therebetween.

스토리지 하부 전극(142)은 차광층(152)과 동일층에 동일 재질로 형성되며, 스토리지 중간 전극(144)은 다결정 반도체층(154)과 동일층에 동일 재질로 형성되며, 스토리지 상부 전극(146)은 보호막(118) 상에 화소 전극(172)과 동일 재질로 형성되며, 평탄화층(128)을 관통하는 스토리지 컨택홀(168)을 통해 노출되어 화소 전극(172)과 전기적으로 접속된다. The storage lower electrode 142 is formed of the same material on the same layer as the light blocking layer 152, the storage intermediate electrode 144 is formed of the same material on the same layer as the polycrystalline semiconductor layer 154, and the storage upper electrode 146 ) is formed of the same material as the pixel electrode 172 on the passivation layer 118 and is exposed through the storage contact hole 168 penetrating the planarization layer 128 to be electrically connected to the pixel electrode 172 .

여기서, 스토리지 중간 전극(144)은 층간 절연막(116)을 관통하는 스토리지홀(148)을 통해 노출되어 SiNx로 형성되는 보호막(118)을 사이에 두고 스토리지 상부 전극(146)과 중첩된다. 이에 따라, 스토리지 중간 전극(144)은 SiOx로 형성되는 층간 절연막(116)에 비해 유전율이 높은 SiNx로 형성되는 보호막(118)을 사이에 두고 스토리지 상부 전극(146)과 중첩됨으로써 유전율에 비례하는 제2 스토리지 커패시터의 용량값은 증가하게 된다.Here, the storage intermediate electrode 144 is exposed through the storage hole 148 penetrating the interlayer insulating film 116 and overlaps the storage upper electrode 146 with the protective film 118 formed of SiNx interposed therebetween. Accordingly, the storage intermediate electrode 144 is overlapped with the storage upper electrode 146 with the passivation layer 118 formed of SiNx having a higher permittivity than the interlayer insulating film 116 formed of SiOx therebetween, so that the second dielectric constant is proportional to the dielectric constant. 2 The capacitance value of the storage capacitor increases.

또한, 다결정 반도체층(154)과 동일 재질의 스토리지 중간 전극(144)이 산화물 반도체층(104)과 동일층(버퍼층(102)) 상에 형성되므로, 종래 다층 구조의 보호막을 단일층으로만 구성가능하다. In addition, since the storage intermediate electrode 144 made of the same material as the polycrystalline semiconductor layer 154 is formed on the same layer (buffer layer 102) as the oxide semiconductor layer 104, the protective film of the conventional multi-layer structure is composed of only a single layer. It is possible.

구체적으로, 종래 다층 구조의 보호막은 산화물 반도체층을 보호하기 위한 제1 보호막과, 스토리지 커패시터의 전극들 사이에 위치하는 제2 보호막을 구비하므로, 재료비 상승하고 구조 및 공정이 복잡해진다.Specifically, since the conventional multi-layered passivation layer includes a first passivation layer for protecting an oxide semiconductor layer and a second passivation layer positioned between electrodes of a storage capacitor, material costs increase and structures and processes become complicated.

반면에, 본원 발명의 산화물 반도체층(104)은 수소 입자가 함유된 SiNx에 비해 수소 입자가 함유되지 않은 SiOx로 형성되는 층간 절연막(116)에 의해 보호된다. 이 경우, 산화물 반도체층(104)이 수소에 영향을 받지 않으므로, 제1 박막트랜지스터(100)의 문턱전압이 변동하는 것을 방지할 수 있어 소자 안정성이 향상된다. 이와 같이, 본원 발명에서는 층간 절연막(116)을 이용하여 산화물 반도체층(104)을 보호하므로, 산화물 반도체층(104)을 보호하기 위한 별도의 보호막이 불필요하므로, 구조 및 공정이 종래에 비해 단순해진다.On the other hand, the oxide semiconductor layer 104 of the present invention is protected by the interlayer insulating film 116 formed of SiOx without hydrogen particles compared to SiNx containing hydrogen particles. In this case, since the oxide semiconductor layer 104 is not affected by hydrogen, it is possible to prevent the threshold voltage of the first thin film transistor 100 from fluctuating, thereby improving device stability. As described above, in the present invention, since the oxide semiconductor layer 104 is protected using the interlayer insulating film 116, a separate protective film for protecting the oxide semiconductor layer 104 is not required, so the structure and process are simplified compared to the prior art. .

화소 전극(172)은 제1 박막트랜지스터(100)의 제1 드레인 전극(110)과 화소 콘택홀(120)을 통해 접속된다. 이에 따라, 화소 전극(172)은 제1 박막트랜지스터(100)를 통해 데이터 라인(DL)으로부터의 데이터 신호가 공급된다. The pixel electrode 172 is connected to the first drain electrode 110 of the first thin film transistor 100 through the pixel contact hole 120 . Accordingly, the data signal from the data line DL is supplied to the pixel electrode 172 through the first thin film transistor 100 .

공통 전극(174)은 화소 전극(172)을 덮도록 형성된 제2 보호막(138) 상에 다수의 슬릿을 가지도록 형성된다. 이 공통 전극(174)에 공통 전압이 공급되면, 공통 전극(174)은 화소 전극(172)과 프린지 전계를 형성함으로써 그 프린지 전계에 의해 광제어 소자인 액정층의 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 광제어 소자인 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.The common electrode 174 is formed to have a plurality of slits on the second passivation layer 138 formed to cover the pixel electrode 172 . When a common voltage is supplied to the common electrode 174, the common electrode 174 forms a fringe electric field with the pixel electrode 172, and the liquid crystal molecules of the liquid crystal layer, which is the light control element, rotate due to dielectric anisotropy. will do In addition, the light transmittance passing through the pixel area is changed according to the degree of rotation of liquid crystal molecules, which are light control elements, so that gray levels are implemented.

도 4에 도시된 유기 발광 다이오드 표시 장치는 제1 및 제2 박막트랜지스터(100,150)와, 제1 박막트랜지스터(100)와 접속된 발광소자(130)와, 스토리지 커패시터(140)를 구비한다.The organic light emitting diode display shown in FIG. 4 includes first and second thin film transistors 100 and 150 , a light emitting element 130 connected to the first thin film transistor 100 , and a storage capacitor 140 .

산화물 반도체층(104)을 가지는 제1 박막트랜지스터(100)는 표시 영역(AA)에 위치하는 각 화소들에 기입되는 데이터 전압을 스위칭하는 스위칭 트랜지스터와, 각 발광소자(130)에 접속된 구동 트랜지스터로 적용된다. 이외에도 산화물 반도체층(104)을 가지는 제1 박막트랜지스터(100)는 표시 영역(AA)에 위치하는 각 화소들의 스위칭 트랜지스터에 적용되고, 다결정 반도체층(154)을 가지는 제2 박막트랜지스터(150)는 표시 영역(AA)에 위치하는 각 화소들의 구동 트랜지스터에 적용될 수도 있다.The first thin film transistor 100 having the oxide semiconductor layer 104 includes a switching transistor for switching a data voltage written in each pixel located in the display area AA, and a driving transistor connected to each light emitting element 130. is applied as In addition, the first thin film transistor 100 having the oxide semiconductor layer 104 is applied to the switching transistor of each pixel located in the display area AA, and the second thin film transistor 150 having the polycrystalline semiconductor layer 154 It may also be applied to a driving transistor of each pixel positioned in the display area AA.

다결정 반도체층(154)을 가지는 제2 박막트랜지스터(150)는 비표시 영역(NA)에 위치하는 게이트 구동부 및 멀티 플렉서 중 적어도 어느 하나의 구동 회로의 트랜지스터로 적용된다.The second thin film transistor 150 having the polycrystalline semiconductor layer 154 is applied as a transistor of at least one driving circuit of a gate driver and a multiplexer located in the non-display area NA.

스토리지 커패시터(140)는 스토리지 하부 전극(142) 및 스토리지 중간 전극(144)으로 이루어진 제1 커패시터와, 스토리지 중간 전극(144) 및 스토리지 상부 전극(146)으로 이루어진 제2 스토리지 커패시터를 구비한다. The storage capacitor 140 includes a first capacitor composed of the storage lower electrode 142 and the storage intermediate electrode 144, and a second storage capacitor composed of the storage intermediate electrode 144 and the storage upper electrode 146.

스토리지 상부 전극(146)은 보조 전극(122)과 동일층에 동일 재질로 형성되며 애노드 전극(122)과 전기적으로 접속된다. The storage upper electrode 146 is formed of the same material on the same layer as the auxiliary electrode 122 and is electrically connected to the anode electrode 122 .

여기서, 스토리지 상부 전극(146)은 SiOx로 형성되는 층간 절연막에 비해 유전율이 높은 SiNx로 형성되는 보호막(118)을 사이에 두고 스토리지 중간 전극(144)과 중첩됨으로써 유전율에 비례하는 제2 스토리지 커패시터의 용량값은 증가하게 된다.Here, the storage upper electrode 146 is overlapped with the storage intermediate electrode 144 with the passivation layer 118 formed of SiNx having a higher dielectric constant than the interlayer insulating layer formed of SiOx, thereby forming a second storage capacitor proportional to the dielectric constant. The capacity value will increase.

또한, 다결정 반도체층(154)과 동일 재질의 스토리지 중간 전극(144)과, 산화물 반도체층(104)이 동일층(버퍼층(102)) 상에 형성된다. 이에 따라, 산화물 반도체층(104)은 수소 입자가 함유된 SiNx에 비해 수소 입자가 함유되지 않은 SiOx로 형성되는 층간 절연막(116)에 의해 보호된다. 이 경우, 산화물 반도체층(104)이 수소에 영향을 받지 않으므로, 제1 박막트랜지스터(100)의 문턱전압이 변동하는 것을 방지할 수 있어 소자 안정성이 향상된다. 이와 같이, 본원 발명에서는 층간 절연막(116)을 이용하여 산화물 반도체층(104)을 보호하므로, 산화물 반도체층(104)을 보호하기 위한 별도의 보호막이 불필요하므로, 구조 및 공정이 종래에 비해 단순해진다.In addition, the storage intermediate electrode 144 made of the same material as the polycrystalline semiconductor layer 154 and the oxide semiconductor layer 104 are formed on the same layer (buffer layer 102). Accordingly, the oxide semiconductor layer 104 is protected by the interlayer insulating film 116 formed of SiOx without hydrogen particles compared to SiNx containing hydrogen particles. In this case, since the oxide semiconductor layer 104 is not affected by hydrogen, it is possible to prevent the threshold voltage of the first thin film transistor 100 from fluctuating, thereby improving device stability. As described above, in the present invention, since the oxide semiconductor layer 104 is protected using the interlayer insulating film 116, a separate protective film for protecting the oxide semiconductor layer 104 is not required, so the structure and process are simplified compared to the prior art. .

발광 소자(130)는 제1 박막 트랜지스터(100)의 제1 드레인 전극(110)과 접속된 제1 전극(132)과, 제1 전극(132) 상에 형성되는 유기 발광층(134)과, 유기 발광층(134) 위에 형성된 제2 전극(136)을 구비한다. The light emitting element 130 includes a first electrode 132 connected to the first drain electrode 110 of the first thin film transistor 100, an organic light emitting layer 134 formed on the first electrode 132, and an organic A second electrode 136 formed on the light emitting layer 134 is provided.

제1 전극(132)은 보호막(118) 및 평탄화층(128)을 관통하는 화소 컨택홀(120)을 통해 노출된 제1 드레인 전극(110)과 접속된다. 이 제1 전극(132)은 전면 발광형 유기 발광 표시 장치인 경우, 반사효율이 높은 금속물질을 포함하도록 형성된다. 예를 들어, 제1 전극(132)은 알루미늄(Al), 은(Ag), APC(Ag;Pb;Cu) 등을 포함하는 금속층으로 형성된다. The first electrode 132 is connected to the exposed first drain electrode 110 through the pixel contact hole 120 penetrating the passivation layer 118 and the planarization layer 128 . In the case of a top emission type organic light emitting display device, the first electrode 132 is formed to include a metal material having high reflective efficiency. For example, the first electrode 132 is formed of a metal layer including aluminum (Al), silver (Ag), APC (Ag; Pb; Cu), or the like.

유기 발광층(134)은 뱅크(138)에 의해 마련된 발광 영역의 제1 전극(132) 상에 형성된다. 유기 발광층(134)은 제1 전극(132) 상에 정공 관련층, 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다.The organic light emitting layer 134 is formed on the first electrode 132 of the light emitting region provided by the bank 138 . The organic light-emitting layer 134 is formed by stacking a hole-related layer, a light-emitting layer, and an electron-related layer in the order or reverse order on the first electrode 132 .

제2 전극(136)은 유기 발광층(134) 상에서 표시 영역의 전면을 모두 덮도록 하나의 몸체로 형성된다. 이러한 제2 전극(136)은 전면 발광형 유기 발광 표시 장치인 경우, 투명 전도성 산화막(Transparent Conductive Oxide; TCO)으로 형성된다. 예를 들어, 제1 전극(132)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전층으로 형성된다.The second electrode 136 is formed as a single body so as to cover the entire surface of the display area on the organic light emitting layer 134 . In the case of a top emission organic light emitting display device, the second electrode 136 is formed of a transparent conductive oxide (TCO). For example, the first electrode 132 is formed of a transparent conductive layer such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO).

이와 같이, 본 발명에서는 산화물 반도체층(104)을 가지는 제1 박막트랜지스터(100)를 각 화소의 스위칭 소자에 적용한다. 이러한 산화물 반도체층(104)을 가지는 제1 박막트랜지스터(100)는 다결정 반도체층(154)을 가지는 제2 박막트랜지스터(150)에 비해 오프 전류가 낮다. 이에 따라, 본원 발명은 정지 영상이나 데이터의 업데이트의 주기가 늦은 영상에서 프레임 주파수를 낮추는 저속 구동이 가능하므로, 소비전력을 줄일 수 있다. 또한, 제1 박막트랜지스터의 산화물 반도체층(104)은 포화(Saturation) 특성이 우수하므로 저전압화가 용이하다.As such, in the present invention, the first thin film transistor 100 having the oxide semiconductor layer 104 is applied to the switching element of each pixel. The first thin film transistor 100 having the oxide semiconductor layer 104 has a lower off current than the second thin film transistor 150 having the polycrystalline semiconductor layer 154 . Accordingly, the present invention can reduce power consumption by lowering the frame frequency in a still image or an image having a slow data update cycle. In addition, since the oxide semiconductor layer 104 of the first thin film transistor has excellent saturation characteristics, it is easy to lower the voltage.

또한, 본 발명에서는 다결정 반도체층(154)을 가지는 제2 박막트랜지스터(150)를 각 화소의 구동 소자 및 구동 회로의 구동 소자에 적용한다. 이러한 다결정 반도체층은 산화물 반도체층에 비해 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 게이트 구동부 및/또는 멀티플렉서(MUX)에 적용할 수 있다. In addition, in the present invention, the second thin film transistor 150 having the polycrystalline semiconductor layer 154 is applied to the driving element of each pixel and the driving element of the driving circuit. Such a polycrystalline semiconductor layer has higher mobility (more than 100 cm 2 /Vs), low energy consumption and excellent reliability compared to the oxide semiconductor layer, so it can be applied to a gate driver and/or a multiplexer (MUX).

도 5a 내지 도 5l는 도 4에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.5A to 5L are cross-sectional views illustrating a manufacturing method of the organic light emitting diode display shown in FIG. 4 .

도 5a를 참조하면, 기판(101) 상에 차광층(152), 제1 박막트랜지스터의 제1 게이트 전극(106)과, 스토리지 하부 전극(142)이 형성된다. Referring to FIG. 5A , a light blocking layer 152 , a first gate electrode 106 of a first thin film transistor, and a lower storage electrode 142 are formed on a substrate 101 .

구체적으로, 기판(101) 상에 증착 공정을 통해 불투명 금속층이 형성된다. 그런 다음, 포토리소그래피공정과 식각 공정을 통해 불투명 금속층이 패터닝됨으로써 차광층(152), 제1 박막트랜지스터의 제1 게이트 전극(106)과, 스토리지 하부 전극(142)이 형성된다. Specifically, an opaque metal layer is formed on the substrate 101 through a deposition process. Then, the opaque metal layer is patterned through a photolithography process and an etching process to form the light blocking layer 152 , the first gate electrode 106 of the first thin film transistor, and the storage lower electrode 142 .

도 5b를 참조하면, 차광층(152), 제1 게이트 전극(106) 및 스토리지 하부 전극(142)이 형성된 기판(101) 상에 버퍼막(102)이 형성되고, 그 위에 다결정 반도체층(154) 및 스토리지 중간 전극(144)이 형성된다. Referring to FIG. 5B , a buffer film 102 is formed on the substrate 101 on which the light blocking layer 152, the first gate electrode 106, and the storage lower electrode 142 are formed, and a polycrystalline semiconductor layer 154 is formed thereon. ) and the storage intermediate electrode 144 are formed.

구체적으로, 차광층(152), 제1 게이트 전극(106) 및 스토리지 하부 전극(142)이 형성된 기판(101) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 버퍼막(102) 및 비정질 실리콘 박막이 형성된다. 그런 다음, 비정질 실리콘 박막을 결정화함으로써 다결정 실리콘 박막으로 형성된다. 그리고, 다결정 실리콘 박막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 다결정 반도체층(154) 및 스토리지 중간 전극(144)이 순수 다결정 실리콘 상태로 형성된다.Specifically, LPCVD (Low Pressure Chemical Vapor Deposition), PECVD (Plasma Enhanced Chemical Vapor Deposition), etc. Through the method, the buffer film 102 and the amorphous silicon thin film are formed. Then, it is formed into a polycrystalline silicon thin film by crystallizing the amorphous silicon thin film. Further, the polycrystalline semiconductor layer 154 and the storage intermediate electrode 144 are formed in a pure polycrystalline silicon state by patterning the polycrystalline silicon thin film through a photolithography process and an etching process.

그런 다음, 다결정 반도체층의 채널 영역(154C)과 스토리지 중간 전극(144) 각각 상에 이들을 덮도록 형성되는 포토레지스트 패턴을 형성한다. 그 포토레지스트 패턴을 마스크로 다결정 반도체층에 선택적으로 n형 또는 p형 불순물을 저농도로 주입함으로써 다결정 반도체층(154)의 엘디디 영역(154L)이 형성된다. 그런 다음, 다결정 반도체층 상에 다결정 반도체층을 덮도록 형성되는 포토레지스트 패턴을 형성한다. 그 포토레지스트 패턴을 마스크로 스토리지 중간 전극(144)에 선택적으로 n형 또는 p형 불순물을 주입함으로써 스토리지 중간 전극(144)이 도전성 특성을 가지게 된다. Then, a photoresist pattern is formed on each of the storage intermediate electrode 144 and the channel region 154C of the polycrystalline semiconductor layer to cover them. The LDD region 154L of the polycrystalline semiconductor layer 154 is formed by selectively implanting n-type or p-type impurities at a low concentration into the polycrystalline semiconductor layer using the photoresist pattern as a mask. Then, a photoresist pattern is formed on the polycrystalline semiconductor layer to cover the polycrystalline semiconductor layer. By selectively injecting n-type or p-type impurities into the storage intermediate electrode 144 using the photoresist pattern as a mask, the storage intermediate electrode 144 has conductivity characteristics.

도 5c를 참조하면, 다결정 반도체층(154) 및 스토리지 중간 전극(144)이 형성된 기판(101) 상에 제1 및 제2 게이트 절연패턴(112,114)과, 제2 게이트 전극(156)이 형성된다.Referring to FIG. 5C , first and second gate insulating patterns 112 and 114 and a second gate electrode 156 are formed on the substrate 101 on which the polycrystalline semiconductor layer 154 and the storage intermediate electrode 144 are formed. .

구체적으로, 다결정 반도체층(154) 및 스토리지 중간 전극(144)이 형성된 기판(101) 상에 제1 및 제2 게이트 절연막이 순차적으로 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 제1 게이트 절연막으로는 수소 입자를 다량 포함하는 무기 절연막, 예를 들어 SiNx가 이용되며, 제2 게이트 절연막으로는 수소 입자를 포함하지 않는 무기 절연막, 예를 들어 SiOx가 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층과 제1 및 제2 게이트 절연막을 동시에 패터닝함으로써 제2 게이트 전극(156)과, 제1 및 제2 게이트 절연 패턴(112,114)이 동일 패턴으로 형성된다. 이 때, 제2 게이트 전극(156)과, 제1 및 제2 게이트 절연 패턴(112,114)의 선폭은 다결정 반도체층(154)의 채널 영역(154C)의 선폭보다 크게 형성된다.Specifically, first and second gate insulating films are sequentially formed on the substrate 101 on which the polycrystalline semiconductor layer 154 and the storage intermediate electrode 144 are formed, and a gate metal layer is formed thereon by a deposition method such as sputtering. . As the first gate insulating layer, an inorganic insulating layer containing a large amount of hydrogen particles, such as SiNx, is used, and as the second gate insulating layer, an inorganic insulating layer containing no hydrogen particles, such as SiOx, is used. As the gate metal layer, a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, or an alloy thereof is used as a single layer or as a multilayer structure using these materials. Then, the gate metal layer and the first and second gate insulating films are simultaneously patterned through a photolithography process and an etching process, so that the second gate electrode 156 and the first and second gate insulating patterns 112 and 114 are formed in the same pattern. do. At this time, the line width of the second gate electrode 156 and the first and second gate insulating patterns 112 and 114 is larger than that of the channel region 154C of the polycrystalline semiconductor layer 154 .

그리고, 제2 게이트 전극(106)을 마스크로 이용하여 다결정 반도체층(154)에 n형 또는 p형 불순물을 고농도로 주입함으로써 다결정 반도체층(154)의 소스 영역(154S) 및 드레인 영역(154D)이 형성된다. 그런 다음, 다결정 반도체층(154)의 소스 영역(154S) 및 드레인 영역(154D)이 형성된 기판을 열처리함으로써 다결정 반도체층(154)을 활성화 및 수소화한다. Then, by implanting n-type or p-type impurities into the polycrystalline semiconductor layer 154 using the second gate electrode 106 as a mask, the source region 154S and the drain region 154D of the polycrystalline semiconductor layer 154 are formed. is formed Then, the polycrystalline semiconductor layer 154 is activated and hydrogenated by heat-treating the substrate on which the source region 154S and the drain region 154D of the polycrystalline semiconductor layer 154 are formed.

도 5d를 참조하면, 제1 및 제2 게이트 절연패턴(112,114)과, 제2 게이트 전극(156)이 형성된 기판(101) 상에 산화물 반도체층(104)이 형성된다.Referring to FIG. 5D , an oxide semiconductor layer 104 is formed on the substrate 101 on which the first and second gate insulating patterns 112 and 114 and the second gate electrode 156 are formed.

구체적으로, 제1 및 제2 게이트 절연패턴(112,114)과, 제2 게이트 전극(156)이 형성된 기판(101) 상에 산화물 반도체 물질이 전면 도포된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 산화물 반도체 물질이 패터닝됨으로써 산화물 반도체층(104)이 형성된다.Specifically, an oxide semiconductor material is coated on the entire surface of the substrate 101 on which the first and second gate insulating patterns 112 and 114 and the second gate electrode 156 are formed. Then, the oxide semiconductor layer 104 is formed by patterning the oxide semiconductor material through a photolithography process and an etching process.

도 5e를 참조하면, 산화물 반도체층(104)이 형성된 기판(101) 상에 제1 소스 및 제1 드레인 컨택홀(124S,124D)과, 제2 소스 및 제2 드레인 컨택홀(154S,154D)과, 스토리지홀(148)을 가지는 층간 절연막(116)이 형성된다.Referring to FIG. 5E , first source and first drain contact holes 124S and 124D and second source and second drain contact holes 154S and 154D are formed on the substrate 101 on which the oxide semiconductor layer 104 is formed. and an interlayer insulating film 116 having a storage hole 148 is formed.

구체적으로, 산화물 반도체층(104)이 형성된 기판(101) 상에 PECVD 등의 증착 방법으로 층간 절연막(116)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 층간 절연막(116)이 패터닝됨으로써 제1 소스 및 제1 드레인 컨택홀(124S,124D)과, 제2 소스 및 제2 드레인 컨택홀(154S,154D)과, 스토리지홀(148)이 형성된다. Specifically, an interlayer insulating film 116 is formed on the substrate 101 on which the oxide semiconductor layer 104 is formed by a deposition method such as PECVD. Then, the interlayer insulating film 116 is patterned through a photolithography process and an etching process to form the first source and first drain contact holes 124S and 124D and the second source and second drain contact holes 154S and 154D. , a storage hole 148 is formed.

도 5f를 참조하면, 제1 소스 및 제1 드레인 컨택홀(124S,124D)과, 제2 소스 및 제2 드레인 컨택홀(154S,154D)과, 스토리지홀(148)을 가지는 층간 절연막(116) 상에 제1 및 제2 소스 전극(108,158), 제1 및 제2 드레인 전극(110,160)이 형성된다.Referring to FIG. 5F , an interlayer insulating layer 116 having first source and first drain contact holes 124S and 124D, second source and second drain contact holes 154S and 154D, and a storage hole 148 First and second source electrodes 108 and 158 and first and second drain electrodes 110 and 160 are formed on the top.

구체적으로, 제1 소스 및 제1 드레인 컨택홀(124S,124D)과, 제2 소스 및 제2 드레인 컨택홀(154S,154D)과, 스토리지홀(148)을 가지는 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 데이터 금속층이 형성된다. 데이터 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 데이터 금속층 패터닝함으로써 층간 절연막(116) 상에 제1 및 제2 소스 전극(108,158), 제1 및 제2 드레인 전극(110,160)이 형성된다.Specifically, sputtering is performed on the interlayer insulating layer 116 having the first source and first drain contact holes 124S and 124D, the second source and second drain contact holes 154S and 154D, and the storage hole 148. The data metal layer is formed by a deposition method such as or the like. As the data metal layer, a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, or an alloy thereof is used as a single layer or as a multilayer structure using these materials. Then, first and second source electrodes 108 and 158 and first and second drain electrodes 110 and 160 are formed on the interlayer insulating layer 116 by patterning the data metal layer through a photolithography process and an etching process.

도 5g를 참조하면, 제1 및 제2 소스 전극(108,158), 제1 및 제2 드레인 전극(110,160)이 형성된 층간 절연막(116) 상에 보조 컨택홀(126)을 가지는 보호막(118)이 형성된다. Referring to FIG. 5G , a protective layer 118 having an auxiliary contact hole 126 is formed on the interlayer insulating layer 116 on which the first and second source electrodes 108 and 158 and the first and second drain electrodes 110 and 160 are formed. do.

구체적으로, 제1 및 제2 소스 전극(108,158), 제1 및 제2 드레인 전극(110,160)이 형성된 층간 절연막(116) 상에 보호막(118)이 형성된다. 보호막(118)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 보호막(118)이 패터닝됨으로써 보조 컨택홀(126)이 형성된다. Specifically, a passivation layer 118 is formed on the interlayer insulating layer 116 on which the first and second source electrodes 108 and 158 and the first and second drain electrodes 110 and 160 are formed. An inorganic insulating material such as SiOx or SiNx is used as the passivation layer 118 . Then, the protective layer 118 is patterned through a photolithography process and an etching process, thereby forming an auxiliary contact hole 126 .

도 5h를 참조하면, 보조 컨택홀(126)을 가지는 보호막(118) 상에 보조 전극(122) 및 스토리지 상부 전극(148)이 형성된다.Referring to FIG. 5H , the auxiliary electrode 122 and the storage upper electrode 148 are formed on the passivation layer 118 having the auxiliary contact hole 126 .

보조 컨택홀(126)을 가지는 보호막(118) 상에 보조 금속층이 형성된다. 보조 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 고도전성 금속이 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 보조 금속층이 패터닝됨으로써 보조 전극(122) 및 스토리지 상부 전극(148)이 형성된다.An auxiliary metal layer is formed on the protective layer 118 having the auxiliary contact hole 126 . As the auxiliary metal layer, a highly conductive metal such as Mo, Ti, Cu, AlNd, Al, Cr, or an alloy thereof is used. Then, the auxiliary electrode 122 and the storage upper electrode 148 are formed by patterning the auxiliary metal layer through a photolithography process and an etching process.

도 5i를 참조하면, 보조 전극(122) 및 스토리지 상부 전극(148)이 형성된 보호막(118) 상에 화소 컨택홀(120)을 가지는 평탄화층(128)이 형성된다.Referring to FIG. 5I , a planarization layer 128 having a pixel contact hole 120 is formed on the passivation layer 118 on which the auxiliary electrode 122 and the upper storage electrode 148 are formed.

구체적으로, 보조 전극(122) 및 스토리지 상부 전극(148)이 형성된 보호막(118) 상에 포토 아크릴 등과 같은 유기막을 전면 도포함으로써 평탄화층(128)이 형성된다. 그런 다음, 포토리소그래피 공정을 통해 평탄화층(128)이 패터닝됨으로써 화소 컨택홀(120)이 형성된다. Specifically, the planarization layer 128 is formed by coating an organic layer such as photoacrylic on the protective layer 118 on which the auxiliary electrode 122 and the upper storage electrode 148 are formed. Then, the pixel contact hole 120 is formed by patterning the planarization layer 128 through a photolithography process.

도 5j를 참조하면, 화소 컨택홀(120)을 가지는 평탄화층(128) 상에 애노드 전극(132)이 형성된다.Referring to FIG. 5J , an anode electrode 132 is formed on the planarization layer 128 having the pixel contact hole 120 .

구체적으로, 화소 컨택홀(120)을 가지는 평탄화층(128) 상에 스퍼터링 등의 증착 방법으로 금속 물질, 예를 들어, ITO/Ag alloy/ITO를 순차적으로 적층한다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 그 금속 물질을 패터닝함으로써 애노드 전극(132)이 형성된다.Specifically, a metal material such as ITO/Ag alloy/ITO is sequentially deposited on the planarization layer 128 having the pixel contact hole 120 by a deposition method such as sputtering. Then, the anode electrode 132 is formed by patterning the metal material through a photolithography process and an etching process.

도 5k를 참조하면, 애노드 전극(132)이 형성된 기판(101) 상에 뱅크(138)가 형성된다.Referring to FIG. 5K , a bank 138 is formed on the substrate 101 on which the anode electrode 132 is formed.

구체적으로, 애노드 전극(132)이 형성된 기판(101) 상에 뱅크용 유기 절연 물질을 도포한다. 뱅크용 유기 절연 물질은 예를 들어, 폴리이미드계 수지, 아크릴계 수지 등으로 형성된다. 그런 다음, 유기 절연 물질이 감광성 재질인 경우, 그 유기 절연 물질을 포토리소그래피 공정을 통해 패터닝하거나, 유기 절연 물질이 비감광성 재질인 경우, 그 유기 절연 물질을 포토리소그래피 공정 및 식각 공정을 통해 패터닝함으로써 뱅크(138)가 형성된다. 이러한 뱅크(138)는 애노드 전극(132)의 측면을 덮도록 형성되므로 애노드 전극(132)의 부식을 방지할 수 있다.Specifically, an organic insulating material for a bank is applied on the substrate 101 on which the anode electrode 132 is formed. The organic insulating material for the bank is made of, for example, a polyimide-based resin or an acrylic-based resin. Then, when the organic insulating material is a photosensitive material, the organic insulating material is patterned through a photolithography process, or when the organic insulating material is a non-photosensitive material, the organic insulating material is patterned through a photolithography process and an etching process. A bank 138 is formed. Since the bank 138 is formed to cover the side surface of the anode electrode 132, corrosion of the anode electrode 132 can be prevented.

도 5l을 참조하면, 뱅크(138)가 형성된 기판(101) 상에 유기 발광층(134) 및 캐소드 전극(136)이 순차적으로 형성된다.Referring to FIG. 5L , an organic emission layer 134 and a cathode electrode 136 are sequentially formed on the substrate 101 on which the bank 138 is formed.

구체적으로, 뱅크(138)에 의해 노출된 애노드 전극(132) 상에 유기 발광층(134)이 형성된다. 그런 다음, 유기 발광층(134)이 형성된 기판(101) 상에 캐소드 전극(136)이 형성된다. Specifically, the organic light emitting layer 134 is formed on the anode electrode 132 exposed by the bank 138 . Then, a cathode electrode 136 is formed on the substrate 101 on which the organic light emitting layer 134 is formed.

이와 같이, 본 발명에서는 소스 및 드레인 컨택홀(124S,124D,164S,164D)과, 스토리지홀(148)을 동일한 하나의 마스크 공정을 통해 형성한다. 이에 따라, 본 발명에 따른 유기 발광 표시 장치는 종래보다 총 1회의 마스크 공정 수를 저감할 수 있어 생산성을 향상시킬 수 있으며 비용을 절감할 수 있다.As such, in the present invention, the source and drain contact holes 124S, 124D, 164S, and 164D and the storage hole 148 are formed through the same mask process. Accordingly, the organic light emitting diode display according to the present invention can reduce the total number of mask processes per mask process compared to the prior art, thereby improving productivity and reducing cost.

한편, 본 발명에서는 보조 전극(122)이 애노드 전극(132)과 접속되는 것을 예로 들어 설명하였지만, 이외에도 캐소드 전극(136)과 접속되는 보조 전극을 더 구비할 수도 있다. 이 보조 전극에 의해 유기 발광 표시 장치가 대면적화될수록 증가하는 캐소드 전극(136)의 저항 성분을 감소시킬 수 있다.Meanwhile, in the present invention, although the auxiliary electrode 122 is connected to the anode electrode 132 as an example, an auxiliary electrode connected to the cathode electrode 136 may be further provided. A resistance component of the cathode electrode 136, which increases as the area of the organic light emitting diode display becomes larger, can be reduced by the auxiliary electrode.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The above description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the technical spirit of the present invention. Therefore, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed by the claims below, and all techniques within the scope equivalent thereto should be construed as being included in the scope of the present invention.

100,150 : 박막트랜지스터 104,154 : 반도체층
106,156 : 게이트 전극 108,158 : 소스 전극
110,160 : 드레인 전극 112,114 : 게이트 절연 패턴
148 : 스토리지홀100,150: thin film transistor 104,154: semiconductor layer
106,156: gate electrode 108,158: source electrode
110,160: drain electrode 112,114: gate insulating pattern
148: storage hall

Claims (9)

기판 상에 배치되는 차광층과;
상기 차광층과 동일 평면 상에 위치하는 제1 게이트 전극과, 산화물 반도체층을 가지는 제1 박막트랜지스터와;
상기 산화물 반도체층과 동일 평면 상에 위치하는 다결정 반도체층과, 상기 다결정 반도체층 상부에 위치하는 제2 게이트 전극을 가지는 제2 박막트랜지스터와;
상기 제2 게이트 전극과 중첩되도록 상기 다결정 반도체층과 상기 제2 게이트 전극 사이에 순차적으로 적층되는 제1 및 제2 게이트 절연 패턴을 구비하며,
상기 제1 게이트 절연 패턴은 상기 제2 게이트 절연 패턴에 비해 수소 함유량이 높은 표시 장치용 기판.a light blocking layer disposed on the substrate;
a first thin film transistor having a first gate electrode positioned on the same plane as the light blocking layer and an oxide semiconductor layer;
a second thin film transistor having a polycrystalline semiconductor layer positioned on the same plane as the oxide semiconductor layer and a second gate electrode positioned on the polycrystalline semiconductor layer;
First and second gate insulating patterns sequentially stacked between the polycrystalline semiconductor layer and the second gate electrode so as to overlap the second gate electrode,
The first gate insulating pattern has a higher hydrogen content than the second gate insulating pattern. 제 1 항에 있어서,
상기 제2 게이트 전극과 상기 산화물 반도체층 및 상기 다결정 반도체층을 덮도록 배치되는 층간 절연막을 더 구비하며,
상기 제1 박막트랜지스터는
상기 산화물 반도체층 하부에 위치하는 상기 제1 게이트 전극과, 상기 층간 절연막을 관통하는 제1 소스 및 제1 드레인 컨택홀을 통해 상기 산화물 반도체층과 접속되는 제1 소스 및 제1 드레인 전극을 구비하며,
상기 제2 박막트랜지스터는
상기 제2 게이트 전극과, 상기 층간 절연막을 관통하는 제2 소스 및 제2 드레인 컨택홀을 통해 상기 다결정 반도체층과 접속되는 제2 소스 및 제2 드레인 전극을 구비하며,
상기 제1 소스 및 제1 드레인 전극과, 제2 소스 및 제2 드레인 전극은 동일 평면 상에 위치하는 표시 장치용 기판.According to claim 1,
an interlayer insulating film disposed to cover the second gate electrode, the oxide semiconductor layer, and the polycrystalline semiconductor layer;
The first thin film transistor
The first gate electrode positioned below the oxide semiconductor layer, and first source and first drain electrodes connected to the oxide semiconductor layer through first source and first drain contact holes penetrating the interlayer insulating film, ,
The second thin film transistor
a second gate electrode and second source and second drain electrodes connected to the polycrystalline semiconductor layer through second source and second drain contact holes penetrating the interlayer insulating film;
The first source and first drain electrodes and the second source and second drain electrodes are disposed on the same plane as the display device substrate. 제 2 항에 있어서,
상기 차광층과 동일 평면 상에 동일 재질로 이루어진 스토리지 하부 전극과;
버퍼층을 사이에 두고 상기 스토리지 하부 전극과 중첩되며 상기 다결정 반도체층과 동일 재질로, 상기 산화물 반도체층과 동일 평면 상에 위치하는 스토리지 중간 전극과;
상기 스토리지 중간 전극과 보호막을 사이에 두고 중첩되는 스토리지 상부 전극을 더 구비하며,
상기 층간 절연막은 상기 스토리지 중간 전극을 노출시키는 스토리지홀을 가지는 표시 장치용 기판.According to claim 2,
a storage lower electrode made of the same material on the same plane as the light blocking layer;
a storage intermediate electrode overlapping the storage lower electrode with a buffer layer interposed therebetween, made of the same material as the polycrystalline semiconductor layer, and positioned on the same plane as the oxide semiconductor layer;
Further comprising a storage upper electrode overlapping the storage intermediate electrode with a protective layer interposed therebetween;
The interlayer insulating film has a storage hole exposing the storage intermediate electrode. 제 3 항에 있어서,
상기 보호막은 상기 층간 절연막보다 유전율이 높은 재질로 이루어지며,
상기 층간 절연막은 상기 보호막에 비해 수소 함유량이 낮은 재질로 이루어지는 표시 장치용 기판.According to claim 3,
The protective film is made of a material having a higher dielectric constant than the interlayer insulating film,
The interlayer insulating film is a substrate for a display device made of a material having a lower hydrogen content than the protective film. 제 4 항에 있어서,
상기 제1 게이트 절연 패턴 및 상기 보호막의 재질은 SiNx이며,
상기 제2 게이트 절연 패턴 및 상기 층간 절연막의 재질은 SiOx인 표시 장치용 기판.According to claim 4,
The material of the first gate insulating pattern and the protective layer is SiNx,
The material of the second gate insulating pattern and the interlayer insulating layer is SiOx. 제1 항 내지 제5 항 중 어느 한 항에 기재된 표시 장치용 기판과;
상기 제1 및 제2 박막트랜지스터 중 어느 하나와 접속되며, 외부로 출사되는 광을 제어하는 광 제어 소자를 구비는 표시 장치.a display device substrate according to any one of claims 1 to 5;
A display device comprising a light control element connected to one of the first and second thin film transistors and controlling light emitted to the outside. 제 6 항에 있어서,
상기 제1 박막트랜지스터는 다수의 화소들이 배치되는 표시 영역에 위치하며,
상기 제2 박막트랜지스터는 상기 표시 영역을 둘러싸는 비표시 영역에 위치하는 표시 장치.According to claim 6,
The first thin film transistor is located in a display area where a plurality of pixels are disposed,
The second thin film transistor is positioned in a non-display area surrounding the display area. 제 7 항에 있어서,
상기 비표시 영역에 위치하며 상기 표시 영역의 게이트 라인을 구동하는 게이트 구동부와;
상기 표시 영역의 데이터 라인을 구동하는 데이터 구동부와;
상기 데이터 구동부로부터의 데이터 전압을 상기 데이터 라인으로 분배하는 멀티플렉서를 더 구비하며,
상기 제2 박막트랜지스터는 상기 멀티플렉서 및 상기 게이트 구동부 중 적어도 어느 하나에 포함되는 표시 장치.According to claim 7,
a gate driver located in the non-display area and driving a gate line of the display area;
a data driver driving data lines of the display area;
a multiplexer for distributing the data voltage from the data driver to the data line;
The second thin film transistor is included in at least one of the multiplexer and the gate driver. 제 7 항에 있어서,
상기 광 제어 소자는 상기 표시 영역 내에 위치하는 발광 소자 및 액정층 중 어느 하나인 표시 장치.According to claim 7,
The light control element is any one of a light emitting element and a liquid crystal layer located in the display area.
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