KR20160079609A - 탄화규소 트렌치 게이트 mosfet - Google Patents

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Abstract

대체적인 태양에서, 장치는 반도체 기판, 반도체 기판에 배치된 드리프트 영역; 드리프트 영역에 배치된 바디 영역, 및 바디 영역에 배치된 소스 영역을 포함할 수 있다. 장치는 또한 반도체 기판에 배치된 게이트 트렌치를 포함할 수 있다. 장치는 게이트 트렌치의 측벽 및 저부 표면 상에 배치된 게이트 유전체를 추가로 포함할 수 있고, 측벽 상에 있는 게이트 유전체는 바디 영역과의 제1 계면을 한정하고, 저부 표면 상에 있는 게이트 유전체는 바디 영역과의 제2 계면을 한정한다. 장치는 게이트 유전체 상에 배치된 게이트 전극, 및 바디 영역에 배치되고 제2 계면을 따라서 한정된 횡방향 채널 영역을 추가로 더 포함할 수 있다.

Description

탄화규소 트렌치 게이트 MOSFET{SILICON-CARBIDE TRENCH GATE MOSFETS}
본 발명은 전력 반도체 디바이스에 관한 것이다. 구체적으로, 본 발명은 탄화규소 기판에 구현될 수 있는 트렌치 게이트 전력 금속-산화물-반도체 전계 효과 트랜지스터에 관한 것이다.
탄화규소(SiC) 전력 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)의 성능은, 그러한 디바이스의 이론적 성능 파라미터에 비해, SiC에 구현된 MOSFET의 MOS 계면, 예컨대 SiC 재료와 게이트 유전체(예컨대, 게이트 산화물) 사이의 계면의 결함에 적어도 부분적으로 기인하여 영향을 받을 수 있다. SiC 디바이스에서 횡방향 결정면(crystal face)에 대한 역전 층(inversion-layer) 이동도는 낮은(예컨대, 5 볼트) 임계 전압(Vt)을 갖는 SiC MOSFET(예컨대, 횡방향 MOSFET)의 경우에는 성능에 현저하게 영향을 미치지 않지만, 그러한 Vt 값들을 갖는 디바이스들은 많은 전력 MOSFET 응용의 성능 및 신뢰성 요건(예컨대, 100 V 이상의 동작 전압)을 충족시키지는 않는다. 예를 들어, 그러한 동작 전압에서, 낮은 Vt 디바이스는, 예컨대 인가된 게이트 전압과는 무관하게, 보통 온 상태일 수 있다.
그러나, 그러한 디바이스의 Vt를 단지 증가시키는 것만으로는, SiC(예컨대, 횡방향 SiC 결정면)에서의 역전 층 이동도가 Vt 증가에 따라 급속히 감소하여, SiC 전력 MOSFET를 설계할 때 다수의 어려운 트레이드오프 결정(tradeoff decision)을 이끌어 내게 된다는 사실에 적어도 부분적으로 기인하여, 원하는 성능 파라미터를 달성하는 것을 허용하지 않을 수 있다. Vt의 증가로 인한 캐리어 이동도에서의 그러한 감소는 트랩형 계면 전하(trapped interface charge)의 영역에서 이동 전하 캐리어를 산란시키는 것에 적어도 부분적으로 기인할 수 있다.
수직 SiC 결정면(예컨대, 결정면(11-20))은 이동도와 Vt 사이에서 더 양호한 트레이드오프를 갖고자 하는 경향이 있다. 따라서, 트렌치 게이트 MOSFET는 (예컨대, 수직 채널을 갖는 것으로 인해) 이러한 양호한 Vt 트레이드오프로부터 이익을 얻을 수 있다. 유감스럽게도, 트렌치 게이트 MOSFET는 다른 신뢰성 문제로 인해 SiC에서 구현하기 어려울 수 있다. 예를 들어, SiC MOSFET에서의 전기장은 실리콘(Si) 기판에서의 유사한 디바이스에서보다 10배 정도 더 크다. 이러한 증가된 전기장은 (예컨대, 전기장 크라우딩(electric field crowding)으로 인해) 트렌치 게이트의 코너에서의 절연 파괴 손상(voltage breakdown damage)에 대한 민감성과 같은 SiC 트렌치 게이트 MOSFET에서의 신뢰성 문제를 야기할 수 있다.
본 발명이 해결하고자 하는 과제는 탄화규소 기판에 구현될 수 있는 트렌치 게이트 전력 금속-산화물-반도체 전계 효과 트랜지스터를 제공하는 데 있다.
대체적인 태양에서, 장치는 제1 전도성 유형의 반도체 기판, 반도체 기판에 배치된 제1 전도성 유형의 드리프트 영역, 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역, 및 바디 영역에 배치된 제1 전도성 유형의 소스 영역을 포함할 수 있다. 장치는 또한 반도체 기판에 배치된 게이트 트렌치를 포함할 수 있다. 게이트 트렌치는 소스 영역의 깊이보다는 크고 바디 영역의 깊이보다는 작은 깊이를 가질 수 있다. 장치는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체를 추가로 포함할 수 있다. 게이트 트렌치의 측벽 상에 있는 게이트 유전체는 바디 영역과의 제1 계면을 한정할 수 있고, 게이트 트렌치의 저부 표면 상에 있는 게이트 유전체는 바디 영역과의 제2 계면을 한정할 수 있다. 장치는 게이트 유전체 상에 배치된 게이트 전극, 및 바디 영역에 배치되고 제2 계면을 따라서 한정된 제1 전도성 유형의 횡방향 채널 영역을 추가로 더 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 반도체 기판은 탄화규소 반도체 기판을 포함할 수 있다. 제1 전도성 유형은 n-형일 수 있고, 제2 전도성 유형은 p-형일 수 있다. 횡방향 채널 영역은 질소 이온 주입 공정을 이용하여 한정될 수 있다. 횡방향 채널 영역은 게이트 트렌치의 저부 표면과 드리프트 영역 사이의 계면을 따라서 추가로 배치될 수 있다.
장치는 바디 영역에 배치된 제2 전도성 유형의 서브-접촉 주입 영역(sub-contact implant region)을 포함할 수 있다. 서브-접촉 주입 영역은 소스 영역에 인접하게 배치될 수 있다. 소스 영역은 서브-접촉 주입 영역과 게이트 트렌치 사이에 배치될 수 있다. 장치는 서브-접촉 주입 영역의 적어도 일부분 상에 배치되고 소스 영역의 적어도 일부분 상에 배치되는 오믹 접촉부(ohmic contact)를 포함할 수 있다. 서브-접촉 영역은 알루미늄 이온 주입 공정을 이용하여 한정될 수 있다.
게이트 유전체의 일부분은 소스 영역의 상부 표면의 일부분 상에 배치될 수 있다. 게이트 전극의 일부분은 소스 영역의 상부 표면 상에 배치된 게이트 유전체의 부분 상에 배치될 수 있다.
장치는 바디 영역에 배치된 제2 전도성 유형의 임계 제어 주입부(threshold control implant)를 포함할 수 있다. 임계 제어 주입부는 소스 영역 아래에 배치될 수 있고, 바디 영역의 깊이보다 작은 깊이를 가질 수 있다. 게이트 트렌치의 측벽 상에 있는 게이트 유전체는 임계 제어 주입부와의 계면을 추가로 한정할 수 있다. 임계 제어 주입부의 표면 도핑 농도는 바디 영역의 표면 도핑 농도보다 클 수 있다. 게이트 트렌치의 측벽은 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정할 수 있다. 횡방향 채널 영역은 제1 계면의 적어도 일부분을 따라서 추가로 배치될 수 있다. 횡방향 채널 영역은 임계 제어 주입부에서 끝날 수 있다.
게이트 트렌치의 측벽은 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정할 수 있다. 횡방향 채널 영역은 제1 계면의 적어도 일부분을 따라서 추가로 배치될 수 있다.
다른 대체적인 태양에서, 장치는 제1 전도성 유형의 반도체 기판, 반도체 기판에 배치된 제1 전도성 유형의 드리프트 영역, 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역, 및 바디 영역에 배치된 제1 전도성 유형의 소스 영역을 포함할 수 있다. 장치는 바디 영역에 배치된 제2 전도성 유형의 임계 제어 주입부를 추가로 포함할 수 있다. 임계 제어 주입부는 소스 영역 아래에 배치될 수 있고, 바디 영역의 깊이보다 작은 깊이를 가질 수 있다. 장치는 또한 반도체 기판에 배치된 게이트 트렌치를 포함할 수 있다. 게이트 트렌치는 임계 제어 주입부의 깊이보다는 크고 바디 영역의 깊이보다는 작은 깊이를 가질 수 있다. 장치는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체를 추가로 더 포함할 수 있다. 트렌치의 측벽 상에 있는 게이트 유전체는 임계 제어 주입부와의 계면 및 드리프트 영역과의 제1 계면을 한정할 수 있다. 트렌치의 저부 표면 상에 있는 게이트 유전체는 드리프트 영역과의 제2 계면을 한정할 수 있다. 장치는 또한 게이트 유전체 상에 배치된 게이트 전극, 및 바디 영역에 배치되고 제2 계면을 따라서 한정된 제1 전도성 유형의 횡방향 채널 영역을 추가로 포함할 수 있다. 게이트 트렌치의 측벽은 바디 영역으로부터 제1 거리로 이격될 수 있다. 제1 거리는 제2 거리 이하일 수 있다. 제2 거리는 장치에서 바디 영역의 수직 에지로부터 0-바이어스 공핍 영역(zero-bias depletion region)의 수직 에지까지의 횡방향 폭일 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 반도체 기판은 탄화규소 반도체 기판을 포함할 수 있다. 임계 제어 주입부의 표면 도핑 농도는 바디 영역의 표면 도핑 농도보다 클 수 있다.
장치는 바디 영역에 배치된 제2 전도성 유형의 서브-접촉 주입 영역을 포함할 수 있다. 서브-접촉 주입 영역은 소스 영역에 인접하게 배치될 수 있다. 소스 영역은 서브-접촉 주입 영역과 게이트 트렌치 사이에 배치될 수 있다. 장치는 서브-접촉 주입 영역의 적어도 일부분 상에 배치되고 소스 영역의 적어도 일부분 상에 배치되는 오믹 접촉부를 포함할 수 있다.
다른 대체적인 태양에서, 장치는 제1 전도성 유형의 탄화규소(SiC) 기판, SiC 기판에 배치된 제1 전도성 유형의 드리프트 영역, 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역, 및 바디 영역에 배치된 제1 전도성 유형의 소스 영역을 포함할 수 있다. 장치는 또한 SiC 기판에 배치된 게이트 트렌치를 포함할 수 있다. 게이트 트렌치는 소스 영역의 깊이보다는 크고 바디 영역의 깊이보다는 작은 깊이를 가질 수 있다. 장치는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체를 추가로 포함할 수 있다. 게이트 트렌치의 측벽 상에 있는 게이트 유전체는 바디 영역과의 제1 계면을 한정할 수 있다. 게이트 트렌치의 저부 표면 상에 있는 게이트 유전체는 바디 영역과의 제2 계면을 한정할 수 있다. 게이트 트렌치의 측벽은 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정할 수 있다. 장치는 또한 게이트 유전체 상에 배치된 게이트 전극, 및 바디 영역에 배치되고 바디 영역과의 제2 계면을 따라서 한정된 제1 전도성 유형의 횡방향 채널 영역을 더 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 장치는 바디 영역에 배치된 제2 전도성 유형의 임계 제어 주입부를 포함할 수 있다. 임계 제어 주입부는 소스 영역 아래에 배치될 수 있고, 바디 영역의 깊이보다 작은 깊이를 가질 수 있다. 게이트 트렌치의 측벽 상에 있는 게이트 유전체는 임계 제어 주입부와의 계면을 한정할 수 있다. 횡방향 채널 영역은 바디 영역과의 제1 계면의 적어도 일부분을 따라서 배치될 수 있다. 횡방향 채널 영역은 임계 제어 주입부에서 끝날 수 있다.
횡방향 채널 영역은 바디 영역과의 제1 계면의 적어도 일부분을 따라서 배치될 수 있다.
본 발명에 따르면, 탄화규소 기판에 구현될 수 있는 트렌치 게이트 전력 금속-산화물-반도체 전계 효과 트랜지스터를 얻을 수 있다.
도 1은 일 구현예에 따른 탄화규소(SiC) 트렌치 게이트 전력 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)를 도시한 단면도이다.
도 2는 일 구현예에 따른 다른 SiC 트렌치 게이트 전력 MOSFET를 도시한 단면도이다.
도 3a 내지 도 3f는 일 구현예에 따른, SiC 트렌치 게이트 전력 MOSFET를 생성하기 위한 반도체 공정 흐름을 도시한 단면도이다.
도 4는 일 구현예에 따른 또 다른 SiC 트렌치 게이트 전력 MOSFET를 도시한 단면도이다.
SiC의 전기적 특성으로 인해, SiC에서 MOSFET 전력 스위치와 같은 전력 스위치를 생성하는 것은 바람직하다. 그러나, 전술된 바와 같이, SiC에서의 역전 층 이동도는, 특히 횡방향 SiC 결정면의 경우에, Vt의 강한 함수이다. 따라서, 전력 스위치로서 사용하기에 적합한 Vt(예컨대, 5 볼트를 초과하는 Vt)를 갖는 횡방향 SiC MOSFET는 매우 낮은 역전 층 이동도를 갖는 경향이 있고, 그러므로, 높은 드레인-소스 온 저항(drain-to-source on-resistance, Rdson)과 같은 불량한 성능 특성을 가질 수 있다.
일례로서, SiC에서의 평면 (0001) Si-면에 대한 이동도는 5 내지 10 cm2/Vs 미만의 채널 캐리어(예컨대, 전자) 이동도를 가질 수 있다. 이에 비해, SiC의 평면 (1-100) 면이 MOSFET 채널에 사용되면, 역전 층 전자 이동도는 동일한 p-형 도핑 및 동일한 임계 전압 Vt의 경우에 Si-면에 대한 것보다 4배 내지 5배가 크다. 이러한 개선된 수직 캐리어 이동도는 SiC에서 구현되는 트렌치 게이트 MOSFET 설계에서 유리할 수 있다. 그러나, SiC 트렌치 게이트 MOSFET 디바이스는 본 명세서에 논의된 것과 같은 신뢰성 문제를 가질 수 있다.
SiC 트렌치 게이트 전력 MOSFET의 다양한 구현예들이 첨부 도면에 도시되고 하기 논의에서 기술된다. 도시된 구현예에서, 디바이스는 "하프셀(half cell)"로 도시되어 있는데, 이때 "풀셀(full cell)"은 두 개의 하프셀을 사용하여 생성될 수 있고, 하나의 하프셀은 다른 하프셀의 미러 이미지이다. 더 큰 SiC 트렌치 게이트 MOSFET는 다수의 풀셀을 조합해서 사용하여 생성될 수 있다. 따라서, 도면에 도시되고 본 명세서에 기술된 하프셀은 예로서 그리고 설명을 위해 주어진다. 즉, 원하는 크기의 SiC 트렌치 게이트 MOSFET 디바이스가 적절한 수의 하프셀들(및 그들의 미러 이미지들)을 사용해서 생성되어 원하는 크기의 디바이스를 생성하게 할 수 있다.
본 명세서에 기술된 SiC 트렌치 게이트 MOSFET는 전술된 문제(예컨대, 캐리어 이동도 대 Vt의 트레이드오프 및 신뢰성 문제)를 적어도 부분적으로 해결할 수 있다. 이러한 구현예에서, SiC 트렌치 게이트 MOSFET는 (예컨대, 게이트 트렌치 측벽을 따르는) 수직의 보통 오프 상태인 역전 채널, 및 자가 정렬된(예컨대, 주입된) 횡방향 MOS 채널을 포함할 수 있다. 그러한 구현예에서, 횡방향 MOS 채널은 수직 채널보다 낮은 Vt를 가질 수 있거나, 또는 (게이트 전극 바이어스와는 무관하게) 보통 온 상태일 수 있다.
그러한 구현예에서, 횡방향 MOS 채널에서의 도핑은 이온 주입을 이용하여 달성될 수 있는데, 여기서 그 이온 주입은 디바이스의 표면에 대해 수직이거나 거의 수직 각도인 주입 빔을 사용하여 행해진다. 본 명세서에 기술된 (그리고 도면에 도시된) 바와 같이, 이는 횡방향 채널 구조물이 "자가 정렬된" 구조물이 되게 하는데, 이는 서브마이크로미터 패터닝을 수행하여 횡방향 MOS 채널을 형성할 필요 없이 매우 짧은 채널 길이를 달성하는 것을 허용할 수 있다.
횡방향 디바이스에 비해, 그러한 트렌치 게이트 디바이스의 한 가지 이점은 전자 이동도와 수직 채널 내의 임계 전압 사이에서의 더 양호한 트레이드오프를 활용하는 것으로 인한 더 낮은 채널 온-상태 저항(Rdson)이다. 그러한 접근법에서, 역전 채널은 예를 들어 50 나노미터(nm) 내지 500 nm로 매우 짧을 수 있는데, 이는 Rdson을 추가로 개선할 수 있다(예컨대, 감소시킬 수 있다).
그러한 SiC MOSFET 디바이스가 통상의 설계 이상의 이점을 가질 수 있는 한 가지 이유는 4H SiC에서의 역전 채널 이동도의 특성에 적어도 부분적으로 기인한다. 즉, (i) 이동도가 임계 전압(Vt)의 증가에 따라 급속하게 감소하고; (ii) 트렌치 측벽을 따르는 이동도가 동일한 Vt의 경우에 평면 내 이동도보다 훨씬 더 크다. 그러므로, 그러한 SiC MOSFET 디바이스, 예컨대 본 명세서에 기술된 것은 통상의 SiC MOSFET 디바이스에 비해 더 낮은 Rdson을 가질 수 있다.
도 1은 일 구현예에 따른 탄화규소(SiC) 트렌치 게이트 전력 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 디바이스(100)를 도시한 단면도이다. 도 1의 디바이스(100)는 수직-역전 채널 및 자가 정렬된 n-도핑된 횡방향 채널 부분(횡방향 채널 영역 등)을 갖는 n-채널 SiC 트렌치 게이트 FET이다. 다른 구현예에서, p-채널 디바이스는 본 명세서에 기술된 것과 유사한 접근법을 이용하여 생성될 수 있다. 마찬가지로, 다른 도면에 도시된 것과 유사한 P-채널 디바이스가 또한 생성될 수 있다.
본 명세서에 도시된 각각의 디바이스 구현예에서와 같이, 도 1의 디바이스(100)는 배면 드레인 접촉부(105), 강도핑된 n-형(n+) 기판(110), n-형(예컨대, 약도핑된) 드리프트 영역(115), p-형 바디 영역(120), (오믹 접촉부를 형성하기 위한) 서브-접촉 p-형 주입부(125), 소스 및 바디 접촉부(130)(오믹 접촉부), n-형(n+) 소스 영역(135), 게이트 유전체(140), 및 게이트 전극(145)을 포함할 수 있다. 간결성을 위해, 각각의 이러한 요소는 각각의 도시된 구현예와 관련하여 논의되지 않는다. 도 2에서 유사한(대응하는 등의) 특징부들은 200번대 참조 부호로 지칭되고, 도 3a 내지 도 3f에서는 300번대 참조부호로 지칭되며, 도 4에서는 400번대 참조 번호로 지칭된다. 또한, 도 3a 내지 도 3f에는, 명료성을 위해, 기판, 및 소스 영역(135)과 바디 영역(120)(서브-접촉 주입부(125)를 포함함)에 대한 오믹 접촉부(130)은 도시되어 있지 않다. 더욱이, 도 3a 내지 도 3f에서, 특정 참조 부호는 다양한 도면에서 반복되지 않는다.
도 1의 디바이스(100)는 게이트 트렌치의 코너에서 발생하는 절연 파괴 관련 손상(voltage breakdown related damage)과 관련된 신뢰성 문제를 극복할 수 있는데, 이는 게이트 트렌치 코너가 p-형 바디 영역(120)(p-형 공핍 스토퍼(p-type depletion stopper)로도 지칭될 수 있음) 내에 위치되기 때문이다. 이것은 트렌치 코너에 대한 (드리프트 영역(115)으로부터의) 차폐를 제공하는데, 이는 트렌치 코너에서의 전계 크라우딩을 감소시켜, 절연 파괴 관련 손상의 위험성을 감소시킨다.
도 1의 디바이스(및 본 명세서에 기술된 다른 디바이스)에서, 디바이스 전도 채널의 역전 층은 적어도 두 개의 부분(섹션)으로 구성된다. 예를 들어, 디바이스 전도 채널(채널)의 역전 층은 게이트 트렌치의 수직 측벽을 따라서 그리고 n+ 소스 영역(135) 아래에 수직 부분(150)을 포함할 수 있다. 채널의 이러한 수직 부분(150)은 높은 Vt(예컨대, > 5 볼트)를 가질 수 있고, 또한 수직 SiC 결정면에서의 더 높은 캐리어 이동도로 인해 높은 캐리어 이동도를 가질 수 있다.
도 1의 디바이스(100)의 채널은 또한 (예컨대, 낮은 캐리어 이동도를 갖는) 횡방향 부분(또는 영역)(155)을 포함할 수 있다. 도 1에서 디바이스(100)의 채널의 횡방향 부분(155)은 게이트 유전체(140)의 횡방향 부분과 p-바디 영역(120)의 계면을 따라서(예컨대, 게이트 트렌치의 저부 중 일부분을 따라서) 한정될 수 있다. 채널의 이러한 횡방향 부분(155)에서의 캐리어 이동도는 횡방향 부분(155)의 Vt를 감소시켜 채널의 횡방향 부분(155) 내의 채널 캐리어 이동도를 증가시킴으로써 개선될 수 있다. Vt의 그러한 감소는 이온 주입을 이용하여 달성되어, 도 1에 도시된 바와 같이, 게이트 유전체(140)의 횡방향 부분 아래(예컨대, 게이트 트렌치 아래)에 배치된 드리프트 영역(115) 및 p-바디 영역(120)의 횡방향 표면을 따라서 n-도핑된 부분으로서 횡방향 부분(155)을 한정하게 할 수 있다. 그러한 접근법은 도 3d와 관련하여 추가로 기술된다. 특정 구현예에 따라, (예컨대, 이온 주입에 의해 생성된) n-도핑된 횡방향 부분(155)은 게이트 트렌치의 저부 표면과 드리프트 영역(115) 사이의 계면을 완전히 가로질러 연장될 수 있거나, 또는 드리프트 영역(115) 내에서, 예컨대 p-형 바디 영역(120)의 에지로부터 일부 사전결정된 거리에서 끝날 수 있다.
구현예에 따라, 채널의 횡방향 부분(155)은 채널의 수직 부분(150)보다 더 낮은 Vt를 가질 수 있거나, 또는 (예컨대, 정상 동작 조건 내의 게이트 전극(145) 상에서의 바이어스와는 무관하게) 보통 온 상태일 수 있다. SiC 전력 MOSFET 디바이스에 대한 그러한 배열은 횡방향 SiC 전력 MOSFET 디바이스보다 더 낮은 Rdson을 가질 수 있는데, 여기서 그의 횡방향 채널은 높은 Vt 및 관련된 낮은 채널 캐리어 이동도를 갖는다.
도 2는 일 구현예에 따른 다른 SiC 트렌치 게이트 전력 MOSFET 디바이스(200)를 도시한 단면도이다. 도 1에 도시된 디바이스(100)에 비해, 도 2에 도시된 디바이스(200)는 적어도 세 개의 부분을 갖는 전도 채널을 갖고 구현될 수 있다. 간단히 말해서, 도 1에 도시된 디바이스(100)에서와 같이, 도 2에 도시된 디바이스(200)는 배면 드레인 접촉부(205), 강도핑된 n-형(n+) 기판(210), n-형 (예컨대, 약도핑된) 드리프트 영역(215), p-형 바디 영역(220), (오믹 접촉부를 형성하기 위한) 서브-접촉 p-형 주입부(225), 소스 및 바디 접촉부(230)(오믹 접촉부), n-형(n+) 소스 영역(235), 게이트 유전체(240), 및 게이트 전극(245)을 포함할 수 있다. 간결성을 위해, 전술된 바와 같이, 각각의 이러한 요소는 도 2의 디바이스(200)와 관련하여 구체적으로 논의되지 않을 수 있다.
도 2의 디바이스(200)의 채널은 도 1에 도시되고 전술된 디바이스의 횡방향 채널 부분(155)과 유사한 횡방향 채널 부분(횡방향 부분, 횡방향 채널 영역, 횡방향 영역 등)(255)을 포함할 수 있다. 도 1에 도시된 디바이스(110)와는 대조적으로, 디바이스(200)의 채널은 하나 초과의 영역을 갖는 수직 부분을 포함할 수 있다. 예를 들어, 디바이스(200)의 채널의 수직 부분은 도 2에 도시된 채널의 세 개의 부분(예컨대, 두 개의 수직 부분 및 횡방향 부분(255)) 중에서 최고 임계치를 갖는 제1 영역(252)을 포함할 수 있다. 채널의 수직 부분의 제1 영역(252)은 (예컨대, 도 1에 도시된 디바이스(100)의 p-바디 영역(120)과 같은) p-바디 영역(220)보다 더 높은 표면 도핑 농도를 갖는 얕은 주입부(223)(p-바디 2)에 의해 한정될 수 있다. 주입부(223)의 도핑 농도는 디바이스(200)의 임계 전압(Vt)을 조절(제어)하는 데 이용될 수 있다. 따라서, 주입부(223)는 임계 제어 주입부(223)로 지칭될 수 있다.
도 2에서 디바이스의 채널의 수직 부분은 또한 p-바디 영역(220)(p-바디 2 영역(223)보다 낮은 억셉터 도핑 농도를 가짐)에 의해 한정된 제2 영역(254), 및 p-바디 2 영역(223) 아래에 배치된 게이트 트렌치의 수직 부분을 포함할 수 있다. 도 2의 디바이스(200)에서, 디바이스(200)의 Vt는, 예컨대 p-바디 2 주입 영역(223)의 도핑 농도에 기초하여, p-바디 2 주입 영역(223)에 의해 제어(확립)될 수 있다. 그러한 접근법은, 예를 들어 약 50 nm 내지 500 nm의 매우 짧은 유효 채널 길이를 갖는 SiC 전력 MOSFET 디바이스를 생성하는 것을 허용할 수 있다.
도 3a 내지 도 3f는 일 구현예에 따른, SiC 트렌치 게이트 전력 MOSFET 디바이스(300)를 생성하기 위한 반도체 공정 흐름을 도시한 단면도이다. 도 3a 내지 도 3f의 반도체 처리 동작은 개략적인 형태로 도시되어 있다. 주어진 반도체 공정 동작의 세부사항은 구현되고 있는 특정 디바이스에 따라 그리고/또는 주어진 SiC 트렌치 게이트 전력 MOSFET 디바이스를 생성하는 데 이용되는 특정 반도체 공정에 따라 변할 수 있다는 것에 유의한다.
도 3a 내지 도 3f는 경사진 게이트 트렌치 측벽을 포함하는 SiC 트렌치 게이트 전력 MOSFET 디바이스(300)를 생성하기 위한 반도체 공정 흐름을 도시한다. 그러한 구현예에서, (예컨대, 채널의 n-도핑된 부분을 생성하기 위해) 채널의 수직(경사진) 부분의 적어도 일부분뿐만 아니라 채널의 횡방향 부분에 도너가 주입된다. 그러나, 그러한 접근법에서, 채널의 횡방향 부분은 주입 빔의 감쇠를 초래하는 측벽의 경사로 인해 게이트 트렌치 측벽보다 더 높은 주입량을 수용할 수 있다. 구현예에 따라, 게이트 트렌치 측벽은 (예컨대, 수직으로부터) 40도를 초과하는 각도(예컨대, 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도)를 가질 수 있다. 일부 구현예에서는, 게이트 트렌치 저부를 따르는 그리고 드리프트 영역 위의 n-영역의 중심 부분이 마스킹되어, 도너(n-형) 채널 주입을 수용하지 않게 할 수 있다. 그러한 접근법은 드리프트 영역에서 피크 전기장을 감소시킬 수 있고, 절연 파괴로 인한 손상의 위험성을 감소시킬 수 있다.
도 3a에는, 시재료(303)가 도시되어 있다. 시재료(303)는 드리프트 영역(315)(n-형 드리프트 영역) 및 n+ 소스 층(335)을 포함하는 에피텍셜 SiC 웨이퍼(예컨대, 이 예에서는 n-형)일 수 있다. 특정 접근법에 따라, n+ 소스 층(335)은, 에피텍시 방식으로 형성된다기보다는, 이온 주입을 이용하여 형성될 수 있다. 도 3b에 도시된 바와 같이, 마스크(360)가 형성될 수 있고, 마스크(360)에 의해 한정된 바와 같은 깊은 p-바디 영역(320)(p-형 차폐 바디)이 시재료(303)에서 형성될 수 있다. p-바디 영역(320)은 이온 주입부(365)를 이용하여 (예컨대, 알루미늄(Al) 이온을 주입함으로써) 형성될 수 있다. 또한 도 3b에 도시된 바와 같이, p-바디 2 영역(323)(p-바디 영역(320)의 도핑 농도(예컨대, 표면 도핑 농도)보다 더 높은 도핑 농도(예컨대, 표면 도핑 농도)를 가짐)이 또한 동일한 마스크(360)를 사용하여 형성될 수 있다.
도 3c에 도시된 바와 같이, 도 3b의 마스크(360)는 제거될 수 있고, 산화물 마스크(370)가 n+ 소스 영역(335) 상에 형성될 수 있다. 이어서, 도 3c에 도시된 바와 같이, 메사 에치(mesa etch)(375)가 수행되어 경사진 게이트 트렌치 측벽(378)을 생성하게 할 수 있다. 메사 에치(375)를 수행한 후에, 주입된 도펀트 활성화를 위한 고온 어닐링(예컨대, 1500℃를 초과하는 온도에서의 어닐링)이 수행되어 이전 처리 동작에서 에피텍셜 형성 층에 주입된 그리고/또는 포함된 도펀트를 활성화시키게 할 수 있는데, 이는 또한 SiC 구조물에 대한 손상(예컨대, 주입 및/또는 에치 손상)을 수선할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 질소 이온 주입(380)이 수행될 수 있다. 주입(380)은 낮은 도펀트 주입량(예컨대, 1e13/㎠ 미만의 주입량)으로 행해질 수 있다. 주입(380)은 횡방향 채널 부분(및 경사진 게이트 트렌치 측벽의 주입된 부분)에서 Vt를 낮출 수 있다. 전술된 바와 같이, 마스크(385)(예컨대, 레지스트 마스크)는 질소 주입(380)이 (예컨대, 풀셀의) 드리프트 영역(315)의 중심에서 수행되는 것을 방지하는 데 사용될 수 있다. 전술된 바와 같이, 그러한 접근법은 드리프트 영역(315)의 이러한 부분에서 피크 전기장을 감소시킬 수 있는데, 이는 (예컨대, 역바이어스 조건 하에서) 항복(breakdown)으로 인한 손상의 위험성을 감소시킬 수 있다. 예를 들어, 수직 JFET 채널의 중심(소위 JFET 영역, 예컨대 풀셀에서 드리프트 영역(315) 중 p-바디 영역들(320) 사이의 영역)은 심지어 p-주입의 차폐 영역에도 불구하고 역바이어스 조건 하에서 높은 전기장에 노출될 수 있다. 일부 구현예에서, JFET 영역에서의 질소 주입(380)에 의해 한정된 횡방향 연장부는 각각의 측면(예컨대, 풀셀에서 p-바디 영역(320)의 에지)으로부터 JFET 영역 폭의 대략 1/6을 초과하지 않는 것이 바람직할 수 있다.
도 3e에 도시된 바와 같이, 산화물 층이 게이트 유전체(340)를 형성하도록 성장 또는 침착될 수 있다. 일 구현예에서, 게이트 유전체(340)를 형성하는 것은 N2O 또는 NO 처리를 수행하는 것을 포함할 수 있는데, 이는 계면 상태의 밀도를 감소시킬 수 있다. 그러한 N2O 또는 NO 처리는 도 3d에 도시된 질소 주입(380)의 처리 동작 동안에 주입된 질소 도너를 활성화시킬 수 있다. 도 3f에 도시된 바와 같이, 폴리실리콘 게이트 전극(345)이 게이트 유전체(340) 상에 형성될 수 있다. 도 3f의 디바이스(300)의 다른 요소들(예컨대, 도 3a 내지 도 3f에 도시되지 않은 디바이스(100, 200)의 요소들)은 다른 처리 동작에서 형성될 수 있고, 그러한 요소들은 p-형 서브-접촉 영역과, 소스 및 바디 오믹 접촉부를 포함할 수 있다. 도 3f에 도시된 바와 같은 디바이스(300)는 또한 도 1, 도 2, 및 도 4의 디바이스(100, 200, 400)에서와 같은 기판 및 드레인 접촉부(둘 다 도시되어 있지 않음)를 포함할 수 있다.
도 4는 일 구현예에 따른 또 다른 SiC 트렌치 게이트 전력 MOSFET 디바이스(400)를 도시한 단면도이다. 간단히 말해서, 각각 도 1 및 도 2에 도시된 디바이스(100, 200)에서와 같이, 도 4에 도시된 디바이스(400)는 배면 드레인 접촉부(405), 강도핑된 n-형(n+) 기판(4210), n-형 (예컨대, 약도핑된) 드리프트 영역(415), p-형 바디 영역(420), (오믹 접촉부를 형성하기 위한) 서브-접촉 p-형 주입부(425), 소스 및 바디 접촉부(430)(오믹 접촉부), n-형(n+) 소스 영역(435), 게이트 유전체(440), 및 게이트 전극(445)을 포함할 수 있다. 간결성을 위해, 전술된 바와 같이, 각각의 이러한 요소들은 도 4의 디바이스(400)와 관련하여 다시 구체적으로 논의되지 않을 수 있다.
도 4에 도시된 바와 같이, 이러한 구현예에서, 차폐 p-바디 영역(420)은 수직 게이트 트렌치 에지로부터 W1의 거리만큼 이격된다. 또한 도 4에 도시된 바와 같이, 거리 W1은 n-형 드리프트 영역(415)에 배치된 0-바이어스 공핍 폭(490)의 폭 W2보다 작을 수 있다. 다른 구현예에서, W1 및 W2는 대략 동일할 수 있다.
도 4에 도시된 MOSFET 디바이스(400)에서, 디바이스의 턴-온 및 턴-오프는 양(positive)의 또는 0(zero)의 바이어스를 게이트 전극(445)에 인가함으로써 제어될 수 있다. 예를 들어, 양의 게이트 바이어스가 수직 트렌치 측벽에 인접한 p-바디 2 영역(423)의 전위를 역전시킬 것이고, n-형 전자 역전 채널이 게이트 유전체(440)에 대한 SiC의 계면에 형성될 것이다. 그러한 배열에서, 수직 측벽을 따르는 역전 채널에서의 캐리어 이동도는 (전술된 바와 같이) 높고, 역전 채널의 유효 길이는 (예컨대, 전술된 바와 같은) p-바디 2 영역(423)의 두께를 50 nm 내지 500 nm의 두께로 감소시킴으로써 매우 짧게 될 수 있다(이는 디바이스(400)의 유효 채널 길이를 사실상 한정할 수 있다). 이러한 배열은 (p-바디 2 영역(423)에 의해 한정된 바와 같은 더 높은 Vt 영역이 없는 디바이스에 비해) 역전 채널의 온-상태 저항을 감소시킬 수 있다.
도 4의 MOSFET 디바이스(400)에서, 고전압 차단은 깊은 p-바디 영역(420)을 사용함으로써 가능하게 될 수 있는데, 이는 수직 MOS 채널을 효과적으로 차폐시킬 수 있다. 원하는 차폐를 달성하기 위해서, 차폐 p-바디 영역(420) 및 트렌치 측벽은 도 4에 도시된 바와 같이 매우 짧은 횡방향 폭 W1로 형성될 수 있다. 전술된 바와 같이, 폭 W1은 MOSFET 디바이스(400)의 0-바이어스 공핍 영역(490)의 폭 W2보다 작을 수 있다(또는 대략 동일할 수 있다). 주입된 n-도핑된 횡방향 채널 부분(455)은 또한, 예컨대 본 명세서에 기술된 접근법을 이용하여, 횡방향 MOS-채널 영역의 표면 아래에 형성될 수 있다. 횡방향 MOS-채널 부분(455)에서의 n-주입은 횡방향 부분(455)에 대한 임계 전압을 낮은 수(예컨대, 0 볼트)로 감소시킬 수 있거나, 또는 횡방향 부분(455)에 대한 임계 전압을 음수로 만들 수 있는데, 예컨대 횡방향 MOS-채널 부분(영역)(455)을 보통 온 상태로 만들 수 있다. 그러한 접근법은 횡방향 채널 부분(455) 내의 캐리어 이동도를 증가시킬 수 있고, 그 결과, MOSFET 디바이스(400)의 온-상태 저항(Rdson)을 감소시킬 수 있다. 횡방향 부분(455)을 한정하는 데 이용되는 n-주입은 또한 깊은 p-바디(420)에 대한 횡방향 채널 부분(455)의 근접성으로 인해 횡방향 MOS-채널 저항의 임의의 증가를 제거할 수 있거나 감소시킬 수 있다.
대체적인 태양에서, 장치는 제1 전도성 유형의 반도체 기판, 반도체 기판에 배치된 제1 전도성 유형의 드리프트 영역, 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역, 및 바디 영역에 배치된 제1 전도성 유형의 소스 영역을 포함할 수 있다. 장치는 또한 반도체 기판에 배치된 게이트 트렌치를 포함할 수 있다. 게이트 트렌치는 소스 영역의 깊이보다는 크고 바디 영역의 깊이보다는 작은 깊이를 가질 수 있다. 장치는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체를 추가로 포함할 수 있다. 게이트 트렌치의 측벽 상에 있는 게이트 유전체는 바디 영역과의 제1 계면을 한정할 수 있고, 게이트 트렌치의 저부 표면 상에 있는 게이트 유전체는 바디 영역과의 제2 계면을 한정할 수 있다. 장치는 게이트 유전체 상에 배치된 게이트 전극, 및 바디 영역에 배치되고 제2 계면을 따라서 한정된 제1 전도성 유형의 횡방향 채널 영역을 추가로 더 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 반도체 기판은 탄화규소 반도체 기판을 포함할 수 있다. 제1 전도성 유형은 n-형일 수 있고, 제2 전도성 유형은 p-형일 수 있다. 횡방향 채널 영역은 질소 이온 주입 공정을 이용하여 한정될 수 있다. 횡방향 채널 영역은 게이트 트렌치의 저부 표면과 드리프트 영역 사이의 계면을 따라서 추가로 배치될 수 있다.
장치는 바디 영역에 배치된 제2 전도성 유형의 서브-접촉 주입 영역을 포함할 수 있다. 서브-접촉 주입 영역은 소스 영역에 인접하게 배치될 수 있다. 소스 영역은 서브-접촉 주입 영역과 게이트 트렌치 사이에 배치될 수 있다. 장치는 서브-접촉 주입 영역의 적어도 일부분 상에 배치되고 소스 영역의 적어도 일부분 상에 배치되는 오믹 접촉부를 포함할 수 있다. 서브-접촉 영역은 알루미늄 이온 주입 공정을 이용하여 한정될 수 있다.
게이트 유전체의 일부분은 소스 영역의 상부 표면의 일부분 상에 배치될 수 있다. 게이트 전극의 일부분은 소스 영역의 상부 표면 상에 배치된 게이트 유전체의 부분 상에 배치될 수 있다.
장치는 바디 영역에 배치된 제2 전도성 유형의 임계 제어 주입부를 포함할 수 있다. 임계 제어 주입부는 소스 영역 아래에 배치될 수 있고, 바디 영역의 깊이보다 작은 깊이를 가질 수 있다. 게이트 트렌치의 측벽 상에 있는 게이트 유전체는 임계 제어 주입부와의 계면을 추가로 한정할 수 있다. 임계 제어 주입부의 표면 도핑 농도는 바디 영역의 표면 도핑 농도보다 클 수 있다. 게이트 트렌치의 측벽은 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정할 수 있다. 횡방향 채널 영역은 제1 계면의 적어도 일부분을 따라서 추가로 배치될 수 있다. 횡방향 채널 영역은 임계 제어 주입부에서 끝날 수 있다.
게이트 트렌치의 측벽은 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정할 수 있다. 횡방향 채널 영역은 제1 계면의 적어도 일부분을 따라서 추가로 배치될 수 있다.
다른 대체적인 태양에서, 장치는 제1 전도성 유형의 반도체 기판, 반도체 기판에 배치된 제1 전도성 유형의 드리프트 영역, 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역, 및 바디 영역에 배치된 제1 전도성 유형의 소스 영역을 포함할 수 있다. 장치는 바디 영역에 배치된 제2 전도성 유형의 임계 제어 주입부를 추가로 포함할 수 있다. 임계 제어 주입부는 소스 영역 아래에 배치될 수 있고, 바디 영역의 깊이보다 작은 깊이를 가질 수 있다. 장치는 또한 반도체 기판에 배치된 게이트 트렌치를 포함할 수 있다. 게이트 트렌치는 임계 제어 주입부의 깊이보다는 크고 바디 영역의 깊이보다는 작은 깊이를 가질 수 있다. 장치는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체를 추가로 더 포함할 수 있다. 트렌치의 측벽 상에 있는 게이트 유전체는 임계 제어 주입부와의 계면 및 드리프트 영역과의 제1 계면을 한정할 수 있다. 트렌치의 저부 표면 상에 있는 게이트 유전체는 드리프트 영역과의 제2 계면을 한정할 수 있다. 장치는 또한 게이트 유전체 상에 배치된 게이트 전극, 및 바디 영역에 배치되고 제2 계면을 따라서 한정된 제1 전도성 유형의 횡방향 채널 영역을 추가로 포함할 수 있다. 게이트 트렌치의 측벽은 바디 영역으로부터 제1 거리로 이격될 수 있다. 제1 거리는 제2 거리 이하일 수 있다. 제2 거리는 장치에서 바디 영역의 수직 에지로부터 0-바이어스 공핍 영역의 수직 에지까지의 횡방향 폭일 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 반도체 기판은 탄화규소 반도체 기판을 포함할 수 있다. 임계 제어 주입부의 표면 도핑 농도는 바디 영역의 표면 도핑 농도보다 클 수 있다.
장치는 바디 영역에 배치된 제2 전도성 유형의 서브-접촉 주입 영역을 포함할 수 있다. 서브-접촉 주입 영역은 소스 영역에 인접하게 배치될 수 있다. 소스 영역은 서브-접촉 주입 영역과 게이트 트렌치 사이에 배치될 수 있다. 장치는 서브-접촉 주입 영역의 적어도 일부분 상에 배치되고 소스 영역의 적어도 일부분 상에 배치되는 오믹 접촉부를 포함할 수 있다.
다른 대체적인 태양에서, 장치는 제1 전도성 유형의 탄화규소(SiC) 기판, SiC 기판에 배치된 제1 전도성 유형의 드리프트 영역, 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역, 및 바디 영역에 배치된 제1 전도성 유형의 소스 영역을 포함할 수 있다. 장치는 또한 SiC 기판에 배치된 게이트 트렌치를 포함할 수 있다. 게이트 트렌치는 소스 영역의 깊이보다는 크고 바디 영역의 깊이보다는 작은 깊이를 가질 수 있다. 장치는 게이트 트렌치의 측벽 및 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체를 추가로 포함할 수 있다. 게이트 트렌치의 측벽 상에 있는 게이트 유전체는 바디 영역과의 제1 계면을 한정할 수 있다. 게이트 트렌치의 저부 표면 상에 있는 게이트 유전체는 바디 영역과의 제2 계면을 한정할 수 있다. 게이트 트렌치의 측벽은 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정할 수 있다. 장치는 또한 게이트 유전체 상에 배치된 게이트 전극, 및 바디 영역에 배치되고 바디 영역과의 제2 계면을 따라서 한정된 제1 전도성 유형의 횡방향 채널 영역을 더 포함할 수 있다.
구현예는 하기 특징들 중 하나 이상을 포함할 수 있다. 예를 들어, 장치는 바디 영역에 배치된 제2 전도성 유형의 임계 제어 주입부를 포함할 수 있다. 임계 제어 주입부는 소스 영역 아래에 배치될 수 있고, 바디 영역의 깊이보다 작은 깊이를 가질 수 있다. 게이트 트렌치의 측벽 상에 있는 게이트 유전체는 임계 제어 주입부와의 계면을 한정할 수 있다. 횡방향 채널 영역은 바디 영역과의 제1 계면의 적어도 일부분을 따라서 배치될 수 있다. 횡방향 채널 영역은 임계 제어 주입부에서 끝날 수 있다.
횡방향 채널 영역은 바디 영역과의 제1 계면의 적어도 일부분을 따라서 배치될 수 있다.
본 명세서에 기술된 다양한 장치 및 기술은 다양한 반도체 처리 및/또는 패키징 기술을 이용하여 구현될 수 있다. 본 명세서에 기술된 디바이스가 SiC에서 구현되는 것으로 논의되어 있지만, 일부 실시예에서, 그러한 디바이스는 예를 들어, 규소(Si), 갈륨 비화물(GaAs), 탄화규소(SiC) 등을 포함하지만 이들로 제한되지 않은 반도체 기판과 관련된 다양한 유형의 반도체 처리 기술을 이용하여 구현될 수 있다.
기술된 구현예들의 소정 특징부들이 본 명세서에서 기술된 바와 같이 예시되었지만, 이제 당업자에게는 다양한 수정들, 치환들, 변경들 및 균등물들이 나타날 것이다. 따라서, 첨부된 특허청구범위가 실시예들의 범주 내에 속하는 바와 같은 모든 그러한 수정들 및 변경들을 포함하고자 한다는 것이 이해될 것이다. 그들이 한정이 아니라 단지 예로서 제시되었으며, 형태 및 상세 사항에서의 다양한 변경들이 이루어질 수 있다는 것을 이해해야 한다. 본 명세서에 기술된 장치들 및/또는 방법들의 임의의 부분은 서로 배타적인 조합들을 제외한 임의의 조합으로 조합될 수 있다. 본 명세서에 기술된 실시예들은 설명된 상이한 실시예들의 기능들, 구성요소들 및/또는 특징부들의 다양한 조합들 및/또는 하위 조합들을 포함할 수 있다.

Claims (20)

  1. 제1 전도성 유형의 반도체 기판;
    상기 반도체 기판에 배치된 상기 제1 전도성 유형의 드리프트 영역;
    상기 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역;
    상기 바디 영역에 배치된 상기 제1 전도성 유형의 소스 영역;
    상기 반도체 기판에 배치되고, 상기 소스 영역의 깊이보다는 크고 상기 바디 영역의 깊이보다는 작은 깊이를 갖는 게이트 트렌치;
    상기 게이트 트렌치의 측벽 및 상기 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체 - 상기 게이트 트렌치의 측벽 상에 있는 상기 게이트 유전체는 상기 바디 영역과의 제1 계면을 한정하고, 상기 게이트 트렌치의 저부 표면 상에 있는 상기 게이트 유전체는 상기 바디 영역과의 제2 계면을 한정함 -;
    상기 게이트 유전체 상에 배치된 게이트 전극; 및
    상기 바디 영역에 배치되고 상기 제2 계면을 따라서 한정된 상기 제1 전도성 유형의 횡방향 채널 영역을 포함하는, 장치.
  2. 제1항에 있어서, 상기 반도체 기판은 탄화규소 반도체 기판을 포함하는, 장치.
  3. 제1항에 있어서, 상기 제1 전도성 유형은 n-형이고, 상기 제2 전도성 유형은 p-형인, 장치.
  4. 제1항에 있어서, 상기 횡방향 채널 영역은 질소 이온 주입 공정을 이용하여 한정되는, 장치.
  5. 제1항에 있어서,
    상기 바디 영역에 배치된 상기 제2 전도성 유형의 서브-접촉 주입 영역(sub-contact implant region) - 상기 서브-접촉 주입 영역은 상기 소스 영역에 인접하게 배치되고, 상기 소스 영역은 상기 서브-접촉 주입 영역과 상기 게이트 트렌치 사이에 배치됨 -; 및
    상기 서브-접촉 주입 영역의 적어도 일부분 상에 배치되고 상기 소스 영역의 적어도 일부분 상에 배치되는 오믹 접촉부(ohmic contact)를 추가로 포함하는, 장치.
  6. 제5항에 있어서, 상기 서브-접촉 영역은 알루미늄 이온 주입 공정을 이용하여 한정되는, 장치.
  7. 제1항에 있어서,
    상기 게이트 유전체의 일부분은 상기 소스 영역의 상부 표면의 일부분 상에 배치되고; 그리고
    상기 게이트 전극의 일부분은 상기 소스 영역의 상부 표면 상에 배치된 상기 게이트 유전체의 부분 상에 배치되는, 장치.
  8. 제1항에 있어서, 상기 횡방향 채널 영역은 상기 게이트 트렌치의 저부 표면과 상기 드리프트 영역 사이의 계면을 따라서 추가로 배치되는, 장치.
  9. 제1항에 있어서, 상기 바디 영역에 배치된 상기 제2 전도성 유형의 임계 제어 주입부(threshold control implant)를 추가로 포함하고, 상기 임계 제어 주입부는 상기 소스 영역 아래에 배치되고 상기 바디 영역의 깊이보다 작은 깊이를 가지며, 상기 게이트 트렌치의 측벽 상에 있는 상기 게이트 유전체는 상기 임계 제어 주입부와의 계면을 추가로 한정하는, 장치.
  10. 제9항에 있어서, 상기 임계 제어 주입부의 표면 도핑 농도가 상기 바디 영역의 표면 도핑 농도보다 큰, 장치.
  11. 제9항에 있어서,
    상기 게이트 트렌치의 측벽은 상기 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정하고;
    상기 횡방향 채널 영역은 상기 제1 계면의 적어도 일부분을 따라서 추가로 배치되고; 그리고
    상기 횡방향 채널 영역은 상기 임계 제어 주입부에서 끝나는, 장치.
  12. 제1항에 있어서,
    상기 게이트 트렌치의 측벽은 상기 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정하고; 그리고
    상기 횡방향 채널 영역은 상기 제1 계면의 적어도 일부분을 따라서 추가로 배치되는, 장치.
  13. 제1 전도성 유형의 반도체 기판;
    상기 반도체 기판에 배치된 상기 제1 전도성 유형의 드리프트 영역;
    상기 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역;
    상기 바디 영역에 배치된 상기 제1 전도성 유형의 소스 영역;
    상기 바디 영역에 배치된 상기 제2 전도성 유형의 임계 제어 주입부 - 상기 임계 제어 주입부는 상기 소스 영역 아래에 배치되고 상기 바디 영역의 깊이보다 작은 깊이를 가짐 -;
    상기 반도체 기판에 배치되고, 상기 임계 제어 주입부의 깊이보다는 크고 상기 바디 영역의 깊이보다는 작은 깊이를 갖는 게이트 트렌치;
    상기 게이트 트렌치의 측벽 및 상기 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체 - 상기 트렌치의 측벽 상에 있는 상기 게이트 유전체는 상기 임계 제어 주입부와의 계면 및 상기 드리프트 영역과의 제1 계면을 한정하고, 상기 트렌치의 저부 표면 상에 있는 상기 게이트 유전체는 상기 드리프트 영역과의 제2 계면을 한정함 -;
    상기 게이트 유전체 상에 배치된 게이트 전극; 및
    상기 바디 영역에 배치되고 상기 제2 계면을 따라서 한정된 상기 제1 전도성 유형의 횡방향 채널 영역을 포함하고,
    상기 게이트 트렌치의 측벽은 상기 바디 영역으로부터 제1 거리로 이격되고, 상기 제1 거리는 제2 거리 이하이고, 상기 제2 거리는 상기 장치에서 상기 바디 영역의 수직 에지로부터 0-바이어스 공핍 영역(zero-bias depletion region)의 수직 에지까지의 횡방향 폭인, 장치.
  14. 제13항에 있어서, 상기 반도체 기판은 탄화규소 반도체 기판을 포함하는, 장치.
  15. 제13항에 있어서, 상기 임계 제어 주입부의 표면 도핑 농도가 상기 바디 영역의 표면 도핑 농도보다 큰, 장치.
  16. 제13항에 있어서,
    상기 바디 영역에 배치된 상기 제2 전도성 유형의 서브-접촉 주입 영역 - 상기 서브-접촉 주입 영역은 상기 소스 영역에 인접하게 배치되고, 상기 소스 영역은 상기 서브-접촉 주입 영역과 상기 게이트 트렌치 사이에 배치됨 -; 및
    상기 서브-접촉 주입 영역의 적어도 일부분 상에 배치되고 상기 소스 영역의 적어도 일부분 상에 배치되는 오믹 접촉부를 추가로 포함하는, 장치.
  17. 제1 전도성 유형의 탄화규소(SiC) 기판;
    상기 SiC 기판에 배치된 상기 제1 전도성 유형의 드리프트 영역;
    상기 드리프트 영역에 배치된 제2 전도성 유형의 바디 영역;
    상기 바디 영역에 배치된 상기 제1 전도성 유형의 소스 영역;
    상기 SiC 기판에 배치되고, 상기 소스 영역의 깊이보다는 크고 상기 바디 영역의 깊이보다는 작은 깊이를 갖는 게이트 트렌치;
    상기 게이트 트렌치의 측벽 및 상기 게이트 트렌치의 저부 표면 상에 배치된 게이트 유전체 - 상기 게이트 트렌치의 측벽 상에 있는 상기 게이트 유전체는 상기 바디 영역과의 제1 계면을 한정하고, 상기 게이트 트렌치의 저부 표면 상에 있는 상기 게이트 유전체는 상기 바디 영역과의 제2 계면을 한정하고, 상기 게이트 트렌치의 측벽은 상기 게이트 트렌치의 저부 표면에 대해 90도 초과의 각도를 규정함 -;
    상기 게이트 유전체 상에 배치된 게이트 전극; 및
    상기 바디 영역에 배치되고 상기 바디 영역과의 상기 제2 계면을 따라서 한정된 상기 제1 전도성 유형의 횡방향 채널 영역을 포함하는, 장치.
  18. 제17항에 있어서, 상기 바디 영역에 배치된 상기 제2 전도성 유형의 임계 제어 주입부를 추가로 포함하고, 상기 임계 제어 주입부는 상기 소스 영역 아래에 배치되고 상기 바디 영역의 깊이보다 작은 깊이를 가지며, 상기 게이트 트렌치의 측벽 상에 있는 상기 게이트 유전체는 상기 임계 제어 주입부와의 계면을 추가로 한정하는, 장치.
  19. 제18항에 있어서,
    상기 횡방향 채널 영역은 상기 바디 영역과의 상기 제1 계면의 적어도 일부분을 따라서 추가로 배치되고; 그리고
    상기 횡방향 채널 영역은 상기 임계 제어 주입부에서 끝나는, 장치.
  20. 제17항에 있어서, 상기 횡방향 채널 영역은 상기 바디 영역과의 상기 제1 계면의 적어도 일부분을 따라서 추가로 배치되는, 장치.
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