KR20160067940A - 페라이트 막대들을 제조하기 위한 정밀 배치 생성 방법 - Google Patents

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존 브린 밀스
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코닌클리케 필립스 엔.브이.
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Abstract

본 발명은 페라이트 막대를 제조하는 방법에 관한 것이다. 상기 방법은 두 개의 반도체 기판들에 공동들을 에칭하는 단계 및 상기 공동들로 페라이트 층들을 증착시키는 단계를 포함한다. 상기 반도체 기판들은 상기 페라이트 층들이 페라이트 막대를 형성하도록 서로 부착된다. 본 발명은, 자기 재료가 패러데이 회전 또는 위상-천이 요소를 형성하기 위해 증착될 수 있는, 템플릿 또는 몰드를 정확하게 및 반복 가능하게 형성하기 위해 반도체 웨이퍼들의 종래의 포토리소그래피 및 벌크 등방성 미세 기계 가공을 이용한다.

Description

페라이트 막대들을 제조하기 위한 정밀 배치 생성 방법{PRECISION BATCH PRODUCTION METHOD FOR MANUFACTURING FERRITE RODS}
본 발명은 페라이트 막대를 제조하는 방법, 페라이트 막대, 및 방사를 조작하기 위한 위상 천이 디바이스에 관한 것이다.
종래의 제조 방법들에 의한 원통형 페라이트 막대들의 생성은 막대의 단부 섹션들을 여전히 테이퍼링하기 위해 추가 다이아몬드 성형을 요구하는 평활한 벽이 있는 원통을 제공하기 위해 값비싸며 힘든 중심이 없는 다이아몬드 연삭을 요구한다. 각각의 페라이트 부분은 개별적으로 연삭되어야 하며 치수들 및 표면 마감은 디바이스로의 포함 이전 사용 전에 검사되어야 한다.
US6673181B1은 개선된 신장 특성을 가진 페라이트 세라믹 테이프를 이용하는 페라이트 환형들을 위한 제작 프로세스를 개시한다. 프로세스는 각각의 페라이트 튜브의 내부 공동의 직사각형 단면을 지지하기 위해 최종 적층에서 이용되는 단단한 맨드릴들의 세트를 이용하며, 그에 의해 응력 집중을 감소시키고 최고 적층 압력이 최종 단계에서 사용되도록 허용한다. 맨드릴들은 패널 고밀화 이전에 제거된다. 테이프 및 맨드릴들은 환형들에서 균열들 및 구멍들을 최소화하기 위해 함께 동작하며 공동-대-공동 정렬뿐만 아니라 내부 공동 치수들에서의 높은 허용 오차들을 유지하는 부가된 이점을 제공한다.
US 2003/169133 A1은 홈이 형성되는 기판을 가진 제 1 베이스, 상기 기판의 상기 홈을 포함한 표면상에 형성된 접지 전극으로서 작용되는 도전성 막, 및 상기 홈 부분의 상기 도전성 막 상에 배치된 유전체 재료를 포함한 송신 라인을 개시한다. 상기 송신 라인은 상기 또 다른 기판을 포함한 표면상에 형성된 접지 전극으로서 작용되는 또 다른 도전성 막, 및 상기 또 다른 홈 부분의 상기 또 다른 도전성 막상에 배치된 또 다른 유전체 재료를 가진 제 2 베이스, 및 신호 도체를 포함하며, 여기에서 상기 신호 도체는 상기 제 1 베이스의 유전체 재료 및 상기 제 2 베이스의 유전체 재료에 의해 둘러싸여진다.
본 발명의 목적은 상기 문제점들을 완화시키는 개선된 디바이스 레이아웃, 개선된 페라이트 막대, 및 생성 방법을 제공하는 것이다.
본 발명은 독립 청구항들에 의해 정의된다. 종속 청구항들은 유리한 실시예들을 제공한다.
발명의 제 1 양상에서, 페라이트 막대를 제조하는 방법이 제공된다.
본 발명의 상기 방법은 자기 재료(페라이트, 석류석, 반강자성체, 헥사페라이트 등)가 패러데이 회전 또는 위상-천이 요소를 형성하기 위해 증착될 수 있는, 템플릿 또는 몰드를 정확하게 및 반복 가능하게 형성하기 위해, 실리콘, 또는 다른 반도체, 웨이퍼들의 종래의 포토리소그래피 및 벌크 등방성 미세 기계 가공을 이용함으로써 상기 설명된 제작 문제점들을 극복하는 것을 목적으로 한다. 더 이상 기계적 다이아몬드 연삭 동작들은 원하는 형태로 자기 재료를 성형하기 위해 요구되지 않는다. 또한, 실리콘 또는 다른 반도체 기판은, 공기로-채워진 도파관으로부터 페라이트 막대로 저 손실 유전체 임피던스 변환을 형성하기 위한 방식으로 성형된다. 이것은 모두 종래의 반도체 프로세싱 기술들 및 장비를 사용하여 배치 생성 제조 프로세싱으로서 발생한다. 배치 프로세싱은 단일 쌍의 반도체 웨이퍼들로부터 많은 페라이트 막대 샘플들을 모두 한 번에 생성한다. 자기 디바이스 치수들의 용이한 수정은 리소그래피 마스크-세트에 대한 변화들에 의해 이루어질 수 있다. 적외선 및 밀리미터 파들의 국제 저널, 17(12), 1997-2034, Lamb J W (1996)의, "밀리미터 및 서브밀리미터 광학을 위한 재료들에 대한 여러 종류의 데이터"에 개시된 데이터에 의해 도시된 바와 같이, 기판으로서 높은 고유저항의 실리콘 웨이퍼의 선택은 패러데이 회전 또는 위상-천이 및 아이솔레이터 애플리케이션들을 위해 사용될 가능성이 있는 자기 재료들에 매우 가깝게 정합되게 하는 약 11.7의 유전율의 실제 구성요소 및 저 유전 손실 탄젠트 양쪽 모두를 제공한다. 패시베이션을 위해 사용된 재료들 및 미세 기계 가공을 위해 사용된 화학 물질들 및/또는 기술들에 대한 적절한 수정들을 통해, 사용될 수 있는 매우 적절한 대안적인 기판 재료는 반-절연 갈륨 비소일 것이다. 전자 잡지, 16(7), 244-245, Neidert R E (1980)의, "반-절연 갈륨 비소의 유전 상수" 및 응용 물리학의 저널, 80(12), 6939-6942, Moore W J, Holm R T (1996)의, "갈륨 비소의 적외전 유전 상수" 양쪽 모두에 따르면, 이것은 페라이트 재료들의 유전 상수에 훨씬 더 가까운 정합을 제공하는 12.9의 유전율의 실제 구성요소를 가진다. 대안적인 기판 재료들은 티탄산 마그네슘(Mg2TiO4 및 MgTiO3) 및 고토감람석(Mg2SiO4)을 추가로 포함할 수 있다.
바람직한 양상에 따르면, 상기 제 1 반도체 기판에 제 1 공동을 에칭하는 단계 및 상기 제 2 반도체 기판에 제 2 공동을 에칭하는 단계 각각은: 상기 반도체 기판의 층을 선택적으로 제거하기 위해 등방성 반도체 에칭을 수행하는 단계; 및 상기 반도체 기판상에 패시베이션 층을 성장시키는 단계를 포함한다. 상기 공동들은 등방성 반도체 에칭을 수행함으로써 상기 제 1 및 제 2 반도체 기판들에 에칭될 수 있다. 등방성 반도체 에칭은 특히 선호된 방향 없이 기판으로부터 재료를 제거하는 것을 나타낸다. 등방성 에칭은, 예를 들면, 예로서 부식성 액체 또는 화학적으로 활성 이온화된 가스와 같은, 에칭제 물질을 사용한 화학적 프로세스를 통해 수행될 수 있다. 반도체 기판 층(들)의 선택적 제거는 반도체 기판의 노출된 표면에서 공동의 형성을 야기한다. 노출된 표면은 패시베이션되며, 즉 공기 또는 물과 같은 환경 인자들에 의해 덜 영향을 받도록 만들어질 수 있다. 패시베이션은 바람직하게는 패시베이션 층, 즉 부식의 차폐 외부 층을 성장시킴으로써 달성된다. 패시베이션 층은 예로서, 금속 산화물, 바람직하게는 실리콘 이산화물일 수 있다.
추가의 바람직한 양상에 따르면, 제 1 반도체 기판에 제 1 공동을 에칭하는 단계 및 제 2 반도체 기판에 제 2 공동을 에칭하는 단계 각각은 상기 반도체 기판 상에 제 1 패시베이션 층을 성장시키는 단계; 상기 제 1 패시베이션 층에 레지스트 코팅을 도포하는 단계; 상기 레지스트 코팅을 선택적으로 제거하기 위해 리소그래피 및 현상 단계를 수행하는 단계; 상기 제 1 패시베이션 층을 선택적으로 제거하기 위해 제 1 에칭 단계를 수행하는 단계; 상기 제 1 패시베이션 층으로부터 상기 레지스트 코팅을 박리하는 단계; 상기 반도체 기판의 층을 선택적으로 제거하기 위해 등방성 반도체 에칭을 수행하는 단계; 상기 제 1 패시베이션 층을 박리하는 단계; 및 제 2 패시베이션 층을 성장시키는 단계를 포함한다. 감광성 막, 주로 레지스트 층 또는 레지스트 코팅은 웨이퍼의 최상부 상에 코팅된다. 몇몇 프로세스들에서, 레지스트는 특정한 영역들을 커버하기 위해 마스크로서 작용할 수 있다. 이 경우에, 패터닝된 레지스트 층의 아래의 층으로의 전달이 없다(포토-리소그래피는 박막의 부분들 또는 기판의 벌크를 패터닝하기 위해 미세 가공에서 사용된 프로세스를 나타낸다). 기하학적 패턴은 예로서, 광을 사용함으로써 기판상에서, 포토마스크로부터 감광성 화학적 "포토레지스트", 또는 간단히 "레지스트"로 전달된다. 현상 단계에서, 남아있는 레지스트는 고체화된다. 레지스트 코팅을 제거(또는 "스트립")하기 위한 여러 가지 방식들이 있다. 이것들은 예로서, 아세톤에서 레지스트를 용해시키는 것을 수반한다. 레지스트 코팅은 또한 산소 플라즈마 박리에 의해 제거될 수 있다. 유사한 방식으로, 패시베이션 층이 또한 박리되거나 또는 제거될 수 있다.
추가의 바람직한 양상에 따르면, 상기 패시베이션 층을 성장시키는 단계는 상기 패시베이션 층이 산화물 층을 포함하도록 상기 반도체 기판을 열적으로 산화시키는 단계를 포함한다. 바람직하게는, 산화물(예로서, 실리콘 이산화물)의 얇은 층은 열 산화에 의해 반도체 기판의 표면상에서 생성된다. 열 산화는 산화제가 고온들(예로서, 800℃ 내지 1200℃)에서 기판으로 확산되며 기판과 반응하게 하는 것을 의미한다.
추가 바람직한 양상에 따르면, 제 1 및 제 2 반도체 기판들은 실리콘을 포함한다. 여기에 도시된 프로세스 흐름들은 높은 고유저항의 나노결정 실리콘 웨이퍼들을 나타낸다. 그러나, 패시베이션 층들 및 에칭 화학물에 대한 적절한 수정들에 의해, 일반적인 원리들이 반-절연 나노결정 갈륨 비소 웨이퍼들 또는 다른 반도체 기판들을 사용하기 위해 쉽게 수정될 수 있다. 예를 들면, 티탄산 마그네슘(Mg2TiO4 및 MgTiO3) 또는 고토감람석(Mg2SiO4)과 같은 대안적인 기판 재료들을 사용할 때, 에칭은 불산, 질산, 및 아세트산의 혼합물을 사용함으로써 수행될 수 있다.
추가 바람직한 양상에 따르면, 상기 등방성 반도체 에칭은 이플루오린화 제논(XeF2)을 사용하는 것 및/또는 육불화황(SF6)/산소(O2) 플라즈마 에칭을 사용하는 것을 포함한다. 이플루오린화 제논(XeF2)은 통상적으로 실리콘에 대한 등방성 기체 에칭제로서 사용된다. XeF2를 사용하는 이점은 그것이 비교적 높은 에칭 레이트를 갖는다는 것이다. 이온 충격 또는 외부 에너지 소스들은 실리콘을 에칭하기 위해 요구되지 않는다. 플라즈마 에칭은 반도체 기판에서 플라즈마의 스트림(여기에서: SF6 및 O2의 적절한 혼합물)을 향하게 하는 것을 수반한다.
추가 바람직한 양상에 따르면, 상기 제 1 에칭 단계는 이방성 에칭 단계를 포함하며, 여기에서 상기 제 1 패시베이션 층을 성장시키는 단계는 상기 제 1 패시베이션 층이 제 1 산화 층을 포함하도록 반도체 기판을 열적으로 산화시키는 단계; 및/또는 상기 제 1 패시베이션 층이 질화물 층을 포함하도록 상기 반도체 기판에 저-응력 저-압 화학적 기상 증착을 적용하는 단계를 포함한다. 바람직하게는, 산화물(예로서, 실리콘 이산화물)의 얇은 층은 열 산화에 의해 반도체 기판들의 표면상에 생성된다. 열 산화는 산화제가 고온들(예로서, 800℃ 내지 1200℃)에서 확산되며 기판과 반응하게 하는 것을 의미한다. 화학적 기상 증착을 이용함으로써, 고-순도 고-성능 얇은 막이 반도체 기판상에 증착될 수 있다. 저압들(저-압 CVD)에서, 원치 않은 기체-상 반응들은 감소되려는 경향이 있으며 반도체 기판에 걸친 막 균일성이 개선된다. 질화물 층은, 예로서 실리콘 질화물 층일 수 있다.
추가 바람직한 양상에 따르면, 상기 공동에 페라이트 층을 증착시키는 단계는; 분말 형태로 상기 페라이트 층의 아크 플라즈마 분무하는 단계; 및/또는 상기 페라이트 층의 습식 화학적 증착을 수행하는 단계를 포함한다. 상기 페라이트 층은 분말 형태로 공동에 아크 플라즈마 분무될 수 있다. 상기 경우에, 상기 페라이트 분말은 그것이 용융되고 및/또는 연화되는 아크 기체 스트림으로 주입되며 반도체 기판의 공동을 향해 나아가게 된다. 아크 플라즈마 분무는 많은 높은 용융 온도 재료들을 용융시키며 증착시키는 것을 허용한다. 대안적으로, 상기 페라이트 층은 습식 화학적 증착에 의해 공동에 채워질 수 있다.
추가 바람직한 양상에 따르면, 상기 공동에 페라이트 층을 증착시키는 단계는: 상기 페라이트 층의 어닐링 하는 단계; 상기 페라이트 층의 화학적 기계적 연마 단계 및/또는 상기 페라이트 층의 고온 인산 습식 에칭단계를 추가로 포함한다. 화학적 기계적 연마는 화학적 및 기계적 힘들의 조합에 의해 페라이트 층 표면을 평활화시키는 것을 포함한다. 다시 말해서, 상기 페라이트 층 표면은 화학적 기계적 연마에 의해 평활화된다. 선택적으로, 인산은 페라이트 층 표면을 평활화시키기 위해 습식 에칭제로서 사용될 수 있다. 특히, 페라이트 층의 화학적 기계적 연마 및/또는 고온 인간 습식 에칭은 페라이트 층의 어닐링 이전에 수행된다. 선택적으로, 상기 페라이트 층의 화학적 기계적 연마 및/또는 고온 인산 습식 에칭은 상기 페라이트 층의 어닐링 후 수행된다.
추가의 바람직한 양상에 따르면, 상기 제 2 반도체 기판의 제 2 표면에 상기 제 1 반도체 기판의 제 1 표면을 부착시키는 단계는, 상기 제 1 및 제 2 반도체 기판들 중 적어도 하나의 반도체 기판에 대해: 제 1 또는 제 2 공동을 포함한 상기 반도체 기판의 표면에 레지스트 코팅을 도포하는 단계; 상기 레지스트 코팅을 선택적으로 제거하기 위해 리소그래피 및 현상 단계를 수행하는 단계; 상기 패시베이션 층의 적어도 일 부분을 선택적으로 제거하기 위해 제 1 에칭 단계를 수행하는 단계; 상기 반도체 기판의 표면으로부터 레지스트 코팅을 박리하는 단계; 각각의 제 1 및 제 2 표면들이 서로 면하도록 상기 제 1 및 제 2 반도체 기판들을 조립하는 단계를 포함한다.
추가의 바람직한 양상에 따르면, 상기 패시베이션 층의 적어도 일 부분을 선택적으로 제거하는 단계는 선택된 부분들에서 상기 패시베이션 층을 가늘게 하는 단계를 포함한다.
추가의 바람직한 양상에 따르면, 상기 방법은 상기 제 1 반도체 기판의 제 1 표면의 화학적 기계적 연마의 단계; 제 2 레지스트 코팅을 도포하는 단계; 상기 제 2 레지스트 코팅을 선택적으로 제거하기 위해 리소그래피 및 현상 단계를 수행하는 단계; 및 상기 제 1 및 제 2 반도체 기판들을 포함한 상기 조립된 구조를 가열하는 단계를 추가로 포함한다.
추가의 바람직한 양상에 따르면, 상기 방법은 상기 제 2 반도체 기판의 제 2 표면상에 금 및 부착 층을 증착시키는 단계; 상기 금 및 부착 층을 에칭하는 단계; 및 상기 제 2 레지스트 코팅을 박리하는 단계를 추가로 포함하며, 상기 조립된 구조를 가열하는 단계는 공융 금:실리콘 접합들을 생성하기 위해 상기 조립된 구조를 가열하는 단계를 포함한다. 공융 접합 또는 공융 솔더링은 공융 온도가 금 및 실리콘의 각각의 용융 온도들보다 훨씬 더 낮을 수 있다는 이점을 갖는다. 뿐만 아니라, 상기 제 1 및 제 2 반도체 기판들을 공융 접합함으로써, 전기적 상호 연결들을 포함한 밀봉형 패키지들이 단일 프로세스 내에 생성된다. 바람직하게는, 부착 층은 예로서, 크롬, TiW, TiN 등을 포함한다. 이 실시예에 따르면, 공융 접합은 에칭 단계를 사용하여 수행되며, 금 및 부착 층은 증착된 페라이트 층을 노출시키기 위해 제거된다.
추가의 바람직한 양상에 따르면, 상기 방법은 상기 제 2 레지스트 코팅 상에 및 상기 제 2 반도체 기판의 제 2 표면상에 금 및 부착 층을 증착시키는 단계; 및 상기 제 2 레지스트 코팅을 박리시키는 단계를 추가로 포함하며, 여기에서 상기 조립된 구조를 가열하는 단계는 공융 금:실리콘 접합들을 생성하기 위해 상기 조립된 구조를 가열하는 단계를 포함한다. 공융 결합 또는 공융 솔더링은 공융 온도가 금 및 실리콘의 각각의 용융 온도들보다 훨씬 더 낮을 수 있다는 이점을 갖는다. 뿐만 아니라, 상기 제 1 및 제 2 반도체 기판들을 공융 접합함으로써, 전기적 상호 연결들을 포함한 밀봉형 패키지들이 단일 프로세스 내에서 생성된다. 바람직하게는, 부착 층은 예로서, 크롬, TiW, TiN 등을 포함한다. 이 실시예에 따르면, 공융 접합은 박리 단계를 사용하여 수행되며, 여기에서 상기 제 2 레지스트 코팅은 증착된 페라이트 층의 표면으로부터 금 및 부착 층을 제거하기 위해 박리된다.
추가의 바람직한 양상에 따르면, 상기 방법은 제 2 레지스트 코팅을 도포하는 단계; 상기 제 2 레지스트 코팅을 선택적으로 제거하기 위해 리소그래피 및 현상 단계를 수행하는 단계; 및 상기 제 1 및 제 2 반도체 기판들을 포함한 조립된 구조에 열 및 압력을 인가하는 단계를 추가로 포함한다. 이 실시예에 따르면, 상기 제 1 및 제 2 반도체 기판들은 열압착 접합을 적용함으로써 접합된다.
추가의 바람직한 양상에 따르면, 상기 방법은 각각의 제 1 또는 제 2 표면상에 금 및 부착 층을 증착시키는 단계로서, 상기 제 2 레지스트 코팅을 도포하는 단계는 상기 금 및 부착 층에 제 2 레지스트 코팅을 도포하는 단계를 포함하는, 상기 금 및 부착 층 증착 단계; 및 상기 금 및 접착 층을 에칭하는 단계를 추가로 포함한다. 상기 방법은 상기 제 2 레지스트 코팅의 박리 단계를 추가로 포함한다. 상기 조립된 구조에 열 및 압력을 인가하는 단계는 금:금 접합들을 생성하기 위해 조립된 구조에 열 및 압력을 인가하는 단계를 포함한다. 여기에서, 두 개의 금 층들은 압력 및 열을 동시에 인가함으로써 원자 접촉하게 된다. 금/금 열압착 접합의 이점은 어떤 추가 단계들도 제 1 및 제 2 반도체 기판들 사이에서 접합을 달성하기 위해 요구되지 않는다는 사실에 관련된다. 이 실시예에 따르면, 금/금 열압착 접합은 에칭 단계를 사용하여 수행되며, 여기에서 금 및 부착 층은 증착된 페라이트 층을 노출시키기 위해 제거된다.
추가의 바람직한 양상에 따르면, 상기 방법은 제 2 레지스트 코팅 상에 및 각각의 제 1 또는 제 2 표면상에 금 및 부착 층을 증착시키는 단계로서, 상기 제 2 레지스트 코팅을 도포하는 단계는 상기 금 및 부착 층에 제 2 레지스트 코팅을 도포하는 단계를 포함하는, 상기 금 및 부착 층 증착 단계; 및 상기 제 2 레지스트 코팅을 박리시키는 단계를 추가로 포함하고, 상기 조립된 구조에 열 및 압력을 인가하는 단계는 금:금 접합들을 생성하기 위해 조립된 구조에 열 및 압력을 인가하는 단계를 포함한다. 여기에서, 두 개의 금 층들은 압력 및 열을 동시에 인가함으로써 원자 접촉하게 된다. 금/금 열압착 접합의 이점은 어떤 추가 단계들도 제 1 및 제 2 반도체 기판들 사이에 접합을 달성하기 위해 요구되지 않는다는 사실에 관련된다. 이 실시예에 따르면, 금/금 열압착 접합은 박리 단계를 사용하여 수행되며, 여기에서 상기 제 2 레지스트 코팅은 상기 증착된 페라이트 층의 표면으로부터 금 및 부착 층을 제거하기 위해 박리된다.
추가의 바람직한 양상에 따르면, 상기 방법은 각각의 제 1 또는 제 2 표면상에 접착(glue) 층을 도포하는 단계; 및 상기 접착 층을 경화시키는 단계를 추가로 포함한다. 이 실시예에 따르면, 상기 제 1 및 제 2 반도체 기판들은 부착 접합에 의해 함께 접합된다. 즉, 중간 접착 층은 반도체 기판 표면들 중 적어도 하나에 도포된다. 부착 접합의 하나의 이점은 비교적 낮은 결합 온도에서 존재한다. 뿐만 아니라, 전기 전압 및 전류를 인가하는 것은 필요하지 않다.
대안적인 기판 재료들(몰드들이 에칭되는)은 불산, 질산, 및 아세트 산의 혼합물을 갖고 에칭될 티탄산 마그네슘(Mg2TiO4 및 MgTiO3) 또는 고토감람석(Mg2SiO4)을 포함할 수 있다.
본 발명의 추가 양상에서, 바람직하게는 1 GHz 이상의 주파수들을 가진 방사를 조작하기 위한, 위상 천이 디바이스가 제공된다. 상기 위상 천이 디바이스는: 반도체 기판; 및 페라이트 막대를 포함하며, 여기에서 상기 페라이트 막대는 반도체 기판에 통합된다.
본 발명의 추가의 바람직한 양상에 따르면, 상기 위상 천이 디바이스는 제 1 반도체 기판 및 제 2 반도체 기판; 및 페라이트 막대를 포함하며, 상기 페라이트 막대는 상기 제 1 및 제 2 반도체 기판들의 층들 중 적어도 하나에 통합된다.
본 발명의 추가 양상에서, 페라이트 막대가 제공되고 있다. 본 발명의 상기 페라이트 막대는 모든 이동하는 부분들을 제거하여 이미 공간적인 적합한 재료들 및 디바이스 동작의 모드에 의존함으로써 공간과 같은 도전적 환경들을 위해 라디오 주파수(RF) 미세-전자-기계 시스템(MEMS) 디바이스들의 수용 및 사용을 현재 도전하는 많은 이들 신뢰성 이슈들을 극복하며, 가변 종단 임피던스(위상 및 크기에서 조정 가능한)를 제공함으로써 마이크로파/밀리미터-파 디바이스의 동작 주파수를 제어하는 수단을 제공하는 것을 목표로 한다. 상기 디바이스는 제조된 디바이스 치수들 및 그러므로 동작 주파수 및 동조 범위에서의 매우 높은 레벨의 정밀도와 함께 배치 생성 및 반복 가능성을 위한 수단을 제공하는 표준 반도체 프로세스 기술들(포토리소그래피, 이방성 및 등방성 에칭, 박막 금속화, 웨이퍼 소잉, 다이 및 웨이퍼 접합)을 사용하여 제작되며 조립된다. 상기 디바이스는 이동 부분들을 갖지 않으며 높은 반사 계수(저 손실) 고정 위치 단락 회로 앞에 조정 가능한 위상 천이기를 제공함으로써 동작한다. 또한, E-H 동조기로서 불리우는, 두 개의 같은 장소에 배치된 병렬 및 직렬 조정 가능한 단락-회로 스터브들이 또한 생성될 수 있다. 그것들은 스미스 차트상에서 발견된 임의의 복소 반사 계수를 생성하기 위한 능력을 제공한다. 상기 디바이스는 다른 디바이스들뿐만 아니라 주파수 가변 고 선택도 필터를 형성하는 고 품질 인자 공동 공진기들과 함께 통합될 수 있다. 고 품질 인자 미세 기계 가공된 공동 공진기 및 활성(증폭하는) 요소와 함께 디바이스의 사용은 초-저 위상 잡음 동조 가능한 발진기들의 생성을 가능하게 한다. 모든 예들에서, E-H 동조기를 포함하는 것은 평면 회로 기하학적 구조내에 제작될 수 있다. 위상 천이요소는 IRE의 회의록, Vol 45 11월, 1510-1517, Reggia F, Spencer E G (1957)의, "마이크로파 안테나들의 빔 스캐닝을 위한 페라이트 위상 천이에서의 새로운 기술"에 의해 설명된 바와 같이 빔 조향을 제공하기 위해 도파관 슬롯 안테나들과 조합될 수 있다.
청구항 1의 페라이트 막대를 제조하는 방법, 청구항 14의 위상 천이 디바이스, 및 청구항 15의 페라이트 막대는 종속 청구항들에서 정의된 바와 같이 유사한 및/또는 동일한 바람직한 실시예들을 가진다는 것이 이해될 것이다.
본 발명의 바람직한 실시예는 또한 각각의 독립 청구항과의 종속 청구항들 또는 상기 실시예들의 임의의 조합일 수 있다는 것이 이해될 것이다.
본 발명의 이들 및 다른 양상들은 이후 설명된 실시예들로부터 명백하며 그것을 참조하여 설명될 것이다.
본 발명에 따르면, 자기 재료(페라이트, 석류석, 반강자성체, 헥사페라이트 등)가 패러데이 회전 또는 위상-천이 요소를 형성하기 위해 증착될 수 있는, 템플릿 또는 몰드를 정확하게 및 반복 가능하게 형성하기 위해, 실리콘, 또는 다른 반도체, 웨이퍼들의 종래의 포토리소그래피 및 벌크 등방성 미세 기계 가공을 이용함으로써 상기 설명된 제작 문제점들을 극복할 수 있다.
도 1a 내지 도 1i는 실리콘 웨이퍼 표면에서 반 원통 몰드들의 등방성 에칭의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 2a 내지 도 2i는 실리콘 웨이퍼 표면에서 반 원통 "몰드들"의 등방성 에칭의 또 다른 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 3a 내지 도 3e는 페라이트 층이 그것에 증착된 후 실리콘 웨이퍼들을 프로세싱하는 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 4a 내지 도 4h 및 도 5a 내지 도 5f는 에칭을 사용한 공융 접합 프로세스 흐름의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 6a 내지 도 6h 및 도 7a 내지 도 7e는 박리를 사용한 공융 접합 프로세스의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 8a 내지 도 8f 및 도 9a 내지 도 9f는 에칭을 사용한 금/금 열압착 접합 프로세스 흐름의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 10a 내지 도 10f 및 도 11a 내지 도 11e는 박리를 사용한 금/금 열압착 접합 프로세스 흐름의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 12는 웨이퍼들을 함께 접착시키는 프로세스 흐름의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 13a 내지 도 13d는 단부들에서 포인트들로 테이퍼링하는 반 원통들을 형성하기 위해 등방성 실리콘 에칭을 위해 요구된 하드 마스크에서의 개구의 형태를 개략적으로 및 대표적으로 도시한 도면.
도 14a 내지 도 14j 및 도 15a 내지 도 15g 및 도 16a 내지 도 16j 및 도 17a 내지 도 17c는 미세 기계 가공된 비-MEMS 동조 가능한 가변 복소 임피던스 디바이스에 도달하기 위한 프로세스 흐름의 실시예를 개략적으로 및 대표적으로 도시하며, 여기에서 도 16a 내지 도 16j 및 도 17a 및 도 17b는 사다리꼴 도파관을 형성하는 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 17c는 6각형 도파관을 형성하는 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 18a 내지 도 18d는 설명된 각각의 프로세스 흐름 단계들에 대한 웨이퍼의 상면도들을 개략적으로 및 대표적으로 도시한 도면.
도 19a 내지 도 19d, 도 20a 내지 도 20d, 도 21a 내지 도 21c, 및 도 22a 내지 도 22c는 "교차-가이드" 위상 천이기의 실리콘 통합 버전의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 23a 내지 도 23e 및 도 24a 및 도 24b는 E-H 동조기를 형성하는 방법의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 25a 내지 도 25c는 고정 위치 단락 회로와 함께 축 페라이트 위상 천이기 도파관 섹션을 포함한 디바이스 구조를 사용하여 주파수 가변 공동 필터를 형성하는 방법의 실시예를 개략적으로 및 대표적으로 도시한 도면.
도 26은 페라이트 막대를 제조하는 방법의 실시예를 개략적으로 및 대표적으로 도시한 도면.
디바이스의 동작의 주파수가 증가함에 따라, 그것이 이용하는 페라이트 요소의 물리적 크기는 물리적 크기 및 동작 파장 사이에서의 원하는 관계를 보존하기 위해 수축해야 한다. 마이크로파 이론 및 기술들에 대한 IRE 트랜잭션들, MTT-9(6), 519-523, Barnes C E (1961)의, "밀리미터 파장들을 위한 광대역 아이솔레이터들 및 가변 감쇠기들"은 광대역 패러데이 회전 디바이스들(아이솔레이터들, 편광기들, 서큘레이터들, 스위치들)의 생성을 위해, 페라이트 막대의 직경은 페라이트 막대가 패러데이 회전이 근본적으로 주파수 독립적인 하이브리드 HE11 모두에서 동작하는 유전체 도파관으로서 동작할 수 있도록 특정한 임계 값 이상일 필요가 있음을 보여주었다. 막대의 최대 직경은 또한 상위 차수 모드들의 전파를 방지하기 위해 잘 제어될 필요가 있다. 또한 다이아몬드 포 퓨즈 연구소(Diamond Ordnance Fuse Laboratory; DOFL) 위상-천이기로서 불리우는, 소위 레지아-스펜서(Reggia-Spencer)의 가역 위상-천이기들(IRE의 회보들, Vol 45 11월, 1510-1517, Reggia F, Spencer E G (1957), "마이크로파 안테나들의 빔 스캐닝을 위한 페라이트 위상 천이에서의 새로운 기술" 참조)에 대해, 마이크로파 이론 및 기술들에 대한 IRE 트랜잭션들, 9(3), 271, McCarter R S, Landry E F (1961), Ka-대역 페라이트 위상 천이기는 밀리미터-파 및 서브밀리미터 파장들에서 이러한 디바이스들의 사용을 복잡하게 만드는 훨씬 더 작은 페라이트 막대 직경들을 사용하는 것을 필요하게 만드는 패러데이 회전이 회피되어야 함을 명확하게 언급한다. McCarter 및 Landry는 35 GHz에서 가역 위상-천이를 위해 1.527 mm 직경 페라이트 막대를 사용하였다. 그것들은 1.654 mm 이상의 막대 직경들에 대해, 상기 패러데이 회전이 관찰되었음을 서술한다. 비교에 의해, W-대역(75 내지 110 GHz)에서, 즉 마이크로파 이론 및 기술들에 대한 IEEE 트랜잭션들, MTT-55(12), 2495-2501, Erickson N R, Grosslein R M (2007)의, 저-손실 74-110GHz 패러데이 편광 회전기에 의해 사용된 주파수의 두 배 이상에서 동작하는 패러데이 회전 편광기는 45°패러데이 회전 요소로서 2.74 mm 길이, 1.22 mm 직경 페라이트 원통을 사용하였다.
바람직하게는, 페라이트 패러데이 회전 막대/역 위상-천이 막대는 그것의 단부들에서 미세 포인트들로 테이퍼링되고 및/또는 공기로 채워진 도파관 섹션으로부터 점진적, 그러므로 낮은 반사, 임피던스 변환을 제공하기 위해 임피던스 변압기들을 형성하는 유전체의 섹션들에 의해 인접하게 된다. 이상적으로, 이러한 유전체 전이 테이퍼는 패러데이 회전자/위상-천이기를 형성하는 페라이트 막대의 것과 매칭되는 유전율(εr')의 실제 구성요소뿐만 아니라 손실들을 최소화하기 위해 저 유전 손실 탄젠트 양쪽 모두를 가져야 한다. 밀리미터-파 주파수들에서 동작하는 디바이스들은 12 및 13 사이에서의 εr'의 통상적으로 접하게 되는 값들을 갖고, 치환된 리튬 페라이트들, 니켈 아연 페라이트, 또는 헥사페라이트 재료들 중 하나와 같은, 고 포화 자화를 가진 페라이트를 사용할 것이다 - Academic Press - 뉴욕 및 런던, 353-394 및 447-513, von Aulock W H ed. (1965), "마이크로파 페라이트 재료들의 핸드북" 참조. 유전 변압기는 자기 재료의 것에 대한 εr'의 값에 가깝게 가져야 한다. Erickson 및 Grosslein에 의해 형성된 패러데이 편광기 디바이스(마이크로파 이론 및 기술들에 대한 IEEE 트랜잭션들, MTT-55(12), 2495-2501, Erickson N R, Grosslein R M(2007), "저-손실 74-110GHz 패러데이 편광 회전자" 참조)는 공기로 채워진 도파관에서 페라이트 패러데이 회전 섹션으로 임피던스 변압기들로서 동작하기 위해 페라이트 막대에 접착된 별도로 제작된 테이퍼링된 세라믹 유전체 전이 및 4분의 1 파장 세라믹 판을 가졌다. 그것의 단부들에서 페라이트 막대의 유사한 유전체 임피던스 정합 및 테이퍼링은 DOFL 위상-천이기들의 생성 시 사용된다 - 예를 들면, 6월 8일, NRL 기술 보고서 6112, 미 해군 리서치 연구소, Reuss M L Jr. (1964), "페라이트 위상 천이기의 연구"를 참조하자. 종래의 제조 방법들에 의한 원통형 페라이트 막대들의 생성은 평활한 벽이 있는 원통을 제공하기 위해 값비싸며 힘든 중심이 없는 다이아몬드 연삭을 요구한다. 이것은 그 후 막대의 단부 섹션들을 테이퍼링하기 위해 추가 다이아몬드 성형의 대상이 된다. 이를 행하는 시간 및 그러므로 비용들 및 어려움은 페라이트 치수들을 감소시키면서 상당히 증가한다. 각각의 페라이트 부분은 개별적으로 연삭되며 치수들 및 표면 마감은 디바이스로의 포함 이전 사용 전에 검사되어야 한다. 상위 동작 주파수들로 이동하는 것은 단지 심지어 더 나아가 페라이트 막대들을 제조하는 비용 및 어려움을 증가시킬 것이라는 것이 명백해야 한다. 이상적인 다이아몬드 기계 가공 기술들은 저 손실 세라믹 유전체 임피던스 변압기들의 생성을 위해 요구될 것이다.
도 1a 내지 도 12f는 자기 재료, 예를 들면, 강자성 석류석들, (스피넬) 페라이트들, 헥사페라이트들 및 반강자성체들의 테이퍼링된 (준) 원통형 막대들의 생성을 위한 여러 개의 상이한 프로세싱 흐름들의 단면 스케치들을 개략적으로 및 대표적으로 도시한다. 이들 막대들은 마이크로파 내지 서브밀리미터-파 주파수들에서 동작하는 비-패러데이 회전 위상-천이(가역 및 비-가역이 아닌) 및 흡수 디바이스들뿐만 아니라 패러데이 회전 디바이스들의 제작 시 사용을 위한 것이다. 프로세스 흐름들 모두는 높은 고유저항의 나노결정 실리콘 웨이퍼들의 사용을 보여준다. 그러나, 패시베이션 층들 및 에칭 화학물에 대한 적절한 수정들에 의해, 일반적인 원리들이 반-절연 나노결정 갈륨 비소 웨이퍼들 또는 다른 반도체 기판들을 사용하기 위해 쉽게 수정될 수 있다.
도 1a 내지 도 1i 및 도 2a 내지 도 2i는 페라이트 재료가 마이크로파/(서브)밀리미터-파 디바이스들로서 사용을 위한 막대들을 형성하기 위해 나중에 증착될 실리콘 웨이퍼 표면에서 반 원통형 "몰드들"의 등방성 에칭으로의 두 개의 대안적인 루트들을 도시한다. 도 1a 내지 도 1i는 육불화황 및 산소(SF6/O2)를 사용한 플라즈마 에칭뿐만 아니라 이플루오린화 제논(XeF2)에 의해 실리콘 웨이퍼의 기상 등방성 에칭을 수반한 접근법을 도시한다. 양쪽 경우들 모두에서, 열적으로 성장된 실리콘 이산화물 하드 마스크는 페라이트 막대를 위한 반 원통형 "몰드"를 형성하기 위해 에칭될 실리콘 웨이퍼의 영역을 정의하기 위해 사용된다. 도 2a 내지 도 2i는 불산, 질산 및 아세트 산의 혼합물에서 습식 에칭에 의해 실리콘 웨이퍼에서 동일한 반 원통 형태를 생성하기 위한 대안적인 접근법을 예시한다. 이 경우에, 저압 화학적 기상 증착된 실리콘 질화물 막은 에칭을 위한 웨이퍼의 영역들을 정의하기 위해 하드 마스크로서 사용된다. 통상적인 에칭 레이트들 및 에칭 수정들은, 예를 들면, XeF2를 사용할 때 에칭된 실리콘 표면의 평활도를 개선하기 위해, IEEE의 회보들, 86(8), 1536-1551, Kovacs G T A, Maluf N I, Petersen K E (1998), "실리콘의 벌크 미세 기계 가공"에서 발견될 수 있다.
도 1a 내지 도 1i에서 예시된 프로세스 흐름을 참조하면, 도 1a는 도 1b에 그 다음에 예시된 구조에 도달하기 위해 열 산화를 겪는, 실리콘 웨이퍼(101)를 도시한다. 도 1b에 도시된 바와 같이, SiO2 층(102)은 실리콘 웨이퍼(101)를 열적으로 산화시킨 후 형성된다. 다음으로, 레지스트 코팅(103)이 도 1c에 도시된 바와 같이 SiO2 층에 도포된다. 리소그래피 및 현상 단계를 적용한 후, 도 1d에 도시된 바와 같은 구조가 도달된다. 다음으로, 이방성 SiO2 에칭이 수행되며(도 1e 참조) 레지스트(103)는 결과적인 구조가 도 1f에 도시된 것이도록 박리된다. 등방성 Si 에칭 단계는 XeF2 또는 SF6/O2 플라즈마 에칭(도 1g에 도시된)을 사용하여 수행된다. 후속 단계에서, 남아있는 SiO2가 박리된다(도 1h). 추가의 열 산화 단계는 도 1i에 도시된 구조를 산출하며, 여기에서 SiO2 층(105)이 도시된다. 다음으로, 여기에서 이하에 설명되는 바와 같이, 그것은 페라이트의 아크 플라즈마 분무 증착을 수행하거나 또는 습식 화학 페라이트 증착을 수행하는 것을 선택할 수 있다.
도 2a 내지 도 2i에 예시된 프로세스 흐름을 참조하면, 도 2a는 실리콘 웨이퍼(201)를 도시하며, 그것 상에서 실리콘 질화물 층(204)은 도 2b에 예시된 구조에 도달하기 위해, 예로서 저-응력 저-압 화학적 기상 증착(LPCVD)에 의해 성장된다. 다음으로, 레지스트 코팅(203)이 도 2c에 도시된 바와 같이 SiN 층에 도포된다. 리소그래피 및 현상 단계를 적용한 후, 도 2d에 도시된 바와 같은 구조가 도달된다. 다음으로, 실리콘 질화물 에칭이 수행되며(도 2e 참조) 레지스트(203)는 결과적인 구조가 도 2f에 도시된 것이도록 박리된다. 등방성 Si 에칭 단계는, 예로서, 물 또는 아세트 산을 갖고 HF/HNO3을 사용하여 수행된다(도 2g에 도시됨). 후속 단계에서, 남아있는 실리콘 질화물이 박리된다(도 2h). 열 산화 단계는 도 2i에 도시된 구조를 산출하며, 여기에서 SiO2 층(205)이 도시된다. 다음으로, 여기에서 이하에 설명되는 바와 같이, 그것은 페라이트의 아크 플라즈마 분무 증착을 수행하거나 또는 습식 화학 페라이트 증착을 수행하는 것을 선택할 수 있다.
사용된 등방성 실리콘의 방법에 관계없이, 도 13a 내지 도 13d는 단부들에서의 포인트들로 테이퍼링하는 반 원통들을 형성하기 위해 등방성 실리콘 에칭을 이해 요구된 하드 마스크에서의 개구의 형태를 도시한다.
도 13a는 등방성 에칭 이전에 실리콘 웨이퍼의 상면도를 예시하며, 여기에서 하드마스크(1305)는 실리콘(1301)의 선택된 부분을 노출시킨다. 도 13b는 등방성 에칭 후 실리콘 웨이퍼의 측면도를 예시한다. 도 13c는 등방성 에칭 후 실리콘 웨이퍼의 맞은편 단면을 예시한다. 두 개의 웨이퍼들(1301-1, 1301-2)은 도 13d에 예시된 바와 같이, 함께 정렬될 때, 그것들이 어느 하나의 단부에서 포인트들(즉, 원뿔들)로 테이퍼링되는 두 개의 원통들을 산출하도록 프로세싱된다.
두 개의 등방성 실리콘 에칭 프로세스 흐름들 중 어느 하나에 의해 반 원통 "몰드들"을 제작하면, 자기 재료(310)가 상기 "몰드"로 증착된다(도 3a 참조). 여기에서 구체적으로 명명된 두 개의 접근법들은 분말 형태 및 습식 화학적 증착에서 자기 (페라이트) 재료(310)의 아크 플라즈마 분무(APS)이다. 미 육군 전자 사령부-미국 뉴저지 Fort-Monmouth, 연구 및 개발 기술 보고서 ECOM-3597, Babitt R W (1972), "니켈 아연 페라이트들의 아크 플라즈마 증착"; 미국 세라믹 협회 회보, 1976 6월, 566-568, Babbitt R W (1976), "페라이트-유전체 합성물들의 아크 플라즈마 제작"; 자기학에 대한 IEEE 트랜잭션들, MAG-15(6), 1744-1746, Babitt R W, Stern R A (1979), "밀리미터 주파수들에 대한 페라이트 위상 천이기들의 제작 및 성능"; Journal de Physique, Colloque C1 supplement 4 tome 38, CI-255, Kaelberer R E, White G O, Patton C E (1977), "아크 플라즈마 분무된 리튬 페라이트들의 마이크로파 속성들"에 의한 작업은 1.018 mm(0.04 인치들) 두께까지의 디바이스 품질 층들이 가열된 기판으로 증착된 APS일 수 있음을 보여주었다. 페라이트 막대 생성의 방법은 미세 기계 가공된 실리콘 웨이퍼들의 쌍들을 사용하여 설명된다. 그러므로 단일의 대략 1.0 mm 두께 APS 증착된 페라이트 층(310)은, 두 개의 이러한 코팅된 웨이퍼들을 사용하여, 2.0 mm 이상의 직경을 가진 막대들의 생성을 가능하게 한다. 이전 섹션에서 주어진 실제 디바이스 치수들의 형태에서, 이러한 치수들을 가진 막대들의 생성은 주파수에서 30 GHz 미만에서 그보다 많게 동작하는 디바이스들의 생성을 가능하게 한다. 바람직하게는, APS 페라이트 증착을 위해 사용된 기판은 원하는 자기 속성들을 획득하기 위해 필요한, 대략 1000℃ 이상의 온도들에서 사후 증착 페라이트 어닐링을 견디기에 충분한, 높은 용융점을 가진다. 1414℃의 용융점을 가진, 나노결정 실리콘 웨이퍼들은, 이러한 요건을 만족시킨다. 아크 가스의 페라이트 분말 준비 방법, 입자 크기, 유형(아르곤, 질소, 기타) 및 유량, 실리콘 웨이퍼에 대한 분무 거리, 분무 동안 웨이퍼의 온도 및 어닐링 온도, 시간 및 분위기와 같은 적절한 APS 프로세싱 조건들은 고려하기 위한 모든 인자들이며, 미 육군 전자 사령부 - 미국 뉴저지 Fort Monmouth, 연구 및 개발 기술 보고서 ECOM-3597, Babitt R W (1972), "니켈 아연 페라이트들의 아크 플라즈마 증착"을 참조하자.
페라이트 증착의 또 다른 방법으로서, 습식 화학적 에칭이 반 원통 "몰드들"에서 페라이트 재료(310)의 층들을 구축하기 위해 사용될 수 있다. 응용 물리학의 저널, 34(4) - 파트 2, 1219-1220, Wade W, Collins T, Malinofsky W W, Skudera W (1963), "화학적으로 증착된 얇은 페라이트 막들"; 부분들, 재료들 및 패키징에 대한 IEEE 트랜잭션들, PMP-1(3), 26-31, Wade Jnr W L, Collins T, Skudera Jnr W J, Stern R (1965), "화학적으로-증착된 얇은 페라이트 막들"은 원하는 최종 페라이트 재료의 적절한 화학량론 비들로 혼합되며 메틸 알코올로 희석된 액체 질산염 전구체들을 사용한 증착의 적절한 방법을 설명한다. 결과적인 용액들은 그 후 얇은-막에서 열적으로 산화된 실리콘 웨이퍼로 증착될 수 있다. 웨이퍼에서 등방성 에칭된 "몰드"의 반 원통 형태로 인해, 스핀 코팅 또는 딥 코팅보다는 웨이퍼로 용액을 분무 코팅하는 것이 바람직할 수 있다. 화학량적 질산염 용액을 가진 웨이퍼 코팅에 이어서, 응용 물리학의 저널, 34(4) - 파트 2, 1219-1220, Wade W, Collins T, Malinofsky W W, Skudera W (1963), "화학적으로 증착된 얇은 페라이트 막들"; 부분들, 재료들 및 패키징에 대한 IEEE 트랜잭션들, PMP-1(3), 26-31, Wade Jnr W L, Collins T, Skudera Jnr W J, Stern R (1965), "화학적으로-증착된 얇은 페라이트 막들"에 따라, 400 및 700℃ 사이에서의, 웨이퍼의 초기 열 처리는 질산염들을 산화물들로 변환한다. 코팅 및 산화 절차는 그 후 원하는 페라이트 층 두께가 달성될 때까지 반복된다. 이때, 그것의 금속 산화물 코팅을 가진 실리콘 웨이퍼는 그 후 수 시간들 동안 최종 원하는 재료에 적절한 분위기(예를 들면, 공기, 순수 산소, 질소 등)에서, 900 및 1200℃ 사이에서의, 높은 온도에서 어닐링된다. 정확한 세트의 프로세스 조건들은 여기에서 특정되지 않으며 - 최적의 조건들은 페라이트 재료 특정적일 것이다. 고온 어닐링에 이어, 금속 산화물들은 최종 페라이트 재료(310)를 형성하기 위해 반응한다. 열적으로 산화된 실리콘 웨이퍼들에 대한 니켈 아연 페라이트 성장을 위한, 적절한 대안의, 알코올 졸-겔, 프로세스는 응용 표면 과학, 187, 68-74, van de Leest R E, Roozeboom F (2002), "졸-겔 전구체들의 급속 열적 프로세싱에 의한 니켈-아연 페라이트 막들"에 의해 입증되어 왔다. 이러한 접근법은 전구체 막의 변환이 종래의 노(furnace)에서 또는 급속 열적 프로세싱에 의해 열적 어닐링에 대한 대안으로서 자외선 광으로의 노출에 의해 선택적으로 행해질 수 있다는 이점을 가진다. 비 자외선 광 노출 막은 그 다음에 산-에탄올 용액에 의해 웨이퍼 표면으로부터 제거될 수 있다. 적절한 마스킹 재료를 사용함으로써, 페라이트 증착은 전적으로 실리콘 웨이퍼 표면에서 반 원통 "몰드들"에 국한될 수 있다. 이것은 그 후 도 3b 및 도 3e에 도시된 바와 같이 평활화를 요구할 전체 웨이퍼 표면에 걸쳐 페라이트 재료(310)의 블랭킷 증착에 대한 매력적인 대안이다.
화학적 기상 증착, 스퍼터링, 펄싱 레이저 절제 등과 같은 다른 페라이트 증착 방법들이 여기에서 언급되지 않지만 그것들의 생략에 의해 구체적으로 제외되지 않으며 또한 시도될 수 있다는 것이 주의되어야 한다.
페라이트(310)의 증착에 이어서(도 3a 참조), 실리콘 웨이퍼(301)에서의 반 원통 "몰드"는 페라이트 재료들(310)에 의해 완전해 채워질 것이며, 또한, 웨이퍼(301)의 평면의 에칭되지 않은 영역들 상에 증착된 원치 않은 페라이트가 있을 것이다. 이러한 추가의 페라이트는 제거되어서(평활화) 단지 채워진 반 원통 "몰드"를 가진 편평한 웨이퍼 표면을 남겨야 한다. 이를 달성하기 위한 두 개의 루트들은 도 3a 내지 도 3e에 의해 예시된다. 제 1 옵션(도 3a-도3d-도3e)은 먼저 증착된 특정 재료에 따라 최적화될 온도, 시간 및 어닐링 온도를 가진 증착된 페라이트 재료(310)의 전체를 어닐링하는 것을 수반한다(도 3d). 이것은 그 후 도 3e에 도시된 바와 같이 원래 열적으로 산화된 실리콘 웨이퍼 표면의 레벨로 디바이스들을 평활화하기 위해 고온 인산을 사용하여 페라이트 재료(310)의 (화학적) 기계적 연마 및/또는 습식 에칭으로 이어진다 - 과학 기기들의 리뷰, 30, 946-947, Carter J L, Edwards Jr, E V, Reingold I (1959), "페라이트 구형 연삭 기술, 마이크로파 이론 및 기술들에 대한 IRE 트랜잭션들, MTT-9(3), 266-267, Pierce A L (1961), 석류석 구형들을 위한 연마 기술들 및 응용 물리학에 대한 브리티시 저널, 2(2), 1159-1162, Basterfield J (1969), 이트륨 철 석류석의 화학적 연마를 참조하자. 페라이트 재료들의 종래의 연마재 연삭의 효과들로의 이전 연구는 페라이트 재료에서의 결과적인 표면 손상 및 유도된 응력이 마이크로파 손실들에 부정적인 영향을 미치며(Rome Air Development Centre, RADC-TR68-312, Green J J, Patton C E, Sandy F (1968), "부분적으로 자화된 페라이트들의 마이크로파 속성들" 참조) 또한 재료의 자화에 대한 변화들을 또한 야기할 것임을 보여주었다 - 자기학에 대한 IEEE 트랜잭션들, 44-50, Knowles J E (1975), "페라이트들을 기계 가공함으로써 유도된 자기 손실에서의 증가의 기원" 및 자기학에 대한 IEEE 트랜잭션들, MAG-11(5), 1446-1451, Broese van Groenou A (1975), "페라이트들의 연삭, 몇몇 기계적 및 자기 양상들"을 참조하자. 이들 이유들로, 평활화 후 페라이트의 어닐링(도 3b에서 도 3c로의 전이 및 도 3a에서 도 3d로의 전이)은 페라이트(310)의 화학적 기계적 연마 및/또는 고온 인산 습식 에칭(도 3a 및 도 3b 사이에서 및 도 3d 및 도 3e 사이에서의 전이) 동안 수행된 (화학적) 기계적 연마 및/또는 고온 인산 에칭에 기인한 재료 속성들에 대한 임의의 바람직하지 않은 변화들이 사후-평활화 어닐링에 의해 교정될 수 있기 때문에 디바이스 제작에 대한 바람직한 루트일 수 있다. 페라이트 재료(310)의 제 2 어닐링은 아마도 또한 페라이트(310)(도 3d 및 도 3e 사이에서의 전이)의 화학적 기계적 연마 및/또는 고온 인산 습식 에칭에 이어 이용될 수 있다. 그러나, 이것은 후속 단계에서 다시 에칭되거나 또는 기계적으로 연삭될 필요가 있는 웨이퍼(301) 상에서의 실리콘 이산화물 층(305)에서의 추가의 두께 증가를 야기할 가능성이 가장 높을 것이다.
프로세스 흐름에서 도 3c 및 도 3e에 도시된 구조들에 도달하면, 실리콘 웨이퍼(301)는 웨이퍼(301)의 나머지가 안정된, 저 손실 열적 실리콘 이산화물 층(305)을 갖고 패시베이션되는 동안 평활화된 어닐링된 자기 재료(310)의 반 원통(그것의 단부들에서의 포인트로 테이퍼링된)을 포함한다. 이때 단단한 원통형 페라이트 막대들을 형성하기 위해 이러한 웨이퍼들(301)의 쌍들의 조립을 위한 여러 개의 상이한 방법들이 고려된다. 이것들은 두 개의 주요 그룹들 즉 스스로 두 개의 접근법들로 추가로 세분될 수 있는 접착 및 금-계 실리콘으로 분할될 수 있다. 이것들은 금/실리콘 공융 접합 및 금/금 열압착 접합이다. 양쪽 경우들, 공융 및 열압착 접합 모두에서, 두 개의 추가 서브-프로세스 흐름들이 금 및 박막(들) 부착 층이 박리 프로세스에 의해 또는 에칭에 의해 웨이퍼 표면상에서 정의되었는지에 따라 제공된다. 전체로서, 이것은 페라이트 막대들의 최종 조립을 위한 5개의 상이한 프로세스 흐름들을 야기한다.
공융 접합을 위해, 박리(도 6 및 도 7) 또는 에칭(도 4 및 도 5 참조)을 사용하여, 두 개의 웨이퍼들이 서로로부터 약간 상이하게 프로세싱되어 웨이퍼 결합을 따르는 약간 비대칭성 페라이트 원통을 야기한다. 웨이퍼들 중 하나는 웨이퍼(401-1)로부터 페라이트(410) 및 열적 실리콘 이산화물(405)의 얇은 층을 제거하기 위해 연삭/화학적 기계적 연마(도 4b 참조)를 겪는다. 제 2 웨이퍼(401-2)는 페라이트 반 원통 바로 다음을 제외한 모든 영역들에서 열적 실리콘 이산화물 막의 이방성 에칭을 겪는다. 이것은 웨이퍼의 높이를 약간 감소시키는 효과를 가져서 웨이퍼 표면에 약간 우뚝 서있는 페라이트 반 원통 및 그것의 열적 실리콘 이산화물 '라이너'를 남긴다. 이것은 그 다음에 증착된 박막 부착 층(들), 예를 들면, 공융 접합을 위해 사용된 크로뮴, 니오븀, 몰리브덴, 또는 티타늄 텅스텐, 및 금 층이 페라이트 반 원통의 최외곽 표면의 레벨보다 높지 않도록 행해진다(도 5d 및 도 7c 참조). 이것은 두 개의 웨이퍼들이 함께 접합될 때(도 5e/도 5f 및 도 7d/도 7e 참조) 웨이퍼 접합 후 두 개의 페라이트 반 원통들 사이에 에어-갭이 없음을 의미한다. 이러한 프로세싱 없이, 웨이퍼들은 함께 공융 접합될 것이지만 두 개의 페라이트 반 원통들 사이에 밀접한 접촉이 없을 것이다.
도 4a 내지 도 4h 및 도 5a 내지 도 5f에 예시된 에칭을 사용한 공융 접합 프로세스 흐름을 참조하면, 도 4a는 웨이퍼(401-1)의 나머지가 안정된, 저 손실 열적 실리콘 이산화물 층(405)을 갖고 패시베이션되는 동안 평활화된 어닐링된 자기 재료(410)의 반 원통(그것의 단부들에서의 포인트로 테이퍼링된)을 포함한 제 1 실리콘 웨이퍼(401-1)를 도시한다. 화학적 기계적 연마의 단계는 도 4b에 도시된 구조를 산출한다. 제 1 실리콘 웨이퍼(401-1)와 유사한, 제 2 실리콘 웨이퍼(401-2)(도 4c에 도시된)는 평활화된 어닐링된 자기 재료(410)의 반 원통(그것의 단부들에서의 포인트로 테이퍼링된)을 포함한다. 웨이퍼(401-2)의 나머지는 안정된, 저 손실 열적 실리콘 이산화물 층(405)을 갖고 패시베이션되었다. 도 4d는 레지스트 코팅(403)을 도포한 후 실리콘 웨이퍼(401-2)를 도시한다. 웨이퍼가 리소그래피 및 현상 단계를 겪음으로써, 레지스트 코팅(403)은 도 4e에 도시된 바와 같이 선택적으로 제거된다. 다음으로, 이방성 실리콘 이산화물 에칭에 의해, SiO2 층(405)은 도 4f에 도시된 바와 같이 적어도 일 부분적으로 선택적으로 제거된다. 도 4f에 도시된 구조에 도달하면, 레지스트 코팅(403)은 그로부터 박리되며, 도 4g를 참조하자. 추가 단계에서, 금 및 부착 층들(420)은 여기에서 상기에 설명된 바와 같이 웨이퍼 상에 증착된다. 추가 레지스트 코팅(503)은 도 5a에 도시된 바와 같이 웨이퍼에 도포된다. 리소그래피 및 현상을 적용한 후, 레지스트 코팅(503)은 도 5b에 도시된 바와 같이 선택적으로 제거되었다. 금 및 부착 층들(420)을 에칭함으로써, 층들(420)은 도 5c에 도시된 바와 같이 선택적으로 제거된다. 도 5d에 예시된 추가 단계에서, 레지스트 코팅(503)은 웨이퍼로부터 박리된다. 결과적인 구조는 그 후 웨이퍼(401-2)와 조립되며(도 5e 참조) 가열에 의한 금:실리콘 공융 접합을 사용하여 함께 접합된다(도 5f 참조). 도 5f에 예시된 바와 같이, 실리콘 웨이퍼들(401-1 및 401-2)은 공융 Au:Si 접합들(425)에 의해 합쳐진다.
패시베이션 층(405)은 웨이퍼(401-2)로부터 페라이트 영역(410)의 측면들로 반드시 완전히 제거되는 것은 아님이 주의되어야 한다(도 4f 참조). 즉, 도 4f는 페라이트 영역(410)의 측면들로의 어떤 패시베이션 층(405)도 도시하지 않지만, 얇은 층(도 4f에 도시되지 않음)이 또한 페라이트 영역(410)의 측면들로의 웨이퍼(401-2) 상에 남겨질 수 있다. 완전한 제거는 금속화 층(420)이 그 다음에 증착될 단지 자연 산화물(즉, 극히 얇으며 신뢰 가능하지 않은/안정된 패시베이션 층)만을 특징으로 할 베어 실리콘(bare Silicon)(401-2)을 남길 것이다. 바람직하게는, 패시베이션 층(405)은 금속화 층(420)이 페라이트 영역(410)에 우뚝, 즉 레벨 위로 서지 않도록 후속 금속화 층(420)으로 하여금 증착될 수 있게 하기 위해 단지 가늘게 된다. 그와 같이, 금속화 층(420)은 고 품질 및 안정된 열적으로 성장된 실리콘 이산화물 패시베이션 층(405)으로 증착된다.
이러한 변화의 추가의 잠재적인 이점은 단지 페라이트-포함 영역이 아닌, 실리콘 웨이퍼의 전체가 패시베이션된다는 것이다. 따라서, 두 개의 웨이퍼들이 함께 접합된 후 원래의 실리콘의 세선화가 여기에서 이하에 언급된 30 내지 50 ㎛를 넘는 스텝으로 취해질 수 있다. 열적으로 성장된 실리콘 이산화물은 수산화 테트라메틸 암모늄(TMAH)에 대한 우수한 에칭 정지부/하드 마스크이다. 이것은 결합된 웨이퍼들(완전한 페라이트 막대를 형성하는)이 먼저 대략 30 내지 50 ㎛로 기계적으로 가늘게 될 수 있음을 의미한다. 웨이퍼들은 그 후 실리콘 웨이퍼의 나머지 모두를 화학적으로 제거하지만 실리콘 이산화물 패시베이션 층을 에칭할 수 없는 수산화 테트라메틸 암모늄(TMAH)의 배스(bath)에 위치될 수 있다. 따라서, 결과적인 디바이스는 기본적으로 단지 페라이트 바늘로만 구성된다. 실리콘 영역이 임피던스 변압기로서의 사용을 위해 손실되지만, 전체 페라이트 인서트는 도 15g, 도 16j, 도 17b, 도 17c, 및 도 22c에서의 정렬 노치들의 크기의 최소화가 요구된다면 중요할 수 있는 단지 페라이트로만 구성되는 것에 가능한 가까워진다. 이것은 또한 접합된 페라이트 막대 구조의 바깥쪽의 전체의 금속화가, 마이크로파 저널 최신 보완 - 9월, Hord W E (1989), 마이크로파 및 밀리미터-파 페라이트 위상 천이기들에 의해 설명된 바와 같이 가역 이중 모드 래칭 위상-천이기들 및 가역 회전 필드 비-래칭 위상 천이기들의 구성을 위해 요구될 바와 같이 원형 단면의 유전체/페라이트 도파관을 형성하도록 허용할 것이다.
하나의 웨이퍼가 평활화되는(도 4a 및 도 4b), 도 4a 내지 도 5f에 도시된 바와 같이 금/실리콘 공융 접합 흐름에 관하여, 자기 재료 지지 웨이퍼들(401-1 및 401-2)은 더 이상 완전히 대칭일 수 없으며, 즉 페라이트 막대는 더 이상 원통형이 아닐 수 있다. 대안적인 접근법으로서, 웨이퍼들(401-1 및 401-2) 양쪽 모두는 도 4c 내지 도 4g에 도시된 단계들을 겪을 수 있다(여기에서 웨이퍼(401-1)는 실제로 도 4f 및 도 4g에 예시된 단계들에서 에칭에 의해 제거된 모든 SiO2를 가진다). 그 후, 웨이퍼(401-2) 상에서의 금속화 층(420)이 접촉을 보장하기에 충분히 두껍다면, 웨이퍼(401-1)로의 결합은 자기 재료 층들(410) 사이에 갭 없이 달성될 수 있다. 이러한 접근법에서, 금속 층(420)은 기판(401-1)의 실리콘과 접촉하도록 기판(401-2)에서의 자기 재료(410)의 레벨보다 높다. 두 개의 자기 충전 영역들은 여전히 에어갭 없이 서로 접촉하며 접합을 위한 금속/실리콘 접촉이 있다.
도 6a 내지 도 6h 및 도 7a 내지 도 7e에 예시된 박리를 사용한 공융 접합 프로세스 흐름을 참조하면, 도 6a는 웨이퍼(601-1)의 나머지가 안정된, 저 손실 열적 실리콘 이산화물 층(605)을 갖고 패시베이션되는 동안 평활화된 어닐링된 자기 재료(610)의 반 원통(그것의 단부들에서의 포인트로 테이퍼링된)을 포함한 제 1 실리콘 웨이퍼(601-1)를 도시한다. 화학적 기계적 연마의 단계는 도 6b에 도시된 구조를 산출한다. 제 1 실리콘 웨이퍼(601-1)와 유사한 제 2 실리콘 웨이퍼(601-2)(도 6c에 도시된)는 웨이퍼(601-2)의 나머지가 안정된, 저 손실 열적 실리콘 이산화물 층(605)을 갖고 패시베이션되는 동안 평활화된 어닐링된 자기 재료(610)의 반 원통(그것의 단부들에서의 포인트로 테이퍼링된)을 포함한다. 도 6d는 레지스트 코팅(603)을 도포한 후 실리콘 웨이퍼(601-2)를 도시한다. 웨이퍼가 리소그래피 및 현상 단계를 겪음으로써, 레지스트 코팅(603)은 도 6e에 도시된 바와 같이 선택적으로 제거된다. 다음으로, 이방성 실리콘 이산화물 에칭에 의해, SiO2 층(605)이 도 6f에 도시된 바와 같이 선택적으로 제거된다. 도 6f에 도시된 구조에 도달하면, 레지스트 코팅(603)은 그로부터 박리되며, 도 6g를 참조하자. 추가 단계에서, 추가 레지스트 코팅(703)은 도 6h에 도시된 바와 같이 웨이퍼 상에 증착된다. 리소그래피 및 현상을 적용한 후, 레지스트 코팅(703)은 도 7a에 도시된 바와 같이 선택적으로 제거되었다. 다음 단계에서, 금 및 부착 층들(720)은 도 7b에 도시된 바와 같이 웨이퍼(601-2) 상에 증착된다. 도 7c에 의해 예시된 추가 단계에서, 레지스트 코팅(703)은 페라이트 영역으로부터 금 및 부착 층들(720)을 제거하기 위해 박리된다. 결과적인 구조는 그 후 웨이퍼(601-2)와 조립되며(도 7d 참조) 가열에 의한 금:실리콘 공융 접합을 사용하여 함께 접합된다(도 7e 참조). 도 7e에 예시된 바와 같이, 실리콘 웨이퍼들(601-1 및 601-2)은 공융 Au:Si 접합들(725)에 의해 합쳐진다.
다시, 패시베이션 층(605)은 웨이퍼(601-2)로부터 페라이트 영역(610)의 측면들로 반드시 완전히 제거되는 것은 아님이 주의되어야 한다. 즉, 도 6f는 페라이트 영역(610)의 측면들로의 어떤 패시베이션 층(605)도 도시하지 않지만, 얇은 층(도 6f에 도시되지 않음)이 또한 페라이트 영역(610)의 측면들로 웨이퍼(601-2) 상에 남겨질 수 있다. 바람직하게는, 패시베이션 층(605)은 금속화 층(720)이 페라이트 영역(610)에 우뚝, 즉 레벨 위로 서지 않도록 후속 금속화 층(720)으로 하여금 증착될 수 있게 하기 위해 단지 가늘게 된다.
하나의 웨이퍼가 평활화되는(도 6a 및 도 6b), 도 6a 내지 도 7f에 도시된 바와 같이 금/실리콘 공융 접합 흐름에 관하여, 자기 재료 지지 웨이퍼들(601-1 및 601-2)은 더 이상 완전히 대칭일 수 없으며, 즉 페라이트 막대는 더 이상 원통형이 아닐 수 있다. 대안적인 접근법으로서, 웨이퍼들(601-1 및 601-2) 양쪽 모두는 도 6c 내지 도 6g에 도시된 단계들을 겪을 수 있다(여기에서 웨이퍼(601-1)는 실제로 도 6f 및 도 6g에 예시된 단계들에서 에칭에 의해 제거된 모든 SiO2를 가진다). 그 후, 웨이퍼(601-2) 상에서의 금속화 층(620)이 접촉을 보장하기에 충분히 두껍다면, 웨이퍼(601-1)로의 접합은 자기 재료 층들(610) 사이에 갭 없이 달성될 수 있다. 이러한 접근법에서, 금속 층(620)은 기판(601-1)의 실리콘과 접촉하도록 기판(601-2)에서의 자기 재료(610)의 레벨보다 높다. 두 개의 자기 충전 영역들은 여전히 에어갭 없이 서로 접촉하며 접합을 위한 금속/실리콘 접촉이 있다. 금/금 열압착 접합(도 8 내지 도 11)을 갖고, 두 개의 웨이퍼들(도 3c 또는 도 3e로부터)은 두 개의 웨이퍼들 상에서의 금 및 부착 층(들) 막들(420, 720)이 페라이트 반 원통들의 최외곽 표면들보다 높지 않고 함께 웨이퍼들을 영구적으로 접합하기 위해 서로 접촉할 수 있도록, 즉 어떤 에어 갭도 페라이트 영역들(310, 410, 610) 사이에 존재하지 않도록 열적 실리콘 이산화물 막(305, 405, 605)의 이방성 에칭을 갖고 이상적으로 프로세싱된다.
도 8a 내지 도 8f 및 도 9a 내지 도 9f에 예시된 에칭을 사용한 금/금 열압착 접합 프로세스 흐름에 관하여, 도 8a는 양쪽 모두가 웨이퍼들(801-1, 801-2)의 나머지가 안정된, 저 손실 열적 실리콘 이산화물 층(805)을 갖고 패시베이션되는 동안 평활화된 어닐링된 자기 재료(810)의 반 원통(그것의 단부들에서의 포인트로 테이퍼링된)을 포함하는, 제 1 및 제 2 실리콘 웨이퍼들(801-1 및 801-2)을 도시한다. 도 8b는 레지스트 코팅(803)을 도포한 후 실리콘 웨이퍼들(801-1, 801-2)(이후로 실리콘 웨이퍼(801)로서 불리우는) 중 하나를 도시한다. 웨이퍼가 리소그래피 및 현상 단계를 겪음으로써, 레지스트 코팅(803)은 도 8c에 도시된 바와 같이 선택적으로 제거된다. 다음으로, 등방성 실리콘 이산화물 에칭에 의해, SiO2 층(805)은 도 8d에 도시된 바와 같이 선택적으로 제거된다. 도 8d에 도시된 구조에 도달하면, 레지스트 코팅(803)은 그로부터 박리되며, 도 8e를 참조하자. 추가 단계에서, 금 및 부착 층들(820)은 여기에서 상기 설명된 바와 같이 웨이퍼 상에 증착된다. 추가 레지스트 코팅(903)은 도 9a에 도시된 바와 같이 웨이퍼에 도포된다. 리소그래피 및 현상을 적용한 후, 레지스트 코팅(903)은 도 9b에 도시된 바와 같이 선택적으로 제거되었다. 금 및 부착 층들(820)을 에칭함으로써, 층들(820)은 도 9c에 도시된 바와 같이 선택적으로 제거된다. 도 9d에 예시된 추가 단계에서, 레지스트 코팅(903)은 웨이퍼로부터 박리된다. 양쪽 웨이퍼들(801-1 및 801-2) 모두는 그 후 조립되며(도 9e 참조) 열 및 압력을 인가함으로써 함께 접합된다(도 9f 참조). 도 9f에 예시된 바와 같이, 실리콘 웨이퍼들(801-1 및 801-2)은 Au/Au 웨이퍼 접합들(930)에 의해 합쳐진다.
다시, 패시베이션 층(805)은 웨이퍼(801-2)로부터 페라이트 영역(810)의 측면들로 반드시 완전히 제거되는 것은 아님이 주의되어야 한다. 즉, 도 8d는 페라이트 영역(810)의 측면들로 어떤 패시베이션 층(805)도 도시하지 않지만, 얇은 층(도 8d에 도시되지 않음)이 또한 페라이트 영역(810)의 측면들로 웨이퍼(801-2) 상에 남겨질 수 있다. 바람직하게는, 패시베이션 층(805)은 금속화 층(820)이 페라이트 영역(810)에 우뚝, 즉 레벨 위로 서지 않도록 후속 금속화 층(820)으로 하여금 증착될 수 있게 하기 위해 단지 가늘게 된다.
도 10a 내지 도 10f 및 도 11a 내지 도 11e에 예시된 박리를 사용한 금/금 열압착 접합 프로세스 흐름에 관하여, 도 10a는 양쪽 모두가 웨이퍼들(1001-1, 1001-2)의 나머지가 안정된, 저 손실 열적 실리콘 이산화물 층(1005)을 갖고 패시베이션되는 동안 평활화된 어닐링된 자기 재료(1010)의 반 원통(그것의 단부들에서의 포인트로 테이퍼링된)을 포함하는, 제 1 및 제 2 실리콘 웨이퍼들(1001-1 및 1001-2)을 도시한다. 도 10b는 레지스트 코팅(1003)을 도포한 후 실리콘 웨이퍼들(1001-1, 1001-2)(이후로 실리콘 웨이퍼(1001)로서 불리우는) 중 하나를 도시한다. 웨이퍼가 리소그래피 및 현상 단계를 겪음으로써, 레지스트 코팅(1003)은 도 10c에 도시된 바와 같이 선택적으로 제거된다. 다음으로, 등방성 실리콘 이산화물 에칭에 의해, SiO2 층(1005)은 도 10d에 도시된 바와 같이 선택적으로 제거된다. 도 10d에 도시된 구조에 도달하면, 레지스트 코팅(1003)은 그로부터 박리되며, 도 10e를 참조하자. 추가 단계에서, 추가 레지스트 코팅(1103)이 도 10f에 도시된 바와 같이 웨이퍼 상에 증착된다. 리소그래피 및 현상을 적용한 후, 레지스트 코팅(1103)은 도 11a에 도시된 바와 같이 선택적으로 제거되었다. 다음 단계에서, 금 및 부착 층들(1120)은 도 11b에 도시된 바와 같이 웨이퍼(1101) 상에 증착된다. 도 11c에 의해 예시된 추가 단계에서, 레지스트 코팅(1003)은 페라이트 영역으로부터 금 및 부착 층들(1120)을 제거하기 위해 박리된다. 양쪽 웨이퍼들(1001-1 및 1001-2) 모두는 그 후 조립되며(도 11d 참조) 열압착 접합(즉, 열 및 압력을 인가하는)을 사용하여 함께 접합된다(도 11f 참조). 도 11f에 예시된 바와 같이, 실리콘 웨이퍼들(1001-1 및 1001-2)은 금(Au)/금 웨이퍼 접합들(1130)에 의해 합쳐진다.
다시, 패시베이션 층(1005)은 웨이퍼(1001-2)로부터 페라이트 영역(1010)의 측면들로 반드시 완전히 제거되는 것은 아님이 주의되어야 한다. 즉, 도 10d는 페라이트 영역(1010)의 측면들로 어떤 패시베이션 층(1005)도 도시하지 않지만, 얇은 층(도 10d에 도시되지 않음)이 또한 페라이트 영역(1010)의 측면들로 웨이퍼(1001-2) 상에 남겨질 수 있다. 바람직하게는, 패시베이션 층(1005)은 금속화 층(1120)이 페라이트 영역(1010)에 우뚝, 즉 레벨 위로 서지 않도록 후속 금속화 층(1120)으로 하여금 증착될 수 있게 하기 위해 단지 가늘게 된다.
웨이퍼 상에서의 열적 실리콘 이산화물 막(305, 405, 605, 805, 1005)의 유사한 백 에칭은 페라이트 반 원통들 사이에 에어-갭을 도입하지 않고 웨이퍼 쌍들을 함께 접착시키기 위해 접착 층(도 12a 내지 도 12f 참조)을 삽입하도록 공간을 제공하기 위해 사용될 수 있다.
도 12a 내지 도 12f에 예시된 웨이퍼들을 함께 접착시키는 프로세스 흐름을 참조하면, 도 12a는 양쪽 모두 웨이퍼들(1201-1, 1201-2)의 나머지가 안정된, 저 손실 열적 실리콘 이산화물 층(1205)을 갖고 패시베이션되는 동안 평활화된 어닐링된 자기 재료(1210)의 반 원통(그것의 단부들에서의 포인트로 테이퍼링된)을 포함하는, 제 1 및 제 2 실리콘 웨이퍼들(1201-1 및 1201-2)을 도시한다. 도 12b는 레지스트 코팅(1203)을 도포한 후 실리콘 웨이퍼들(1201-1, 1201-2)(이후로, 실리콘 웨이퍼(1201)로 불리우는) 중 하나를 도시한다. 웨이퍼가 리소그래피 및 현상을 겪음으로써, 레지스트 코팅(1203)은 도 12c에 도시된 바와 같이 선택적으로 제거된다. 다음으로, 이방성 실리콘 이산화물 에칭에 의해, SiO2 층(1205)은 도 12d에 도시된 바와 같이 선택적으로 제거된다. 도 12d에 도시된 구조에 도달하면, 레지스트 코팅(1203)은 그로부터 박리되며, 도 12e를 참조하자. 양쪽 웨이퍼들(1201-1, 1201-2) 모두가 그 후 접착 층(1240)과 조립되며, 그 다음에 접착 층(1240)은 경화된다(도 12f 참조).
도 26은 페라이트 막대를 제조하는 방법의 실시예를 개략적으로 및 대표적으로 도시한다. 방법은 다음의 단계들을 포함한다:
단계(2690)는 제 1 반도체 기판의 제 1 표면으로 제 1 공동을 에칭하는 단계를 포함한다.
단계(2691)는 상기 제 1 공동에 제 1 페라이트 층을 증착시키는 단계를 포함한다.
단계(2692)는 제 2 반도체 기판의 제 2 표면으로 제 2 공동을 에칭하는 단계를 포함한다.
단계(2693)는 상기 제 2 공동에 제 2 페라이트 층을 증착시키는 단계를 포함한다.
단계(2694)는 상기 제 1 페라이트 층이 상기 제 2 페라이트 층과 접촉하도록 상기 제 2 반도체 기판의 제 2 표면에 상기 제 1 반도체 기판의 제 1 표면을 부착시키는 단계를 포함하며, 여기에서 상기 제 1 페라이트 층 및 상기 제 2 페라이트 층은 페라이트 막대를 형성한다.
웨이퍼 접합 후, 이전 설명된 수단들 중 임의의 것에 의해, 결과적인 두 개의 실리콘 웨이퍼 스택이 도 5f, 도 7e, 도 9f, 도 11e, 및 도 12f에 도시된 형태에 있을 것이다. 접합된 웨이퍼 쌍은 그 후 단지 구조적 디바이스 무결성 및 열 전달을 위해 요구된 최소치가 남아있을 때까지 자기 원통 영역 위 및 아래 양쪽 모두에서 실리콘을 기계적으로 연삭하고 및/또는 화학적으로 에칭함으로써 가늘게 된다. 30 내지 50 ㎛의 최소의 남아있는 실리콘으로 연삭하는 것이 가능해야 한다. 이러한 값들은 접합된 실리콘 웨이퍼들의 백그라인딩을 나타내는, IEEE 국제 상호 연결 기술 컨퍼런스(IITC) - 캘리포니아 샌프란시스코 6월 2일, 페이지들 74-76, Lu J Q, Jindal A, Kwon Y, McMahon J J, Rasco M, Augur R, Cale T S, Gutmann R J(2003), "3D IC들을 위한 상호 연결 테스트 구조들의 웨이퍼 접합 및 세선화를 위한 평가 절차"에서 보고된다.
특정한 디바이스들, 예를 들면, 가역 및 비-가역 위상 천이기들 및 공진 아이솔레이터들에 대해, 밀폐/지지 나노결정 실리콘 웨이퍼 쌍의 특정(설계 민감 파라미터) 두께는 자기 재료 충전 영역 및 공기로 채워진 도파관 섹션들 사이에서의 임피던스 정합을 개선함으로써 뿐만 아니라 자기 재료 내에서의 도파관으로부터 전자기장들의 집중으로 인해 최적의 디바이스 동작을 위헤 제공하기 위해 자기 재료 코어 주위에서의 장소에 남겨질 수 있다 - McGraw-Hill Book Company Inc, 373-374 및 576-579, Button K J, Lax B (1962), "마이크로파 페라이트들 및 페리자성체들"을 참조하자. 얇아진 후, 개개의 페라이트 막대들은 표준 실리콘 다이아몬드 웨이퍼 소잉 기술 및/또는 레이저 절단을 사용하여 웨이퍼로부터 절단될 수 있다. 다이싱 프로세스는 페라이트 요소가 그 다음에 장착될 공기로 채워진 도파관에 임피던스 정합하도록 돕기 위해 페라이트 막대의 테이퍼링된 포인트들을 둘러싸는 실리콘의 테이퍼링을 도입하기 위해 사용될 수 있다.
패러데이 회전 디바이스들의 생성을 위해, 웨이퍼 접합으로 인한 페라이트 막대 영역에 바로 인접한 손실 재료의 존재는 디바이스 기능에 역효과를 미치지 않아야 하며 사실상 유용한 목적을 제공할 수 있다. 페라이트 막대에서 전파하며 패러데이 회전을 겪는 원하는 기본 하이브리드 HE11 유전체 막대 도파관 모드는 페라이트 영역에 잘 국한되어야 하며 그러므로 웨이퍼 접합의 재료와 상호작용할(및 손실을 겪을) 가능성이 없어야 한다. 원하는 디바이스 성능을 손상시킬 바람직하지 않은 고차 모드들은 페라이트 막대에 덜 잘 국한될 것이며 웨이퍼 접합 영역으로 바깥쪽으로 연장될 것이다. 접합 영역에 손실을 의도적으로 도입함으로써, 예를 들면, 접착된 웨이퍼 쌍의 접착제로 전기적 저항성 입자들을 포함함으로써 또는 공융 또는 열압착 접합을 위해 두꺼운 손실된 부착 층(TiW) 위로 매우 얇은 금 층을 가짐으로써, 고차 모드들이 전체 디바이스 동작 및 대역폭을 개선하기 위해 감쇠될 수 있다. 페라이트 원통 다음에 저항성 층을 생성하기 위해 도핑된 폴리실리콘 막의 생성은 또한 유용한 접근법일 것이다. 언급된 방법들 모두는 손실 탄소 로딩된 플라스틱 하우징 내부에 그의 패러데이 회전 요소를 둔, 마이크로파 이론 및 기술들에 대한 IRE 트랜잭션들, MTT-9(6), 519-523, Barnes C E (1961), "밀리미터 파장들을 위한 광-대역 아이솔레이터들 및 가변 감쇠기들"의 접근법에 대한 의도에서 유사하다.
(비)가역 위상-천이 및 공진 흡수 페라이트 막대 디바이스들의 경우에, 페라이트 막대에 대한 동일한 높은 레벨의 필드 제한이 존재하지 않을 것이다. 이러한 이유로, 원통형 페라이트 막대를 형성하기 위해 함께 웨이퍼 쌍을 접합하기 위해 사용된 임의의 잠재적으로 손실 재료들의 위치는 디바이스 동작에 부정적으로 영향을 주지 않도록 페라이트 재료로부터 충분히 멀리 떨어져야 한다.
다음으로, 주파수 가변 마이크로파 디바이스들의 생성에서의 사용을 위해 페라이트 막대들을 이용하는 예시적인 실시예들이 설명된다.
중요한 기능적 요소는 나노결정 실리콘 또는 화합물 반도체, 예를 들면, 갈륨 비소, 웨이퍼로부터 미세 기계 가공된 도파관의 고정 위치(조정 가능하지 않은) 단락 회로 섹션으로부터 형성되는 저 손실 조정 가능한 단락-회로이다. 하드 마스킹 층은 도파관의 윤곽들을 정의하기 위해 포토리소그래피에 앞서 기판 재료로 증착된다. 도파관 섹션은 그 후 플라즈마-기반 프로세스를 사용하여 또는 예를 들면 특질상 경사진 측벽들을 가진 도파관을 야기하는 실리콘, 수산화칼륨(KOH) 또는 수산화 테트라메틸 암모늄(TMAH)을 위한 적절한 에칭제를 가진 습식 화학적 에칭을 사용하여 기판에서 이방성 에칭된다. 하드 마스크 재료(사용된 에칭제에 저항성인)의 제거에 이어서, 고 품질, 핀-홀이 없는 절연 유전체 층이 에칭된 도파관 섹션, 예를 들면 실리콘 기판의 경우에 실리콘 이산화물 내부에 증착된다. 얇은-막, 높은 도전율 금속화 층은 그 후 도파관의 내부 표면을 형성하기 위해 유전체 층으로 증착된다. 도파관 섹션은 제 2 금속화된 기판의, 부착에 의해, 솔더링/열압착 접합에 의해 완성된다.
프로세스 흐름 단계들은 하나의 단일의 두꺼운 웨이퍼에 제작된 미세 기계 가공된 도파관, 소위 사다리꼴 도파관 단면을 갖고, 뿐만 아니라 미세 기계 가공된 도파관의 높이가 6각형 단면 도파관으로서 두 개의 실리콘 웨이퍼들 사이에서 균일하게 분포될 때 디바이스들을 도시하는, 도 14a 내지 도 14j, 도 15a 내지 도 15g, 도 16a 내지 도 16j, 도 17a 내지도 17c, 및 도 18a 내지도 18d에 그래픽으로 예시된다.
미세 기계 가공된 비-MEMS 동조 가능한 가변 복소 임피던스 디바이스(도 14a 내지 도 14j 및 도 15a 내지 도 15g에 예시된)에 도달하기 위한 프로세스 흐름을 참조하면, 도 14a는 실리콘 웨이퍼(1401)를 도시한다. 다음으로, 도 1b에 도시된 바와 같이, 실리콘 질화물 층(1404)은 실리콘 웨이퍼(1401) 상에 형성된다. 후속 단계에서, 레지스트 코팅(1403)은 도 14c에 도시된 바와 같이 실리콘 질화물 층에 도포된다. 리소그래피 및 현상 단계를 적용한 후, 도 14d에 도시된 바와 같은 구조가 도달되며, 여기에서 레지스트 코팅(1403)의 부분들은 선택된 영역들로부터 제거된다. 다음으로, 실리콘 질화물 에칭이 수행되며(도 14e 참조) 레지스트(1403)는 결과적인 구조가 도 14f에 도시된 것이도록 박리된다. KOH 에칭 단계가 수행된다(도 14g에 도시됨). 후속 단계에서, 남아있는 실리콘 질화물이 박리된다(도 14h). 추가 실리콘 질화물(1504) 층은 그 후 도 14i에 도시된 바와 같이 성장된다. 새로운 레지스트 코팅(1503)을 도포하면, 결과적인 구조가 도 14j에 도시된다.
도 15a는 리소그래피 및 현상 단계를 적용한 후 실리콘 질화물 층(1504) 및 레지스트 코팅(1503)을 갖고 도 14j로부터의 실리콘 웨이퍼(1401)를 도시하며, 여기에서 레지스트 코팅(1503)의 부분들은 선택적으로 제거되며, 즉 선택된 영역들로부터 제거되었다. 다음으로, 도 15b에 도시된 바와 같이, 리소그래피 및 실리콘 질화물 에칭 단계가 수행되며, 여기에서 실리콘 질화물 층(1504)의 부분들은 선택적으로 제거되며, 즉 선택된 영역들로부터 제거되었다. 도 15b에 도시된 구조는 그 후 딥 반응성-이온 에칭(DRIE)(도 15c에 도시된 바와 같이) 또는 수산화칼륨(KOH) 또는 수산화 테트라메틸 암모늄(TMAH) 에칭(도 15d에 도시된 바와 같이, 이것은 KOH 및 TMAH 에칭 양쪽 모두에 적용한다)을 겪는다. 양쪽 경우들 모두에서, Si 웨이퍼(1401)의 상부 층의 부분들은 도 15c 및 도 15d에 도시된 바와 같이 선택적으로 제거된다. 후속 단계들은 KOH/TMAH 에칭(도 15d)으로부터 획득된 구조를 참조하여 설명된다. 유사한 단계들이 또한 DRIE(도 15c)로부터 획득된 구조에 적용될 수 있다. 남아있는 실리콘 질화물(1504)을 박리한 후, Si 웨이퍼(1401)는 도 15e에 예시된 형태를 보인다. 실리콘을 산화하는 것은 도 15f에 도시된 바와 같이, Si 웨이퍼(1401)의 최상부에 SiO2 층(1505)을 야기한다. 도 15g는 금속화 층(1550)이 SiO2 층(1505)의 최상부 상에 적용된 후 Si 웨이퍼(1401)를 예시한다.
여기에서 위에 설명된 각각의 프로세스 흐름 단계들에 대한 웨이퍼(1401)의 상면도들이 도 18a 내지 도 18d에 도시되며, 여기에서 도 18a는 도 15a에 대응하고, 도 18b는 도 15b 내지 도 15d에 대응하고, 도 18c는 도 15e에 대응하며, 도 18d는 도 15f에 대응한다. 화살표들은 구조가 표시된 방향으로 계속된다는 것을 의미한다. 그것이 도 18a를 변경하며 모든 숫자들(15XX)을 16XX로 교체하기 위한 것이라면, 새로운 도면은 도 16d의 부감도를 나타낸다. 두 번째로, 그것이 도 18b를 변경하며 '1504'를 '1604'로 교체하고 '1401'을 '1601'로 교체하면, 결과적인 새로운 도면은 도 16f, 도 16g, 및 도 16h의 부감도를 제공한다. 유사하게는, 그것이 도 18c를 변경하며 '1401'을 '1601'로 교체하면, 결과적인 새로운 도면은 도 16i의 부감도를 제공한다. 마지막으로, 그것이 도 18d를 변경하며 '1505'를 '1605'로 변경하면, 결과적인 도면은 도 16j의 부감도를 제공한다.
도 17b에 의해 예시되는 바와 같이, 결과적인 웨이퍼는 그것을 웨이퍼(1601)(도 17a에 도시된 바와 같이)와 조합함으로써 사다리꼴 도파관을 형성하기 위한 일 부분으로서 사용될 수 있다(도 16a 내지 도 16j 및 도 17a 및 도 17b를 참조하여 다음에 설명된 바와 같이 제조된). 유사한 방식으로, 도 15g에 도시된 웨이퍼들 중 두 개가 도 17c에 도시된 6각형 도파관을 형성하기 위해 사용될 수 있다.
사다리꼴 가이드 버전에 대해, 제 2 도파관(도 15g에 도시된 제 1 웨이퍼와 조합되는)을 제조하기 위한 프로세스 흐름이 도 16a 내지 도 16j 및 도 17a에 예시된다. 도 16a는 실리콘 웨이퍼(1601)를 도시한다. 도 16b에 도시된 바와 같이, 실리콘 질화물 층(1604)은 실리콘 웨이퍼(1601)에 적용된다. 레지스트 코팅(1603)이 그 다음에 실리콘 질화물 층(1604)(도 16c 참조)의 최상부에 형성된다. 다음으로, 도 16d에 도시된 바와 같이, 리소그래피 및 현상 단계가 수행되며, 여기에서 레지스트 코팅(1603)의 부분들은 선택적으로 제거된다. 실리콘 질화물 층(1604)에 딥 반응성-이온 에칭을 적용함으로써, 실리콘 질화물 층(1604)의 부분들이 선택적으로 제거되며, 즉 도 16e에 의해 예시된 바와 같이, 선택된 영역들로부터 제거된다. 추가 단계에서, 레지스트 코팅(1603)은 웨이퍼로부터 박리되어, 도 16f에 도시된 구조를 남긴다. 도 16f에 도시된 구조는 그 후 딥 반응성-이온 에칭(DRIE)(도 16g에 도시된 바와 같이) 또는 수산화칼륨(KOH) 또는 수산화 테트라메틸 암모늄(TMAH) 에칭(도 16h에 도시된 바와 같이, 이것은 KOH 및 TMAH 에칭 양쪽 모두에 적용한다)을 겪는다. 양쪽 경우들 모두에서, Si 웨이퍼(1601)의 상부 층의 부분들은 도 16g 및 도 16h에 도시된 바와 같이 선택적으로 제거된다. 후속 단계들은 KOH/TMAH 에칭(도 16g)으로부터 획득된 구조를 참조하여 설명된다. 유사한 단계들이 또한 DRIE(도 16h)로부터 획득된 구조에 적용될 수 있다. 남아있는 실리콘 질화물(1604)을 박리한 후, Si 웨이퍼(1601)는 도 16i에 예시된 형태를 보인다. 실리콘을 산화하는 것은 도 16j에 도시된 바와 같이, Si 웨이퍼(1601)의 최상부에 SiO2 층(1605)을 야기한다. 도 17a는 금속화 층(1650)이 SiO2 층(1605)의 최상부 상에 적용된 후 Si 웨이퍼(1601)를 예시한다. 도 16h에 도시된 웨이퍼로부터 시작하는 유사한 구조가 획득될 수 있으며, 주요 차이는 페라이트 요소에 대한 DRIE-에칭된 정렬 슬롯들의 상이한 형태들이다.
도 17b 및 도 17c는 사다리꼴 도파관(도 17b)의 또는 6각형 도파관(도 17c)의 조립을 예시한다. 도면들은 미세 기계 가공된 도파관의 길이를 내려다보며 축방향으로 위치된 페라이트 막대/바를 보는 "맞은편" 단면도들을 도시한다. 도 17b 및 도 17c에 도시된 변형들은 페라이트로 채워진 단면 위에서의 연장된 DC 자기 바이어싱 솔레노이드의 사용을 가정한다. 도 17b에 도시된 바와 같이, 실리콘 웨이퍼(1601)(예로서, 도 16a 내지 도 16j, 도 17a에 의해 예시된 단계들에 따라 생성된)는 사다리꼴 단면을 가진 도파관(사다리꼴 도파관)을 형성하기 위해 실리콘 웨이퍼(1401)(예로서, 도 14a 내지 도 14j, 도 15a 내지 도 15g에 의해 예시된 단계들에 따라 생성된)와 함께 조립된다. 양쪽 실리콘 웨이퍼들(1401, 1601) 모두는 자기 재료(1710)를 중심에 두며 유지하도록 돕기 위해 노치들을 포함하며, 이것은 예로서 페라이트 슬래브 또는 페라이트 합성물(310, 410, 610, 810, 1010, 1210)일 수 있다. 자기 재료(1710)는 본 출원에서 이전에 설명된 프로세스들에 의해 이전에 만들어져 왔으며, 즉 자기 재료(1710)는 도 5f, 도 7e, 도 9f, 도 11e 또는 도 12f에 도시된 형태들 중 하나일 수 있다. 자기 재료(1710)는 그 후 수동으로 또는 몇몇 종류의 자동 집기-놓기 기계를 갖고 도 17b 및 도 17c에 도시된 정렬/유지 노치들로 위치된다.
웨이퍼들(1601 및 1401)은 열압착에 의해 형성된 금속-대-금속 접합에 의해 합쳐진다. 대안적으로, 두 개의 웨이퍼들은 도전성 접착제 등에 의해 합쳐질 수 있다. 도 17c에 도시된 바와 같이, 실리콘 웨이퍼(1401-1)는 6각형 단면을 가진 도파관(6각형 도파관)을 형성하기 위해 실리콘 웨이퍼(1401-2)와 함께 조립된다(예로서, 양쪽 모두가 도 14a 내지 도 14j, 도 15a 내지 도 15g에 의해 예시된 단계들에 따라 생성된). 양쪽 실리콘 웨이퍼들(1401-1, 1401-2)은 자기 재료(1710)를 중심에 두며 유지하도록 돕기 위해 노치들을 포함하며, 이것은 예를 들면, 페라이트 슬래브 또는 페라이트 합성물(310, 410, 610, 810, 1010, 1210)일 수 있다. 웨이퍼들(1601 및 1401)은 열압착에 의해 형성된 금속-대-금속 접합들에 의해 합쳐진다. 대안적으로, 두 개의 웨이퍼들은 도전성 접착제 등에 의해 합쳐질 수 있다.
도파관의 단락 섹션은 적절하게 선택된 및 치수화된 페라이트 재료의 슬래브 또는 막대를 갖고 축방향으로 로딩되는 동일한 미세 기계 가공된 도파관의 일 부분으로부터 형성된 조정 가능한 위상-천이기 디바이스에 의해 선행된다. 솔레노이드는 별개의 이산 권선형 구성요소로서 또는 박막 금속화 및 스루-기판 바이어스의 사용에 의해 도파관을 형성한 반도체 웨이퍼들로 직접 통합된 페라이트 로딩된 미세 기계 가공된 도파관 섹션에 외부적으로 제공된다. 솔레노이드는 미세 기계 가공된 도파관을 따라 전자기파의 전파의 방향 및 페라이트 막대/바에 대해 종방향으로 또는 횡방향으로 정렬되는 DC 자기 바이어스 필드를 제공하도록 배향된다. 이 기술분야의 숙련자들에게 잘 알려질 바와 같이, 그에 따라 형성된 디바이스는 또한 레지아-스펜서 또는 다이아몬드 포 퓨즈 연구소(DOFL) 위상-천이기로서 불리우는 가역 위상-천이기이다. 솔레노이드에 공급된 전류의 크기를 변경함으로써, 미세 기계 가공된 도파관의 부분적으로 페라이트 충전 섹션에 의해 제공된 위상 시프트는 변경 가능하며 그러므로 위상-천이기 및 단락-회로의 입력에 연결된 임의의 디바이스에 의해 '보여진' 고정 위치 단락-회로의 반사 계수는 변경하기 위해 만들어질 수 있다. 부가적으로, 유전체 스페이서들의 높이, 폭 및 위치 및 사용은 이후로 주어진 DC 자기 바이서스 필드 강도에 대해 달성된 위상-시프트의 정도들의 수로서 정의되는 상이한 레벨들의 디바이스 민감도를 달성하기 위해 사용될 수 있다 - 6월 8일, NRL 기술 보고서 6112, 미 해군 연구소, Reuss M L Jr. (1964), "페라이트 위상 천이기의 연구"를 참조하자. 이들 유전체 스페이서들의 공급 및 실제 페라이트 막대/바를 제조하는 방법(특히 종래의 세라믹 프로세싱 기술들이 그것들의 한계들을 넘게 되는 밀리미터-파 주파수들에 대해)이 여기에서 설명된다.
도 19a 내지 도 19d, 도 20a 내지 도 20d, 도 21a 내지 도 21c, 및 도 22a 내지 도 22c를 참조하면, 부가적인 예는 4월 30일, NRL 기술 보고서 6677, 미 해군 연구소, Reuss M L Jr. (1968), "모드-억압 기술들에 의한 위상-시프트 강화"에 의해 설명된 "교차-가이드" 위상 천이기의 실리콘 통합 버전이다. 이것은 위상 시프트의 특정된 수의 정도들에 대해 보다 짧은 전체 디바이스 길이를 야기할 수 있는 보다 높은 정도의 민감도(주어진 인가된 자기장 세기에 대한 보다 많은 위상 시프트)를 제공한다. 이것은 또한 보다 낮은 디바이스 손실들이 된다. 두 개의 실리콘 웨이퍼들이 에지들에서 감소된 높이이며 축방향으로 위치된 페라이트 막대/바를 지지하는 중심 영역에서 전체 높이인 "교차 가이드" 섹션과 함께 미세 기계 가공된 도파관의 전체 높이를 공유하기 위해 사용된다.
실리콘 웨이퍼(1901)는 도 14a 내지 도 14i에 예시된 단계들에 따라 제조된다. 그러나, 단계들은 미세 기계 가공된 가이드의 전체 길이에 대해 수행되지 않는다. 특히, 제 1 KOH 에칭 단계(도 14g에 예시된) 동안, 도파관의 비-페라이트-포함 섹션들은 의도된 깊이(HFull)의 부분에 대해서만 에칭된다. 도 19a는 웨이퍼(1901)의 상면도를 예시한다. 여기에서, 페라이트 영역(1970)은 축방향 페라이트 깊이(HCross(HFerrite<HFull))를 포함한 KOH-에칭될 영역이다. 뿐만 아니라, 주 가이드(1960)는 전체 설계 도파관 깊이(HFull)에 대해 KOH-에칭될 영역이다. 웨이퍼(1901)의 측면도가 도 19b에 예시되며, 여기에서 페라이트를 위한 영역(1970)뿐만 아니라 주 가이드(1960)가 표시된다. 실리콘 질화물 층(1904)을 성장시키며 레지스트 코팅(1903)을 도포한 후, 결과적인 구조는 도 19c에 도시된다. 도 19d는 리소그래피 및 현상 단계를 적용한 후 실리콘 질화물 층(1904) 및 레지스트 코팅(1903)을 갖고 도 19c로부터 실리콘 웨이퍼(1901)를 도시하며, 여기에서 레지스트 코팅(1903)의 부분들은 선택적으로 제거되며, 즉 선택된 영역들로부터 제거된다. 다음으로, 도 20a에 도시된 바와 같이, 리소그래피 및 실리콘 질화물 에칭 단계가 수행되며, 여기에서 실리콘 질화물 층(1904)의 부분들이 선택적으로 제거되며, 즉 선택된 영역들로부터 제거된다. 도 20a에 도시된 구조는 그 후 딥 반응성-이온 에칭(DRIE) 또는 수산화칼륨(KOH) 또는 수산화 테트라메틸 암모늄(TMAH) 에칭을 겪는다.
도 20a에 대한 대응하는 측면도가 도 20b에서 보여질 수 있다. 남아있는 실리콘 질화물(1904)을 박리한 후, Si 웨이퍼(1901)는 도 20c에 예시된 형태를 보인다. 다음으로, 추가 실리콘 질화물 층(2004)은 도 20d에 도시된 바와 같이, Si 웨이퍼(1901)의 최상부 상에서 성장된다.
후속 단계에서, 레지스트 코팅(2103)은 실리콘 질화물 층(2004)의 최상부 상에 도포되며, 도 21a를 참조하자. 도 21b에 의해 예시된 바와 같이, 레지스트 코팅(2103)은 실리콘 질화물 층(2004)의 부분들이 노출되도록 선택적으로 제거된다. 노출된 실리콘 질화물을 제거함으로써 및 레지스트 코팅(2103)을 추가로 박리함으로써, 결과적인 구조가 도 21c에 도시된 바와 같이 보인다. 여기에서, 페라이트 정렬 트렌치(또는 노치)는 도 15a 내지 도 15f를 참조하여 여기에서 상기 설명된 바와 같이 에칭될 수 있다.
도 22a 내지 도 22c를 참조하면, 교차-가이드 위상-천이 요소의 조립이 예시된다. 도 22a는 전체-높이 도파관 섹션들(2260) 및 교차-가이드 페라이트 섹션(2270)을 도시한 상면도를 예시한다. 전체-높이 도파관 섹션들(2260)의 단면은 도 19a 내지 도 19d, 도 20a 내지 도 20d, 및 도 21a 내지 도 21c를 참조하여 여기에서 상기 개괄된 바와 같이 프로세싱된 실리콘 웨이퍼들(1901-1 및 1901-2)을 도시하는 도 22B에 의해 예시된다. 실리콘 웨이퍼들(1901-1 및 1901-2)은 실리콘 이산화물 층들(2205)에 의해 및 금속화 층들(2250)에 의해 커버된다. 실리콘 웨이퍼들(1901-1 및 1901-2)은 금속-대-금속 접합들에 의해(예로서, 열압착에 의해), 도전성 접착제 등에 의해 합쳐진다. 대응하는 단면 교차-가이드 페라이트 섹션(2270)(교차 가이드 위상-천이기를 포함한)이 도 22c에 예시된다. 또한, 자기 재료(2210)(예로서, 페라이트)가 도 22c에 도시된다.
E-H 동조기를 형성하는 방법이 도 23a 내지 도 23e 및 도 24a 내지 도 24b에 예시된다.
도 23a는 제 1 웨이퍼(2301-1)의 상면도를 도시한다. 추가 미세 기계 가공된 도파관(G) 및 축방향으로 위치된 페라이트(2310)뿐만 아니라 미세 기계 가공된 주 도파관(G1)이 표시된다. H-평면 접합은 참조 부호(HPJ)에 의해 표시된다. 고정 위치 단락 회로의 위치는 참조(FPSC)에 의해 표시된다. 뿐만 아니라, EPJ는 제 2 웨이퍼(2301-2)에 대한 E-평면 정션 및 E-평면 접합의 위치를 표시한다. E-평면 접합은 E-평면 도파관이 두 개의 도파관이 EPJ/정션 A 영역에서 함께 결합하도록 웨이퍼(2301-1)의 최상부 상에서 접합되는 제 2 웨이퍼(2301-2)에 있기 때문에 점선으로서 도시된다. 이들 두 개의 영역들이 같으며, 도 23a에서의 점선에서의 표시들은 제 2 도파관(G2)이 주 가이드(G1)의 최상부 상에 위치됨을 표시한다.
도 23b는 제 2 웨이퍼(2301-2)의 상면도를 도시한다. 축방향으로 위치된 페라이트(2310)뿐만 아니라 미세 기계 가공된 도파관(G2)이 표시된다. 고정 위치 단락 회로의 위치는 참조(B)에 의해 표시된다. 뿐만 아니라, A는 주 가이드(G1)에 대한 3-평면 정션 및 위상 천이기 섹션에 대한 E-평면 접합의 위치를 표시한다. 제 2 웨이퍼(2301-2)의 대응하는 측면도가 도 23e에 도시된다.
도 23c 및 도 23d는 E-평면 접합 영역의 단면도에서 E-평면 정션 영역들(EPJ 및 A)에 대한 두 개의 옵션들을 예시한다. 도 23c에 도시된 바와 같이, 스페이서(2380)는 웨이퍼들(2301-1 및 2301-2)의 전체 단면을 따라 연장된다. 대안적으로, 도 23d에 도시된 바와 같이, 스페이서(2380)는 웨이퍼들(2301-1 및 2301-2)의 단면의 부분들을 따라 연장될 수 있다. 양쪽 경우들 모두에서, 스페이서(2380)는 도파관(G2)으로부터 도파관(G1)을 분리한다. 또한, 양쪽 경우들 모두에서, 실리콘 웨이퍼들(2301-1, 2301-2) 및 스페이서(2380)는 전기적 도전성 접합들에 의해 합쳐진다. 도 23c에서, 3개의 웨이퍼들은 2301-2, 2301-1, 및 제 3 웨이퍼로서 스페이서 요소(2380)이다. 도 23d에서, 단지 두 개의 실리콘 웨이퍼들, 즉 2301-1 및 2301-2이 있다. 도 23d에서, 스페이서(2380)는 실리콘 웨이퍼로부터 만들어지지 않지만 금속, 탄소 섬유, 적절히 도전한 플라스틱 등과 같은 양호한 전기적 도전 시트로부터 만들어진다.
도 24a 및 도 24b는 스페이서 요소(2380)의 보다 상세한 뷰들을 도시한다: E-평면 정션 영역(EPJ)에서 화학적으로 에칭된 슬롯을 가진 3개의 반도체 웨이퍼들을 사용한 옵션 1(도 24a에 도시된 스페이서 세부사항을 갖고 도 23c에 예시된); 및 플라즈마 에칭된 슬롯 및 금속/전기적으로 도전성 스페이서, 예로서 에칭된 베릴륨 구리(BeCu) 포일, E-평면 정션(EPJ)의 영역에서 그것으로 프로세싱된 홀을 가진 탄소 섬유 보강 플라스틱과 함께 두 개의 웨이퍼들(2301-1 및 2301-2)을 사용한 옵션 2(도 24b에 도시된 스페이서 세부사항을 갖고 도 23d에 예시된).
도 24a를 참조하면, 실리콘(높은 저항(Ohmic) 또는 인쇄 회로 보드가 도시되어 있다. 스페이서(2380)는 실리콘 웨이퍼(2401-1)를 포함한다. 도 24a에 도시된 바와 같이, 스페이서(2380)의 전방 및 후방 측면이 열적으로 성장된 SiO2 층들(2405) 및 금속화 층들(2450)에 의해 커버된다. 전방 및 후방 금속화 층들(2405)은 양호한 전기적 도전성을 가진 금속(예로서, 구리와 같은)으로 채워져야 하는 스루 기판 비아들(2406)의 사용에 의해 전기적으로 함께 연결된다. 스페이서의 중심 부분, E-평면 결합 영역(EPJ)에서, A가 표시된다. 영역(EPJ)은 벌크 실리콘 웨이퍼(2401-1) 자체로 구성될 수 있거나 또는 실리콘 웨이퍼(2401-1)를 통해 완전히 에칭된 개구(예로서, 홀과 같은)일 수 있으며, 즉 영역(EPJ)은 여러 개의 수단들, 예를 들면, 딥 반응성 이온 에칭, 레이저 드릴링, 습식 화학물들 또는 기체 상 에칭을 사용한 등방성 에칭 등 중 하나에 의한 실리콘에서의 보이드이다.
도 24b를 참조하면, 전기적 도전 스페이서(2380)(예로서, 베릴륨 구리 포일 또는 탄소 섬유 보강 플라스틱)가 도시되어 있다. 스페이서(2380)는, 예로서 금속, 탄소 섬유, 고농도 도핑된 실리콘 등을 포함한다. 스페이서의 중심 부분, E-평면 결합 슬롯(EPJ)에서, A는 펀칭되고, 드릴링되고, 절단되거나, 또는 재료를 통해 에칭된다.
고정 위치 단락 회로와 함께 축방향 페라이트 위상 천이기 도파관 섹션을 포함한 디바이스 구조를 사용하여 주파수 가변 공동 필터를 형성하는 방법이 도 25a 내지 도 25c에 도시된다.
도 25a를 참조하면, 비-MEMS 동조된 미세 기계 가공된 필터의 상면도가 도시되어 있다. 점선들은 제 2(예로서, 상부) 웨이퍼에서의 미세 기계 가공된 결합 셀션들이다. R1, R2, 및 R3는 제 1 웨이퍼(2501-1)에 형성된 주 미세 기계 가공된 공동 공진기들을 표시한다. △P1A, △P2A, △P3A, △P1B, △P2B, 및 △P3B는 가역 위상-천이기 섹션을 형성하기 위해 고정 위치 단락 회로 및 축방향으로 위치된 페라이트 막대/바를 포함한 미세 기계 가공된 도파관들을 표시한다. △P1A, △P2A, △P3A, △P1B, △P2B, 및 △P3B는 제 1 웨이퍼(2501-1)에서 제작된다. 몇몇 애플리케이션들(예로서, 6각형 가이드와 같은)에서, △P1A, △P2A, △P3A, △P1B, △P2B, 및 △P3B는 또한 제 2 웨이퍼(2501-2)에서 제작된다.
도 25b는 방향(A)을 따라 도 25a에 도시된 필터의 단면도를 도시한다. 웨이퍼들(2501-1 및 2501-2) 양쪽 모두는 각각 SiO2 층들(2505)에 의해 커버된다. SiO2 층들(2505)은 각각 금속화 층들(2550)에 의해 커버된다.
도 25c는 방향(B)을 따라 도 25a에 도시된 필터의 단면도를 도시한다. 웨이퍼들(2501- 및 2501-2) 양쪽 모두는 각각 SiO2 층(2505)에 의해 커버된다. SiO2 층들(2505)은 각각 금속화 층들(2550)에 의해 커버된다.
이것은 WO 2009/124730 A1에 및 2010년 10월 29일, 독일, 울름 대학, Doktor-Ingenieur(Dr.-Ing)의 정도에 대한 학위 논문, 페이지들 45-54, Gautier W (2010), "적응적 밀리미터 파 프론트-엔드들을 위한 RF-MEMS 기반 수동형 구성요소들 및 통합 개념들"에서 도시된 바와 같은 설계에 비해, 여기에서의 디바이스가 미세 기계 가공된 도파관의 형태로 전체적으로 제작된다는 점에서 이점들을 가진다. 결과적으로, 디바이스는 앞서 언급한 설계, Gautier(2010)보다 보다 낮은 손실들을 갖고, 보다 신뢰 가능하며 더 높은 주파수들에 대해 더 쉽게 확장 가능할 것이며, 이것은 외부 MEMS 스위치로의 와이어 접합에 앞선 마이크로스트립 라인들 및 슬롯 결합에 기초한다. 동조 가능한 필터는 또한 위상 천이기 및 고정 위치 단락-회로 대신에 E-H 동조기 섹션들을 사용하여 형성될 수 있다. 위상 천이/필터 응답의 크기 및 위상 천이 기반 동조에 대한 대안으로서, 10월 15일 토론토, IRE 캐나다 컨벤션, Bowness C, Owen J Q, Thomassen N E (1958), "마이크로파 주파수들에서 저-전력 진폭 변조기에 의해 설명된 진폭 변조기"의 실리콘 통합 버전이 축방향으로 위치된 페라이트 막대/바에 수평으로 위치된 저항성 시트들을 부가함으로써 제조될 수 있다.
RF 시스템들에서 실리콘 모놀리식 통합 회로들에 대한 11회 시사 문제 회의, Mills J B, Ocket I, John A (2011), "도파관 동조기 안정화된 초 저 위상 잡음 60 GHz SiGe:C 발진기 MMIC"에서 설명된 바와 같이, 마이크로파 발진기는 활성 디바이스로부터 우수한 위상 잡음을 여전히 달성하면서 마이크로파 공동 공진기에 대한 E-H 평면 동조기를 대체함으로써 형성될 수 있다. 외부 금속 도파관 동조기 대신에, 실리콘 통합 버전은 완전히 평면 통합 고 성능 마이크로파/밀리미터-파 발진기를 형성하기 위해 사용될 수 있다.
마이크로파 이론 및 기술들에 대한 IRE 트랜잭션들, 8(2), 254-255, Clavin A(1960), "상위 차수 모드들에서 - 가역 페라이트 위상 천이기들"에 주지된 바와 같이, 레지아-스펜서 위상 천이기의 위상 시프트는 온도 의존적이지만 이것은 제 2 자기 바이어스 필드 코일을 갖고 쉽게 보상받을 수 있다. 이러한 접근법은 여기에 설명된 디바이스들로 통합될 수 있다. 밴드 갭 다이오드들은 디바이스 온도의 현장 측정을 제공하기 위해 위상 천이기 섹션들을 지지하는 실리콘 웨이퍼들에서 직접 제작될 수 있다.
도 14 내지 도 25에서, 외부 DC 자기 바이어스 필드 코일이 사용된다고 가정된다. 단면 도면들은 디바이스를 형성하는 웨이퍼 절반들 상에서 전방/후면 금속화 및 스루-웨이퍼 비아들의 부가에 의해 통합 바이어스 필드 코일들의 경우에 대해 적절히 변경될 것이다.
도면들에 도시된 페라이트 막대들/바들은 미세 기계 가공된 도파관의 비 페라이트 로딩된 섹션들에 대한 개선된 임피던스 정합을 위해 테이퍼링된 단부들을 가질 수 있다.
본 발명은 모든 이동 부분들을 제거하며 이미 공간-적합한 디바이스 동작의 모드 및 재료들에 의존함으로써 및 가변 단자 임피던스(위상 및/또는 크기에서 조정 가능한)를 제공함으로써 마이크로파/밀리미터파 디바이스의 동작 주파수를 제어하는 수단을 제공함으로써, 공간과 같은 도전 환경들을 위한 RF MEMS 디바이스들의 수용 및 사용을 현재 도전하는 많은 신뢰성 이슈들을 극복하는 것을 목표로 한다. 이것은 낮은 질량 및 볼륨 및 서큘레이터들 및 통합 회로들과 같은 다른 RF 구성요소들과의 용이한 통합을 위한 평면 회로 기하학적 구조를 사용하여, 디바이스, 예를 들면, 필터/안테나/도파관들/발진기와의 직접 통합 및 제조의 신규 방법과 조합되며, 그에 의해 RF 손실의 소스들의 수, 임피던스 부정합 및 잠재적인 기계적 고장을 감소시킨다. 디바이스는 제조된 디바이스 치수들 및 그러므로 동작 주파수 및 동조 범위에서의 매우 높은 레벨의 정밀도와 함께 배치 생성 및 반복 가능성을 위한 수단을 제공하는 표준 반도체 프로세스 기술들(포토리소그래피, 이방성 및 등방성 에칭, 박막 금속화, 웨이퍼 소잉, 다이 및 웨이퍼 접합)을 사용하여 제작되며 조립된다.
디바이스는 어떤 이동 부분들도 갖지 않으며 높은 반사 계수(저 손실) 고정 위치 단락-회로에 앞서 조정 가능한 위상 천이기를 제공함으로써 동작한다. 또한 E-H 동조기로서 불리우는, 두 개의 같은 장소에 배치된 병렬 및 직렬 조정 가능한 단락-회로 스터브들이 또한 생성될 수 있다. 그것들은 스마스 차트상에서 발견된 임의의 복소 반사 계수를 생성하기 위한 능력을 제공한다.
디바이스는 다른 디바이스들뿐만 아니라 주파수 가변 고 민감도 필터를 형성하는 고 품질 인자 공동 공진기들과 함께 그것의 도시된 통합뿐만 아니라 제조의 방법에서의 정밀도로부터 이익을 얻는다. 고 품질 인자 미세 기계 가공된 공동 공진기 및 활성 (증폭하는) 요소와 함께 디바이스의 사용은 초-저 위상 잡음 동조 가능한 발진기들의 생성을 가능하게 한다. E-H 동조기를 포함한, 모든 예들에서, 평면 회로 기하학적 구조에서 제작될 수 있다. 위상 천이 요소는 IRE의 회보들, Vol 45, 11월, 1510-1517, Reggia F, Spencer E G (1957), "마이크로파 안테나들의 빔 스캐닝을 위한 페라이트 위상 천이에서의 새로운 기술"에 의해 설명된 바와 같이 빔조향을 제공하기 위해 도파관 슬롯 안테나들과 조합될 수 있다.
본 발명의 예시적인 애플리케이션은 패러데이 회전 아이솔레이터들, 변조기들, 또는 편광기들에서의 사용일 수 있다. 본 발명은 레지아-스펜서 천이기들에서의 사용을 위해 페라이트 막대들에서 추가로 사용될 수 있다. 본 발명의 또 다른 예시적인 애플리케이션은 레지아-스펜서 변조기들에서의 사용을 위해 흡수 핀들을 가진 페라이트 막대들이다. 본 발명은 또한 반강자성 공진 아이솔레이터들에서 사용될 수 있다. 본 발명의 추가 예시적인 애플리케이션들은 비가역 이상 천이기들에서의 사용을 위한 페라이트 막대들 또는 바들이다.
상기 개시된 실시예들에서, 금 금속화가 증착되는 부착 층들을 위한 예시적인 재료 조합들이 다음의 삼-층 구조들일 수 있다:
1. 순수 아르곤 분위기에서 스퍼터링된 니오븀/혼합된 아르곤+질소 분위기에서 스퍼터링된 니오븀/순수 아르곤 분위기/금 층에서 스퍼터링된 니오븀;
2. 순수 아르곤 분위기에서 스퍼터링된 티타늄0 . 3텅스텐0 .7/혼합된 아르곤+질소 분위기에서 스퍼터링된 티타늄0 . 3텅스텐0 .7/순수 아르곤 분위기/금 층에서 스퍼터링된 티타늄0 . 3텅스텐0 .7;
3. 순수 아르곤 분위기에서 스퍼터링된 티타늄 또는 티타늄0 . 3텅스텐0 .7/순수 아르곤 분위기에서 스퍼터링된 몰리브덴/혼합된 아르곤+질소 분위기에서 스퍼터링된 몰리브덴/순수 아르곤 분위기/금 층에서 스퍼터링된 몰리브덴.
이들 구조들은 신뢰 가능하지 않으며/약한 접합들(공융 또는 금/금 열압착)을 야기할 수 있는 금속간 화합물들의 생성/금 확산을 방지하기 위해 부착 층 및 소위 "스퍼터링된" 배리어 층의 기능들을 조합한다. 다음의 경우들 모두에서, 먼저 나열된 층(리스트에서 가장 왼쪽)은 바람직하게는 실리콘 웨이퍼 상에서 열적으로 성장된 실리콘 이산화물 패시베이션 층으로 증착된 층이다.
상기 개시된 실시예들에서, 자기 재료들을 위한 예시적인 재료 조합들은 니켈 아연 페라이트(바람직하게는 범위 0<x<0.8로부터의 x 값들을 갖고, Ni(1-x)Zn(x)Fe2O4), 리튬 페라이트(Li0 . 5Fe2 . 5O4), 포화 자화를 증가시키기 위한 치환된 리튬 페라이트들(예로서, 아연 치환 리튬 페라이트, 알루미늄 치환 리튬 페라이트, 티타늄 치환 리튬 페라이트, 및 조합된 알루미늄-티타늄 치환 리튬 페라이트), 마그네슘-망간 페라이트(바람직하게는 MgFe1 . 4Mn0 . 02O4)일 수 있다.
대안적인 기판 재료들(몰드들이 에칭되는)은 불산, 질산, 및 아세트산의 혼합물을 갖고 에칭될 티탄산 마그네슘(Mg2TiO4 및 MgTiO3) 및 고토감람석(Mg2SiO4)을 포함할 수 있다.
개시된 실시예들에 대한 다른 변형들이 도면들, 개시, 및 첨부된 청구항들의 연구로부터, 청구된 발명을 실시할 때, 이 기술분야의 숙련자들에 의해 이해되며 실시될 수 있다.
청구항들에서, 단어("포함하는")는 다른 요소들 또는 단계들을 배제하지 않으며 부정관사("a" 또는 "an")는 복수를 배제하지 않는다.
단일 유닛 또는 디바이스는 청구항들에 나열된 여러 개의 아이템들의 기능들을 이행할 수 있다. 특정한 조치들이 상호 상이한 종속 청구항들에서 나열된다는 유일한 사실은 이들 조치들의 조합이 유리하게 하기 위해 사용될 수 없음을 표시하지 않는다.
청구항들에서의 임의의 참조 부호들은 범위를 제한하는 것으로서 해석되지 않아야 한다.
본 발명은 페라이트 막대를 제조하는 방법에 관한 것이다. 상기 방법은 두 개의 반도체 기판들에 공동들을 에칭하는 단계 및 상기 공동들로 페라이트 층들을 증착시키는 단계를 포함한다. 상기 반도체 기판들은 상기 페라이트 층들이 페라이트 막대를 형성하도록 서로 부착된다. 본 발명은, 자기 재료가 패러데이 회전 또는 위상-천이 요소를 형성하기 위해 증착될 수 있는, 템플릿 또는 몰드를 정확하게 및 반복 가능하게 형성하기 위해 반도체 웨이퍼들의 종래의 포토리소그래피 및 벌크 등방성 미세 기계 가공을 이용한다.
101: 실리콘 웨이퍼 102: SiO2 층 층
103: 레지스트 층 201: 실리콘 웨이퍼
203: 레지스트 코팅 204: 실리콘 질화물 층
205: SiO2 층 층 301: 실리콘 웨이퍼
305: 열적 실리콘 이산화물 층 310: 페라이트 재료
401-1, 401-2: 웨이퍼 403: 레지스트 코팅
405: 패시베이션 층 410: 페라이트
420: 금속화 층 425: 공융 Au:Si 결합
503: 레지스트 코팅 601-1, 601-2: 실리콘 웨이퍼
603: 레지스트 코팅 605: 패시베이션 층
610: 페라이트 영역 703: 레지스트 코팅
720: 금 및 부착 층 725: 공융 Au:Si 결합
801: 실리콘 웨이퍼 803: 레지스트 코팅
805: 패시베이션 층 820: 금 및 부착 층
903: 레지스트 코팅 830: Au/Au 웨이퍼 결합
1001: 웨이퍼 1003: 레지스트 코팅
1005: 패시베이션 층 1010: 자기 재료
1101: 웨이퍼 1103: 레지스트 코팅
1120: 금속화 층 1201: 실리콘 웨이퍼
1203: 레지스트 코팅 1205: 패시베이션 층
1240: 글루 층 1301: 실리콘
1305: 하드 마스크 1401: 실리콘 웨이퍼
1403: 레지스트 코팅 1404: 실리콘 질화물 층
1503: 레지스트 코팅 1504: 실리콘 질화물 층
1601: 실리콘 웨이퍼 1603: 레지스트 코팅
1604: 실리콘 질화물 층 1605: SiO2 층
1710: 자기 재료 1901: 실리콘 웨이퍼
1903: 레지스트 코팅 1904: 실리콘 질화물 층
1960: 주 가이드 1970: 페라이트 영역
2004: 실리콘 질화물 층 2103: 레지스트 코팅
2205: 실리콘 이산화물 층 2250: 금속화 층
2301: 웨이퍼 2310: 페라이트
2380: 스페이서 2401: 실리콘 웨이퍼
2405: SiO2 층 2406: 스루 기판 비아
2450: 금속화 층 2501: 웨이퍼
2505: SiO2 층 2550: 금속화 층

Claims (18)

  1. 페라이트 막대를 제조하는 방법에 있어서,
    제 1 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1)의 제 1 표면에 제 1 공동을 에칭하는 단계(2690);
    상기 제 1 공동에 제 1 페라이트 층(310, 410, 610, 810, 1010, 1210)을 증착시키는 단계(2691);
    제 2 반도체 기판(401-2, 601-2, 801-2, 1001-2, 1201-2 )의 제 2 표면에 제 2 공동을 에칭하는 단계(2692);
    상기 제 2 공동에 제 2 페라이트 층(310, 410, 610, 810, 1010, 1210)을 증착시키는 단계(2693);
    상기 제 1 페라이트 층(310, 410, 610, 810, 1010, 1210)이 상기 제 2 페라이트 층(310, 410, 610, 810, 1010, 1210)과 접촉하도록 상기 제 1 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1)의 상기 제 1 표면을 상기 제 2 반도체 기판(401-2, 601-2, 801-2, 1001-2, 1201-2)의 제 2 표면에 부착시키는 단계(2694)를 포함하는, 페라이트 막대를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1)에 상기 제 1 공동을 에칭하는 단계 및 상기 제 2 반도체 기판(401-2, 601-2, 801-2, 1001-2, 1201-2)에 상기 제 2 공동을 에칭하는 단계는 각각:
    상기 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)의 한 층을 선택적으로 제거하기 위해 등방성 반도체 에칭을 수행하는 단계; 및
    상기 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2) 상에서 패시베이션 층(105, 205, 305, 405, 605, 805, 1005, 1205)을 성장시키는 단계를 포함하는, 페라이트 막대를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1)에 상기 제 1 공동을 에칭하는 단계 및 상기 제 2 반도체 기판(401-2, 601-2, 801-2, 1001-2, 1201-2)에 상기 제 2 공동을 에칭하는 단계는 각각:
    상기 반도체 기판상에 제 1 패시베이션 층(102, 204)을 성장시키는 단계;
    상기 제 1 패시베이션 층(102, 204)에 레지스트 코팅(103, 203, 403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 도포하는 단계;
    상기 레지스트 코팅(103, 203, 403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 선택적으로 제거하기 위해 리소그래피 및 현상 단계를 수행하는 단계;
    상기 제 1 패시베이션 층(102, 204)을 선택적으로 제거하기 위해 제 1 에칭 단계를 수행하는 단계;
    상기 제 1 패시베이션 층(102, 204)으로부터 상기 레지스트 코팅(103, 203, 403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 박리하는 단계;
    상기 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)의 한 층을 선택적으로 제거하기 위해 등방성 반도체 에칭을 수행하는 단계;
    상기 제 1 패시베이션 층(102, 204)을 박리하는 단계; 및
    제 2 패시베이션 층(105, 205, 305, 405, 605, 805, 1005, 1205)을 성장시키는 단계를 포함하는, 페라이트 막대를 제조하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 에칭 단계는 이방성 에칭 단계를 포함하며, 상기 제 1 패시베이션 층(102, 204)을 성장시키는 단계는:
    상기 제 1 패시베이션 층이 제 1 산화 층(102)을 포함하도록 상기 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)을 열적으로 산화시키는 단계; 및/또는
    상기 제 1 패시베이션 층이 질화물 층(204)을 포함하도록 상기 반도체 기판에 저-응력 저-압 화학적 기상 증착을 적용하는 단계를 포함하는, 페라이트 막대를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 공동에 상기 페라이트 층(310, 410, 610, 810, 1010, 1210)을 증착시키는 단계는:
    분말 형태로 상기 페라이트 층(310, 410, 610, 810, 1010, 1210)의 아크 플라즈마 분무 단계; 및/또는
    상기 페라이트 층(310, 410, 610, 810, 1010, 1210)의 습식 화학적 증착을 수행하는 단계를 포함하는, 페라이트 막대를 제조하는 방법.
  6. 제 5 항에 있어서,
    상기 공동에 상기 페라이트 층(310, 410, 610, 810, 1010, 1210)을 증착시키는 단계는:
    상기 페라이트 층(310, 410, 610, 810, 1010, 1210)의 어닐링 단계;
    상기 페라이트 층(310, 410, 610, 810, 1010, 1210)의 화학적 기계적 연마 단계; 및/또는
    상기 페라이트 층(310, 410, 610, 810, 1010, 1210)의 고온 인산 습식 에칭 단계를 더 포함하는, 페라이트 막대를 제조하는 방법.
  7. 제 2 항에 있어서,
    상기 제 1 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1)의 상기 제 1 표면을 상기 제 2 반도체 기판(401-2, 601-2, 801-2, 1001-2, 1201-2)의 상기 제 2 표면에 부착시키는 단계는, 상기 제 1 및 제 2 반도체 기판들(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2) 중 적어도 하나의 반도체 기판에 대해:
    상기 제 1 또는 제 2 공동을 포함한 상기 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)의 표면에 레지스트 코팅(103, 203, 403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 도포하는 단계;
    상기 레지스트 코팅(103, 203, 403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 선택적으로 제거하기 위해 리소그래피 및 현상 단계를 수행하는 단계;
    상기 패시베이션 층(105, 205, 305, 405, 605, 805, 1005, 1205)의 적어도 일 부분을 선택적으로 제거하기 위해 제 1 에칭 단계를 수행하는 단계;
    상기 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)의 상기 표면으로부터 상기 레지스트 코팅(103, 203, 403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 박리하는 단계;
    상기 각각의 제 1 및 제 2 표면들이 서로 면하도록 상기 제 1 및 제 2 반도체 기판들(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)을 조립하는 단계를 포함하는, 페라이트 막대를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 방법은 상기 제 1 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1)의 상기 제 1 표면의 화학적 기계적 연마 단계;
    제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 도포하는 단계;
    상기 제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 선택적으로 제거하기 위해 리소그래피 및 현상 단계를 수행하는 단계; 및
    상기 제 1 및 제 2 반도체 기판들(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)을 포함한 상기 조립된 구조를 가열하는 단계를 더 포함하는, 페라이트 막대를 제조하는 방법.
  9. 청구항 8에 있어서,
    상기 방법은:
    상기 제 2 반도체 기판(401-2, 601-2, 801-2, 1001-2, 1201-2)의 상기 제 2 표면상에 금 및 부착 층(420, 720, 820, 1120)을 증착시키는 단계;
    상기 금 및 부착 층(420, 720, 820, 1120)을 에칭하는 단계; 및
    상기 제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 박리하는 단계를 더 포함하며,
    상기 조립된 구조를 가열하는 단계는 공융 금:실리콘 접합들(425, 725)을 생성하기 위해 상기 조립된 구조를 가열하는 단계를 포함하는, 페라이트 막대를 제조하는 방법.
  10. 제 8 항에 있어서,
    상기 방법은:
    상기 제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203) 상에 및 상기 제 2 반도체 기판(401-2, 601-2, 801-2, 1001-2, 1201-2)의 상기 제 2 표면상에 금 및 부착 층(420, 720, 820, 1120)을 증착시키는 단계; 및
    상기 제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203) 을 박리시키는 단계를 더 포함하며,
    상기 조립된 구조를 가열하는 단계는 공융 금:실리콘 접합들(425, 725)을 생성하기 위해 상기 조립된 구조를 가열하는 단계를 포함하는, 페라이트 막대를 제조하는 방법.
  11. 제 7 항에 있어서,
    상기 방법은:
    제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 도포하는 단계;
    상기 제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203) 을 선택적으로 제거하기 위해 리소그래피 및 현상 단계를 수행하는 단계; 및
    상기 제 1 및 제 2 반도체 기판들(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)을 포함한 상기 조립된 구조에 열 및 압력을 인가하는 단계를 더 포함하는, 페라이트 막대를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 방법은:
    상기 각각의 제 1 또는 제 2 표면상에 금 및 부착 층(420, 720, 820, 1120)을 증착시키는 단계로서, 상기 제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 도포하는 단계는 제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203)을 상기 금 및 부착 층(420, 720, 820, 1120)에 도포하는 단계를 포함하는, 상기 증착 단계; 및
    상기 금 및 부착 층(420, 720, 820, 1120)을 에칭하는 단계를 더 포함하며,
    상기 방법은 상기 제 2 레지스트 코팅(403, 503, 603, 703, 803, 903, 1003, 1103, 1203)의 박리 단계를 더 포함하고;
    상기 조립된 구조에 열 및 압력을 인가하는 단계는 금:금 접합들(930, 1130)을 생성하기 위해 상기 조립된 구조에 열 및 압력을 인가하는 단계를 포함하는, 페라이트 막대를 제조하는 방법.
  13. 제 7 항에 있어서,
    상기 방법은 상기 각각의 제 1 또는 제 2 표면상에 접착 층(1240)을 도포하는 단계; 및 상기 접착 층(1240)을 경화시키는 단계를 더 포함하는, 페라이트 막대를 제조하는 방법.
  14. 페라이트 막대(310, 410, 610, 810, 1010, 1210)에 있어서,
    제 1 페라이트 층(310, 410, 610, 810, 1010, 1210) 및 제 2 페라이트 층(310, 410, 610, 810, 1010, 1210)을 포함하며,
    상기 페라이트 막대는 상기 제 1 페라이트 층(310, 410, 610, 810, 1010, 1210) 및 상기 제 2 페라이트 층(310, 410, 610, 810, 1010, 1210) 사이에 배열된 패시베이션 층(105, 205, 305, 405, 605, 805, 1005, 1205)을 더 포함하는, 페라이트 막대.
  15. 전자 디바이스에 있어서,
    반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2); 및
    페라이트 막대(310, 410, 610, 810, 1010, 1210)를 포함하며,
    상기 페라이트 막대(310, 410, 610, 810, 1010, 1210)는 상기 반도체 기판(101, 201, 301, 401-1, 601-1, 801-1, 1001-1, 1201-1, 401-2, 601-2, 801-2, 1001-2, 1201-2)에 통합되는, 전자 디바이스.
  16. 제 15 항에 있어서,
    상기 페라이트 막대는 제 14 항에 따른 페라이트 막대인, 전자 디바이스.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 페라이트 막대는 제 1 항 내지 제 13 항 중 어느 한 항의 방법에 따라 상기 반도체 기판에 통합되는, 전자 디바이스.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 전자 디바이스는 상기 페라이트 막대를 포함하는 위상 천이 디바이스를 포함하는, 전자 디바이스.
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