JP6293875B2 - フェライトロッドを製造するための精密バッチ製造法 - Google Patents

フェライトロッドを製造するための精密バッチ製造法 Download PDF

Info

Publication number
JP6293875B2
JP6293875B2 JP2016517478A JP2016517478A JP6293875B2 JP 6293875 B2 JP6293875 B2 JP 6293875B2 JP 2016517478 A JP2016517478 A JP 2016517478A JP 2016517478 A JP2016517478 A JP 2016517478A JP 6293875 B2 JP6293875 B2 JP 6293875B2
Authority
JP
Japan
Prior art keywords
ferrite
layer
semiconductor substrate
etching
gold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016517478A
Other languages
English (en)
Other versions
JP2016535930A5 (ja
JP2016535930A (ja
Inventor
ジョン ブレーン ミルズ
ジョン ブレーン ミルズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV filed Critical Koninklijke Philips NV
Publication of JP2016535930A publication Critical patent/JP2016535930A/ja
Application granted granted Critical
Publication of JP6293875B2 publication Critical patent/JP6293875B2/ja
Publication of JP2016535930A5 publication Critical patent/JP2016535930A5/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/32—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/19—Phase-shifters using a ferromagnetic device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P11/00—Apparatus or processes specially adapted for manufacturing waveguides or resonators, lines, or other devices of the waveguide type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/12—Hollow waveguides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Chemically Coating (AREA)
  • Coating By Spraying Or Casting (AREA)
  • Coils Or Transformers For Communication (AREA)

Description

本発明はフェライトロッドを製造する方法、フェライトロッド、及び放射線を操作するための移相デバイスに関する。
従来の製造法による円筒フェライトロッドの製造は、平滑壁円筒を与えるために高価で骨の折れる芯なしダイヤモンド研削を要し、これはロッドの端面をテーパ加工するためにさらに追加のダイヤモンド成形を要する。各フェライト部品は個別に研磨されなければならず、装置への組み入れ前に使用前に寸法と表面が仕上げ検査されなければならない。
ＵＳ６６７３１８１ Ｂ１は改良された伸び特性を持つフェライトセラミックテープを利用するフェライトトロイドのための製造工程を開示する。この工程は各フェライト管の内部キャビティの矩形断面をサポートする最終積層において利用される剛性マンドレルのセットを利用し、それによって応力集中を軽減し、最高積層圧が最終ステップにおいて使用されることを可能にする。マンドレルはパネル緻密化の前に除去される。テープとマンドレルは一緒に作用してトロイド内のひび割れと穴を最小限にし、内部キャビティ寸法における高度耐性だけでなくキャビティ対キャビティのアライメントを維持するという追加利点を提供する。
ＵＳ２００３／１６９１３３ Ａ１は、その上に溝が形成される基板を持つ第一のベース、当該基板の当該溝を含む表面上に形成される接地電極として機能する導電膜、及び当該溝部分の当該導電膜上に配置される誘電体を有する、伝送線を開示する。伝送線は、別の基板を含む表面上に形成される接地電極として機能する別の導電膜を持つ第二のベース、当該別の溝部分の当該別の導電膜上に配置される別の誘電体、及び信号導体を有し、当該信号導体は当該第一のベースの誘電体と当該第二のベースの誘電体によって囲まれる。
上記問題を軽減する、改良されたデバイスレイアウト、改良されたフェライトロッド、及び製造方法を提供することが本発明の目的である。
本発明は独立請求項によって定義される。従属請求項は有利な実施形態を提供する。
本発明の第一の態様において、フェライトロッドを製造する方法が提供される。
本発明の方法は、シリコン、若しくは他の半導体、ウェハの、従来のフォトリソグラフィ及びバルク等方性マイクロマシニングを利用して、ファラデー回転若しくは移相素子を形成するために磁性体（フェライト、ガーネット、反強磁性体、ヘキサフェライトなど）がその中に堆積され得るテンプレート若しくはモールドを正確に及び再現可能に形成することにより、上記の製造問題を克服することを目指す。磁性体を所望の形状に成形するために機械的ダイヤモンド研削工程はもはや必要ない。加えて、シリコン若しくは他の半導体基板は、空気で満たされた導波管からフェライトロッドへの低損失誘電体インピーダンス変換を形成するような方法で成形される。これは全て従来の半導体加工技術と設備を用いるバッチ生産製造工程として起こる。バッチ加工は半導体ウェハの単一ペアから一度に多くのフェライトロッドサンプルを製造する。磁気デバイス寸法の容易な修正は、リソグラフィマスクセットへの変更によってなされることができる。Ｌａｍｂ Ｊ Ｗ（１９９６），Ｍｉｓｃｅｌｌａｎｅｏｕｓ Ｄａｔａ ｏｎ Ｍａｔｅｒｉａｌｓ ｆｏｒ Ｍｉｌｌｉｍｅｔｅｒ ａｎｄ Ｓｕｂｍｉｌｌｉｍｅｔｅｒ Ｏｐｔｉｃｓ，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｉｎｆｒａｒｅｄ ａｎｄ Ｍｉｌｌｉｍｅｔｅｒ Ｗａｖｅｓ，１７（１２），１９９７‐２０３４に開示のデータによって示される通り、基板として高抵抗シリコンウェハの選択は低誘電正接及び約１１．７の誘電体誘電率の実数成分の両方を提供し、ファラデー回転若しくは移相及びアイソレータアプリケーションのために使用されやすい磁性体と互角にする。パッシベーションのために使用される材料並びにマイクロマシニングのために使用される化学物質及び／又は技術への適切な修正を伴って、使用され得る非常に適した代替的な基板材料は、半絶縁性ガリウムヒ素である。Ｎｅｉｄｅｒｔ Ｒ Ｅ（１９８０），Ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ ｏｆ ｓｅｍｉ‐ｉｎｓｕｌａｔｉｎｇ ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ，Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ，１６（７），２４４‐２４５及びＭｏｏｒｅ Ｗ Ｊ，Ｈｏｌｍ Ｒ Ｔ（１９９６），Ｉｎｆｒａｒｅｄ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ ｏｆ ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，８０（１２），６９３９‐６９４２の両方によれば、これは１２．９の誘電体誘電率の実数成分を持ち、フェライト材料の誘電率にさらにより類似するものを与える。代替的な基板材料はチタン酸マグネシウム（Ｍｇ２ＴｉＯ４及びＭｇＴｉＯ３）及びフォルステライト（Ｍｇ２ＳｉＯ４）をさらに含み得る。
好適な態様によれば、第一の半導体基板に第一のキャビティをエッチングするステップ及び第二の半導体基板に第二のキャビティをエッチングするステップは各々、等方性半導体エッチングを実行して半導体基板の層を選択的に除去するステップと、半導体基板上にパッシベーション層を成長させるステップとを有する。キャビティは等方性半導体エッチングを実行することによって第一及び第二の半導体基板にエッチングされ得る。等方性半導体エッチングとは特に好適な方向無しに基板から材料を除去することをあらわす。等方性エッチングは、例えば腐食液若しくは化学活性電離気体など、エッチャント物質を用いる化学工程を介して例えば実行され得る。半導体基板層の選択的除去は半導体基板の露出面にキャビティの形成をもたらす。露出面はパッシベーション化され得る、すなわち空気若しくは水などの環境因子による影響を受けにくくされ得る。パッシベーションは好適にはパッシベーション層、すなわち腐食の遮蔽外層を成長させることによって実現される。パッシベーション層は例えば金属酸化物、好適には二酸化ケイ素であり得る。
さらに好適な態様によれば、第一の半導体基板に第一のキャビティをエッチングするステップ、及び第二の半導体基板に第二のキャビティをエッチングするステップは各々、半導体基板上に第一のパッシベーション層を成長させるステップ、レジストコーティングを第一のパッシベーション層に適用するステップ、リソグラフィ及び現像ステップを実行してレジストコーティングを選択的に除去するステップ、第一のエッチングステップを実行して第一のパッシベーション層を選択的に除去するステップ、第一のパッシベーション層からレジストコーティングをストリップするステップ、等方性半導体エッチングを実行して半導体基板の層を選択的に除去するステップ、第一のパッシベーション層をストリップするステップ、並びに第二のパッシベーション層を成長させるステップを有する。感光膜、主にレジスト層若しくはレジストコーティングがウェハの上にコーティングされる。一部の工程において、レジストは所定エリアをカバーするマスクとして機能し得る。この場合下層へのパターン化レジスト層の遷移がない（フォトリソグラフィは薄膜のパーツ若しくは基板のバルクをパターン化するために微細加工において使用される処理をあらわす）。幾何学的パターンが、例えば光を使用することによってフォトマスクから基板上の感光性化学"フォトレジスト"若しくは単に"レジスト"へ転写される。現像ステップにおいて残るレジストが固化される。レジストコーティングを除去（若しくは"ストリップ"）するいくつかの方法がある。これらは例えばアセトンにレジストを溶解することを含む。レジストコーティングは酸素プラズマストリッピングによっても除去され得る。同様の方法で、パッシベーション層もストリップ若しくは除去され得る。
さらなる好適な態様によれば、上記パッシベーション層の成長は、パッシベーション層が酸化物層を有するように半導体基板を熱酸化させることを有する。好適には、酸化物（例えば二酸化ケイ素）の薄層が熱酸化を用いて半導体基板の表面上に製造される。熱酸化は酸化剤を高温（例えば８００℃から１２００℃）で基板中に拡散させ、それと反応させることを示唆する。
さらなる好適な態様によれば、第一及び第二の半導体基板はシリコンを有する。本明細書に示す工程は高抵抗単結晶シリコンウェハを参照する。しかしながら、パッシベーション層及びエッチング化学物質への適切な修正により、一般原理が半絶縁性単結晶ガリウムヒ素ウェハ若しくは他の半導体基板を使用するように容易に修正され得る。例えば、チタン酸マグネシウム（Ｍｇ２ＴｉＯ４及びＭｇＴｉＯ３）若しくはフォルステライト（Ｍｇ２ＳｉＯ４）などの代替基板材料を使用するとき、エッチングはフッ化水素酸、硝酸、及び酢酸の混合物を使用することによって実行され得る。
さらなる好適な態様によれば、上記等方性半導体エッチングは二フッ化キセノン（ＸｅＦ２）及び／又は六フッ化硫黄（ＳＦ６）／酸素（Ｏ２）プラズマエッチングを使用することを有する。二フッ化キセノン（ＸｅＦ２）はシリコンのための等方性気体エッチャントとして典型的に使用される。ＸｅＦ２を使用する利点はこれが比較的高いエッチング速度を持つことである。イオン衝撃若しくは外部エネルギー源はシリコンをエッチングするために必要ない。プラズマエッチングは半導体基板にプラズマのストリーム（ここではＳＦ６及びＯ２の適切な混合物）を向けることを含む。
さらなる好適な態様によれば、上記第一のエッチングステップは異方性エッチングステップを有し、上記第一のパッシベーション層を成長させるステップは、第一のパッシベーション層が第一の酸化層を有するように半導体基板を熱酸化させるステップ、及び／又は、第一のパッシベーション層が窒化物層を有するように半導体基板に低応力低圧化学蒸着を適用するステップを有する。好適には、酸化物（例えば二酸化ケイ素）の薄層が熱酸化を用いて半導体基板の表面上に生成される。熱酸化は酸化剤を高温（例えば８００℃から１２００℃）で基板中に拡散させ、それと反応させることを示唆する。化学蒸着を利用することによって高純度高性能薄膜が半導体基板上に堆積され得る。大気中より低い圧力（低圧ＣＶＤ）において、望ましくない気相反応は削減される傾向があり、半導体基板にわたって膜均一性が改良される。窒化物層は、例えば窒化ケイ素層であり得る。
さらなる好適な態様によれば、上記フェライト層をキャビティに堆積させるステップは、粉末状のフェライト層のプラズマアーク溶射、及び／又はフェライト層のウェット化学堆積の実行を有する。フェライト層はキャビティ上に粉末状でプラズマアーク溶射され得る。その場合、フェライト粉末はアークガスストリームに注入され、そこでこれは溶融及び／又は軟化し、半導体基板のキャビティへ向かって推進される。プラズマアーク溶射は多くの高溶融温度材料の溶融と堆積を可能にする。代替的に、フェライト層はウェット化学堆積を用いてキャビティの中に充填され得る。
さらなる好適な態様によれば、上記キャビティにフェライト層を堆積させるステップは、フェライト層のアニーリング、フェライト層の化学機械研磨及び／又はフェライト層の熱リン酸ウェットエッチングをさらに有する。化学機械研磨は化学及び機械力の組み合わせによってフェライト層表面を平滑化することを有する。言い換えれば、フェライト層表面は化学機械研磨によって平坦化される。オプションとして、リン酸はフェライト層表面を平滑化するためにウェットエッチング剤として使用され得る。特に、フェライト層の化学機械研磨及び／又は熱リン酸ウェットエッチングはフェライト層のアニーリングの前に実行される。オプションとして、フェライト層の化学機械研磨及び／又は熱リン酸ウェットエッチングはフェライト層のアニーリング後に実行される。
さらなる好適な態様によれば、第一の半導体基板の第一の面を第二の半導体基板の第二の面に取り付けるステップは、第一及び第二の半導体基板のうち少なくとも一つの半導体基板について、第一若しくは第二のキャビティを有する半導体基板の表面にレジストコーティングを適用するステップ、リソグラフィ及び現像ステップを実行してレジストコーティングを選択的に除去するステップ、第一のエッチングステップを実行してパッシベーション層の少なくとも一部を選択的に除去するステップ、レジストコーティングを半導体基板の表面からストリップするステップ、各第一及び第二の面が互いに面するように第一及び第二の半導体基板を組み立てるステップを有する。
さらなる好適な態様によれば、パッシベーション層の少なくとも一部を選択的に除去するステップは、選択部分においてパッシベーション層を薄層化するステップを有する。
さらなる好適な態様によれば、方法は第一の半導体基板の第一の面の化学機械研磨のステップ、第二のレジストコーティングを適用するステップ、リソグラフィ及び現像ステップを実行して第二のレジストコーティングを選択的に除去するステップ、並びに第一及び第二の半導体基板を有する組立構造を加熱するステップをさらに有する。
さらなる好適な態様によれば、方法は第二の半導体基板の第二の面上に金及び接着層を堆積させるステップ、金及び接着層をエッチングするステップ、第二のレジストコーティングをストリップするステップをさらに有し、上記組立構造を加熱するステップは共晶金：シリコン接合を作るように組立構造を加熱するステップを有する。共晶接合若しくは共晶はんだは、共晶温度が金及びシリコンの各溶融温度よりもかなり低くなり得るという利点を有する。さらに、第一及び第二の半導体基板を共晶接合することにより、電気相互接続を有する密封パッケージが単一工程内で製造される。好適には、接着層は例えばクロム、ＴｉＷ、ＴｉＮなどを有する。この実施形態によれば、共晶接合はエッチングステップを用いて実行され、金及び接着層は堆積されたフェライト層を露出するために除去される。
さらなる好適な態様によれば、方法は第二のレジストコーティング上及び第二の半導体基板の第二の面上に金及び接着層を堆積させるステップと、第二のレジストコーティングをリフトオフするステップとをさらに有し、上記組立構造を加熱するステップは共晶金：シリコン接合を作るように組立構造を加熱するステップを有する。共晶接合若しくは共晶はんだは、共晶温度が金及びシリコンの各溶融温度よりもかなり低くなり得るという利点を有する。さらに、第一及び第二の半導体基板を共晶接合することにより、電気相互接続を有する密封パッケージが単一工程内で製造される。好適には、接着層は例えばクロム、ＴｉＷ、ＴｉＮなどを有する。この実施形態によれば、共晶接合はリフトオフステップを用いて実行され、第二のレジストコーティングは堆積されたフェライト層の表面から金及び接着層を除去するためにリフトオフされる。
さらなる好適な態様によれば、方法は第二のレジストコーティングを適用するステップ、リソグラフィ及び現像ステップを実行して第二のレジストコーティングを選択的に除去するステップ、並びに第一及び第二の半導体基板を有する組立構造に熱と圧力を加えるステップをさらに有する。この実施形態によれば、第一及び第二の半導体基板は熱圧着接合を適用することによって接合される。
さらなる好適な態様によれば、方法は各第一若しくは第二の面上に金及び接着層を堆積させるステップをさらに有し、上記第二のレジストコーティングを適用するステップは第二のレジストコーティングを金及び接着層に適用するステップと、金及び接着層をエッチングするステップとを有する。方法は第二のレジストコーティングをストリップするステップをさらに有する。上記組立構造に熱と圧力を加えるステップは、金：金接合を作るように組立構造に熱と圧力を加えるステップを有する。ここで、二つの金の層は圧力と熱を同時に加えることによって原子接合する。金／金熱圧着接合の利点は、第一及び第二の半導体基板間の接合を実現するために追加ステップが必要ないという事実に関する。この実施形態によれば、金／金熱圧着接合はエッチングステップを用いて実行され、堆積されたフェライト層を露出するために金及び接着層が除去される。
さらなる好適な態様によれば、方法は第二のレジストコーティング上及び各第一若しくは第二の面上に金及び接着層を堆積させるステップをさらに有し、上記第二のレジストコーティングを適用するステップは、第二のレジストコーティングを金及び接着層に適用するステップと、第二のレジストコーティングをリフトオフするステップとを有し、上記組立構造に熱と圧力を加えるステップは、金：金接合を作るように組立構造に熱と圧力を加えるステップを有する。ここで、二つの金の層は圧力と熱を同時に加えることによって原子接合する。金／金熱圧着接合の利点は、第一及び第二の半導体基板間の接合を実現するために追加ステップが必要ないという事実に関する。この実施形態によれば、金／金熱圧着接合はリフトオフステップを用いて実行され、第二のレジストコーティングは堆積されたフェライト層の表面から金及び接着層を除去するためにリフトオフされる。
さらなる好適な態様によれば、方法は接着剤層を各第一若しくは第二の面に適用するステップと、接着剤層を硬化させるステップとをさらに有する。この実施形態によれば、第一及び第二の半導体基板は接着接合によって一緒に接合される。すなわち、中間接着剤層が半導体基板表面の少なくとも一つに適用される。接着接合の一つの利点は比較的低い接合温度にある。さらに、電圧と電流の印加が必要ない。
代替基板材料（その中にモールドがエッチングされる）は、フッ化水素酸、硝酸、及び酢酸の混合物でエッチングされる、チタン酸マグネシウム（Ｍｇ２ＴｉＯ４及びＭｇＴｉＯ３）とフォルステライト（Ｍｇ２ＳｉＯ４）を含み得る。
本発明のさらなる態様において、好適には１ＧＨｚを超える周波数を持つ放射線を操作するための、移相デバイスが提供される。移相デバイスは、半導体基板とフェライトロッドを有し、フェライトロッドが半導体基板に組み込まれる。
本発明のさらなる好適な態様によれば、移相デバイスは、第一の半導体基板と第二の半導体基板、及びフェライトロッドを有し、フェライトロッドは第一及び第二の半導体基板の層の少なくとも一つに組み込まれる。
本発明のさらなる態様において、フェライトロッドが提供される。本発明のフェライトロッドは、全可動部を除去すること、及び既に宇宙環境に適している材料及びデバイス動作モードに頼ることによって、宇宙空間などの困難な環境のための高周波（ＲＦ）マイクロエレクトロメカニカルシステム（ＭＥＭＳ）デバイスの受容と使用に現在挑戦する、これらの信頼性問題の多くを克服し、可変終端インピーダンス（位相及び／又は大きさを調節可能）を提供することによってマイクロ波／ミリ波デバイスの動作周波数を制御する手段を提供することを目指す。デバイスは標準半導体加工技術（フォトリソグラフィ、異方性及び等方性エッチング、薄膜メタライゼーション、ウェハソーイング、ダイ及びウェハボンディング）を用いて製造され組み立てられ、これは製造されたデバイス寸法における、従って動作周波数と同調範囲における、きわめて高レベルの精度と一緒に、バッチ生産及び再現性のための手段を提供する。デバイスは可動部を持たず、高反射係数（低損失）定位短絡の前に調節可能移相器を設けることによって作動する。二つの同一場所に配置されるシャント及び直列調節可能短絡スタブ（Ｅ‐Ｈチューナともよばれる）も製造され得る。それらはスミスチャート上に見られる任意の複素反射係数を生成する能力を提供する。デバイスは高Ｑ値キャビティ共振器と一緒に一体化され、周波数アジャイル高選択性フィルタだけでなく他のデバイスも形成する。高Ｑ値マイクロマシンキャビティ共振器及び能動（増幅）素子と一緒のデバイスの使用は、超低位相ノイズ同調発振器の製造を可能にする。全実施例において、Ｅ‐Ｈチューナを含み、平面回路形状で製造され得る。移相素子はＲａｇｇｉａ Ｆ，Ｓｐｅｎｃｅｒ Ｅ Ｇ（１９５７），Ａ Ｎｅｗ Ｔｅｃｈｎｉｑｕｅ ｉｎ Ｆｅｒｒｉｔｅ Ｐｈａｓｅ Ｓｈｉｆｔｉｎｇ ｆｏｒ Ｂｅａｍ Ｓｃａｎｎｉｎｇ ｏｆ Ｍｉｃｒｏｗａｖｅ Ａｎｔｅｎｎａｓ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＲＥ，Ｖｏｌ ４５ Ｎｏｖｅｍｂｅｒ，１５１０‐１５１７によって記載される通りビームステアリングを提供するように導波管スロットアンテナと組み合わされることができる。
請求項１のフェライトロッドを製造する方法、請求項１４の移相デバイス、及び請求項１５のフェライトロッドは、従属請求項に定義される同様の及び／又は同一の好適な実施形態を持つことが理解されるものとする。
本発明の好適な実施形態は各独立請求項と従属請求項若しくは上記実施形態との任意の組み合わせでもあり得ることが理解されるものとする。
本発明のこれらの及び他の態様は以降に記載の実施形態から明らかとなり、それらを参照して解明される。
シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒モールドの等方性エッチングの一実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 シリコンウェハ表面における半円筒"モールド"の等方性エッチングの別の実施形態を概略的に例示的に示す。 フェライト層がその中に堆積された後のシリコンウェハの処理の一実施形態を概略的に例示的に示す。 フェライト層がその中に堆積された後のシリコンウェハの処理の一実施形態を概略的に例示的に示す。 フェライト層がその中に堆積された後のシリコンウェハの処理の一実施形態を概略的に例示的に示す。 フェライト層がその中に堆積された後のシリコンウェハの処理の一実施形態を概略的に例示的に示す。 フェライト層がその中に堆積された後のシリコンウェハの処理の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる共晶接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 エッチングを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 リフトオフを用いる金／金熱圧着接合工程の一実施形態を概略的に例示的に示す。 ウェハを一緒に接着する工程の一実施形態を概略的に例示的に示す。 両端で先が尖っている半円筒を形成する等方性シリコンエッチングのために必要なハードマスクにおける開口の形状を概略的に例示的に示す。 両端で先が尖っている半円筒を形成する等方性シリコンエッチングのために必要なハードマスクにおける開口の形状を概略的に例示的に示す。 両端で先が尖っている半円筒を形成する等方性シリコンエッチングのために必要なハードマスクにおける開口の形状を概略的に例示的に示す。 両端で先が尖っている半円筒を形成する等方性シリコンエッチングのために必要なハードマスクにおける開口の形状を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイスに至る工程の一実施形態を概略的に例示的に示し、台形導波管を構築する一実施形態を概略的に例示的に示す。 六角形導波管を構築する一実施形態を概略的に例示的に示す。 記載の各工程ステップについてウェハの上面図を概略的に例示的に示す。 記載の各工程ステップについてウェハの上面図を概略的に例示的に示す。 記載の各工程ステップについてウェハの上面図を概略的に例示的に示す。 記載の各工程ステップについてウェハの上面図を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 "クロスガイド"移相器のシリコン一体化バージョンの一実施形態を概略的に例示的に示す。 Ｅ‐Ｈチューナの作り方の一実施形態を概略的に例示的に示す。 Ｅ‐Ｈチューナの作り方の一実施形態を概略的に例示的に示す。 Ｅ‐Ｈチューナの作り方の一実施形態を概略的に例示的に示す。 Ｅ‐Ｈチューナの作り方の一実施形態を概略的に例示的に示す。 Ｅ‐Ｈチューナの作り方の一実施形態を概略的に例示的に示す。 Ｅ‐Ｈチューナの作り方の一実施形態を概略的に例示的に示す。 Ｅ‐Ｈチューナの作り方の一実施形態を概略的に例示的に示す。 定位短絡と一緒に軸フェライト移相器導波管セクションを有するデバイス構造を用いる周波数アジャイルキャビティフィルタの作り方の一実施形態を概略的に例示的に示す。 定位短絡と一緒に軸フェライト移相器導波管セクションを有するデバイス構造を用いる周波数アジャイルキャビティフィルタの作り方の一実施形態を概略的に例示的に示す。 定位短絡と一緒に軸フェライト移相器導波管セクションを有するデバイス構造を用いる周波数アジャイルキャビティフィルタの作り方の一実施形態を概略的に例示的に示す。 フェライトロッドを製造する方法の一実施形態を概略的に例示的に示す。
デバイスの動作周波数が増加するにつれて、デバイスが利用するフェライト素子の物理的サイズは、物理的サイズと動作波長との間で所望の関係を保つために縮小しなければならない。Ｂａｒｎｅｓ Ｃ Ｅ（１９６１），Ｂｒｏａｄ‐Ｂａｎｄ Ｉｓｏｌａｔｏｒｓ ａｎｄ Ｖａｒｉａｂｌｅ Ａｔｔｅｎｕａｔｏｒｓ ｆｏｒ Ｍｉｌｌｉｍｅｔｅｒ Ｗａｖｅｌｅｎｇｔｈｓ，ＩＲＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，ＭＴＴ‐９（６），５１９‐５２３は、広帯域ファラデー回転デバイス（アイソレータ、ポラライザ、サーキュレータ、スイッチ）の製造について、フェライトロッドが、ファラデー回転が基本的に周波数独立であるハイブリッドＨＥ１１モードで作動する誘電体導波管として機能し得るように、フェライトロッドの直径が所定臨界値を上回る必要があることを示した。ロッドの最大直径は高次モードの伝搬を防止するためにもよく制御される必要がある。Ｄｉａｍｏｎｄ Ｏｒｄｎａｎｃｅ Ｆｕｓｅ Ｌａｂｏｒａｔｏｒｙ（ＤＯＦＬ）移相器ともよばれる、いわゆるＲｅｇｇｉａ‐Ｓｐｅｎｃｅｒの相反移相器（Ｒｅｇｇｉａ Ｆ，Ｓｐｅｎｃｅｒ Ｅ Ｇ（１９５７），Ａ Ｎｅｗ Ｔｅｃｈｎｉｑｕｅ ｉｎ Ｆｅｒｒｉｔｅ Ｐｈａｓｅ Ｓｈｉｆｔｉｎｇ ｆｏｒ Ｂｅａｍ Ｓｃａｎｎｉｎｇ ｏｆ Ｍｉｃｒｏｗａｖｅ Ａｎｔｅｎｎａｓ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＲＥ，Ｖｏｌ ４５ Ｎｏｖｅｍｂｅｒ，１５１０‐１５１７参照）の製造について、ＭｃＣａｒｔｅｒ Ｒ Ｓ，Ｌａｎｄｒｙ Ｅ Ｆ（１９６１），Ｋａ‐Ｂａｎｄ Ｆｅｒｒｉｔｅ Ｐｈａｓｅ Ｓｈｉｆｔｅｒ，ＩＲＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，９（３），２７１は、ミリ波及びサブミリ波長におけるかかるデバイスの使用を複雑にするさらに小さなフェライトロッド直径の使用を余儀なくさせるファラデー回転が避けられるべきであることを明確に述べている。ＭｃＣａｒｔｅｒとＬａｎｄｒｙは３５ＧＨｚにおける相反移相のために１．５２７ｍｍ直径フェライトロッドを使用した。彼らは１．６５４ｍｍ以上のロッド直径についてファラデー回転が観察されたことを述べている。比較として、Ｗバンド（７５‐１１０ＧＨｚ）において、すなわちＥｒｉｃｋｓｏｎ Ｎ Ｒ，Ｇｒｏｓｓｌｅｉｎ Ｒ Ｍ（２００７），Ａ Ｌｏｗ‐Ｌｏｓｓ ７４‐１１０ＧＨｚ Ｆａｒａｄａｙ Ｐｏｌａｒｉｚａｔｉｏｎ Ｒｏｔａｔｏｒ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，ＭＴＴ‐５５（１２），２４９５‐２５０１によって記載される周波数の二倍以上で作動するファラデー回転ポラライザは、４５°ファラデー回転素子として２．７４ｍｍ長、１．２２ｍｍ直径のフェライト円筒を使用した。
好適にはフェライトファラデー回転ロッド／相反移相ロッドは、その両端で先が細い点に尖っているか、及び／又は誘電体形成インピーダンス変成器のセクションによって隣接され、空気で満たされた導波管セクションから段階的な、従って低反射のインピーダンス変換を与える。理想的にはかかる誘電転移テーパは、損失を最小化する低誘電正接、並びにファラデー回転子／移相器を形成するフェライトロッドの誘電体誘電率にマッチする誘電体誘電率（εｒ'）の実数成分の両方を持つべきである。ミリ波周波数で作動するデバイスは、典型的には１２〜１３のεｒ'の値が見られる、置換リチウムフェライト、ニッケル亜鉛フェライト、若しくはヘキサフェライト材料のうちの一つなど、高飽和磁化を持つフェライトを使用し得る‐ｖｏｎ Ａｕｌｏｃｋ Ｗ Ｈ ｅｄ．（１９６５），Ｈａｎｄｂｏｏｋ ｏｆ Ｍｉｃｒｏｗａｖｅ Ｆｅｒｒｉｔｅ Ｍａｔｅｒｉａｌｓ，Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ‐Ｎｅｗ Ｙｏｒｋ ＆ Ｌｏｎｄｏｎ，３５３‐３９４ ＆ ４４７‐５１３参照。誘電体変成器は磁性体の値に近いεｒ'の値を持つべきである。ＥｒｉｃｋｓｏｎとＧｒｏｓｓｌｅｉｎによって構築されたファラデーポラライザデバイス（Ｅｒｉｃｋｓｏｎ Ｎ Ｒ，Ｇｒｏｓｓｌｅｉｎ Ｒ Ｍ（２００７），Ａ Ｌｏｗ‐Ｌｏｓｓ ７４‐１１０ＧＨｚ Ｆａｒａｄａｙ Ｐｏｌａｒｉｚａｔｉｏｎ Ｒｏｔａｔｏｒ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，ＭＴＴ‐５５（１２），２４９５‐２５０１参照）は、空気で満たされた導波管からフェライトファラデー回転セクションへのインピーダンス変成器として機能するようにフェライトロッドに接着される、別々に組み立てられるテーパセラミック誘電転移及び四分の一波長セラミックプレートを持っていた。同様の誘電体インピーダンス整合及びフェライトロッド両端のテーパリングはＤＯＦＬ移相器の製造において使用される‐例えばＲｅｕｓｓ Ｍ Ｌ Ｊｒ．（１９６４），Ａ Ｓｔｕｄｙ ｏｆ ａ Ｆｅｒｒｉｔｅ Ｐｈａｓｅ Ｓｈｉｆｔｅｒ，ＵＳ Ｎａｖａｌ Ｒｅｓｅａｒｃｈ Ｌａｂｏｒａｔｏｒｙ，ＮＲＬ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ６１１２，Ｊｕｎｅ ８参照。従来の製造法による円筒フェライトロッドの製造は壁の滑らかな円筒を与えるために高価で骨の折れる芯なしダイヤモンド研削を要する。そしてこれはロッドの端面をテーパ加工するためにさらなるダイヤモンド成形にかけられる。これをなす時間及び従ってコストと困難性はフェライト寸法の縮小に伴って大幅に増加する。各フェライト部品は個別に研磨され、デバイスへの組み入れ前に使用前に寸法と表面が仕上げ検査されなければならない。より高い動作周波数への移行はフェライトロッド製造のコストと困難性をさらにいっそう増すだけであることは明らかなはずである。同一のダイヤモンドマシニング技術が低損失セラミック誘電体インピーダンス変成器の製造に必要である。
図１Ａから１２Ｆは、磁性体、例えば強磁性ガーネット、（スピネル）フェライト、ヘキサフェライト及び反強磁性体のテーパ（準）円筒ロッドの製造について複数の異なる工程の断面スケッチを概略的に例示的に示す。これらのロッドはマイクロ波からサブミリ波周波数で作動するファラデー回転デバイス並びに非ファラデー回転移相（相反及び非相反）及び吸収デバイスの製造で用いられる。工程は全て高抵抗単結晶シリコンウェハの使用を示す。しかしながらパッシベーション層及びエッチング化学物質への適切な修正により、一般原理は半絶縁単結晶ガリウムヒ素ウェハ若しくは他の半導体基板を使用するように容易に修正され得る。
図１Ａ‐１Ｉ及び２Ａ‐２Ｉは、マイクロ波／（サブ）ミリ波デバイスとしての使用のためのロッドを形成するためにその中にフェライト材料が後で堆積される、シリコンウェハ表面への半円筒"モールド"の等方性エッチングの二つの代替ルートを示す。図１Ａ‐１Ｉは二フッ化キセノン（ＸｅＦ２）によるシリコンウェハの気相等方性エッチング並びに六フッ化硫黄と酸素（ＳＦ６／Ｏ２）を用いるプラズマエッチングを含むアプローチを示す。いずれの場合もフェライトロッド用の半円筒"モールド"を形成するようにエッチングされるシリコンウェハのエリアを画定するために熱成長二酸化ケイ素ハードマスクが使用される。図２Ａ‐２Ｉはフッ化水素酸、硝酸、及び酢酸の混合物中でのウェットエッチングによってシリコンウェハに同じ半円筒形状を製造する代替アプローチを図示する。この場合低圧化学蒸着窒化ケイ素膜がエッチングのためのウェハのエリアを画定するハードマスクとして使用される。例えばＸｅＦ２を使用するときにエッチングされたシリコン表面の滑らかさを改良する、典型的なエッチング速度とエッチング修正は、Ｋｏｖａｃｓ Ｇ Ｔ Ａ，Ｍａｌｕｆ Ｎ Ｉ，Ｐｅｔｅｒｓｅｎ Ｋ Ｅ（１９９８），Ｂｕｌｋ Ｍｉｃｒｏｍａｃｈｉｎｉｎｇ ｏｆ Ｓｉｌｉｃｏｎ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ，８６（８），１５３６‐１５５１に見られる。
図１Ａ‐１Ｉに図示の工程を参照すると、図１Ａはシリコンウェハ１０１を示し、これはその後熱酸化にかけられて図１Ｂに図示の構造に至る。図１Ｂに図示の通り、ＳｉＯ２層１０２はシリコンウェハ１０１を熱酸化した後に形成される。次に、図１Ｃに図示の通りレジストコーティング１０３がＳｉＯ２層に適用される。リソグラフィ及び現像ステップの適用後、図１Ｄに図示の構造に至る。次に、異方性ＳｉＯ２エッチングが実行され（図１Ｅ参照）、得られる構造が図１Ｆに示すものとなるようにレジスト１０３がストリップされる。ＸｅＦ２若しくはＳＦ６／Ｏ２プラズマエッチングを用いて等方性Ｓｉエッチングステップが実行される（図１Ｇに図示）。後続ステップにおいて、残るＳｉＯ２がストリップされる（図１Ｈ）。追加熱酸化ステップが図１Ｉに示す構造をもたらし、ここでＳｉＯ２層１０５が示される。次に、本明細書で下記の通り、フェライトのプラズマアーク溶射堆積を実行するか若しくはウェット化学フェライト堆積を実行するかを選択し得る。
図２Ａ‐２Ｉに図示の工程を参照すると、図２Ａはシリコンウェハ２０１を示し、その上に窒化ケイ素層２０４が例えば低応力低圧化学蒸着（ＬＰＣＶＤ）によって成長され、図２Ｂに図示の構造に至る。次に、レジストコーティング２０３が図２Ｃに図示の通りＳｉＮ層に適用される。リソグラフィ及び現像ステップを適用した後、図２Ｄに図示の構造に至る。次に、窒化ケイ素エッチングが実行され（図２Ｅ参照）、得られる構造が図２Ｆに示すものとなるようにレジスト２０３がストリップされる。等方性Ｓｉエッチングステップが、例えば水若しくは酢酸とともにＨＦ／ＨＮＯ３を用いて実行される（図２Ｇに図示）。後続ステップにおいて、残る窒化ケイ素がストリップされる（図２Ｈ）。熱酸化ステップは図２Ｉに示す構造をもたらし、ここでＳｉＯ２層２０５が示される。次に、本明細書で下記の通り、フェライトのプラズマアーク溶射堆積を実行するか若しくはウェット化学フェライト堆積を実行するかを選択し得る。
使用される等方性シリコンエッチングの方法にかかわらず、図１３Ａ‐１３Ｄは両端で先が尖っている半円筒を形成する等方性シリコンエッチングのために必要なハードマスクにおける開口の形状を示す。
図１３Ａは等方性エッチング前のシリコンウェハの上面図を図示し、ここでハードマスク１３０５はシリコンの選択部分１３０１を露出する。図１３Ｂは等方性エッチング後のシリコンウェハの側面図を図示する。図１３Ｃは等方性エッチング後のシリコンウェハの端を前向きにした（ｅｎｄ‐ｏｎ）断面を図示する。二つのウェハ１３０１‐１、１３０１‐２は、一緒に整列されるとき、それらが図１３Ｄに図示の通り両端で先が尖っている二つの円筒（すなわち円錐）をもたらすように処理される。
二つの等方性シリコンエッチング工程のいずれかによって半円筒"モールド"を製造した後、磁性体３１０が"モールド"に堆積される（図３Ａ参照）。本明細書において特定の名前の二つのアプローチは、粉末状の磁性（フェライト）材料３１０のプラズマアーク溶射（ＡＰＳ）及びウェット化学堆積である。Ｂａｂｉｔｔ Ｒ Ｗ（１９７２），Ａｒｃ Ｐｌａｓｍａ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｎｉｃｋｅｌ Ｚｉｎｃ Ｆｅｒｒｉｔｅｓ，Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＥＣＯＭ‐３５９７，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ａｒｍｙ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｍｍａｎｄ‐Ｆｏｒｔ Ｍｏｎｍｏｕｔｈ Ｎｅｗ Ｊｅｒｓｅｙ ＵＳＡ；Ｂａｂｂｉｔｔ Ｒ Ｗ（１９７６），Ａｒｃ Ｐｌａｓｍａ Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｆｅｒｒｉｔｅ‐Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｍｐｏｓｉｔｅｓ，Ａｍｅｒｉｃａｎ Ｃｅｒａｍｉｃ Ｓｏｃｉｅｔｙ Ｂｕｌｌｅｔｉｎ，Ｊｕｎｅ １９７６，５６６‐５６８；Ｂａｂｉｔｔ Ｒ Ｗ，Ｓｔｅｒｎ Ｒ Ａ（１９７９），Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ｆｅｒｒｉｔｅｓ Ｐｈａｓｅ Ｓｈｉｆｔｅｒｓ ｆｏｒ Ｍｉｌｌｉｍｅｔｅｒ Ｆｒｅｑｕｅｎｃｉｅｓ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ，ＭＡＧ‐１５（６），１７４４‐１７４６；Ｋａｅｌｂｅｒｅｒ Ｒ Ｅ，Ｗｈｉｔｅ Ｇ Ｏ，Ｐａｔｔｏｎ Ｃ Ｅ（１９７７），Ｍｉｃｒｏｗａｖｅ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ａｒｃ Ｐｌａｓｍａ Ｓｐｒａｙｅｄ Ｌｉｔｈｉｕｍ Ｆｅｒｒｉｔｅｓ，Ｊｏｕｒｎａｌ ｄｅ Ｐｈｙｓｉｑｕｅ，Ｃｏｌｌｏｑｕｅ Ｃ１ ｓｕｐｐｌｅｍｅｎｔ ４ ｔｏｍｅ ３８，Ｃ１‐２５５による研究は、最大１．０１８ｍｍ（０．０４インチ）の厚さのデバイス品質層が加熱基板上にＡＰＳ堆積され得ることを示している。マイクロマシンシリコンウェハのペアを用いるフェライトロッド製造の方法が記載されている。従って単一のおよそ１．０ｍｍ厚のＡＰＳ堆積フェライト層３１０は、二つのかかるコーティングされたウェハを用いて、２．０ｍｍ若しくはそれ以上の直径を持つロッドの製造を可能にする。前節で与えられる実際のデバイス寸法の形で、かかる寸法を持つロッドの製造は周波数３０ＧＨｚ以下からそれ以上で作動するデバイスの製造を可能にし得る。好適には、ＡＰＳフェライト堆積のために使用される基板は、所望の磁気特性を得るために必要な、およそ１０００℃以上の温度での堆積後フェライトアニーリングに耐えるために十分な高融点を持つ。１４１４℃の融点を持つ単結晶シリコンウェハはかかる要件を満たす。適切なＡＰＳ処理条件、例えばフェライト粉末作製法、粒径、タイプ（アルゴン、窒素、その他）、及びアークガスの流速、シリコンウェハへの溶射距離、溶射中のウェハの温度及びアニーリング温度、時間及び雰囲気などは全て検討要素である。Ｂａｂｉｔｔ Ｒ Ｗ（１９７２），Ａｒｃ Ｐｌａｓｍａ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｎｉｃｋｅｌ Ｚｉｎｃ Ｆｅｒｒｉｔｅｓ，Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＥＣＯＭ‐３５９７，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ａｒｍｙ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｍｍａｎｄ‐Ｆｏｒｔ Ｍｏｎｍｏｕｔｈ Ｎｅｗ Ｊｅｒｓｅｙ ＵＳＡ参照。
フェライト堆積の別の方法として、ウェット化学処理が、半円筒"モールド"にフェライト材料の層３１０を構築するために使用され得る。Ｗａｄｅ Ｗ，Ｃｏｌｌｉｎｓ Ｔ，Ｍａｌｉｎｏｆｓｋｙ Ｗ Ｗ，Ｓｋｕｄｅｒａ Ｗ（１９６３），Ｃｈｅｍｉｃａｌｌｙ Ｄｅｐｏｓｉｔｅｄ Ｔｈｉｎ Ｆｅｒｒｉｔｅ Ｆｉｌｍｓ，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，３４（４）‐Ｐａｒｔ ２，１２１９‐１２２０；Ｗａｄｅ Ｊｎｒ Ｗ Ｌ，Ｃｏｌｌｉｎｓ Ｔ，Ｓｋｕｄｅｒａ Ｊｎｒ Ｗ Ｊ，Ｓｔｅｒｎ Ｒ（１９６５），Ｃｈｅｍｉｃａｌｌｙ‐Ｄｅｐｏｓｉｔｅｄ Ｔｈｉｎ Ｆｅｒｒｉｔｅ Ｆｉｌｍｓ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｐａｒｔｓ，Ｍａｔｅｒｉａｌｓ ａｎｄ Ｐａｃｋａｇｉｎｇ，ＰＭＰ‐１（３），２６‐３１は、所望の最終フェライト材料の適切な化学量論比で混合され、メチルアルコールで希釈される液体硝酸前駆体を用いる適切な堆積法を記載する。そして得られる溶液が薄膜において熱酸化シリコンウェハ上に堆積され得る。ウェハにおける等方性エッチングされた"モールド"の半円筒形状のために、スピンコーティング若しくはディップコーティングではなくウェハ上に溶液をスプレーコーティングすることが好適であり得る。定比硝酸溶液でのウェハコーティングに続き、Ｗａｄｅ Ｗ，Ｃｏｌｌｉｎｓ Ｔ，Ｍａｌｉｎｏｆｓｋｙ Ｗ Ｗ，Ｓｋｕｄｅｒａ Ｗ（１９６３），Ｃｈｅｍｉｃａｌｌｙ Ｄｅｐｏｓｉｔｅｄ Ｔｈｉｎ Ｆｅｒｒｉｔｅ Ｆｉｌｍｓ，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，３４（４）‐Ｐａｒｔ ２，１２１９‐１２２０；Ｗａｄｅ Ｊｎｒ Ｗ Ｌ，Ｃｏｌｌｉｎｓ Ｔ，Ｓｋｕｄｅｒａ Ｊｎｒ Ｗ Ｊ，Ｓｔｅｒｎ Ｒ（１９６５），Ｃｈｅｍｉｃａｌｌｙ‐Ｄｅｐｏｓｉｔｅｄ Ｔｈｉｎ Ｆｅｒｒｉｔｅ Ｆｉｌｍｓ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｐａｒｔｓ，Ｍａｔｅｒｉａｌｓ ａｎｄ Ｐａｃｋａｇｉｎｇ，ＰＭＰ‐１（３），２６‐３１に従って、４００から７００℃のウェハの初期熱処理が硝酸を酸化物に変換する。そして、所望のフェライト層厚さが得られるまでコーティング及び酸化手順が繰り返される。そしてこの時点でシリコンウェハはその金属酸化物コーティングとともに、９００から１２００℃の高温で、最終所望材料にとって適切な雰囲気中で（例えば空気、純酸素、窒素など）、数時間アニーリングされる。厳密な処理条件のセットはここでは規定されない‐最適条件はフェライト材料固有になる。高温アニーリングに続き、金属酸化物は反応して最終フェライト材料３１０を形成する。適切な代替案、熱酸化シリコンウェハ上のニッケル亜鉛フェライト成長のためのアルコールゾルゲル法が、ｖａｎ ｄｅ Ｌｅｅｓｔ Ｒ Ｅ，Ｒｏｏｚｅｂｏｏｍ Ｆ（２００２），Ｎｉｃｋｅｌ‐ｚｉｎｃ ｆｅｒｒｉｔｅ ｆｉｌｍｓ ｂｙ ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ ｏｆ ｓｏｌ‐ｇｅｌ ｐｒｅｃｕｒｓｏｒｓ，Ａｐｐｌｉｅｄ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ，１８７，６８‐７４によって示されている。このアプローチは、前駆体膜の変換が、従来の炉内の若しくは高速熱処理による熱アニーリングへの代替案として、紫外線光への露光によって選択的になされ得るという利点を持つ。非紫外線光露光膜はその後酸‐エタノール溶液によってウェは表面から除去され得る。適切なマスキング材料を用いることによってフェライト堆積はシリコンウェハ表面内の半円筒"モールド"に完全に限定され得る。これは図３Ｂ及び３Ｅに図示の通り平坦化を要し得る、全ウェハ表面にわたるフェライト材料３１０のブランケット堆積への魅力的な代替案である。
化学蒸着、スパッタリング、パルスレーザアブレーションなど、他のフェライト堆積法は本明細書で述べられていないが、それらの省略によって明確に除外されず、これらも試みられ得ることが留意されるべきである。
フェライト３１０の堆積後（図３Ａ参照）、シリコンウェハ３０１における半円筒"モールド"はフェライト材料３１０によって完全に充填され、加えて、ウェハ３０１の平坦な非エッチングエリア上に不要なフェライトが堆積されることになる。この余分なフェライトは除去されて（平坦化）半円筒"モールド"のみが充填された平坦ウェハ面を残さなければならない。これを実現する二つのルートが図３Ａ‐３Ｅによって図示される。第一のオプション（図３Ａ‐３Ｄ‐３Ｅ）は、堆積される特定材料に従って最適化される温度、時間及びアニーリング雰囲気で、堆積されたフェライト材料３１０の全体を最初にアニーリングすることを含む（図３Ｄ）。そしてこの後、図３Ｅに図示の通り熱酸化シリコンウェハ面のレベルに戻るようにデバイスを平坦化するよう、熱リン酸を用いたフェライト材料３１０の（化学）機械研磨及び／又はウェットエチングが続く‐Ｃａｒｔｅｒ Ｊ Ｌ，Ｅｄｗａｒｄｓ Ｊｒ．Ｅ Ｖ，Ｒｅｉｎｇｏｌｄ Ｉ（１９５９），Ｆｅｒｒｉｔｅ Ｓｐｈｅｒｅ Ｇｒｉｎｄｉｎｇ Ｔｅｃｈｎｉｑｕｅ，Ｒｅｖｉｅｗ ｏｆ Ｓｃｉｅｎｔｉｆｉｃ Ｉｎｓｔｒｕｍｅｎｔｓ，３０，９４６‐９４７，Ｐｉｅｒｃｅ Ａ Ｌ（１９６１），Ｐｏｌｉｓｈｉｎｇ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｇａｒｎｅｔ Ｓｐｈｅｒｅｓ，ＩＲＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ．ＭＴＴ‐９（３），２６６‐２６７及びＢａｓｔｅｒｆｉｅｌｄ Ｊ（１９６９），Ｔｈｅ ｃｈｅｍｉｃａｌ ｐｏｌｉｓｈｉｎｇ ｏｆ ｙｔｔｒｉｕｍ ｉｒｏｎ ｇａｒｎｅｔ，Ｂｒｉｔｉｓｈ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，２（２），１１５９‐１１６２参照。フェライト材料の従来の砥石研削の効果の事前研究は、結果として生じる表面損傷及びフェライト材料における誘発応力がマイクロ波損失に悪影響を及ぼすこと（Ｇｒｅｅｎ Ｊ Ｊ，Ｐａｔｔｏｎ Ｃ Ｅ，Ｓａｎｄｙ Ｆ （１９６８），Ｍｉｃｒｏｗａｖｅ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｐａｒｔｉａｌｌｙ Ｍａｇｎｅｔｉｚｅｄ Ｆｅｒｒｉｔｅｓ，Ｒｏｍｅ Ａｉｒ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｅｎｔｒｅ，ＲＡＤＣ‐ＴＲ６８‐３１２参照）、並びに材料の磁化への変化ももたらすこと（Ｋｎｏｗｌｅｓ Ｊ Ｅ（１９７５），Ｔｈｅ Ｏｒｉｇｉｎ ｏｆ ｔｈｅ Ｉｎｃｒｅａｓｅ ｉｎ Ｍａｇｎｅｔｉｃ Ｌｏｓｓ Ｉｎｄｕｃｅｄ ｂｙ Ｍａｃｈｉｎｉｎｇ Ｆｅｒｒｉｔｅｓ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ，ＭＡＧ‐１１（１），４４‐５０及びＢｒｏｅｓｅ ｖａｎ Ｇｒｏｅｎｏｕ Ａ（１９７５），Ｇｒｉｎｄｉｎｇ ｏｆ Ｆｅｒｒｉｔｅｓ，Ｓｏｍｅ Ｍｅｃｈａｎｉｃａｌ ａｎｄ Ｍａｇｎｅｔｉｃ Ａｓｐｅｃｔｓ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ，ＭＡＧ‐１１（５），１４４６‐１４５１参照）を示している。これらの理由で、平坦化後のフェライト３１０のアニーリング（図３Ｂから３Ｃへの移行及び図３Ａから図３Ｄへの移行）は、フェライト３１０の化学機械研磨及び／又は熱リン酸ウェットエッチング（図３Ａと３Ｂの間及び図３Ｄと３Ｅの間の移行）中に実行される（化学）機械研磨及び／又は熱リン酸エッチングから生じる材料特性へのいかなる望ましくない変化も、平坦化後アニーリングによって修正され得るので、デバイス製造への好適なルートであり得る。フェライト材料３１０の第二のアニールがことによると同様にフェライト３１０の化学機械研磨及び／又は熱リン酸ウェットエッチングに続いて採用され得る。しかしながら、これはウェハ３０１上の二酸化ケイ素層３０５にさらなる肥厚を生じる可能性が最も高く、これは後続ステップにおいてエッチングされるか若しくは機械的に研削される必要があり得る。
工程において図３Ｃ及び３Ｅに示す構造に達すると、シリコンウェハ３０１は平坦化されているアニールされた磁性体３１０の半円筒（その両端で先が尖っている）を含むが、一方ウェハ３０１の残りは安定な、低損失熱二酸化ケイ素層３０５でパッシベーションされている。この時点で剛性円筒フェライトロッドを形成するかかるウェハ３０１のペアの組み立てのための複数の異なる方法が考慮される。これらは二つのメイングループ、すなわち接着及び金ベースウェハ接合に分けられ、これ自体は二つのアプローチにさらに細分され得る。これらは金／シリコン共晶接合及び金／金熱圧着接合である。いずれの場合、共晶及び熱圧着接合においても、金及び薄膜接着層がリフトオフ処理を用いることによって若しくはエッチングによってウェハ表面上に画定されているかどうかに従って、二つのさらなるサブ工程が提示される。全体で、これはフェライトロッドの最終組立のための五つの異なる工程につながる。
リフトオフ（図６及び７）若しくはエッチング（図４及び５参照）のいずれかを用いる共晶接合の場合、二つのウェハが相互にわずかに異なって処理され、ウェハ接合に続きわずかに非対称のフェライト円筒をもたらす。ウェハの一方は研削／化学機械研磨（図４Ｂ参照）にかけられ、フェライト４１０及び熱二酸化ケイ素４０５の薄層をウェハ４０１‐１から除去する。第二のウェハ４０１‐２はフェライト半円筒のすぐ隣を除く全領域において熱二酸化ケイ素膜の異方性エッチングにかけられる。これはフェライト半円筒及びウェハ表面からわずかに突き出ているその熱二酸化ケイ素'ライナー'をわずかに残してウェハの高さを減らす効果を持つ。これはその後堆積される薄膜接着層、例えば共晶接合のために使用されるクロム、ニオブ、モリブデン、若しくはチタンタングステン、及び金の層がフェライト半円筒の最外表面のレベルよりも高くないようになされる（図５Ｄ及び７Ｃ参照）。これは二つのウェハが一緒に接合されるとき（図５Ｅ／５Ｆ及び７Ｄ／７Ｅ参照）、ウェハ接合後に二つのフェライト半円筒の間に空隙がないことを意味する。かかる処理無しでは、ウェハは一緒に共晶接合され得るが、二つのフェライト半円筒の間に密接な接触がない。
図４Ａ‐４Ｈ及び図５Ａ‐５Ｆに図示のエッチングを用いる共晶接合工程を参照すると、図４Ａは平坦化されているアニールされた磁性体４１０の半円筒（その両端が尖っている）を有する第一のシリコンウェハ４０１‐１を示すが、一方ウェハ４０１‐１の残りは安定な、低損失熱二酸化ケイ素層４０５でパッシベーションされている。化学機械研磨のステップは図４Ｂに図示の構造をもたらす。第二のシリコンウェハ４０１‐２（図４Ｃに図示）は、第一のシリコンウェハ４０１‐１と同様に、平坦化されているアニールされた磁性体４１０の半円筒（その両端が尖っている）を有する。ウェハ４０１‐２の残りは安定な、低損失熱二酸化ケイ素層４０５でパッシベーションされている。図４Ｄはレジストコーティング４０３適用後のシリコンウェハ４０１‐２を示す。ウェハをリソグラフィ及び現像ステップにかけることによって、レジストコーティング４０３は図４Ｅに図示の通り選択的に除去される。次に、異方性二酸化ケイ素エッチングにより、ＳｉＯ２層４０５が図４Ｆに図示の通り少なくとも一部選択的に除去され得る。図４Ｆに図示の構造に達すると、レジストコーティング４０３がそこからストリップされる（図４Ｇ参照）。追加ステップにおいて、金及び接着層４２０が本明細書で上記の通りウェハ上に堆積される。図５Ａに図示の通り追加レジストコーティング５０３がウェハに適用される。リソグラフィ及び現像を適用した後、レジストコーティング５０３は図５Ｂに図示の通り選択的に除去されている。金及び接着層４２０をエッチングすることによって、層４２０は図５Ｃに図示の通り選択的に除去される。図５Ｄによって図示される追加ステップにおいて、レジストコーティング５０３はウェハからストリップされる。そして得られる構造はウェハ４０１‐２と組み立てられ（図５Ｅ参照）、加熱による金：シリコン共晶接合を用いて一緒に接合される（図５Ｆ参照）。図５Ｆによって図示される通り、シリコンウェハ４０１‐１及び４０１‐２は共晶Ａｕ：Ｓｉ接合４２５によって結合される。
パッシベーション層４０５はウェハ４０１‐２からフェライト領域４１０の両側へ必ずしも完全に除去されないことが留意されるべきである（図４Ｆ参照）。つまり、図４Ｆはフェライト領域４１０の両側へのパッシベーション層４０５を示さないが、薄層（図４Ｆに図示されない）がフェライト領域４１０の両側へもウェハ４０１‐２上に残されてもよい。完全除去は剥き出しのシリコン４０１‐２を残すことになり、これはその上にメタライゼーション層４２０がその後堆積され得る自然酸化物（すなわち極薄で、信頼できない／安定でないパッシベーション層）のみを特徴付ける。好適には、パッシベーション層４０５は、メタライゼーション層４２０がフェライト領域４１０から突出しない、すなわちフェライト領域４１０のレベルより上に突出しないように、後続メタライゼーション層４２０が堆積されることを可能にするために単に薄層化されるに過ぎない。そのように、メタライゼーション層４２０は高品質で安定な熱成長二酸化ケイ素パッシベーション層４０５の上に堆積される。
この変化のさらなる潜在的な利点は、フェライト含有領域だけでなく、シリコンウェハの全体がパッシベーションされることである。従って、二つのウェハが一緒に接合された後、シリコンの再薄層化が本明細書で下記の３０から５０μｍよりもさらに一歩進められ得る。熱成長二酸化ケイ素は水酸化テトラメチルアンモニウム（ＴＭＡＨ）に対して優れたエッチング停止／ハードマスクである。これは接合されたウェハ（完全フェライトロッドを形成する）が最初におよそ３０から５０μｍに機械的に薄層化され得ることを意味する。そしてウェハは水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチャントのバスの中に置かれ、これはシリコンウェハの残り全部を化学的に除去するが、二酸化ケイ素パッシベーション層を通じてエッチングすることができない。従って、得られるデバイスは基本的にフェライト針のみから成る。シリコン領域はインピーダンス変成器としての使用のために失われる一方、フェライトインサート全体は可能な限りほぼフェライトのみから成る寸前となり、これは図１５Ｇ、１６Ｊ、１７Ｂ、１７Ｃ及び２２Ｃにおけるアライメントノッチのサイズの最小化が望まれる場合重要になり得る。これはＨｏｒｄ Ｗ Ｅ（１９８９），Ｍｉｃｒｏｗａｖｅ ａｎｄ Ｍｉｌｌｉｍｅｔｅｒ‐ｗａｖｅ Ｆｅｒｒｉｔｅ Ｐｈａｓｅ Ｓｈｉｆｔｅｒｓ，Ｍｉｃｒｏｗａｖｅ Ｊｏｕｒｎａｌ Ｓｔａｔｅ ｏｆ ｔｈｅ Ａｒｔ Ｓｕｐｐｌｅｍｅｎｔ‐Ｓｅｐｔｅｍｂｅｒによって記載の通り、相反デュアルモードラッチ移相器及び相反回転場非ラッチ移相器の構成のために必要になり得るように、円形断面の誘電体／フェライト導波管を形成するための接合フェライトロッド構造の外側の全体のメタライゼーションも可能にし得る。
図４Ａ‐５Ｆに図示の金／シリコン共晶接合フローに関して、一つのウェハは平坦化され（図４Ａ‐４Ｂ）、磁性体を有するウェハ４０１‐１及び４０１‐２はもはや全体として対称ではない、すなわちフェライトロッドはもう円筒形ではない可能性がある。代替アプローチとして、両ウェハ４０１‐１及び４０１‐２は図４Ｃ‐４Ｇに示すステップにかけられ得る（ここでウェハ４０１‐１は図４Ｆ及び４Ｇに図示のステップにおいてエッチングによって全ＳｉＯ２を確かに除去させる）。そして、ウェハ４０１‐２上のメタライゼーション層４２０が接触を確実にするために十分な厚さであるという条件で、ウェハ４０１‐１への接合が、磁性体層４１０の間に空隙が存在することなく、実現され得る。このアプローチにおいて、金属層４２０は基板４０１‐１のシリコンと接触するよう、基板４０１‐２における磁性体４１０のレベルよりも高い。二つの磁性充填領域は依然空隙無しに互いに接触し、接合のための金属／シリコン接触がある。
図６Ａ‐６Ｈ及び図７Ａ‐７Ｅに図示のリフトオフを用いる共晶接合工程を参照すると、図６Ａは平坦化されているアニールされた磁性体６１０の半円筒（両端が尖っている）を有する第一のシリコンウェハ６０１‐１を示し、一方ウェハ６０１‐１の残りは安定な、低損失熱二酸化ケイ素層６０５でパッシベーションされている。化学機械研磨のステップは図６Ｂに図示の構造をもたらす。第二のシリコンウェハ６０１‐２（図６Ｃに図示）は第一のシリコンウェハ６０１‐１と同様に平坦化されているアニールされた磁性体６１０の半円筒（両端が尖っている）を有し、一方ウェハ６０１‐２の残りは安定な、低損失熱二酸化ケイ素層６０５でパッシベーションされている。図６Ｄはレジストコーティング６０３適用後のシリコンウェハ６０１‐２を示す。ウェハをリソグラフィ及び現像ステップにかけることによって、レジストコーティング６０３が図６Ｅに図示の通り選択的に除去される。次に、異方性二酸化ケイ素エッチングによって、ＳｉＯ２層６０５が図６Ｆに図示の通り選択的に除去される。図６Ｆに図示の構造に達したら、レジストコーティングがそこからストリップされる（図６Ｇ参照）。追加ステップにおいて、図６Ｈに図示の通りウェハ上に追加レジストコーティング７０３が堆積される。リソグラフィ及び現像を適用した後、レジストコーティング７０３は図７Ａに図示の通り選択的に除去されている。次のステップにおいて、金及び接着層７２０が図７Ｂに図示の通りウェハ６０１‐２上に堆積される。図７Ｃによって図示される追加ステップにおいて、レジストコーティング７０３がリフトオフされてフェライト領域から金及び接着層７２０を除去する。そして得られる構造はウェハ６０１‐２と組み立てられ（図７Ｄ参照）、加熱による金：シリコン共晶接合を用いて一緒に接合される（図７Ｅ参照）。図７Ｅに図示の通り、シリコンウェハ６０１‐１及び６０１‐２は共晶Ａｕ：Ｓｉ接合７２５によって結合される。
先と同様に、パッシベーション層６０５はフェライト領域６１０の両側へウェハ６０１‐２から必ずしも完全に除去されないことが留意されるべきである。つまり、図６Ｆはフェライト領域６１０の両側へのパッシベーション層６０５を示さないが、薄層（図６Ｆに図示されない）がフェライト領域６１０の両側へも、ウェハ６０１‐２上に残されてもよい。好適には、パッシベーション層６０５は、メタライゼーション層７２０がフェライト領域６１０から突出しない、すなわちフェライト領域６１０のレベルより上に突出しないように後続メタライゼーション層７２０が堆積されることを可能にするために単に薄層化されるに過ぎない。
図６Ａ‐７Ｆに図示の金／シリコン共晶接合フローに関して、一方のウェハは平坦化され（図６Ａ‐６Ｂ）、磁性体を有するウェハ６０１‐１及び６０１‐２はもはや全体として対称ではない、すなわちフェライトロッドはもはや円筒形ではない可能性がある。代替アプローチとして、両ウェハ６０１‐１及び６０１‐２は、図６Ｃ‐６Ｇに示すステップにかけられ得る（ここでウェハ６０１‐１は図６Ｆ及び６Ｇに図示のステップにおいてエッチングによって全ＳｉＯ２を確実に除去させる。）。そして、ウェハ６０１‐２上のメタライゼーション層６２０が接触を確実にするために十分な厚さであるという条件で、ウェハ６０１‐１への接合が、磁性体層６１０の間に空隙が存在することなく、実現され得る。このアプローチにおいて、金属層６２０は基板６０１‐１のシリコンと接触するように基板６０１‐２における磁性体６１０のレベルよりも高い。二つの磁性充填領域は依然として空隙無しに相互に接触し、接合のための金属／シリコン接触がある。金／金熱圧着接合（図８‐１１）により、二つのウェハ（図３Ｃ若しくは３Ｅから）は、二つのウェハ上の金及び接着層膜４２０，７２０がフェライト半円筒の最外面よりも高くなることなくウェハを一緒に永久に接合するために相互に接触し得るように、すなわち空隙がフェライト領域３１０、４１０、６１０の間に存在しなくなるように、熱二酸化ケイ素膜３０５、４０５、６０５の異方性エッチングで同一に処理される。
図８Ａ‐８Ｆ及び図９Ａ‐９Ｆに図示のエッチングを用いる金／金熱圧着接合工程を参照すると、図８Ａは、両方とも平坦化されているアニールされた磁性体８１０の半円筒（両端が尖っている）を有する、第一及び第二のシリコンウェハ８０１‐１及び８０１‐２を示し、一方ウェハ８０１‐１、８０１‐２の残りは安定な、低損失熱二酸化ケイ素層８０５でパッシベーションされている。図８Ｂはレジストコーティング８０３を適用後のシリコンウェハ８０１‐１、８０１‐２（以下シリコンウェハ８０１と称する）の一方を示す。ウェハをリソグラフィ及び現像ステップにかけることによって、レジストコーティング８０３が図８Ｃに図示の通り選択的に除去される。次に、異方性二酸化ケイ素エッチングにより、ＳｉＯ２層８０５が図８Ｄに図示の通り選択的に除去される。図８Ｄに示す構造に達すると、レジストコーティング８０３がそこからストリップされる（図８Ｅ参照）。追加ステップにおいて、金及び接着層８２０が本明細書で上記の通りウェハ上に堆積される。追加レジストコーティング９０３が図９Ａに図示の通りウェハに適用される。リソグラフィと現像を適用した後、レジストコーティング９０３は図９Ｂに図示の通り選択的に除去されている。金及び接着層８２０をエッチングすることにより、層８２０が図９Ｃに図示の通り選択的に除去される。図９Ｄによって図示される追加ステップにおいて、レジストコーティング９０３はウェハからストリップされる。そして両ウェハ８０１‐１及び８０１‐２が組み立てられ（図９Ｅ参照）、熱と圧力を加えることによって一緒に接合される（図９Ｆ参照）。図９Ｆによって図示される通り、シリコンウェハ８０１‐１及び８０１‐２はＡｕ／Ａｕウェハ接合９３０によって結合される。
先と同様に、パッシベーション層８０５はフェライト領域８１０の両側へウェハ８０１‐２から必ずしも完全に除去されないことが留意されるべきである。つまり、図８Ｄはフェライト領域８１０の両側へのパッシベーション層８０５を示さないが、薄層（図８Ｄに図示されない）がフェライト領域８１０の両側へも、ウェハ８０１‐２上に残されてもよい。好適には、パッシベーション層８０５は、メタライゼーション層８２０がフェライト領域８１０から突出しないように、すなわちフェライト領域８１０のレベルよりも上に突出しないように後続メタライゼーション層８２０が堆積されることを可能にするために単に薄層化されるに過ぎない。
図１０Ａ‐１０Ｆ及び図１１Ａ‐１１Ｅに図示のリフトオフを用いる金／金熱圧着接合工程を参照すると、図１０Ａは、両方とも平坦化されているアニールされた磁性体１０１０の半円筒（両端が尖っている）を有する、第一及び第二のシリコンウェハ１００１‐１及び１００１‐２を示し、一方ウェハ１００１‐１、１００１‐２の残りは安定な、低損失熱二酸化ケイ素層１００５でパッシベーションされている。図１０Ｂはレジストコーティング１００３を適用後のシリコンウェハ１００１‐１、１００１‐２（以下シリコンウェハ１００１と称する）の一方を示す。ウェハをリソグラフィ及び現像ステップにかけることによって、レジストコーティング１００３が図１０Ｃに図示の通り選択的に除去される。次に、異方性二酸化二酸化ケイ素エッチングにより、ＳｉＯ２層１００５が図１０Ｄに図示の通り選択的に除去される。図１０Ｄに示す構造に達すると、レジストコーティング１００３がそこからストリップされる（図１０Ｅ参照）。追加ステップにおいて、追加レジストコーティング１１０３が図１０Ｆに図示の通りウェハ上に堆積される。リソグラフィと現像を適用した後、レジストコーティング１１０３は図１１Ａに図示の通り選択的に除去されている。次のステップにおいて、金及び接着層１１２０が図１１Ｂに図示の通りウェハ１００１上に堆積される。図１１Ｃによって図示される追加ステップにおいて、レジストコーティング１００３はフェライト領域から金及び接着層１１２０を除去するためにリフトオフされる。そして両ウェハ１００１‐１及び１００１‐２が組み立てられ（図１１Ｄ参照）、熱圧着接合を用いて（すなわち熱と圧力を加えて）一緒に接合される（図１１Ｆ参照）。図１１Ｆによって図示される通り、シリコンウェハ１００１‐１及び１００１‐２はＡｕ／Ａｕウェハ接合１１３０によって結合される。
先と同様に、パッシベーション層１００５はフェライト領域１０１０の両側へウェハ１００１‐２から必ずしも完全に除去されないことが留意されるべきである。つまり、図１０Ｄはフェライト領域１０１０の両側へのパッシベーション層１００５を示さないが、薄層（図１０Ｄに図示されない）がフェライト領域１０１０の両側へも、ウェハ１００１‐２上に残されてもよい。好適には、パッシベーション層１００５は、メタライゼーション層１１２０がフェライト領域１０１０から突出しないように、すなわちフェライト領域１０１０のレベルよりも上に突出しないように後続メタライゼーション層１１２０が堆積されることを可能にするために単に薄層化されるに過ぎない。
ウェハ上の熱二酸化ケイ素膜３０５、４０５、６０５、８０５、１００５の同様のバックエッチングが、フェライト半円筒間に空隙を導入することなくウェハペアの接着のための接着剤層（図１２Ａ‐１２Ｆ参照）を挿入する空間を提供するために使用され得る。
図１２Ａ‐１２Ｆに図示のウェハを一緒に接着する工程を参照すると、図１２Ａは、両方とも平坦化されているアニールされた磁性体１２１０の半円筒（両端が尖っている）を有する、第一及び第二のシリコンウェハ１２０１‐１及び１２０１‐２を示し、一方ウェハ１２０１‐１、１２０１‐２の残りは安定な、低損失熱二酸化ケイ素層１２０５でパッシベーションされている。図１２Ｂはレジストコーティング１２０３適用後のシリコンウェハ１２０１‐１、１２０１‐２の一方（以下シリコンウェハ１２０１と称する）を示す。ウェハをリソグラフィ及び現像ステップにかけることによって、レジストコーティング１２０３が図１２Ｃに図示の通り選択的に除去される。次に、異方性二酸化ケイ素エッチングにより、ＳｉＯ２層１２０５が図１２Ｄに図示の通り選択的に除去される。図１２Ｄに示す構造に達すると、レジストコーティング１２０３がそこからストリップされる（図１２Ｅ参照）。そして両ウェハ１２０１‐１及び１２０１‐２が接着剤層１２４０と組み立てられ、この後に接着剤層１２４０は硬化される（図１２Ｆ参照）。
図２６はフェライトロッドを製造する方法の一実施形態を概略的に例示的に示す。方法は以下のステップを有する：
ステップ２６９０は第一の半導体基板の第一の面へ第一のキャビティをエッチングするステップを有する。
ステップ２６９１は第一のキャビティへ第一のフェライト層を堆積させるステップを有する。
ステップ２６９２は第二の半導体基板の第二の面へ第二のキャビティをエッチングするステップを有する。
ステップ２６９３は第二のキャビティへ第二のフェライト層を堆積させるステップを有する。
ステップ２６９４は、第一のフェライト層が第二のフェライト層と接触するように、第一の半導体基板の第一の面を第二の半導体基板の第二の面へ取り付けるステップを有し、第一のフェライト層と第二のフェライト層はフェライトロッドを形成する。
前述の手段のいずれかによる、ウェハ接合後、得られる二つのシリコンウェハスタックは図５Ｆ、７Ｅ、９Ｆ、１１Ｅ及び１２Ｆに示す形となる。そして接合されたウェハペアは構造デバイス完全性と伝熱のための必要最低限のみが残るまで、磁性円筒領域より上及び下の両方でシリコンを機械研削及び／又は化学エッチングすることにより薄層化される。３０から５０μｍのシリコン厚さを残す最低限まで研削することが可能であるべきである。かかる値は接合されたシリコンウェハの裏面研削に関するＬｕ Ｊ Ｑ，Ｊｉｎｄａｌ Ａ，Ｋｗｏｎ Ｙ，ＭｃＭａｈｏｎ Ｊ Ｊ，Ｒａｓｃｏ Ｍ，Ａｕｇｕｒ Ｒ，Ｃａｌｅ Ｔ Ｓ， Ｇｕｔｍａｎｎ Ｒ Ｊ（２００３），Ｅｖａｌｕａｔｉｏｎ Ｐｒｏｃｅｄｕｒｅｓ ｆｏｒ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ ａｎｄ Ｔｈｉｎｎｉｎｇ ｏｆ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ ３Ｄ ＩＣｓ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ（ＩＩＴＣ）‐Ｓａｎ Ｆｒａｎｃｉｓｃｏ ＣＡ Ｊｕｎｅ ２‐４，ｐａｇｅｓ ７４‐７６において報告されている。
特定デバイス、例えば相反及び非相反移相器並びに共振アイソレータの場合、包囲する／サポートする単結晶シリコンウェハペアの固有（デザインに影響されるパラメータ）厚さは、磁性体内の導波管からの電磁場の濃度に起因して、並びに磁性体充填領域と空気充填導波管セクションとの間のインピーダンス整合を改良することによって、最適デバイス動作を提供するために磁性体コア周辺に置かれ得る‐Ｂｕｔｔｏｎ Ｋ Ｊ，Ｌａｘ Ｂ（１９６２），Ｍｉｃｒｏｗａｖｅ Ｆｅｒｒｉｔｅｓ ａｎｄ Ｆｅｒｒｉｍａｇｎｅｔｉｃｓ，ＭｃＧｒａｗ‐Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ Ｉｎｃ，３７３‐３７４＆５７６‐５７９参照。薄層化後、個々のフェライトロッドは標準シリコンダイヤモンドウェハソーイング法及び／又はレーザカッティングを用いてウェハからカットされ得る。フェライト素子がその後中に取り付けられることになる空気充填導波管へのインピーダンス整合に役立つ、フェライトロッドのテーパ点周囲のシリコンのテーパリングを導入するために、ダイシングプロセスが使用され得る。
ファラデー回転デバイスの製造のために、ウェハ接合に起因するフェライトロッド領域にすぐ隣接した損失材料の存在はデバイス機能性に悪影響を及ぼさないはずであり、実際に有用な目的にかなうことができる。フェライトロッドにおいて伝搬する、及びファラデー回転を受ける、所望の基本的なハイブリッドＨＥ１１誘電体ロッド導波管モードは、フェライト領域にうまく制限されるはずであり、従ってウェハ接合の材料と相互作用する（及び損失を被る）可能性が低い。所望のデバイス性能を害する望ましくない高次モードはフェライトロッドにあまりうまく制限されず、ウェハ接合領域へと外側に広がる。例えば接着されたウェハペアの接着剤に電気抵抗粒子を含むことによって、又は非常に薄い金層を共晶若しくは熱圧着接合のために厚い損失接着層（ＴｉＷ）より上に持つことによって、接合領域に損失を意図的に導入することにより、全体のデバイス動作及び帯域幅を改良するように高次モードが減衰され得る。フェライト円筒の隣に抵抗層を製造するためにドープされたポリシリコン膜の製造も、有用なアプローチであり得る。上述の方法の全部はＢａｒｎｅｓ Ｃ Ｅ（１９６１），Ｂｒｏａｄ‐Ｂａｎｄ Ｉｓｏｌａｔｏｒｓ ａｎｄ Ｖａｒｉａｂｌｅ Ａｔｔｅｎｕａｔｏｒｓ ｆｏｒ Ｍｉｌｌｉｍｅｔｅｒ Ｗａｖｅｌｅｎｇｔｈｓ，ＩＲＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，ＭＴＴ‐９（６），５１９‐５２３のアプローチと趣旨が似ており、これはそのファラデー回転素子を損失カーボンロードプラスチックハウジング内部に置いている。
（非）相反移相及び共振吸収フェライトロッドデバイスの場合、フェライトロッドへの同じ高レベルの磁場閉じ込めは存在しない。このため円筒フェライトロッドを形成するためにウェハペアを一緒に接合するために使用される任意の潜在的損失材料の場所は、デバイス動作に悪影響を及ぼさないようフェライト材料から十分遠くに離れるべきである。
以下、周波数アジャイルマイクロ波デバイスの製造における使用のためにフェライトロッドを利用する実施形態例が記載される。
重要な機能素子は単結晶シリコン若しくは化合物半導体、例えばガリウムヒ素ウェハからマイクロマシニングされる導波管の定位（調整不可）短絡セクションから形成される低損失調節可能短絡である。ハードマスキング層が基板材料上に堆積され、フォトリソグラフィがそれに続き導波管のアウトラインを画定する。そして導波管セクションはプラズマベース処理を用いて、又は例えばシリコン、水酸化カリウム（ＫＯＨ）若しくは水酸化テトラメチルアンモニウム（ＴＭＡＨ）などの適切なエッチャントでウェット化学エッチングを用いて基板に異方性エッチングされ、これは特徴的に傾斜した側壁を持つ導波管をもたらす。ハードマスク材料（使用されるエッチャントに耐性がある）の除去に続き、高品質、ピンホールフリーの絶縁誘電体層が、エッチングされた導波管セクションの内部に堆積され、例えばシリコン基板の場合は二酸化ケイ素である。そして薄膜の高伝導メタライゼーション層が誘電体層上に堆積され、導波管の内面を形成する。導波管セクションは第二の金属化基板の、はんだ／熱圧着接合による、取り付けによって完了する。
工程ステップが図１４Ａ‐１４Ｊ、１５Ａ‐１５Ｇ、１６Ａ‐１６Ｊ、１７Ａ‐１７Ｃ、及び１８Ａ‐１８Ｄに図示され、これらは、いわゆる台形導波管断面、並びにマイクロマシン導波管の高さが二つのシリコンウェハ間で均等分布するときは六角形断面導波管として、一つの単一厚ウェハにおいて製造されるマイクロマシン導波管を持つデバイスを示す。
マイクロマシンｎｏｎ‐ＭＥＭＳ同調可変複素インピーダンスデバイス（図１４Ａ‐１４Ｊ及び１５Ａ‐１５Ｇに図示）に達する工程を参照すると、図１４Ａはシリコンウェハ１４０１を示す。次に、図１Ｂに示す通り、窒化ケイ素層１４０４がシリコンウェハ１４０１上に形成される。後続ステップにおいて、レジストコーティング１４０３が図１４Ｃに示す通り窒化ケイ素層へ適用される。リソグラフィ及び現像ステップを適用後、図１４Ｄに示す構造に達し、ここでレジストコーティング１４０３の一部は選択領域から除去されている。次に、窒化ケイ素エッチングが実行され（図１４Ｅ参照）、レジスト１４０３は得られる構造が図１４Ｆに示すものとなるようにストリップされる。ＫＯＨエッチングステップが実行される（図１４Ｇに示す）。後続ステップにおいて、残る窒化ケイ素がストリップされる（図１４Ｈ）。そして図１４Ｉに示す通り追加窒化ケイ素１５０４層が成長される。新たなレジストコーティング１５０３を適用して、得られる構造が図１４Ｊに示される。
図１５Ａはリソグラフィ及び現像ステップを適用した後の窒化ケイ素層１５０４及びレジストコーティング１５０３を伴う図１４Ｊからのシリコンウェハ１４０１を示し、レジストコーティング１５０３の一部は選択的に除去されている、すなわち選択領域から除去されている。次に、図１５Ｂに示す通り、リソグラフィ及び窒化ケイ素エッチングステップが実行され、窒化ケイ素層１５０４の一部は選択的に除去されている、すなわち選択領域から除去されている。そして図１５Ｂに示す構造は深掘り反応性イオンエッチング（ＤＲＩＥ）（図１５Ｃに図示）又は水酸化カリウム（ＫＯＨ）若しくは水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチング（図１５Ｄに図示、ＫＯＨ及びＴＭＡＨエッチング両方に当てはまる）にかけられる。いずれの場合にも、Ｓｉウェハ１４０１の上層の部分は図１５Ｃ及び１５Ｄに示す通り選択的に除去される。後続ステップはＫＯＨ／ＴＭＡＨエッチング（図１５Ｄ）から得られる構造を参照して説明される。同様のステップがＤＲＩＥ（図１５Ｃ）から得られる構造にも適用され得る。残る窒化ケイ素１５０４をストリップ後、Ｓｉウェハ１４０１は図１５Ｅに図示の形状を呈する。シリコンの酸化は図１５Ｆに示す通りＳｉウェハ１４０１の上のＳｉＯ２層１５０５につながる。図１５ＧはＳｉＯ２層１５０５の上にメタライゼーション層１５５０が適用された後のＳｉウェハ１４０１を図示する。
本明細書で上記した各工程ステップについてウェハ１４０１の上面図が図１８Ａ‐１８Ｄに示され、図１８Ａは図１５Ａに対応し、図１８Ｂは図１５Ｂ‐１５Ｄに対応し、図１８Ｃは図１５Ｅに対応し、図１８Ｄは図１５Ｆに対応する。矢印は構造が指示方向に続くことを示唆する。図１８Ａを再描画して全番号１５ＸＸを１６ＸＸで置き換えるとしたら、新たな図は図１６Ｄの俯瞰図をあらわす。第二に、図１８Ｂを再描画して'１５０４'を'１６０４'で置き換え、'１４０１'を'１６０１'で置き換えるとしたら、得られる新たな図は図１６Ｆ、１６Ｇ及び１６Ｈの俯瞰図を提供する。同様に、図１８Ｃを再描画して'１４０１'を'１６０１'で置き換えるとしたら、得られる新たな図は図１６Ｉの俯瞰図を提供する。最後に、'１５０５'を'１６０５'で置き換え図１８Ｄを再描画するとしたら、得られる図は図１６Ｊの俯瞰図を提供する。
図１７Ｂによって図示される通り、得られるウェハはそれをウェハ１６０１と組み合わせることによって（図１７Ａに図示）台形導波管を構築するための一部品として使用され得る（図１６Ａ‐１６Ｊ及び１７Ａ‐１７Ｂを参照して以下に説明する通り製造される）。同様に、図１５Ｇに示すウェハのうち二つが図１７Ｃに示す六角形導波管を構築するために使用され得る。
台形ガイドバージョンについて、第二のウェハ（図１５Ｇに示す第一のウェハと組み合わされる）を製造するための工程が図１６Ａ‐１６Ｊ及び図１７Ａに図示される。図１６Ａはシリコンウェハ１６０１を示す。図１６Ｂに示す通り、窒化ケイ素層１６０４がシリコンウェハ１６０１に適用される。レジストコーティング１６０３がその後窒化ケイ素層１６０４の上に形成される（図１６Ｃ参照）。次に、図１６Ｄに示す通り、リソグラフィ及び現像ステップが実行され、ここでレジストコーティング１６０３の一部が選択的に除去される。図１６Ｅに図示の通り、深掘り反応性イオンエッチングを窒化ケイ素層１６０４に適用することによって、窒化ケイ素層１６０４の一部が選択的に除去され、すなわち選択領域から除去される。追加ステップにおいて、図１６Ｆに示す構造を残してレジストコーティング１６０３がウェハからストリップされる。そして図１６Ｆに示す構造は深掘り反応性イオンエッチング（ＤＲＩＥ）（図１６Ｇに図示）又は水酸化カリウム（ＫＯＨ）若しくは水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチング（図１６Ｈに図示、これはＫＯＨ及びＴＭＡＨエッチング両方に当てはまる）のいずれかにかけられる。いずれの場合にも、Ｓｉウェハ１６０１の上層の一部が図１６Ｇ及び１６Ｈに示す通り選択的に除去される。後続ステップがＫＯＨ／ＴＭＡＨエッチングから得られる構造に関して説明される（図１６Ｇ）。同様のステップはＤＲＩＥ（図１６Ｈ）から得られる構造にも適用され得る。残る窒化ケイ素１６０４をストリップ後、Ｓｉウェハ１６０１は図１６Ｉに図示の形状を呈する。シリコンの酸化は図１６Ｊに示す通りＳｉウェハ１６０１の上のＳｉＯ２層１６０５につながる。図１７Ａはメタライゼーション層１６５０がＳｉＯ２層１６０５の上に適用された後のＳｉウェハ１６０１を図示する。同様の構造は図１６Ｈに示すウェハから開始して得られてもよく、主な違いはフェライト素子のためのＤＲＩＥエッチングされたアライメントスロットの異なる形状である。
図１７Ｂ及び１７Ｃは台形導波管（図１７Ｂ）若しくは六角形導波管（図１７Ｃ）の組立を図示する。図はマイクロマシン導波管の長さを見下ろし、軸方向に位置するフェライトロッド／バーを見る"端を前向きにした（ｅｎｄ‐ｏｎ）"断面を示す。図１７Ｂ及び１７Ｃに示す変異形はフェライト充填断面にわたって拡張ＤＣ磁気バイアスソレノイドの使用を仮定する。図１７Ｂに示す通り、シリコンウェハ１６０１（例えば図１６Ａ‐１６Ｊ、１７Ａによって図示されるステップに従って製造される）がシリコンウェハ１４０１（例えば図１４Ａ‐１４Ｊ、１５Ａ‐１５Ｇによって図示されるステップに従って製造される）と一緒に組み立てられ、台形断面を持つ導波管（台形導波管）を構築する。両シリコンウェハ１４０１、１６０１は磁性体１７１０のセンタリングと保持を助けるノッチを有し、これらは例えばフェライト板若しくはフェライト複合材料３１０、４１０、６１０、８１０、１０１０、１２１０であり得る。磁性体１７１０は本願で前述した処理によって以前に作られており、すなわち磁性体１７１０は図５Ｆ、７Ｅ、９Ｆ、１１Ｅ若しくは１２Ｆに示す形の一つであり得る。そして磁性体１７１０は手動で若しくは何らかの種類の自動ピックアンドプレースマシンで図１７Ｂ及び１７Ｃに示すアライメント／保持ノッチの中に置かれる。
ウェハ１６１０及び１４０１は熱圧着によって形成される金属‐金属接合によって結合される。代替的に、二つのウェハは導電接着剤などによって結合され得る。図１７Ｃに示す通り、シリコンウェハ１４０１‐１はシリコンウェハ１４０１‐２と一緒に組み立てられ（例えば両方とも図１４Ａ‐１４Ｊ、１５Ａ‐１５Ｇによって図示されるステップに従って製造される）、六角形断面を持つ導波管（六角形導波管）を構築する。両シリコンウェハ１４０１‐１、１４０１‐２は磁性体１７１０のセンタリング及び保持を助けるノッチを有し、これらは例えばフェライト板若しくはフェライト複合材料３１０、４１０、６１０、８１０、１０１０、１２１０であり得る。ウェハ１６０１及び１４０１は熱圧着によって形成される金属‐金属接合によって結合される。代替的に、二つのウェハは導電接着剤などによって結合され得る。
導波管の短絡セクションは、適切に選択され寸法決めされたフェライト材料のスラブ若しくはロッドを軸方向に搭載する同じマイクロマシン導波管の一部から形成される調節可能移相器デバイスによって先行される。ソレノイドが、個別の離散巻線部品として、又は半導体ウェハに直接組み込まれて薄膜メタライゼーション及び基板貫通ビアの使用によって導波管を形成するように、フェライト搭載マイクロマシン導波管セクションの外部に設けられる。ソレノイドはマイクロマシン導波管に沿って電磁波の伝搬方向とフェライトロッド／バーに対して長手方向に若しくは横方向に整列したＤＣ磁気バイアス場を提供するように配向される。当業者に周知の通り、このように形成されるデバイスはＲｅｇｇｉａ‐Ｓｐｅｎｃｅｒ若しくはＤｉａｍｏｎｄ Ｏｒｄｎａｎｃｅ Ｆｕｚｅ Ｌａｂｏｒａｔｏｒｉｅｓ（ＤＯＦＬ）移相器ともよばれる相反移相器である。ソレノイドに供給される電流の大きさを変えることによって、マイクロマシン導波管の部分的フェライト充填セクションによって提供される移相が変更可能であり、従って短絡と移相器の入力に接続される任意のデバイスによって'見られる'定位短絡の反射係数が変化させられ得る。付加的に、誘電体スペーサの高さ、幅及び位置及び使用が、以下所与のＤＣ磁気バイアス場強度について達成される移相度の数と定義される、異なるレベルのデバイス感度を実現するために使用され得る‐Ｒｅｕｓｓ Ｍ Ｌ Ｊｒ．（１９６４），Ａ Ｓｔｕｄｙ ｏｆ ａ Ｆｅｒｒｉｔｅ Ｐｈａｓｅ Ｓｈｉｆｔｅｒ，ＵＳ Ｎａｖａｌ Ｒｅｓｅａｒｃｈ Ｌａｂｏｒａｔｏｒｙ，ＮＲＬ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ６１１２，Ｊｕｎｅ ８参照。これらの誘電体スペーサの提供及び実際のフェライトロッド／バーを製造する方法（特に従来のセラミック加工技術が限界に達するミリ波周波数のため）が本明細書に記載される。
図１９Ａ‐１９Ｄ、２０Ａ‐２０Ｄ、２１Ａ‐２１Ｃ及び２２Ａ‐２２Ｃを参照すると、付加的な実施例はＲｅｕｓｓ Ｍ Ｌ Ｊｒ．（１９６８），Ｐｈａｓｅ‐Ｓｈｉｆｔ Ｅｎｈａｎｃｅｍｅｎｔ ｂｙ Ｍｏｄｅ‐Ｓｕｐｐｒｅｓｓｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ，ＵＳ Ｎａｖａｌ Ｒｅｓｅａｒｃｈ Ｌａｂｏｒａｔｏｒｙ，ＮＲＬ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ６６７７，Ａｐｒｉｌ ３０によって記載の"クロスガイド"移相器のシリコン一体化バージョンである。これは規定数の移相度についてより短いデバイス全体の長さにつながり得る、高度の感度を与える（所与の印加磁場強度についてより多くの移相）。これはより低いデバイス損失にもつながるはずである。両エッジにおいて高さが減少した、並びに軸方向に位置するフェライトロッド／バーを有する中央領域において全高である、"クロスガイド"セクションに沿ってマイクロマシン導波管の全高を共有する二つのシリコンウェハが使用される。
シリコンウェハ１９０１は図１４Ａ‐１４Ｉに図示のステップに従って製造される。しかしながら、ステップはマイクロマシンガイドの全長について実行されない。特に、最初のＫＯＨエッチングステップ中（図１４Ｇに図示）、導波管の非フェライト含有セクションは意図した深さＨＦｕｌｌの一部までのみエッチングされる。図１９Ａはウェハ１９０１の上面図を図示する。ここで、フェライト領域１９７０は軸方向フェライト深さＨＣｒｏｓｓ（ＨＦｅｒｒｉｔｅ＜ＨＦｕｌｌ）を含むＫＯＨエッチングされる領域である。さらに、メインガイド１９６０は全設計導波管深さＨＦｕｌｌへＫＯＨエッチングされる領域である。ウェハ１９０１の側面図が図１９Ｂに図示され、メインガイド１９６０並びにフェライト用の領域１９７０が示される。窒化ケイ素層１９０４の成長及びレジストコーティング１９０３の適用後、得られる構造が図１９Ｃに示される。図１９Ｄはリソグラフィ及び現像ステップを適用した後の窒化ケイ素層１９０４及びレジストコーティング１９０３を伴う図１９Ｃからのシリコンウェハ１９０１を示し、レジストコーティング１９０３の一部は選択的に除去されている、すなわち選択領域から除去されている。次に、図２０Ａに示す通り、リソグラフィ及び窒化ケイ素エッチングステップが実行され、窒化ケイ素層１９０４の一部は選択的に除去されている、すなわち選択領域から除去されている。そして図２０Ａに示す構造は深掘り反応性イオンエッチング（ＤＲＩＥ）又は水酸化カリウム（ＫＯＨ）若しくは水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチングのいずれかにかけられる。
図２０Ａに対応する側面図が図２０Ｂに見られる。残る窒化ケイ素１９０４をストリップ後、Ｓｉウェハ１９０１は図２０Ｃに図示の形状を呈する。次に、図２０Ｄに示す通り、追加窒化ケイ素層２００４がＳｉウェハ１９０１の上に成長される。
後続ステップにおいて、レジストコーティング２１０３が窒化ケイ素層２００４の上に適用される（図２１Ａ参照）。図２１Ｂによって図示される通り、レジストコーティング２１０３は窒化ケイ素層２００４の一部が露出するように選択的に除去される。露出した窒化ケイ素を除去することによって、及びレジストコーティング２１０３をさらにストリップすることによって、得られる構造は図２１Ｃに示すように見える。その中に、フェライトアライメントトレンチ（若しくはノッチ）が、図１５Ａ‐１５Ｆを参照して本明細書で上述した通りエッチングされ得る。
図２２Ａ‐２２Ｃを参照すると、クロスガイド移相素子の組立が図示される。図２２Ａは全高導波管セクション２２６０及びクロスガイドフェライトセクション２２７０を示す上面図を図示する。全高導波管セクション２２６０の断面が図２２Ｂによって図示され、図１９Ａ‐１９Ｄ、２０Ａ‐２０Ｄ及び２１Ａ‐２１Ｃを参照して本明細書で上記に概説した通り処理されたシリコンウェハ１９０１‐１及び１９０１‐２を示す。シリコンウェハ１９０１‐１及び１９０１‐２は二酸化ケイ素層２２０５によって、及びメタライゼーション層２２５０によってカバーされる。シリコンウェハ１９０１‐１及び１９０１‐２は金属‐金属接合によって（例えば熱圧着による）、導電接着剤などによって、結合される。対応する断面クロスガイドフェライトセクション２２７０（クロスガイド移相器を有する）が図２２Ｃによって図示される。加えて、磁性体２２１０（例えばフェライト）が図２２Ｃに図示される。
Ｅ‐Ｈチューナの作り方が図２３Ａ‐２３Ｅ及び２４Ａ‐２４Ｂに図示される。
図２３Ａは第一のウェハ２３０１‐１の上面図を示す。マイクロマシンメイン導波管Ｇ１、並びに追加マイクロマシン導波管Ｇ及び軸方向に位置するフェライト２３１０が示される。Ｈ面分岐が参照数字ＨＰＪによって示される。定位短絡の位置は参照記号ＦＰＳＣによって示される。さらに、ＥＰＪは第二のウェハ２３０１‐２へのＥ面分岐及びＥ面接合の位置を示す。Ｅ面導波管は、二つの導波管がＥＰＪ／分岐Ａ領域において一緒に結合するようにウェハ２３０１‐１の上に接合される第二のウェハ２３０１‐２の中にあるので、Ｅ面分岐は点線として示される。これら二つの領域は同じであり、図２３Ａにおける点線のマーキングは第二の導波管Ｇ２がメインガイドＧ１の上に位置することを示すものとする。
図２３Ｂは第二のウェハ２３０１‐２の上面図を示す。マイクロマシン導波管Ｇ２及び軸方向に位置するフェライト２３１０が示される。定位置短絡の位置は参照記号Ｂで示される。さらに、ＡはメインガイドＧ１へのＥ面分岐及び移相器セクションへのＥ面接合の位置を示す。第二のウェハ２３０１‐２の対応する側面図が図２３Ｅに示される。
図２３Ｃ及び２３ＤはＥ面分岐領域の断面図におけるＥ面分岐領域ＥＰＪ及びＡについて二つのオプションを図示する。図２３Ｃに図示の通り、スペーサ２３８０がウェハ２３０１‐１及び２３０１‐２の断面全体に沿って延在し得る。代替的に、図２３Ｄに図示の通り、スペーサ２３８０はウェハ２３０１‐１及び２３０１‐２の断面の一部に沿って延在し得る。いずれの場合も、スペーサ２３８０は導波管Ｇ１を導波管Ｇ２から分離する。加えて、いずれの場合にも、シリコンウェハ２３０１‐１、２３０１‐２及びスペーサ２３８０は導電接合によって結合される。図２３Ｃにおいて三つのウェハは２３０１‐２、２３０１‐１、及び第三のウェハとしてスペーサ素子２３８０である。図２３Ｄでは二つのシリコンウェハ、すなわち２３０１‐１及び２３０１‐２のみがある。図２３Ｄにおいてスペーサ２３８０はシリコンウェハからではなく、金属、炭素繊維、適切に導電するプラスチックなどといった良好な導電性シート材から作られる。
図２４Ａ及び２４Ｂはスペーサ素子２３８０のより詳細な図を示す：Ｅ面分岐領域ＥＰＪにおいて化学エッチングされたスロットを伴う三つの半導体ウェハを用いるオプション１（図２３Ｃに図示、スペーサ詳細は図２４Ａに図示）；並びにプラズマエッチングスロット及び金属／導電スペーサ、例えばＥ面分岐ＥＰＪの領域においてその中に穴が加工された炭素繊維強化プラスチック、エッチングされたベリリウム銅（ＢｅＣｕ）箔と一緒に二つのウェハ２３０１‐１及び２３０１‐２を使用するオプション２（図２３Ｄに図示、スペーサ詳細は図２４Ｂに図示）。
図２４Ａを参照すると、シリコン（高抵抗）若しくはプリント回路基板が示されている。スペーサ２３８０はシリコンウェハ２４０１‐１を有する。図２４Ａに図示の通り、スペーサ２３８０の前側と裏側は熱成長ＳｉＯ２層２４０５及びメタライゼーション層２４５０によってカバーされる。前及び裏側メタライゼーション層２４０５は良好な導電性を持つ金属（例えば銅など）で充填されるべきである基板貫通ビア２４０６の使用によって電気的に一緒にリンクされる。スペーサの中央部において、Ｅ面結合領域ＥＰＪ、Ａが示される。領域ＥＰＪはバルクシリコンウェハ２４０１‐１自体から構成され得るか、又はシリコンウェハ２４０１‐１を完全に通ってエッチングされる開口（例えば穴など）であり得、すなわち領域ＥＰＪは例えば深掘り反応性イオンエッチング、レーザドリル、ウェット化学エッチングを用いる等方性エッチング若しくは気相エッチングなどのいくつかの手段のうち一つによるシリコン内のボイドである。
図２４Ｂを参照すると、導電スペーサ２３８０（例えばベリリウム銅箔若しくは炭素繊維強化プラスチック）が示される。スペーサ２３８０は例えば金属、炭素繊維、高濃度ドープシリコンなどを有する。スペーサの中央部において、Ｅ面結合スロットＥＰＪ、Ａが、材料を通してパンチ、ドリル、カット、若しくはエッチングされる。
定位短絡と一緒に軸フェライト移相器導波管セクションを有するデバイス構造を用いる周波数アジャイルキャビティフィルタの作り方が図２５Ａ‐２５Ｃに示される。
図２５Ａを参照すると、ｎｏｎ‐ＭＥＭＳ同調マイクロマシンフィルタの上面図が示される。点線は第二の（例えば上側）ウェハにおけるマイクロマシン結合セクションである。Ｒ１、Ｒ２及びＲ３は第一のウェハ２５０１‐１に形成されたメインマイクロマシンキャビティ共振器を示し、ΔＰ１Ａ、ΔＰ２Ａ、ΔＰ３Ａ、ΔＰ１Ｂ、ΔＰ２Ｂ及びΔＰ３Ｂは定位短絡と相反移相器セクションを形成するための軸方向に位置するフェライトロッド／バーとを有するマイクロマシン導波管を示す。ΔＰ１Ａ、ΔＰ２Ａ、ΔＰ３Ａ、ΔＰ１Ｂ、ΔＰ２Ｂ及びΔＰ３Ｂは第一のウェハ２５０１‐１に製造される。一部の用途において（例えば六角形ガイドなど）、ΔＰ１Ａ、ΔＰ２Ａ、ΔＰ３Ａ、ΔＰ１Ｂ、ΔＰ２Ｂ及びΔＰ３Ｂは第二のウェハ２５０１‐２にも製造される。
図２５Ｂは方向Ａに沿った図２５Ａに示すフィルタの断面図を示す。両ウェハ２５０１‐１及び２５０１‐２はそれぞれＳｉＯ２層２５０５によってカバーされる。ＳｉＯ２層２５０５はそれぞれメタライゼーション層２５５０によってカバーされる。
図２５Ｃは方向Ｂに沿った図２５Ａに示すフィルタの断面図を示す。両ウェハ２５０１‐１及び２５０１‐２はそれぞれＳｉＯ２層２５０５によってカバーされる。ＳｉＯ２層２５０５はそれぞれメタライゼーション層２５５０によってカバーされる。
これは、ここでデバイスはマイクロマシン導波管の形で完全に製造されるという点で、ＷＯ ２００９／１２４７３０ Ａ１及びＧａｕｔｉｅｒ Ｗ（２０１０），ＲＦ‐ＭＥＭＳ Ｂａｓｅｄ Ｐａｓｓｉｖｅ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｉｎｔｅｇｒａｔｉｏｎ Ｃｏｎｃｅｐｔｓ ｆｏｒ Ａｄａｐｔｉｖｅ Ｍｉｌｌｉｍｅｔｒｅ Ｗａｖｅ Ｆｒｏｎｔ‐Ｅｎｄｓ，Ｔｈｅｓｉｓ ｆｏｒ ｔｈｅ ｄｅｇｒｅｅ ｏｆ Ｄｏｋｔｏｒ‐Ｉｎｇｅｎｉｅｕｒ（Ｄｒ．‐Ｉｎｇ），Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｕｌｍ，Ｇｅｒｍａｎｙ，２９ｔｈ Ｏｃｔｏｂｅｒ ２０１０，ｐａｇｅｓ ４５‐５４に示すデザインに勝る利点を持つ。その結果、デバイスは上述のデザイン、外部ＭＥＭｓスイッチへのワイヤボンドが続くマイクロストリップライン及びスロット結合に基づく、Ｇａｕｔｉｅｒ（２０１０）よりも低い損失を持ち、より信頼でき、高周波数へより容易に拡張可能になる。同調フィルタは移相器及び定位置短絡の代わりにＥ‐Ｈチューナセクションを用いても構築され得る。フィルタ応答の移相／大きさ及び移相ベースのチューニングへの代替案として、Ｂｏｗｎｅｓｓ Ｃ，Ｏｗｅｎ Ｊ Ｑ，Ｔｈｏｍａｓｓｅｎ Ｎ Ｅ（１９５８），Ａ Ｌｏｗ‐ｐｏｗｅｒ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｏｒ ａｔ Ｍｉｃｒｏｗａｖｅ Ｆｒｅｑｕｅｎｃｉｅｓ，ＩＲＥ Ｃａｎａｄｉａｎ Ｃｏｎｖｅｎｔｉｏｎ，Ｔｏｒｏｎｔｏ Ｏｃｔｏｂｅｒ １５によって記載される振幅変調器のシリコン一体化バージョンが、軸方向に位置するフェライトロッド／バーへ水平に位置する抵抗シートを追加することによって製造され得る。
Ｍｉｌｌｓ Ｊ Ｂ，Ｏｃｋｅｔ Ｉ，Ｊｏｈｎ Ａ（２０１１），Ｗａｖｅｇｕｉｄｅ Ｔｕｎｅｒ Ｓｔａｂｉｌｉｚｅｄ Ｕｌｔｒａ Ｌｏｗ Ｐｈａｓｅ Ｎｏｉｓｅ ６０ＧＨｚ ＳｉＧｅ：Ｃ Ｏｓｃｉｌｌａｔｏｒ ＭＭＩＣ，１１ｔｈ Ｔｏｐｉｃａｌ Ｍｅｅｔｉｎｇ ｏｎ Ｓｉｌｉｃｏｎ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｉｎ ＲＦ Ｓｙｓｔｅｍｓに記載の通り、マイクロ波発振器はＥ‐Ｈ面チューナをマイクロ波キャビティ共振器の代わりに使用することによって構築されることができる一方、依然としてアクティブデバイスからの優れた位相ノイズを実現する。外部金属導波管チューナの代わりに、シリコン一体化バージョンが完全に平面の一体化された高性能マイクロ波／ミリ波発振器を構築するために使用され得る。
Ｃｌａｖｉｎ Ａ（１９６０），Ｒｅｃｉｐｒｏｃａｌ Ｆｅｒｒｉｔｅ Ｐｈａｓｅ Ｓｈｉｆｔｅｒｓ‐Ｏｎ Ｈｉｇｈｅｒ Ｏｒｄｅｒ Ｍｏｄｅｓ，ＩＲＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，８（２），２５４‐２５５に記載の通り、Ｒｅｇｇｉａ‐Ｓｐｅｎｃｅｒ移相器の移相は温度依存性であるが、これは第二の磁気バイアス磁場コイルで容易に補正され得る。かかるアプローチは本明細書に記載のデバイスに組み込まれ得る。バンドギャップダイオードが、デバイス温度のｉｎ‐ｓｉｔｕ測定を提供するために移相器セクションを有するシリコンウェハに直接製造され得る。
図１４‐２５では、外部ＤＣ磁気バイアス磁場コイルが使用されると仮定される。断面図はデバイスを形成するウェハ半分の上の前／裏側メタライゼーション及びウェハ貫通ビアの追加によって一体化されたバイアス磁場コイルの場合について適切に修正され得る。
図に示すフェライトロッド／バーはマイクロマシン導波管の非フェライト装荷セクションへの改良されたインピーダンス整合のためにテーパ端を持ち得る。
本発明は、全可動部を除去し、既に宇宙環境に適した材料及びデバイス動作モードに頼ることによって、並びに可変終端インピーダンス（位相及び／又は大きさを調節可能）を提供することによってマイクロ波／ミリ波デバイスの動作周波数を制御する手段を提供することによって、宇宙などの困難な環境のためのＲＦ ＭＥＭＳデバイスの許容と使用に現在挑む信頼性問題の多くを克服することを目指す。これは低質量及び体積のため、並びにサーキュレータ及び集積回路などの他のＲＦコンポーネントとの容易な一体化のため、それによってＲＦ損失源の数、インピーダンス不整合及び潜在的機械的故障を減らすために、平面回路形状を使用する、デバイス、例えばフィルタ／アンテナ／導波管／発振器との直接一体化及び製造の新規の方法と組み合わされる。デバイスは標準半導体加工技術（フォトリソグラフィ、異方性及び等方性エッチング、薄膜メタライゼーション、ウェハソーイング、ダイ及びウェハボンディング）を用いて製造され組み立てられ、これは製造されたデバイス寸法、従って動作周波数及び同調範囲における極めて高レベルの精度と一緒に、バッチ生産及び再現性のための手段を提供する。
デバイスは可動部を持たず、高反射係数（低損失）定位短絡の前に調節可能移相器を設けることによって作動する。二つの同一場所に配置されるシャント及び直列調節可能短絡スタブ（Ｅ‐Ｈチューナともよばれる）も製造され得る。これらはスミスチャート上に見られる任意の複素反射係数を生成する能力を提供する。
デバイスは製造法だけでなく、周波数アジャイル高選択性フィルタ及び他のデバイスを形成する高Ｑ値キャビティ共振器と一緒のその図示の一体化における精度から利益を得る。高Ｑ値マイクロマシンキャビティ共振器及び能動（増幅）素子と一緒のデバイスの使用は、超低位相ノイズ同調発振器の製造を可能にする。全実施例において、Ｅ‐Ｈチューナを含み、平面回路形状で製造され得る。移相素子はＲｅｇｇｉａ Ｆ，Ｓｐｅｎｃｅｒ Ｅ Ｇ（１９５７），Ａ Ｎｅｗ Ｔｅｃｈｎｉｑｕｅ ｉｎ Ｆｅｒｒｉｔｅ Ｐｈａｓｅ Ｓｈｉｆｔｉｎｇ ｆｏｒ Ｂｅａｍ Ｓｃａｎｎｉｎｇ ｏｆ Ｍｉｃｒｏｗａｖｅ Ａｎｔｅｎｎａｓ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＲＥ，Ｖｏｌ ４５，Ｎｏｖｅｍｂｅｒ，１５１０‐１５１７によって記載の通りビームステアリングを提供する導波管スロットアンテナと組み合わされ得る。
本発明の応用例はファラデー回転アイソレータ、モジュレータ、若しくはポラライザにおける使用であり得る。本発明はさらにＲｅｇｇｉａ‐Ｓｐｅｎｃｅｒシフタにおける使用のためのフェライトロッドにおいて使用され得る。本発明の別の応用例はＲｅｇｇｉａ‐Ｓｐｅｎｃｅｒモジュレータにおける使用のための吸収フィンを伴うフェライトロッドである。本発明は反強磁性共振アイソレータにおいても使用され得る。本発明のさらなる応用例は非相反移相器における使用のためのフェライトロッド若しくはバーである。
上記に開示される実施形態において、その上に金メタライゼーションが堆積される接着層の例示的な材料の組み合わせは以下の三層構造であり得る：
１．純アルゴン雰囲気でスパッタリングされたニオブ／混合アルゴン＋窒素雰囲気でスパッタリングされたニオブ／純アルゴン雰囲気でスパッタリングされたニオブ／金層；
２．純アルゴン雰囲気でスパッタリングされたチタン０．３タングステン０．７／混合アルゴン＋窒素雰囲気でスパッタリングされたチタン０．３タングステン０．７／純アルゴン雰囲気でスパッタリングされたチタン０．３タングステン０．７／金層；
３．純アルゴン雰囲気でスパッタリングされたチタン若しくはチタン０．３タングステン０．７／純アルゴン雰囲気でスパッタリングされたモリブデン／混合アルゴン＋窒素雰囲気でスパッタリングされたモリブデン／純アルゴン雰囲気でスパッタリングされたモリブデン／金層。
これらの構造は接着層といわゆる"詰まった（ｓｔｕｆｆｅｄ）"バリア層の機能を組み合わせて、信頼できない／弱い接合（共晶若しくは金／金熱圧着のいずれか）につながり得る金拡散／金属間化合物の生成を防止する。以下の場合の全てにおいて、最初にリストされる層（リストの一番左）は好適にはシリコンウェハ上の熱成長二酸化ケイ素パッシベーション層上に堆積される層である。
上記に開示される実施形態において、磁性体の例示的な材料の組み合わせはニッケル亜鉛フェライト（好適にはＮｉ（１−ｘ）Ｚｎ（ｘ）Ｆｅ２Ｏ４、ｘは０＜ｘ＜０．８の範囲の値）、リチウムフェライト（Ｌｉ０．５Ｆｅ２．５Ｏ４）、飽和磁化を増す置換リチウムフェライト（例えば亜鉛置換リチウムフェライト、アルミニウム置換リチウムフェライト、チタン置換リチウムフェライト、及び複合アルミニウムチタン置換リチウムフェライト）、マグネシウム‐マンガンフェライト（好適にはＭｇＦｅ１．４Ｍｎ０．０２Ｏ４）であり得る。
代替的基板材料（その中にモールドがエッチングされる）は、フッ化水素酸、硝酸、及び酢酸の混合物でエッチングされるチタン酸マグネシウム（Ｍｇ２ＴｉＯ４及びＭｇＴｉＯ３）及びフォルステライト（Ｍｇ２ＳｉＯ４）を含み得る。
開示の実施形態への他の変更は、図面、開示、及び添付の請求項の考察から、請求される発明を実施する上で当業者によって理解されもたらされることができる。
請求項において、"有する"という語は他の要素若しくはステップを除外せず、不定冠詞"ａ"若しくは"ａｎ"は複数を除外しない。
単一のユニット若しくはデバイスは請求項に列挙される複数の項目の機能を満たし得る。特定の手段が相互に異なる従属請求項に列挙されるという単なる事実はこれら手段の組み合わせが有利に使用されることができないことを示さない。
請求項における任意の参照符号は範囲を限定するものと解釈されてはならない。
本発明はフェライトロッドの製造法に関する。方法はキャビティを二つの半導体基板にエッチングし、キャビティにフェライト層を堆積させるステップを有する。半導体基板はフェライト層がフェライトロッドを形成するように互いに付着される。本発明は従来の半導体ウェハのフォトリソグラフィ及びバルク等方性マイクロマシニングを利用して、ファラデー回転若しくは移相素子を形成するためにその中に磁性体が堆積され得るテンプレート若しくはモールドを正確かつ再現可能に形成する。

Claims (16)

  1. フェライトロッドを製造する方法であって、
    第一の半導体基板の第一の面に第一のキャビティをエッチングするステップと、
    前記第一のキャビティに第一のフェライト層を堆積させるステップと、
    第二の半導体基板の第二の面に第二のキャビティをエッチングするステップと、
    前記第二のキャビティに第二のフェライト層を堆積させるステップと、
    前記第一のフェライト層が前記第二のフェライト層と接触するように前記第一の半導体基板の前記第一の面を前記第二の半導体基板の前記第二の面に取り付けるステップと
    を有する方法。
  2. 前記第一の半導体基板に前記第一のキャビティをエッチングするステップと、前記第二の半導体基板に前記第二のキャビティをエッチングするステップが各々、
    前記第一及び第二の半導体基板の層を選択的に除去する等方性半導体エッチングを実行するステップと、
    前記第一及び第二の半導体基板上にパッシベーション層を成長させるステップと
    を有する、請求項１に記載の方法。
  3. 前記第一の半導体基板に前記第一のキャビティをエッチングするステップと、前記第二の半導体基板に前記第二のキャビティをエッチングするステップが各々、
    前記第一及び第二の半導体基板上に第一のパッシベーション層を成長させるステップと、
    前記第一のパッシベーション層にレジストコーティングを適用するステップと、
    前記レジストコーティングを選択的に除去するリソグラフィ及び現像ステップを実行するステップと、
    前記第一のパッシベーション層を選択的に除去する第一のエッチングステップを実行するステップと、
    前記第一のパッシベーション層から前記レジストコーティングをストリップするステップと、
    前記第一及び第二の半導体基板の層を選択的に除去する等方性半導体エッチングを実行するステップと、
    前記第一のパッシベーション層をストリップするステップと、
    第二のパッシベーション層を成長させるステップと
    を有する、請求項１に記載の方法。
  4. 前記第一のエッチングステップが異方性エッチングステップを有し、前記第一のパッシベーション層を成長させるステップが、
    前記第一のパッシベーション層が第一の酸化層を有するように前記第一及び第二の半導体基板を熱酸化するステップ、及び／又は、
    前記第一のパッシベーション層が窒化物層を有するように前記第一及び第二の半導体基板に低応力低圧化学蒸着を適用するステップ
    を有する、請求項３に記載の方法。
  5. 前記第一及び第二のキャビティに前記第一及び第二のフェライト層を堆積させるステップが、
    粉末状の前記第一及び第二のフェライト層のプラズマアーク溶射、及び／又は、
    前記第一及び第二のフェライト層のウェット化学堆積を実行すること
    を有する、請求項１に記載の方法。
  6. 前記第一及び第二のキャビティに前記第一及び第二のフェライト層を堆積させるステップが、
    前記第一及び第二のフェライト層のアニーリング、
    前記第一及び第二のフェライト層の化学機械研磨、及び／又は、
    前記第一及び第二のフェライト層の熱リン酸ウェットエッチング
    をさらに有する、請求項５に記載の方法。
  7. 前記第一の半導体基板の前記第一の面を前記第二の半導体基板の前記第二の面に取り付けるステップが、前記第一及び前記第二の半導体基板のうち少なくとも一つの半導体基板について、
    前記第一若しくは第二のキャビティを有する半導体基板の面にレジストコーティングを適用するステップと、
    前記レジストコーティングを選択的に除去するリソグラフィ及び現像ステップを実行するステップと、
    前記パッシベーション層の少なくとも一部を選択的に除去する第一のエッチングステップを実行するステップと、
    前記レジストコーティングを前記半導体基板の面からストリップするステップと、
    前記第一及び第二の面の各々が互いに面するように前記第一及び第二の半導体基板を組み立てるステップと
    を有する、請求項２に記載の方法。
  8. 前記第一の半導体基板の前記第一の面の化学機械研磨のステップと、
    第二のレジストコーティングを適用するステップと、
    前記第二のレジストコーティングを選択的に除去するリソグラフィ及び現像ステップを実行するステップと、
    前記第一及び第二の半導体基板を有する組み立てられた構造を加熱するステップと
    をさらに有する、請求項７に記載の方法。
  9. 前記第二の半導体基板の前記第二の面上に金及び接着層を堆積させるステップと、
    前記金及び接着層をエッチングするステップと、
    前記第二のレジストコーティングをストリップするステップと
    をさらに有し、
    前記組み立てられた構造を加熱するステップが、共晶金：シリコン接合を作るように前記組み立てられた構造を加熱するステップを有する、
    請求項８に記載の方法。
  10. 前記第二のレジストコーティング上及び前記第二の半導体基板の前記第二の面上に金及び接着層を堆積させるステップと、
    前記第二のレジストコーティングをリフトオフするステップと
    をさらに有し、
    前記組み立てられた構造を加熱するステップが、共晶金：シリコン接合を作るように前記組み立てられた構造を加熱するステップを有する、
    請求項８に記載の方法。
  11. 第二のレジストコーティングを適用するステップと、
    前記第二のレジストコーティングを選択的に除去するリソグラフィ及び現像ステップを実行するステップと、
    前記第一及び第二の半導体基板を有する組み立てられた構造に熱と圧力を加えるステップと
    をさらに有する、請求項７に記載の方法。
  12. 前記第一若しくは第二の面の各々の上に金及び接着層を堆積させるステップであって、前記第二のレジストコーティングを適用するステップが前記金及び接着層に前記第二のレジストコーティングを適用するステップを有する、ステップと、
    前記金及び接着層をエッチングするステップと
    をさらに有し、
    前記第二のレジストコーティングをストリップするステップをさらに有し、
    前記組み立てられた構造に熱と圧力を加えるステップが、金：金接合を作るように前記組み立てられた構造に熱と圧力を加えるステップを有する、
    請求項１１に記載の方法。
  13. 前記第一若しくは第二の面の各々の上に接着剤層を適用するステップと、前記接着剤層を硬化させるステップとをさらに有する、請求項７に記載の方法。
  14. 第一の半導体基板の第一の面におけるキャビティに堆積される第一のフェライト層と、第二の半導体基板の第二の面における第二のキャビティに堆積される第二のフェライト層を有する、フェライトロッドであって、
    前記第一の面が前記第二の面に取り付けられ、前記第一のフェライト層が前記第二のフェライト層と接触し、
    当該フェライトロッドが、前記第一のフェライト層と前記第二のフェライト層の間に配置されるパッシベーション層をさらに有する、
    フェライトロッド。
  15. 第一の半導体基板と第二の半導体基板を有する半導体基板と、
    第一の半導体基板の第一の面におけるキャビティに堆積される第一のフェライト層と、第二の半導体基板の第二の面における第二のキャビティに堆積される第二のフェライト層を有する、フェライトロッドであって、前記第一の面が前記第二の面に取り付けられ、前記第一のフェライト層が前記第二のフェライト層と接触する、フェライトロッドと
    を有する電子デバイスであって、
    前記フェライトロッドが、前記半導体基板に組み込まれる、
    電子デバイス。
  16. 前記電子デバイスが前記フェライトロッドを含む移相デバイスを有する、請求項１５に記載の電子デバイス。
JP2016517478A 2013-10-07 2014-10-01 フェライトロッドを製造するための精密バッチ製造法 Expired - Fee Related JP6293875B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP13187538 2013-10-07
EP13187538.7 2013-10-07
PCT/EP2014/071079 WO2015052059A1 (en) 2013-10-07 2014-10-01 Precision batch production method for manufacturing ferrite rods

Publications (3)

Publication Number Publication Date
JP2016535930A JP2016535930A (ja) 2016-11-17
JP6293875B2 true JP6293875B2 (ja) 2018-04-25
JP2016535930A5 JP2016535930A5 (ja) 2018-05-10

Family

ID=49303841

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016517478A Expired - Fee Related JP6293875B2 (ja) 2013-10-07 2014-10-01 フェライトロッドを製造するための精密バッチ製造法

Country Status (7)

Country Link
US (1) US9825347B2 (ja)
EP (1) EP3055871A1 (ja)
JP (1) JP6293875B2 (ja)
KR (1) KR20160067940A (ja)
CN (1) CN105814655B (ja)
SG (1) SG11201602499TA (ja)
WO (1) WO2015052059A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665377B2 (en) 2014-05-05 2020-05-26 3D Glass Solutions, Inc. 2D and 3D inductors antenna and transformers fabricating photoactive substrates
KR20180134868A (ko) 2016-02-25 2018-12-19 3디 글래스 솔루션즈 인코포레이티드 3d 커패시터 및 커패시터 어레이 제작용 광활성 기재
WO2017177171A1 (en) 2016-04-08 2017-10-12 3D Glass Solutions, Inc. Methods of fabricating photosensitive substrates suitable for optical coupler
US9912028B2 (en) * 2016-04-18 2018-03-06 Eagantu Ltd. Wide band radio frequency circulator
US11101532B2 (en) 2017-04-28 2021-08-24 3D Glass Solutions, Inc. RF circulator
US11342896B2 (en) 2017-07-07 2022-05-24 3D Glass Solutions, Inc. 2D and 3D RF lumped element devices for RF system in a package photoactive glass substrates
US10854946B2 (en) 2017-12-15 2020-12-01 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
AU2018399638B2 (en) 2018-01-04 2021-09-02 3D Glass Solutions, Inc. Impedance matching conductive structure for high efficiency RF circuits
WO2019199470A1 (en) 2018-04-10 2019-10-17 3D Glass Solutions, Inc. Rf integrated power condition capacitor
KR102475010B1 (ko) 2018-05-29 2022-12-07 3디 글래스 솔루션즈 인코포레이티드 저 삽입 손실 rf 전송 라인
WO2020060824A1 (en) 2018-09-17 2020-03-26 3D Glass Solutions, Inc. High efficiency compact slotted antenna with a ground plane
WO2020102543A1 (en) * 2018-11-14 2020-05-22 Optisys, LLC Hollow metal waveguides having irregular hexagonal cross-sections and methods of fabricating same
US11996600B2 (en) 2018-11-14 2024-05-28 Optisys, Inc. Hollow metal waveguides having irregular hexagonal cross sections with specified interior angles
WO2020106774A1 (en) 2018-11-19 2020-05-28 Optisys, LLC Irregular hexagon cross-sectioned hollow metal waveguide filters
WO2020139951A1 (en) 2018-12-28 2020-07-02 3D Glass Solutions, Inc. Heterogenous integration for rf, microwave and mm wave systems in photoactive glass substrates
EP3903339A4 (en) 2018-12-28 2022-08-31 3D Glass Solutions, Inc. RING CAPACITOR RF, MICROWAVE AND MM WAVE SYSTEMS
EP3935687B1 (en) 2019-04-05 2023-12-13 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
WO2020214788A1 (en) 2019-04-18 2020-10-22 3D Glass Solutions, Inc. High efficiency die dicing and release
US10727216B1 (en) 2019-05-10 2020-07-28 Sandisk Technologies Llc Method for removing a bulk substrate from a bonded assembly of wafers
CN110202880B (zh) * 2019-06-03 2020-05-22 西安交通大学 一种柔性微波器件及其制备方法
KR20220164800A (ko) 2020-04-17 2022-12-13 3디 글래스 솔루션즈 인코포레이티드 광대역 인덕터
US11501905B2 (en) * 2020-08-31 2022-11-15 Boston Applied Technologies, Inc. Composition and method of making a monolithic heterostructure of multiferroic thin films
CN112103602B (zh) * 2020-11-05 2021-03-16 中国电子科技集团公司第九研究所 一种宽带高频法拉第隔离器
CN112909458B (zh) * 2021-02-08 2021-09-10 湖南国科雷电子科技有限公司 一种w波段e面波导滤波器
US12009596B2 (en) 2021-05-14 2024-06-11 Optisys, Inc. Planar monolithic combiner and multiplexer for antenna arrays

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5238163A (en) * 1975-09-20 1977-03-24 Omron Tateisi Electronics Co Passive element
JPS5246787A (en) * 1975-10-11 1977-04-13 Hitachi Ltd Coil for integrated circuit and process for production of same
JPH02166801A (ja) * 1988-12-20 1990-06-27 Mitsubishi Electric Corp ファラデー旋回子用フェライト
JPH02188001A (ja) * 1989-01-17 1990-07-24 Uniden Corp 円偏波対直線偏波変換器
JPH06164222A (ja) 1992-11-25 1994-06-10 Murata Mfg Co Ltd マイクロ波用磁性体及びその製造方法
US5772820A (en) 1995-08-07 1998-06-30 Northrop Grumman Corporation Process for fabricating a microwave power device
US5828271A (en) 1997-03-06 1998-10-27 Northrop Grumman Corporation Planar ferrite toroid microwave phase shifter
US5876539A (en) 1997-06-17 1999-03-02 Northrop Grumman Corporaiton Fabrication of ferrite toroids
US6060433A (en) 1998-01-26 2000-05-09 Nz Applied Technologies Corporation Method of making a microwave device having a polycrystalline ferrite substrate
US6171886B1 (en) * 1998-06-30 2001-01-09 Eastman Kodak Company Method of making integrated hybrid silicon-based micro-actuator devices
US6249039B1 (en) * 1998-09-10 2001-06-19 Bourns, Inc. Integrated inductive components and method of fabricating such components
US6498549B1 (en) 1998-12-07 2002-12-24 Corning Applied Technologies Corporation Dual-tuning microwave devices using ferroelectric/ferrite layers
US6600601B1 (en) 1999-04-12 2003-07-29 Shin-Etsu Chemical Co., Ltd. Polarization-independent optical isolator and production method thereof
US6645677B1 (en) 2000-09-18 2003-11-11 Micronic Laser Systems Ab Dual layer reticle blank and manufacturing process
US6673181B1 (en) * 2001-10-29 2004-01-06 Northrop Grumman Corporation Method of manufacturing ferromagnetic toroids used in ferrite phase shifters
JP2003264405A (ja) * 2002-03-08 2003-09-19 Opnext Japan Inc 高周波伝送線路およびそれを用いた電子部品並びに電子装置
US6952042B2 (en) 2002-06-17 2005-10-04 Honeywell International, Inc. Microelectromechanical device with integrated conductive shield
US7078983B2 (en) * 2004-06-09 2006-07-18 Raytheon Company Low-profile circulator
JP2005244084A (ja) * 2004-02-27 2005-09-08 Mitsubishi Electric Corp らせん状高周波コイルとその製造方法
EP1746430A1 (en) * 2005-07-22 2007-01-24 Liaisons Electroniques-Mecaniques Lem S.A. Orthogonal fluxgate magnetic field sensor
US7480435B2 (en) * 2005-12-30 2009-01-20 Intel Corporation Embedded waveguide printed circuit board structure
TW200905703A (en) * 2007-07-27 2009-02-01 Delta Electronics Inc Magnetic device and manufacturing method thereof
US20110123783A1 (en) 2009-11-23 2011-05-26 David Sherrer Multilayer build processses and devices thereof
JP5815353B2 (ja) * 2011-09-28 2015-11-17 株式会社フジクラ コイル配線素子およびコイル配線素子の製造方法
US9293245B2 (en) * 2013-08-05 2016-03-22 Qualcomm Mems Technologies, Inc. Integration of a coil and a discontinuous magnetic core
CN111789538B (zh) * 2020-07-07 2022-01-07 追觅创新科技(苏州)有限公司 清洁机构的脏污程度确定方法、装置及存储介质

Also Published As

Publication number Publication date
KR20160067940A (ko) 2016-06-14
SG11201602499TA (en) 2016-04-28
US9825347B2 (en) 2017-11-21
JP2016535930A (ja) 2016-11-17
EP3055871A1 (en) 2016-08-17
WO2015052059A1 (en) 2015-04-16
CN105814655A (zh) 2016-07-27
CN105814655B (zh) 2018-08-07
US20160254579A1 (en) 2016-09-01

Similar Documents

Publication Publication Date Title
JP6293875B2 (ja) フェライトロッドを製造するための精密バッチ製造法
KR101917052B1 (ko) 열관리
US8917150B2 (en) Waveguide balun having waveguide structures disposed over a ground plane and having probes located in channels
US7834808B2 (en) Multilayer electronic component systems and methods of manufacture
Shen et al. Substrate-integrated waveguide bandpass filters with planar resonators for system-on-package
Wong et al. Substrate integrated waveguide quasi-elliptic filter using slot-coupled and microstrip-line cross-coupled structures
Shah et al. High-directivity MEMS-tunable directional couplers for 10–18-GHz broadband applications
Chang et al. Planar air-filled terahertz antenna array based on channelized coplanar waveguide using hierarchical silicon bulk micromachining
Wang et al. Novel electrically tunable microwave solenoid inductor and compact phase shifter utilizing permaloy and PZT thin films
Karmakar et al. Si-RF Technology
Kingsley et al. Organic" Wafer-Scale" packaged miniature 4-bit RF MEMS phase shifter
Alkaraki et al. 10-GHz Low-Loss Liquid Metal SIW Phase Shifter for Phased Array Antennas
Verona et al. Slow-wave distributed MEMS phase shifter in CMOS for millimeter-wave applications
US10923790B2 (en) Low-loss silicon on insulator based dielectric microstrip line
Jguirim et al. Design and additive microfabrication of a two-pole 287-GHz waveguide bandpass filter
Hyeon et al. Micromachined substrate integrated waveguides with electroplated copper vias in reflowed glass substrate for millimeter-wave applications
KR20020068769A (ko) 집적 3차원 솔레노이드 인덕터 및 그 제조 방법
Farinelli et al. Ka-band surface-mountable pseudo-elliptic filter in multilayer micromachined technology for on-board communication systems
Zheng et al. WR-1.5 band waveguide bandpass dual-mode filter on silicon micromachining technique
Vahabisani et al. A new wafer-level CPW to waveguide transition for millimeter-wave applications
JP2006339197A (ja) 高周波インダクタ素子
Koul et al. Radio frequency micro electro mechanical systems-an overview
US20050251994A1 (en) Method for manufacturing nonradiative dielectric waveguide and nonradiative dielectric waveguide
Chen et al. Design of a novel type of narrow band BPFs using high-Q M-PhC resonators
Uemichi et al. A simple millimeter-wave transformer between microstrip line and post-wall waveguide

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20170214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170830

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170830

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170830

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20171101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180214

R150 Certificate of patent or registration of utility model

Ref document number: 6293875

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees