KR20160064074A - 라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝 - Google Patents

라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝 Download PDF

Info

Publication number
KR20160064074A
KR20160064074A KR1020167003990A KR20167003990A KR20160064074A KR 20160064074 A KR20160064074 A KR 20160064074A KR 1020167003990 A KR1020167003990 A KR 1020167003990A KR 20167003990 A KR20167003990 A KR 20167003990A KR 20160064074 A KR20160064074 A KR 20160064074A
Authority
KR
South Korea
Prior art keywords
dielectric
lines
layer
grid
plug
Prior art date
Application number
KR1020167003990A
Other languages
English (en)
Other versions
KR102167351B1 (ko
Inventor
로버트 엘. 브리스톨
플로리안 그스트레인
리차드 이. 쉔커
폴 에이. 니후스
찰스 에이치. 월러스
희 재 유
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160064074A publication Critical patent/KR20160064074A/ko
Application granted granted Critical
Publication of KR102167351B1 publication Critical patent/KR102167351B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

라인 백엔드(BEOL) 상호접속들을 위한 삭감 자기 정렬 비아 및 플러그 패터닝이 설명된다. 일례에서, 집적 회로를 위한 상호접속 구조는 기판 위에 배치된 상호접속 구조의 제1 층을 포함한다. 제1 층은 제1 방향의 교대하는 금속 라인들 및 유전체 라인들의 제1 격자를 포함한다. 유전체 라인들은 금속 라인들의 최상면보다 높은 최상면을 갖는다. 상호접속 구조는 상호접속 구조의 제1 층 위에 배치된 상호접속 구조의 제2 층을 더 포함한다. 제2 층은 제1 방향에 수직인 제2 방향의 교대하는 금속 라인들 및 유전체 라인들의 제2 격자를 포함한다. 유전체 라인들은 금속 라인들의 최하면보다 낮은 최하면을 갖는다. 제2 격자의 유전체 라인들은 제1 격자의 유전체 라인들과 오버랩 및 접촉하지만 별개이다. 제1 격자의 금속 라인들은 제2 격자의 금속 라인들로부터 이격된다.

Description

라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝{SUBTRACTIVE SELF-ALIGNED VIA AND PLUG PATTERNING FOR BACK END OF LINE (BEOL) INTERCONNECTS}
본 발명의 실시예들은 반도체 구조 및 처리의 분야에 관한 것으로서, 구체적으로는 라인 백엔드(BEOL) 상호접속을 위한 자기 정렬 비아 및 플러그 패터닝에 관한 것이다.
지난 수십 년 동안, 집적 회로의 피처(feature)의 스케일링은 지속 성장하는 반도체 산업의 원동력이 되어 왔다. 더 작은 피처로의 스케일링은 반도체 칩의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능케 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 또는 로직 장치들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 그러나, 훨씬 많은 용량을 향한 추진이 문제가 없는 것은 아니다. 각 장치의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로는 비아 위의 금속 라인들 또는 다른 상호접속들을 비아 아래의 금속 라인들 또는 다른 상호접속들에 전기적으로 접속하기 위한, 본 기술분야에서 비아(via)로 알려진 전기적 도전성 마이크로전자 구조를 통상 포함한다. 비아는 통상적으로 리소그래피 공정에 의해 형성된다. 대표적으로, 포토레지스트층이 유전층 위에 스핀 코팅될 수 있고, 포토레지스트층이 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 이어서 포토레지스트층에 개구를 형성하기 위하여 노출된 층이 현상될 수 있다. 다음으로, 비아를 위한 개구가 에칭 마스크로서 포토레지스트 층 내의 개구를 이용하여 유전층 내에 에칭될 수 있다. 이 개구는 비아 개구라 지칭된다. 마지막으로, 비아 개구가 하나 이상의 금속 또는 다른 도전성 재료로 충전되어 비아를 형성할 수 있다.
과거에는, 비아들의 사이즈 및 간격이 점진적으로 감소되었고, 적어도 일부 유형의 집적 회로(예를 들어, 진보된 마이크로프로세서, 칩셋 컴포넌트, 그래픽 칩 등)에 대하여, 미래에도 비아들의 사이즈 및 간격은 계속 점진적으로 감소할 것으로 예상된다. 비아들의 사이즈의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(pitch)이다. 비아 피치는 가장 가까운 인접 비아들 간의 중심간 거리를 나타낸다.
이러한 리소그래피 공정에 의해 매우 작은 피치를 갖는 매우 작은 비아들을 패터닝하는 경우, 특히, 피치가 70 나노미터(nm) 근방 또는 그보다 작고 및/또는 비아 개구들의 임계 치수가 35nm 근방 또는 그보다 작은 경우, 몇 가지 과제가 존재한다. 하나의 그러한 과제는, 비아들과 위에 놓이는 상호접속들 사이의 오버레이(overlay) 및 비아와 아래에 놓이는 랜딩(landing) 상호접속들 사이의 오버레이가 일반적으로 비아 피치의 1/4 정도의 높은 허용오차(tolerance)로 제어될 필요가 있다는 것이다. 비아 피치가 시간이 지남에 따라 더 작게 스케일링됨에 따라, 오버레이 허용오차는 리소그래피 장비가 유지할 수 있는 것보다 훨씬 높은 레이트에서 스케일링되는 경향이 있다.
또 다른 그러한 과제는, 비아 개구의 임계 치수가 일반적으로 리소그래피 스캐너의 해상도(resolution) 성능보다 빠르게 스케일링되는 경향이 있다는 것이다. 축소 기술은 비아 개구의 임계 치수를 축소하기 위하여 존재한다. 그러나, 축소량은 최소 비아 피치에 의해, 또한 충분하게 OPC(optical proximity correction) 중립(neutral)이 되어야 하는 축소 공정의 능력에 의해 제한되는 경향이 있고, LWR(line width roughness) 및/또는 임계 치수 균일성(CDU; critical dimension uniformity)을 크게 위태롭게 하지 않는 경향이 있다.
또 다른 그러한 과제는, 임계 치수 버짓(budget)의 동일한 전체 분율(overall fraction)을 유지하기 위하여 비아 개구의 임계 치수가 감소함에 따라 포토레지스트의 LWR 및/또는 CDU 특성이 일반적으로 개선될 필요가 있다는 것이다. 그러나, 현재 대부분의 포토레지스트의 LWR 및/또는 CDU 특성은, 비아 개구들의 임계 치수가 감소하는 만큼 빠르게 개선되고 있지 않다.
추가의 그러한 과제는 매우 작은 비아 피치가 일반적으로 심지어 EUV(extreme ultraviolet) 리소그래피 스캐너의 해상도 성능보다 낮아지는 경향이 있다는 것이다. 결과적으로, 2, 3 또는 그 이상의 상이한 리소그래피 마스크가 통상적으로 사용될 수 있고, 이는 비용을 증가시키는 경향이 있다. 어떤 점에서는, 피치가 계속 감소하면, 다수의 마스크를 갖고도, EUV 스캐너를 이용하여 이러한 매우 작은 피치에 대한 비아 개구를 프린트하지 못할 수 있다.
따라서, 비아 제조 기술 분야에서 개선이 필요하다.
도 1a-1n은 본 발명의 일 실시예에 따른, 삭감 자기 정렬 비아 및 플러그 패터닝의 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 나타낸다.
도 1a는 심층 금속 라인 제조 후의 삭감 비아 및 플러그 프로세스를 위한 시작 포인트 구조를 나타낸다.
도 1b는 금속 라인들의 리세싱(recessing) 후의 도 1a의 구조를 나타낸다.
도 1c는 리세싱된 금속 라인들의 리세싱된 영역들 내의 하드마스크 충전(fill) 후의 도 1b의 구조를 나타낸다.
도 1d는 하드마스크 층의 침적 및 패터닝 후의 도 1c의 구조를 나타낸다.
도 1e는 도 1d의 하드마스크의 패턴을 이용하여 정의된 트렌치 형성 후의 도 1d의 구조를 나타낸다.
도 1f는 도 1e의 트렌치들 내의 ILD 형성 및 제2 하드마스크의 제거 후의 도 1e의 구조를 나타낸다.
도 1g는 모든 가능한 비아 위치들을 점유하는 하드마스크 층의 나머지 부분들의 제거 후의 도 1f의 구조를 나타낸다.
도 1h는 모든 가능한 비아 위치들 내의 포토버킷(photobucket) 형성 후의 도 1g의 구조를 나타낸다.
도 1i는 비아 위치 선택 후의 도 1h의 구조를 나타낸다.
도 1j는 도 1i의 개구들 내의 하드마스크 충전 후의 도 1i의 구조를 나타낸다.
도 1k는 플러그 캡 층의 제거 및 제2 복수의 포토버킷의 형성 후의 도 1j의 구조를 나타낸다.
도 1l은 플러그 위치 선택 후의 도 1k의 구조를 나타낸다.
도 1m은 도 1l의 하드마스크 층의 제거 후의 도 1l의 구조를 나타낸다.
도 1n은 금속 라인 및 비아 형성 후의 도 1m의 구조를 나타낸다.
도 2a-2d는 본 발명의 다른 실시예에 따른, 삭감 자기 정렬 플러그 패터닝의 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 나타낸다.
도 2a는 시작 플러그 그리드의 평면도 및 대응하는 단면도들을 나타낸다.
도 2b는 포토버킷 충전, 노광 및 현상 후의 도 2a의 구조의 평면도 및 대응하는 단면도들을 나타낸다.
도 2c는 플러그 형성 후의 도 2b의 구조의 평면도 및 대응하는 단면도들을 나타낸다.
도 2d는 하드마스크 층 및 나머지 포토버킷들의 제거 후의 도 2c의 구조의 평면도 및 대응하는 단면도들을 나타낸다.
도 3은 본 발명의 일 구현에 따른 컴퓨팅 장치를 나타낸다.
라인 백엔드(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝이 설명된다. 후속하는 설명에서, 본 발명의 실시예들에 대한 철저한 이해를 도모하기 위해, 특정 모음 및 물질 양태와 같은 수많은 특정 상세 사항들이 제시된다. 본 발명의 실시예는 이러한 특정 상세 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지의 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면에 도시된 다양한 실시예는 예시적으로 제시된 것이며 일정한 크기로 도시될 필요는 없다는 것이 이해되어야 한다.
본 명세서에서 설명되는 하나 이상의 실시예는 자기 정렬 비아 및 플러그 패터닝을 위한 삭감 접근법들 및 그로부터 형성되는 구조와 관련된다. 일 실시예에서, 본 명세서에서 설명되는 프로세스들은 라인 백엔드 피처 제조를 위한 자기 정렬 금속화의 실현을 가능하게 한다. 차세대 비아 및 플러그 패터닝에 대해 예상되는 오버레이 문제들은 본 명세서에서 설명되는 하나 이상의 접근법에 의해 해결될 수 있다.
상황을 제공하기 위해, 비아들을 위한 현재의 제조 기술들은 ILD 트렌치 위의 먼 스택 내에 비아 개구를 패터닝하는 "블라인드(blind)" 프로세스를 포함한다. 이어서, 비아 개구 패턴은 트렌치 내로 깊게 에칭된다. 오버레이 에러들이 누적되며, 다양한 문제들, 예로서 이웃 금속 라인들에 대한 단락들을 유발할 수 있다. 일례에서, 약 50 나노미터 미만의 피치에서의 피처들의 패터닝 및 정렬은 반도체 제조 프로세스에 대해 매우 많은 비용이 드는 많은 레티클 및 임계 정렬 전략을 필요로 한다. 이와 달리, 일 실시예에서, 본 명세서에서 설명되는 접근법들은 자기 정렬 플러그들 및/또는 비아들의 제조를 가능하게 하여, 오버레이 에러들의 망을 크게 간소화하고, 하나의 임계 오버레이 스텝(Mx+1 격자)만을 남긴다.
일반적으로, 본 명세서에서 설명되는 하나 이상의 실시예는 이미 에칭된 트렌치들을 이용하여 모든 비아 및 플러그를 사전 형성하기 위한 삭감 방법의 이용을 포함한다. 이어서, 추가적인 동작을 이용하여, 비아들 및 플러그들 중 어느 것을 유지할지를 선택한다. 그러한 동작들은 "포토버킷들"을 이용하여 설명될 수 있지만, 선택 프로세스는 더 통상적인 레지스트 노광 및 ILD 재충전(backfill) 접근법을 이용하여 수행될 수도 있다.
더 구체적으로, 하나 이상의 실시예는 ("플러그들"로서 지칭되는) 금속들 사이에 도전성 비아들 및 비도전성 공간들 또는 차단물들을 형성하기 위해 삭감 기술을 이용하는 접근법과 관련된다. 비아들은 자명하게 이전 층 금속 패턴 상에 랜딩하는 데 사용된다. 이와 같이, 본 명세서에서 설명되는 실시예들은 리소그래피 장비에 의한 정렬에 더 이상 의존하지 않으므로 더 강건한 상호접속 제조 스킴을 가능하게 한다. 그러한 상호접속 제조 스킴은 다수의 정렬/노광을 줄이는 데 사용될 수 있고, (예로서, 비아 저항을 낮춤으로써) 전기 접촉을 개선하는 데 사용될 수 있고, 통상적인 접근법들을 이용하여 그러한 피처들을 패터닝하는 데 필요한 전체 프로세스 동작들 및 처리 시간을 줄이는 데 사용될 수 있다.
도 1a-1n은 본 발명의 일 실시예에 따른, 삭감 자기 정렬 비아 및 플러그 패터닝의 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 나타낸다. 각각의 설명되는 동작에서의 각각의 도면에서는 각진 삼차원 단면도가 제공된다.
도 1a는 본 발명의 일 실시예에 따른, 심층 금속 라인 제조 후의 삭감 비아 및 플러그 프로세스를 위한 시작 포인트 구조(100)를 나타낸다. 도 1a를 참조하면, 구조(100)는 층간 유전체(ILD) 라인들(104)이 개재된 금속 라인들(102)을 포함한다. ILD 라인들(104)은 플러그 캡 층(106)을 포함한다. 일 실시예에서, 도 1e와 관련하여 더 상세히 후술되는 바와 같이, 플러그 캡 층(106)은 후속 플러그 형성을 위한 모든 가능한 위치를 궁극적으로 정의하기 위해 후속 패터닝된다.
일 실시예에서, 금속 라인들(102)에 의해 형성되는 격자 구조는 타이트 피치 격자 구조(tight pitch grating structure)이다. 하나의 그러한 실시예에서, 타이트 피치는 통상적인 리소그래피를 통해 직접 달성되지 못한다. 예를 들어, 통상적인 리소그래피에 기초하는 패턴이 먼저 형성될 수 있지만, 피치는 이 분야에 공지된 바와 같이 스페이서 마스크 패터닝의 이용에 의해 2 등분될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 4 등분될 수 있다. 따라서, 도 1a의 격자형 패턴은 일정한 피치로 이격되고 일정한 폭을 갖는 금속 라인들을 가질 수 있다. 패턴은 피치 2 등분 또는 피치 4 등분 접근법에 의해 제조될 수 있다. 라인들(102) 중 일부는 이전 상호접속 층에 결합하기 위한 하부 비아들과 관련될 수 있다는 것도 이해해야 한다.
일 실시예에서, 금속 라인들(102)은 플러그 캡 층(106)이 형성된 ILD 재료(예로서, 라인들(104)의 ILD 재료) 내에 트렌치들을 패터닝함으로써 형성된다. 이어서, 트렌치들은 금속에 의해 충전되며, 필요한 경우에는 플러그 캡 층(106)까지 평탄화된다. 일 실시예에서, 금속 트렌치 및 충전 프로세스는 높은 종횡비의 피처들을 수반한다. 예를 들어, 일 실시예에서, 금속 라인 높이(h) 대 금속 라인 폭(w)의 종횡비는 대략 5-10의 범위 내이다.
일 실시예에서, 본 설명 전반에서 사용되는 바와 같이, ILD 라인들(104)의 재료와 같은 층간 유전체(ILD) 재료는 유전성 또는 절연성 재료의 층으로 구성되거나 그를 포함한다. 적절한 유전성 재료의 예는 실리콘의 산화물(예로서, 실리콘 이산화물(SiO2)), 도핑된 실리콘의 산화물, 실리콘의 불화 산화물, 탄소 도핑된 실리콘의 산화물, 이 분야에 공지된 다양한 저유전율(low-k) 유전성 재료 및 이들의 조합을 포함하지만 이에 한정되지 않는다. 층간 유전성 재료는 예를 들어 화학 기상 침적(CVD), 물리 기상 침적(PVD)과 같은 통상적인 기술들에 의해 또는 다른 침적 방법들에 의해 형성될 수 있다.
일 실시예에서, 본 설명 전반에서 또한 사용되는 바와 같이, 금속 라인들(102)의 재료와 같은 상호접속 재료는 하나 이상의 금속 또는 다른 도전성 구조로 구성된다. 일반적인 예는 구리와 주변 ILD 재료 사이에 장벽층을 포함할 수 있거나 포함하지 않을 수 있는 구리 라인들 및 구조들의 사용이다. 본 명세서에서 사용될 때, 금속이라는 용어는 다수의 금속의 합금, 스택 및 다른 조합을 포함한다. 예를 들어, 금속 상호접속 라인들은 장벽층, 상이한 금속들 또는 합금들의 스택 등을 포함할 수 있다. 상호접속 라인은 때때로 이 분야에서 트레이스, 와이어, 라인, 금속 또는 간단히 상호접속으로도 지칭된다.
일 실시예에서, 본 설명 전반에서 또한 사용되는 바와 같이, 플러그 캡 층(106)과 같은 플러그 및/또는 캡 및/또는 하드마스크 재료들은 층간 유전성 재료와 다른 유전성 재료들로 구성된다. 일 실시예에서, 이러한 재료들은 희생적일 수 있는 반면, 층간 유전성 재료들은 최종 구조 내에 적어도 어느 정도는 유지된다. 일부 실시예들에서, 플러그 및/또는 캡 및/또는 하드마스크 재료는 실리콘의 질화물(예로서, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층 또는 이들 양자 또는 이들의 조합을 포함한다. 다른 적절한 재료들은 탄소 계열 재료들을 포함할 수 있다. 다른 실시예에서, 플러그 및/또는 캡 및/또는 하드마스크 재료는 금속 종을 포함한다. 예를 들어, 하드마스크 또는 다른 위에 배치되는 재료는 티타늄 또는 다른 금속의 질화물(예로서, 티타늄 질화물)의 층을 포함할 수 있다. 잠재적으로 더 적은 양의 다른 재료들, 예로서 산소가 이러한 층들 중 하나 이상의 층 내에 포함될 수 있다. 대안으로서, 이 분야에 공지된 다른 플러그 및/또는 캡 및/또는 하드마스크 재료 층들이 특정 구현에 따라 사용될 수 있다. 플러그 및/또는 캡 및/또는 하드마스크 재료 층들은 CVD, PVD에 의해 또는 다른 침적 방법들에 의해 형성될 수 있다.
도 1a와 관련하여 설명되는 층들 및 재료들은 통상적으로 집적 회로의 하부 장치 층(들)과 같은 하부 반도체 기판 또는 구조 상에 또는 그 위에 형성된다는 것을 이해해야 한다. 일 실시예에서, 하부 반도체 기판은 집적 회로를 제조하는 데 사용되는 일반 작업물을 나타낸다. 반도체 기판은 종종 실리콘 또는 다른 반도체 재료의 웨이퍼 또는 다른 조각을 포함한다. 적절한 반도체 기판들은 단결정 실리콘, 다결정 실리콘 및 SOI(silicon on insulator)는 물론, 다른 반도체 재료들로 형성된 유사한 기판들을 포함하지만 이에 한정되지 않는다. 반도체 기판은 제조 단계에 따라 종종 트랜지스터, 집적 회로 등을 포함한다. 기판은 반도체 재료, 금속, 유전체, 도펀트, 및 반도체 기판들에서 일반적으로 발견되는 다른 재료들도 포함할 수 있다. 더구나, 도 1a에 도시된 구조는 하부 하위 레벨 라인 백엔드(BEOL) 상호접속 층들 상에 제조될 수 있다.
도 1b는 본 발명의 일 실시예에 따른, 금속 라인들의 리세싱 후의 도 1a의 구조를 나타낸다. 도 1b를 참조하면, 금속 라인들(102)은 제1 레벨 금속 라인들(108)을 제공하도록 선택적으로 리세싱된다. 리세싱은 ILD 라인들(104) 및 플러그 캡 층(106)에 대해 선택적으로 수행된다. 리세싱은 건식 에치, 습식 에치 또는 이들의 조합을 통한 에칭에 의해 수행될 수 있다. 리세싱의 정도는 라인 백엔드(BEOL) 상호접속 구조 내의 적절한 도전성 상호접속 라인들로서 사용할 제1 레벨 금속 라인들(108)의 목표 두께(th)에 의해 결정될 수 있다.
도 1c는 본 발명의 일 실시예에 따른, 리세싱된 금속 라인들의 리세싱된 영역들 내의 하드마스크 충전 후의 도 1b의 구조를 나타낸다. 도 1c를 참조하면, 리세싱 동안 형성된 영역들 내에 하드마스크 층(110)을 형성하여 제1 레벨 금속 라인들(108)을 형성한다. 하드마스크 층(110)은 플러그 캡 층(106)의 레벨까지의 재료 침적 및 화학 기계 평탄화(CMP) 프로세스에 의해 또는 제어형 상향 전용 성장 프로세스에 의해 형성될 수 있다. 하나의 특정 실시예에서, 하드마스크 층(110)은 탄소 풍부 재료로 구성된다.
도 1d는 본 발명의 일 실시예에 따른, 하드마스크 층의 침적 및 패터닝 후의 도 1c의 구조를 나타낸다. 도 1d를 참조하면, 제2 하드마스크 층(112)이 하드마스크 층(110) 및 플러그 캡 층(106) 상에 또는 그 위에 형성된다. 하나의 그러한 실시예에서, 제2 하드마스크 층(112)은 도 1d에 도시된 바와 같이 제1 레벨 금속 라인들(108)/ILD 라인들(104)의 격자 패턴과 직교하는 격자 패턴을 갖도록 형성된다. 하나의 특정 실시예에서, 제2 하드마스크 층(112)은 실리콘 계열 반사 방지 코팅 재료로 구성된다. 일 실시예에서, 제2 하드마스크 층(112)에 의해 형성되는 격자 구조는 타이트 피치 격자 구조이다. 하나의 그러한 실시예에서, 타이트 피치는 통상적인 리소그래피를 통해 직접 달성되지 못한다. 예를 들어, 통상적인 리소그래피에 기초하는 패턴이 먼저 형성될 수 있지만, 피치는 이 분야에 공지된 바와 같이 스페이서 마스크 패터닝의 사용에 의해 2 등분될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 4 등분될 수 있다. 따라서, 도 1d의 제2 하드마스크 층(112)의 격자형 패턴은 일정한 피치로 이격되고 일정한 폭을 갖는 하드마스크 라인들을 가질 수 있다.
도 1e는 본 발명의 일 실시예에 따른, 도 1d의 하드마스크의 패턴을 이용하여 정의된 트렌치 형성 후의 도 1d의 구조를 나타낸다. 도 1e를 참조하면, 하드마스크 층(110) 및 플러그 캡 층(106)의 (112에 의해 보호되지 않는) 노출된 영역은 트렌치들(114)을 형성하기 위해 에칭된다. 에치가 계속되고, 따라서 제1 레벨 금속 라인들(108) 및 ILD 라인들(104)의 상면들을 노출시킨다.
도 1f는 본 발명의 일 실시예에 따른, 도 1e의 트렌치들 내의 ILD 형성 및 제2 하드마스크의 제거 후의 도 1e의 구조를 나타낸다. 도 1f를 참조하면, 도 1e의 트렌치들(114) 내에 제2 ILD 라인들(116)이 형성된다. 일 실시예에서, 플로우 가능 ILD 재료를 이용하여 트렌치들(114)을 채운다. 일 실시예에서, 트렌치들(114)이 충전되고, 이어서 충전 재료가 평탄화된다. 평탄화는 도 1f에 도시된 바와 같이 제2 하드마스크 층(112)을 제거하여 하드마스크 층(110) 및 플러그 캡 층(106)을 재노출시키는 데에도 사용될 수 있다.
도 1f를 다시 참조하면, 일 실시예에서, 결과적인 구조는 균일한 ILD 구조(ILD 라인들(104) + ILD 라인들(116))를 포함한다. 모든 가능한 플러그들의 위치들은 플러그 캡 층(106)의 나머지 부분들에 의해 점유되고, 모든 가능한 비아 위치들은 하드마스크 층(110)의 나머지 부분들에 의해 점유된다. 하나의 그러한 실시예에서, ILD 라인들(104) 및 ILD 라인들(116)은 동일 재료로 구성된다. 다른 그러한 실시예에서, ILD 라인들(104) 및 ILD 라인들(116)은 상이한 ILD 재료들로 구성된다. 어느 경우에나, 특정 실시예에서, ILD 라인들(104) 및 ILD 라인들(116)의 재료들 사이의 이음매와 같은 특징이 최종 구조에서 관측될 수 있다. 더구나, 일 실시예에서는, 통상적인 단일 또는 이중 상감 패터닝과 달리, ILD 라인들(104)과 ILD 라인들(116)이 만나는 명확한 에치 스톱 층이 존재하지 않는다.
도 1g는 본 발명의 일 실시예에 따른, 모든 가능한 비아 위치들을 점유하는 하드마스크 층의 나머지 부분들의 제거 후의 도 1f의 구조를 나타낸다. 도 1g를 참조하면, 하드마스크 층(110)의 나머지 부분들은 모든 가능한 비아 위치들을 위한 개구들(118)을 형성하기 위해 선택적으로 제거된다. 하나의 그러한 실시예에서, 하드마스크 층(110)은 실질적으로 탄소로 구성되며, 애시(ash) 프로세스를 이용하여 선택적으로 제거된다.
도 1h는 본 발명의 일 실시예에 따른, 모든 가능한 비아 위치들 내의 포토버킷(photobucket) 형성 후의 도 1g의 구조를 나타낸다. 도 1h를 참조하면, 제1 레벨 금속 라인들(108)의 노출된 부분들 위의 모든 가능한 비아 위치들 내에 포토버킷들(120)이 형성된다. 일 실시예에서, 도 1g의 개구들(118)은 초고속 포토레지스트 또는 전자빔 레지스트 또는 다른 감광 재료로 채워진다. 하나의 그러한 실시예에서는, 스핀 코팅 도포에 이어서 개구들(118) 내로의 폴리머의 열 리플로우가 이용된다. 일 실시예에서, 고속 포토레지스트는 기존 포토레지스트 재료로부터 ?처(quencher)를 제거함으로써 제조된다. 다른 실시예에서, 포토버킷들(120)은 에치-백 프로세스 및/또는 리소그래피/수축/에치 프로세스에 의해 형성된다. 포토버킷들은 재료가 감광 스위치로서 작용하는 한은 실제의 포토레지스트로 충전될 필요가 없다는 것을 이해해야 한다.
도 1i는 본 발명의 일 실시예에 따른, 비아 위치 선택 후의 도 1h의 구조를 나타낸다. 도 1i를 참조하면, 선택된 비아 위치들 내의 도 1h로부터의 포토버킷들(120)이 제거된다. 비아들의 형성을 위해 선택되지 않은 위치들에서, 포토버킷들(120)은 유지되거나, 영구 ILD 재료로 변환되거나, 영구 ILD 재료로 대체된다. 일례로서, 도 1i는 제1 레벨 금속 라인들(108) 중 하나의 라인의 일부를 노출하기 위해 대응하는 포토버킷(120)이 제거되는 비아 위치(122)를 나타낸다. 포토버킷들(120)에 의해 이전에 점유된 다른 위치들은 이제 도 1i에 영역들(124)로서 도시된다. 위치들(124)은 비아 형성을 위해 선택되지 않는 대신에, 최종 ILD 구조의 일부를 구성한다. 일 실시예에서, 포토버킷들(120)의 재료는 위치들(124) 내에 최종 ILD 재료로서 유지된다. 다른 실시예에서, 포토버킷들(120)의 재료는 최종 ILD 재료를 형성하기 위해 위치들(124) 내에서 예로서 크로스-링킹에 의해 변경된다. 또 다른 실시예에서, 위치들(124) 내의 포토버킷들(120)의 재료는 최종 ILD 재료로 대체된다.
도 1i를 다시 참조하면, 비아 위치(122)를 형성하기 위해, 리소그래피를 이용하여 대응하는 포토버킷(120)을 노출한다. 그러나, 포토버킷(120)이 광분해 불가 재료로 둘러싸이므로, 리소그래피 제약들이 완화될 수 있으며, 오정렬 허용 오차가 높을 수 있다. 더구나, 일 실시예에서, 예를 들어 30mJ/cm2으로 노광되는 대신에, 그러한 포토버킷은 예로서 3mJ/cm2으로 노광될 수 있다. 통상적으로, 이것은 매우 불량한 CD 제어 및 거칠기를 유발할 것이다. 그러나, 이 경우, CD 및 거칠기 제어는 매우 양호하게 제어 및 정의될 수 있는 포토버킷(120)에 의해 정의될 것이다. 따라서, 포토버킷 접근법은 차세대 리소그래피 프로세스들의 처리량을 제한하는 이미징/도스(dose) 트레이드오프를 회피하는 데 사용될 수 있다.
도 1i를 다시 참조하면, 일 실시예에서, 결과적인 구조는 균일한 ILD 구조(ILD(124) + ILD 라인들(104) + ILD 라인들(116))를 포함한다. 하나의 그러한 실시예에서, ILD(124), ILD 라인들(104) 및 ILD 라인들(116) 중 2개 또는 전부는 동일 재료로 구성된다. 다른 그러한 실시예에서, ILD(124), ILD 라인들(104) 및 ILD 라인들(116)은 상이한 ILD 재료들로 구성된다. 어느 경우에나, 특정 실시예에서, ILD(124) 및 ILD 라인들(104)의 재료들 사이의 (예를 들어, 이음매(197)와 같은) 그리고/또는 ILD(124)와 ILD 라인들(116) 사이의 (예를 들어, 이음매(198)와 같은) 이음매와 같은 특징이 최종 구조에서 관측될 수 있다.
도 1j는 본 발명의 일 실시예에 따른, 도 1i의 개구들 내의 하드마스크 충전 후의 도 1i의 구조를 나타낸다. 도 1j에 도시된 바와 같이, 비아 위치(122) 내에 그리고 ILD 위치들(124) 위에 하드마스크 층(126)이 형성된다. 하드마스크 층(126)은 침적 및 후속 화학 기계 평탄화에 의해 형성될 수 있다.
도 1k는 본 발명의 일 실시예에 따른, 플러그 캡 층의 제거 및 제2 복수의 포토버킷의 형성 후의 도 1j의 구조를 나타낸다. 도 1k를 참조하면, 플러그 캡 층(106)은 예를 들어 선택적 에칭 프로세스에 의해 제거된다. 이어서, ILD 라인들(104)의 노출된 부분들 위의 모든 가능한 플러그 위치들 내에 포토버킷들(128)이 형성된다. 일 실시예에서, 플러그 캡 층(106)의 제거시에 형성된 개구들이 초고속 포토레지스트 또는 전자빔 레지스트 또는 다른 감광 재료로 충전된다. 하나의 그러한 실시예에서, 스핀 코트 도포에 이어서 개구들 내로의 폴리머의 열 리플로우가 이용된다. 일 실시예에서, 고속 포토레지스트는 기존 포토레지스트 재료로부터 ?처를 제거함으로써 제조된다. 다른 실시예에서, 포토버킷들(128)은 에치-백 프로세스 또는 리소그래피/수축/에치 프로세스에 의해 형성된다. 포토버킷들은 재료가 감광 스위치로서 작용하는 한은 실제의 포토레지스트로 충전될 필요가 없다는 것을 이해해야 한다.
도 1l은 본 발명의 일 실시예에 따른, 플러그 위치 선택 후의 도 1k의 구조를 나타낸다. 도 1l을 참조하면, 선택된 플러그 위치들 내에 있지 않은 도 1k로부터의 포토버킷들(128)이 제거된다. 플러그들의 형성을 위해 선택된 위치들에서, 포토버킷들(128)은 유지되거나, 영구 ILD 재료로 변환되거나, 영구 ILD 재료로 대체된다. 일례로서, 도 1l은 ILD 라인들(104)의 일부를 노출하기 위해 대응하는 포토버킷들(128)이 제거되는 논-플러그 위치들(130)을 나타낸다. 포토버킷들(128)에 의해 이전에 점유된 다른 위치는 이제 도 1l에서 영역(132)으로서 도시된다. 영역(132)은 플러그 형성을 위해 선택되며, 최종 ILD 구조의 일부를 구성한다. 일 실시예에서, 대응하는 포토버킷(128)의 재료는 영역(132) 내에 최종 ILD 재료로서 유지된다. 다른 실시예에서, 포토버킷(128)의 재료는 최종 ILD 재료를 형성하기 위해 영역(132) 내에서 예로서 크로스-링킹에 의해 변경된다. 또 다른 실시예에서, 영역(132) 내의 포토버킷(128)의 재료는 최종 ILD 재료에 의해 대체된다. 어느 경우에나, 영역(132)은 플러그(132)로도 지칭될 수 있다.
도 1l을 다시 참조하면, 개구들(130)을 형성하기 위해, 리소그래피를 이용하여 대응하는 포토버킷들(128)을 노출한다. 그러나, 포토버킷들(128)이 광분해 불가 재료로 둘러싸이므로, 리소그래피 제약들이 완화될 수 있으며, 오정렬 허용 오차가 높을 수 있다. 더구나, 일 실시예에서, 예를 들어 30mJ/cm2으로 노광되는 대신에, 그러한 포토버킷들은 예로서 3mJ/cm2으로 노광될 수 있다. 통상적으로, 이것은 매우 불량한 CD 제어 및 거칠기를 유발할 것이다. 그러나, 이 경우, CD 및 거칠기 제어는 매우 양호하게 제어 및 정의될 수 있는 포토버킷들(128)에 의해 정의될 것이다. 따라서, 포토버킷 접근법은 차세대 리소그래피 프로세스들의 처리량을 제한하는 이미징/도스 트레이드오프를 회피하는 데 사용될 수 있다.
도 1l을 다시 참조하면, 일 실시예에서, 결과적인 구조는 균일한 ILD 구조(플러그(132) + ILD(124) + ILD 라인들(104) + ILD 라인들(116))를 포함한다. 하나의 그러한 실시예에서, 플러그(132), ILD(124), ILD 라인들(104) 및 ILD 라인들(116) 중 둘 이상은 동일 재료로 구성된다. 다른 그러한 실시예에서, 플러그(132), ILD(124), ILD 라인들(104) 및 ILD 라인들(116)은 상이한 ILD 재료들로 구성된다. 어느 경우에나, 특정 실시예에서, 플러그(132) 및 ILD 라인들(104)의 재료들 사이의 (예를 들어, 이음매(199)와 같은) 그리고/또는 플러그(132)와 ILD 라인들(116) 사이의 (예를 들어, 이음매(196)와 같은) 이음매와 같은 특징이 최종 구조에서 관측될 수 있다.
도 1m은 본 발명의 일 실시예에 따른, 도 1l의 하드마스크 층의 제거 후의 도 1l의 구조를 나타낸다. 도 1m을 참조하면, 하드마스크 층(126)은 금속 라인 및 비아 개구들(134)을 형성하기 위해 선택적으로 제거된다. 하나의 그러한 실시예에서, 하드마스크 층(126)은 실질적으로 탄소로 구성되며, 애시 프로세스를 이용하여 선택적으로 제거된다.
도 1n은 본 발명의 일 실시예에 따른, 금속 라인 및 비아 형성 후의 도 1m의 구조를 나타낸다. 도 1n을 참조하면, 금속 라인들(134) 및 비아들(하나가 138로 표시됨)이 도 1m의 개구들(134)의 금속 충전시에 형성된다. 금속 라인들(136)은 비아들(138)을 통해 하부 금속 라인들(108)에 결합되며, 플러그들(132)에 의해 차단된다. 일 실시예에서, 개구들(134)은 상감 접근법으로 채워지며, 여기서는 금속이 개구들을 과충전하는 데 사용되고, 이어서 도 1n에 도시된 구조를 제공하도록 평탄화된다. 따라서, 위의 접근법에서 금속 라인들 및 비아들을 형성하기 위한 금속(예로서, 구리 및 관련 장벽 및 시드 층들) 침적 및 평탄화 프로세스는 표준 라인 백엔드(BEOL) 단일 또는 이중 상감 처리를 위해 통상적으로 사용되는 것일 수 있다. 일 실시예에서, 후속 제조 동작들에서, ILD 라인들(116)을 제거하여, 결과적인 금속 라인들(136) 사이에 에어 갭들을 제공할 수 있다.
도 1n의 구조는 후속 금속 라인/비아 및 ILD 층들을 형성하기 위한 토대로서 후속 사용될 수 있다. 대안으로서, 도 1n의 구조는 집적 회로 내의 최종 금속 상호접속 층을 나타낼 수 있다. 위의 프로세스 동작들은 대안적인 순서들로 실시될 수 있고, 모든 동작이 수행될 필요는 없고/없거나, 추가적인 프로세스 동작들이 수행될 수 있다는 것을 이해해야 한다. 어느 경우에나, 결과적인 구조들은 하부 금속 라인들 상에 직접 중심을 갖는 비아들의 제조를 가능하게 한다. 즉, 비아들은 예를 들어 불완전한 선택적 에치 처리로 인해 하부 금속 라인들보다 넓거나, 좁거나, 동일한 두께를 가질 수 있다. 그러나, 일 실시예에서, 비아들의 중심들은 금속 라인들의 중심들과 직접 정렬(일치)된다. 더구나, 플러그들 및 비아들을 선택하는 데 사용되는 ILD는 주요 ILD와 매우 다를 가능성이 있고, 양방향으로 완전히 자기 정렬될 것이다. 따라서, 일 실시예에서, 허용되어야 하는 통상적인 리소그래프/이중 상감 패터닝으로 인한 오프셋은 본 명세서에서 설명되는 결과적인 구조들에 대한 팩터가 아니다. 도 1n을 다시 참조하면, 이어서, 삭감 접근법에 의한 자기 정렬 제조가 이 단계에서 완료될 수 있다. 동일한 방식으로 제조되는 다음 층은 아마도 전체 프로세스의 개시를 다시 한 번 필요로 한다. 대안으로서, 이 단계에서 통상적인 이중 또는 단일 상감 접근법들과 같은 다른 접근법들을 이용하여, 추가적인 상호접속 층들을 제공할 수 있다.
전술한 프로세스 흐름은 깊은 트렌치 에칭의 사용을 수반한다. 다른 양태에서, 더 얕은 접근법은 플러그 전용 자기 정렬 삭감 처리 스킴을 포함한다. 일례로서, 도 2a-2d는 본 발명의 다른 실시예에 따른, 삭감 자기 정렬 플러그 패터닝의 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 나타낸다. 각각의 설명되는 동작에서의 각각의 도면에서, 평면도들이 위에 도시되고, 대응하는 단면도들이 아래에 도시된다. 이러한 도면들은 본 명세서에서 대응하는 단면도들 및 평면도들로서 지칭될 것이다.
도 2a는 본 발명의 일 실시예에 따른, 시작 플러그 그리드의 평면도 및 대응하는 단면도들을 나타낸다. 평면도 및 축 a-a' 및 b-b'를 따라 각각 취해진 대응하는 단면도 (a) 및 (b)를 참조하면, 시작 플러그 그리드 구조(200)는 제1 하드마스크 층(204)이 배치된 ILD 층(202)을 포함한다. 제2 하드마스크 층(208)이 제1 하드마스크 층(204) 상에 배치되고, 격자 구조를 갖도록 패터닝된다. 제3 하드마스크 층(206)이 제2 하드마스크 층(208) 상에 그리고 제1 하드마스크 층(204) 상에 배치된다. 게다가, 제2 하드마스크 층(208) 및 제3 하드마스크 층(206)의 격자 구조 사이에 개구들(210)이 남는다.
도 2b는 본 발명의 일 실시예에 따른, 포토버킷 충전, 노광 및 현상 후의 도 2a의 구조의 평면도 및 대응하는 단면도들을 나타낸다. 평면도 및 축 a-a' 및 b-b'를 따라 각각 취해진 대응하는 단면도 (a) 및 (b)를 참조하면, 포토버킷들(212)이 도 2a의 개구들(210) 내에 형성된다. 이어서, 도 2b에 도시된 바와 같이, 선택된 포토버킷들을 노광 및 제거하여, 선택된 플러그 위치들(214)을 제공한다.
도 2c는 본 발명의 일 실시예에 따른, 플러그 형성 후의 도 2b의 구조의 평면도 및 대응하는 단면도들을 나타낸다. 평면도 및 축 a-a' 및 b-b'를 따라 각각 취해진 대응하는 단면도 (a) 및 (b)를 참조하면, 플러그들(216)이 도 2b의 개구들(214) 내에 형성된다. 일 실시예에서, 플러그들(216)은 스핀-온 접근법 및/또는 침적 및 에치 백 접근법에 의해 형성된다.
도 2d는 본 발명의 일 실시예에 따른, 하드마스크 층 및 나머지 포토버킷들의 제거 후의 도 2c의 구조의 평면도 및 대응하는 단면도들을 나타낸다. 평면도 및 축 a-a' 및 b-b'를 따라 각각 취해진 대응하는 단면도 (a) 및 (b)를 참조하면, 제3 하드마스크 층(206)이 제거되어, 제2 하드마스크 층(208) 및 플러그들(216)이 남는다. 이어서, 결과적인 패턴(제2 하드마스크 층(208) 및 플러그들(216))을 이용하여, ILD 층(202)의 궁극적인 패터닝을 위해 하드마스크 층(204)을 패터닝할 수 있다. 일 실시예에서, 제3 하드마스크 층(206)은 실질적으로 탄소로 구성되며, 애시 프로세스를 수행함으로써 제거된다.
따라서, 도 2d의 구조는 ILD 라인 및 플러그 패턴들을 형성하기 위한 토대로서 후속 사용될 수 있다. 위의 프로세스 동작들은 대안적인 순서들로 실시될 수 있고, 모든 동작이 수행될 필요는 없고/없거나, 추가적인 프로세스 동작들이 수행될 수 있다는 것을 이해해야 한다. 어느 경우에나, 결과적인 구조들은 자기 정렬 플러그들의 제조를 가능하게 한다. 따라서, 일 실시예에서, 허용되어야 하는 통상적인 리소그래프/이중 상감 패터닝으로 인한 오프셋은 본 명세서에서 설명되는 결과적인 구조들에 대한 팩터가 아니다.
본원에 개시된 실시예는 광범위한 상이한 유형의 집적 회로 및/또는 마이크로 전자 장치를 제조하는데 사용될 수 있다. 이러한 집적 회로의 예는 프로세서, 칩셋 컴포넌트, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하지만 이에 한정되지 않는다. 다른 실시예에서, 반도체 메모리가 제조될 수 있다. 또한, 집적 회로 또는 다른 마이크로 전자 장치가 본 기술분야에 공지된 광범위한 전자 장치에 사용될 수 있다. 예를 들어, 컴퓨터 시스템(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰, 개인용 전자제품 등에 이용될 수 있다. 집적 회로는 시스템에서 버스 및 다른 컴포넌트와 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리 및 칩셋의 각각은 본원에 개시된 접근법을 이용하여 잠재적으로 제조될 수 있다.
도 3은 본 발명의 일 실시예에 따른 컴퓨팅 장치(300)를 나타낸다. 컴퓨팅 장치(300)는 보드(302)를 하우징한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 그리고 전기적으로 커플링된다. 일부 구현예들에서, 적어도 하나의 통신 칩(306)이 또한 보드(302)에 물리적으로 그리고 전기적으로 커플링된다. 추가적인 구현예들에서, 통신 칩(306)은 프로세서(304)의 일부분이다.
컴퓨팅 장치(300)는 그의 응용들에 따라 보드(302)에 물리적으로 전기적으로 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 구성요소들은, 이에 제한되지는 않지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(306)은 컴퓨팅 장치(300)로의 그리고 컴퓨팅 장치(300)로부터의 데이터의 전달을 위한 무선 통신들을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 그 용어는 관련 장치들이 임의의 배선을 포함하지 않음을 내포하지 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(306)은, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE; long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들뿐만 아니라 3G, 4G, 5G 및 그 이상으로서 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(300)는 복수의 통신 칩(306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용화될 수 있고, 제2 통신 칩(306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신들에 전용화될 수 있다.
컴퓨팅 장치(300)의 프로세서(304)는 프로세서(304) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 형성된 자기 정렬 비아들 및 플러그들과 같은 하나 이상의 구조를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(306)은 또한 통신 칩(306) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 형성된 자기 정렬 비아들 및 플러그들과 같은 하나 이상의 구조를 포함한다.
추가 구현들에서, 컴퓨팅 장치(300) 내에 수용되는 다른 컴포넌트는 본 발명의 구현들에 따라 형성된 자기 정렬 비아들 및 플러그들과 같은 하나 이상의 구조를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현예들에서, 컴퓨팅 장치(300)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 장치(300)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
따라서, 본 발명의 실시예들은 라인 백엔드(BEOL) 상호접속들을 위한 삭감 자기 정렬 비아 및 플러그 패터닝을 포함한다.
일 실시예에서, 집적 회로를 위한 상호접속 구조는 기판 위에 배치된 상기 상호접속 구조의 제1 층을 포함한다. 상기 제1 층은 제1 방향의 교대하는 금속 라인들 및 유전체 라인들의 제1 격자를 포함한다. 상기 유전체 라인들은 상기 금속 라인들의 최상면보다 높은 최상면을 갖는다. 상기 상호접속 구조는 상기 상호접속 구조의 상기 제1 층 위에 배치된 상기 상호접속 구조의 제2 층을 더 포함한다. 상기 제2 층은 상기 제1 방향에 수직인 제2 방향의 교대하는 금속 라인들 및 유전체 라인들의 제2 격자를 포함한다. 상기 유전체 라인들은 상기 금속 라인들의 최하면보다 낮은 최하면을 갖는다. 상기 제2 격자의 상기 유전체 라인들은 상기 제1 격자의 상기 유전체 라인들과 오버랩 및 접촉하지만 별개이다. 상기 제1 격자의 상기 금속 라인들은 상기 제2 격자의 상기 금속 라인들로부터 이격된다.
일 실시예에서, 상기 상호접속 구조는 사이에 배치되어 상기 제1 격자의 금속 라인을 상기 제2 격자의 금속 라인에 결합하는 도전성 비아를 더 포함한다. 상기 도전성 비아는 상기 제1 격자의 유전체 라인의 일부 및 상기 제2 격자의 유전체 라인의 일부와 직접 인접하며, 동일한 평면 내에 위치한다.
일 실시예에서, 상기 도전성 비아는 상기 제1 격자의 상기 금속 라인의 중심과 그리고 상기 제2 격자의 상기 금속 라인의 중심과 직접 정렬된 중심을 갖는다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들은 제1 유전성 재료로 구성되며, 상기 제2 격자의 상기 유전체 라인들은 제2의 상이한 유전성 재료로 구성된다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들 및 상기 제2 격자의 상기 유전체 라인들은 동일한 유전성 재료로 구성된다.
일 실시예에서, 상기 제2 격자의 금속 라인은 상기 제1 격자의 유전체 라인의 중심과 직접 정렬된 중심을 갖는 플러그에 의해 차단되며, 상기 플러그는 제1 유전성 재료로 구성된다. 상기 플러그는 상기 제1 격자의 상기 유전체 라인 및 상기 제2 격자의 유전체 라인과 별개이지만 접촉한다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들은 제2 유전성 재료로 구성되고, 상기 제2 격자의 상기 유전체 라인들은 제3 유전성 재료로 구성되고, 상기 제1 유전성 재료, 상기 제2 유전성 재료 및 상기 제3 유전성 재료 중 어느 것도 동일하지 않다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들은 제2 유전성 재료로 구성되고, 상기 제2 격자의 상기 유전체 라인들은 제3 유전성 재료로 구성되고, 상기 제1 유전성 재료, 상기 제2 유전성 재료 및 상기 제3 유전성 재료 중 둘 이상이 동일하다.
일 실시예에서, 상기 상호접속 구조는 사이에 배치되어 상기 제1 격자의 금속 라인 및 상기 제2 격자의 금속 라인과 접촉하는 유전성 영역을 더 포함한다. 상기 유전성 영역은 상기 제1 격자의 유전체 라인의 일부 및 상기 제2 격자의 유전체 라인의 일부에 직접 인접하며, 동일한 평면 내에 위치한다.
일 실시예에서, 상기 유전성 영역은 제1 유전성 재료로 구성되고, 상기 제1 격자의 상기 유전체 라인들은 제2 유전성 재료로 구성되고, 상기 제2 격자의 상기 유전체 라인들은 제3 유전성 재료로 구성되고, 상기 제1 유전성 재료, 상기 제2 유전성 재료 및 상기 제3 유전성 재료 중 어느 것도 동일하지 않다.
일 실시예에서, 상기 유전성 영역은 제1 유전성 재료로 구성되고, 상기 제1 격자의 상기 유전체 라인들은 제2 유전성 재료로 구성되고, 상기 제2 격자의 상기 유전체 라인들은 제3 유전성 재료로 구성되고, 상기 제1 유전성 재료, 상기 제2 유전성 재료 및 상기 제3 유전성 재료 중 둘 이상이 동일하다.
일 실시예에서, 집적 회로를 위한 상호접속 구조를 제조하는 방법은 제1 방향을 갖는 제1 격자의 교대하는 금속 라인 및 유전체 라인으로 구성된 금속화 구조를 제공하는 단계를 포함한다. 상기 제1 격자의 각각의 유전체 라인은 상면을 갖고, 상기 상면 상에는 플러그 캡 층이 존재하며, 상기 제1 격자의 각각의 금속 라인은 상기 플러그 캡 층의 상부와 본질적으로 평면을 이룬다. 상기 방법은 또한 상기 제1 격자의 상기 금속 라인들을 상기 제1 격자의 상기 유전체 라인들의 상기 상면 아래로 리세싱하여 상기 제1 격자의 상기 금속 라인들 위에 리세스들을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 금속 라인 위의 상기 리세스들 내에 제1 하드마스크 층을 형성하는 단계를 포함하며, 상기 제1 하드마스크 층은 상기 플러그 캡 층의 상부와 본질적으로 평면을 이룬다. 상기 방법은 또한 상기 플러그 캡 층 및 상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계를 포함하며, 상기 제2 하드마스크 층은 상기 제1 방향에 수직인 제2 방향의 제2 격자를 갖는다. 상기 방법은 또한 상기 제2 하드마스크 층에 의해 노출된 상기 플러그 캡 층 및 상기 제1 하드마스크 층의 부분들을 제거하여 트렌치들을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 트렌치들 내에 유전층을 형성하여 상기 제2 방향의 유전체 라인들의 제3 격자를 제공하는 단계를 포함한다. 상기 방법은 또한 상기 제2 하드마스크 층, 및 상기 제1 하드마스크 층의 나머지 부분들을 제거하는 단계를 포함한다. 상기 방법은 또한 상기 제1 격자의 상기 리세싱된 금속 라인들의 노출된 부분들 위에 하나 이상의 도전성 비아 위치를 정의하는 단계를 포함한다. 상기 방법은 또한 상기 플러그 캡 층의 영역들 내에 하나 이상의 플러그 위치를 정의하는 단계를 포함한다. 상기 방법은 또한 상기 제3 격자의 상기 유전체 라인들 사이에 그리고 상기 제1 격자 위에 상기 제2 방향의 금속 라인들의 제4 격자를 형성하는 단계를 포함한다.
일 실시예에서, 상기 하나 이상의 비아 위치를 정의하는 단계는 복수의 포토버킷을 형성하고, 상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광하는 단계를 포함한다.
일 실시예에서, 금속 라인들의 상기 제4 격자를 형성하는 단계는 하나 이상의 도전성 비아를 대응하는 하나 이상의 도전성 비아 위치 내에 형성하는 단계를 더 포함한다. 상기 도전성 비아들 중 하나의 도전성 비아는 사이에 배치되어 상기 제1 격자의 금속 라인을 상기 제4 격자의 금속 라인에 결합한다. 상기 도전성 비아는 상기 제1 격자의 유전체 라인의 일부 및 상기 제3 격자의 유전체 라인의 일부에 직접 인접하며, 동일한 평면 내에 위치한다.
일 실시예에서, 상기 도전성 비아들 중 상기 하나의 도전성 비아는 상기 제1 격자의 상기 금속 라인의 중심 및 상기 제4 격자의 상기 금속 라인의 중심과 직접 정렬된 중심을 갖는다.
일 실시예에서, 상기 플러그 캡 층의 영역들 내에 상기 하나 이상의 플러그 위치를 정의하는 단계는 상기 플러그 캡 층을 제거한 후에 복수의 포토버킷을 형성하고, 상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광하는 단계를 포함한다.
일 실시예에서, 상기 방법은 상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광한 후에 상기 복수의 포토버킷 중 상기 하나 이상의 포토버킷을 유전성 플러그로 대체하는 단계를 더 포함한다. 상기 제4 격자의 금속 라인은 상기 유전성 플러그에 의해 차단된다. 상기 유전성 플러그는 상기 제1 격자의 유전체 라인의 중심과 직접 정렬된 중심을 갖는다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들은 제1 유전성 재료로 구성되고, 상기 제3 격자의 상기 유전체 라인들은 제2의 상이한 유전성 재료로 구성된다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들 및 상기 제3 격자의 상기 유전체 라인들은 동일한 유전성 재료로 구성된다.
일 실시예에서, 집적 회로 제조를 위한 층간 유전체(ILD) 라인 및 플러그 패터닝 마스크를 제조하는 방법은 ILD 재료 층 위에 제1 하드마스크 층을 형성하는 단계를 포함하고, 상기 제1 하드마스크 층은 제1 방향의 제1 격자를 갖는다. 상기 방법은 또한 상기 ILD 재료 층 위에 그리고 상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계를 포함하고, 상기 제2 하드마스크 층은 상기 제1 방향에 수직인 제2 방향의 제2 격자를 갖는다. 상기 방법은 또한 상기 제1 및 제2 격자들 사이의 개구들 내에 복수의 포토버킷을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광 및 제거하여 하나 이상의 대응하는 플러그 위치를 형성하는 단계를 포함한다. 상기 방법은 또한 상기 하나 이상의 대응하는 플러그 위치 내에 제3 하드마스크 층을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 ILD 라인 및 플러그 패터닝 마스크를 형성하기 위해 나머지 포토버킷들 및 상기 제2 하드마스크 층을 제거하는 단계를 포함한다.
일 실시예에서, 상기 방법은 에치 프로세스에 의해 상기 ILD 라인 및 플러그 패터닝 마스크의 패턴을 상기 ILD 재료 층 내로 전사하는 단계를 더 포함한다.
일 실시예에서, 상기 방법은 상기 제1 하드마스크 층을 형성하기 전에 상기 ILD 재료 층 상에 제4 하드마스크 층을 형성하는 단계를 더 포함한다. 상기 제1 하드마스크 층은 상기 제4 하드마스크 층 상에 형성되며, 상기 ILD 라인 및 플러그 패터닝 마스크의 패턴을 상기 ILD 재료 층 내로 전사하는 단계는 상기 ILD 라인 및 플러그 패터닝 마스크의 패턴을 상기 제4 하드마스크 층 내로 먼저 전사하는 단계를 포함한다.
일 실시예에서, 상기 제2 하드마스크 층은 탄소로 구성되고, 상기 제2 하드마스크 층을 제거하는 단계는 애시 프로세스를 이용하는 단계를 포함한다.

Claims (24)

  1. 집적 회로를 위한 상호접속 구조로서,
    기판 위에 배치된 상기 상호접속 구조의 제1 층 - 상기 제1 층은 제1 방향의 교대하는 금속 라인들 및 유전체 라인들의 제1 격자를 포함하고, 상기 유전체 라인들은 상기 금속 라인들의 최상면보다 높은 최상면을 가짐 -; 및
    상기 상호접속 구조의 상기 제1 층 위에 배치된 상기 상호접속 구조의 제2 층 - 상기 제2 층은 상기 제1 방향에 수직인 제2 방향의 교대하는 금속 라인들 및 유전체 라인들의 제2 격자를 포함하고, 상기 유전체 라인들은 상기 금속 라인들의 최하면보다 낮은 최하면을 갖고, 상기 제2 격자의 상기 유전체 라인들은 상기 제1 격자의 상기 유전체 라인들과 오버랩 및 접촉하지만 별개이고, 상기 제1 격자의 상기 금속 라인들은 상기 제2 격자의 상기 금속 라인들로부터 이격됨 -
    을 포함하는 상호접속 구조.
  2. 제1항에 있어서,
    사이에 배치되어 상기 제1 격자의 금속 라인을 상기 제2 격자의 금속 라인에 결합하는 도전성 비아를 더 포함하고, 상기 도전성 비아는 상기 제1 격자의 유전체 라인의 일부 및 상기 제2 격자의 유전체 라인의 일부와 직접 인접하며, 동일한 평면 내에 위치하는 상호접속 구조.
  3. 제2항에 있어서,
    상기 도전성 비아는 상기 제1 격자의 상기 금속 라인의 중심과 그리고 상기 제2 격자의 상기 금속 라인의 중심과 직접 정렬된 중심을 갖는 상호접속 구조.
  4. 제1항에 있어서,
    상기 제1 격자의 상기 유전체 라인들은 제1 유전성 재료를 포함하고, 상기 제2 격자의 상기 유전체 라인들은 제2의 상이한 유전성 재료를 포함하는 상호접속 구조.
  5. 제1항에 있어서,
    상기 제1 격자의 상기 유전체 라인들 및 상기 제2 격자의 상기 유전체 라인들은 동일한 유전성 재료를 포함하는 상호접속 구조.
  6. 제1항에 있어서,
    상기 제2 격자의 금속 라인은 상기 제1 격자의 유전체 라인의 중심과 직접 정렬된 중심을 갖는 플러그에 의해 차단되며, 상기 플러그는 제1 유전성 재료를 포함하고, 상기 플러그는 상기 제1 격자의 상기 유전체 라인 및 상기 제2 격자의 유전체 라인과 별개이지만 접촉하는 상호접속 구조.
  7. 제6항에 있어서,
    상기 제1 격자의 상기 유전체 라인들은 제2 유전성 재료를 포함하고, 상기 제2 격자의 상기 유전체 라인들은 제3 유전성 재료를 포함하고, 상기 제1 유전성 재료, 상기 제2 유전성 재료 및 상기 제3 유전성 재료 중 어느 것도 동일하지 않은 상호접속 구조.
  8. 제6항에 있어서,
    상기 제1 격자의 상기 유전체 라인들은 제2 유전성 재료를 포함하고, 상기 제2 격자의 상기 유전체 라인들은 제3 유전성 재료를 포함하고, 상기 제1 유전성 재료, 상기 제2 유전성 재료 및 상기 제3 유전성 재료 중 둘 이상이 동일한 상호접속 구조.
  9. 제1항에 있어서,
    사이에 배치되어 상기 제1 격자의 금속 라인 및 상기 제2 격자의 금속 라인과 접촉하는 유전성 영역을 더 포함하고, 상기 유전성 영역은 상기 제1 격자의 유전체 라인의 일부 및 상기 제2 격자의 유전체 라인의 일부와 직접 인접하며, 동일한 평면 내에 위치하는 상호접속 구조.
  10. 제9항에 있어서,
    상기 유전성 영역은 제1 유전성 재료를 포함하고, 상기 제1 격자의 상기 유전체 라인들은 제2 유전성 재료를 포함하고, 상기 제2 격자의 상기 유전체 라인들은 제3 유전성 재료를 포함하고, 상기 제1 유전성 재료, 상기 제2 유전성 재료 및 상기 제3 유전성 재료 중 어느 것도 동일하지 않은 상호접속 구조.
  11. 제9항에 있어서,
    상기 유전성 영역은 제1 유전성 재료를 포함하고, 상기 제1 격자의 상기 유전체 라인들은 제2 유전성 재료를 포함하고, 상기 제2 격자의 상기 유전체 라인들은 제3 유전성 재료를 포함하고, 상기 제1 유전성 재료, 상기 제2 유전성 재료 및 상기 제3 유전성 재료 중 둘 이상이 동일한 상호접속 구조.
  12. 집적 회로를 위한 상호접속 구조를 제조하는 방법으로서,
    제1 방향을 갖는 제1 격자의 교대하는 금속 라인 및 유전체 라인을 포함하는 금속화 구조를 제공하는 단계 - 상기 제1 격자의 각각의 유전체 라인은 상면을 갖고, 상기 상면 상에는 플러그 캡 층이 존재하며, 상기 제1 격자의 각각의 금속 라인은 상기 플러그 캡 층의 상부와 본질적으로 평면을 이룸 -;
    상기 제1 격자의 상기 금속 라인들을 상기 제1 격자의 상기 유전체 라인들의 상기 상면 아래로 리세싱하여 상기 제1 격자의 상기 금속 라인들 위에 리세스들을 형성하는 단계;
    상기 금속 라인 위의 상기 리세스들 내에 제1 하드마스크 층을 형성하는 단계 - 상기 제1 하드마스크 층은 상기 플러그 캡 층의 상부와 본질적으로 평면을 이룸 -;
    상기 플러그 캡 층 및 상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계 - 상기 제2 하드마스크 층은 상기 제1 방향에 수직인 제2 방향의 제2 격자를 가짐 -;
    상기 제2 하드마스크 층에 의해 노출된 상기 플러그 캡 층 및 상기 제1 하드마스크 층의 부분들을 제거하여 트렌치들을 형성하는 단계;
    상기 트렌치들 내에 유전층을 형성하여 상기 제2 방향의 유전체 라인들의 제3 격자를 제공하는 단계;
    상기 제2 하드마스크 층, 및 상기 제1 하드마스크 층의 나머지 부분들을 제거하는 단계;
    상기 제1 격자의 상기 리세싱된 금속 라인들의 노출된 부분들 위에 하나 이상의 도전성 비아 위치를 정의하는 단계;
    상기 플러그 캡 층의 영역들 내에 하나 이상의 플러그 위치를 정의하는 단계; 및
    상기 제3 격자의 상기 유전체 라인들 사이에 그리고 상기 제1 격자 위에 상기 제2 방향의 금속 라인들의 제4 격자를 형성하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 하나 이상의 비아 위치를 정의하는 단계는 복수의 포토버킷을 형성하고, 상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광하는 단계를 포함하는 방법.
  14. 제12항에 있어서,
    금속 라인들의 상기 제4 격자를 형성하는 단계는 하나 이상의 도전성 비아를 대응하는 하나 이상의 도전성 비아 위치 내에 형성하는 단계를 더 포함하고, 상기 도전성 비아들 중 하나의 도전성 비아는 사이에 배치되어 상기 제1 격자의 금속 라인을 상기 제4 격자의 금속 라인에 결합하고, 상기 도전성 비아는 상기 제1 격자의 유전체 라인의 일부 및 상기 제3 격자의 유전체 라인의 일부와 직접 인접하며, 동일한 평면 내에 위치하는 방법.
  15. 제14항에 있어서,
    상기 도전성 비아들 중 상기 하나의 도전성 비아는 상기 제1 격자의 상기 금속 라인의 중심 및 상기 제4 격자의 상기 금속 라인의 중심과 직접 정렬된 중심을 갖는 방법.
  16. 제12항에 있어서,
    상기 플러그 캡 층의 영역들 내에 상기 하나 이상의 플러그 위치를 정의하는 단계는 상기 플러그 캡 층을 제거한 후에 복수의 포토버킷을 형성하고, 상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광하는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광한 후에 상기 복수의 포토버킷 중 상기 하나 이상의 포토버킷을 유전성 플러그로 대체하는 단계를 더 포함하고, 상기 제4 격자의 금속 라인은 상기 유전성 플러그에 의해 차단되고, 상기 유전성 플러그는 상기 제1 격자의 유전체 라인의 중심과 직접 정렬된 중심을 갖는 방법.
  18. 제16항에 있어서,
    상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광한 후에 상기 복수의 포토버킷 중 상기 하나 이상의 포토버킷을 유전성 플러그로 변환하는 단계를 더 포함하고, 상기 제4 격자의 금속 라인은 상기 유전성 플러그에 의해 차단되고, 상기 유전성 플러그는 상기 제1 격자의 유전체 라인의 중심과 직접 정렬된 중심을 갖는 방법.
  19. 제12항에 있어서,
    상기 제1 격자의 상기 유전체 라인들은 제1 유전성 재료를 포함하고, 상기 제3 격자의 상기 유전체 라인들은 제2의 상이한 유전성 재료를 포함하는 방법.
  20. 제12항에 있어서,
    상기 제1 격자의 상기 유전체 라인들 및 상기 제3 격자의 상기 유전체 라인들은 동일한 유전성 재료를 포함하는 방법.
  21. 집적 회로 제조를 위한 층간 유전체(ILD) 라인들 및 플러그 패터닝 마스크를 제조하는 방법으로서,
    ILD 재료 층 위에 제1 하드마스크 층을 형성하는 단계 - 상기 제1 하드마스크 층은 제1 방향의 제1 격자를 가짐 -;
    상기 ILD 재료 층 위에 그리고 상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계 - 상기 제2 하드마스크 층은 상기 제1 방향에 수직인 제2 방향의 제2 격자를 가짐 -;
    상기 제1 및 제2 격자들 사이의 개구들 내에 복수의 포토버킷을 형성하는 단계;
    상기 복수의 포토버킷 중 하나 이상의 포토버킷을 노광 및 제거하여 하나 이상의 대응하는 플러그 위치를 형성하는 단계;
    상기 하나 이상의 대응하는 플러그 위치 내에 제3 하드마스크 층을 형성하는 단계; 및
    상기 ILD 라인들 및 플러그 패터닝 마스크를 형성하기 위해 나머지 포토버킷들 및 상기 제2 하드마스크 층을 제거하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서,
    에치 프로세스에 의해 상기 ILD 라인들 및 플러그 패터닝 마스크의 패턴을 상기 ILD 재료 층 내로 전사하는 단계를 더 포함하는 방법.
  23. 제22항에 있어서,
    상기 제1 하드마스크 층을 형성하기 전에 상기 ILD 재료 층 상에 제4 하드마스크 층을 형성하는 단계를 더 포함하고, 상기 제1 하드마스크 층은 상기 제4 하드마스크 층 상에 형성되며, 상기 ILD 라인들 및 플러그 패터닝 마스크의 패턴을 상기 ILD 재료 층 내로 전사하는 단계는 상기 ILD 라인들 및 플러그 패터닝 마스크의 패턴을 상기 제4 하드마스크 층 내로 먼저 전사하는 단계를 포함하는 방법.
  24. 제21항에 있어서,
    상기 제2 하드마스크 층은 탄소를 포함하고, 상기 제2 하드마스크 층을 제거하는 단계는 애시 프로세스를 이용하는 단계를 포함하는 방법.
KR1020167003990A 2013-09-27 2013-09-27 라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝 KR102167351B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/062319 WO2015047318A1 (en) 2013-09-27 2013-09-27 Subtractive self-aligned via and plug patterning for back end of line (beol) interconnects

Publications (2)

Publication Number Publication Date
KR20160064074A true KR20160064074A (ko) 2016-06-07
KR102167351B1 KR102167351B1 (ko) 2020-10-19

Family

ID=52744218

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167003990A KR102167351B1 (ko) 2013-09-27 2013-09-27 라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝

Country Status (6)

Country Link
US (1) US9793163B2 (ko)
EP (1) EP3050087B1 (ko)
KR (1) KR102167351B1 (ko)
CN (1) CN105493250B (ko)
TW (1) TWI562317B (ko)
WO (1) WO2015047318A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190024521A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 위한 상호연결 구조물 및 그 제조 방법

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
KR102423220B1 (ko) * 2015-06-26 2022-07-20 인텔 코포레이션 감산적으로 패터닝된 자기 정렬된 상호접속부들, 플러그들, 및 비아들을 위한 텍스타일 패터닝
US10490416B2 (en) 2015-11-16 2019-11-26 Intel Corporation Structures and methods for improved lithographic processing
US10770291B2 (en) * 2015-12-21 2020-09-08 Intel Corporation Methods and masks for line end formation for back end of line (BEOL) interconnects and structures resulting therefrom
CN109075121B (zh) 2016-05-27 2023-10-13 太浩研究有限公司 用于半导体结构的后端线金属化层及其制造方法
WO2018057042A1 (en) * 2016-09-26 2018-03-29 Intel Corporation Preformed interlayer connections for integrated circuit devices
US11171043B2 (en) 2016-09-30 2021-11-09 Intel Corporation Plug and trench architectures for integrated circuits and methods of manufacture
US11527433B2 (en) 2016-09-30 2022-12-13 Intel Corporation Via and plug architectures for integrated circuit interconnects and methods of manufacture
US10879120B2 (en) * 2016-11-28 2020-12-29 Taiwan Semiconductor Manufacturing Self aligned via and method for fabricating the same
DE112016007542T5 (de) 2016-12-23 2019-09-12 Intel Corporation Fortschrittliche Lithographie und selbstorganisierende Vorrichtungen
WO2018125109A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Subtractive plug etching
EP3401948B1 (en) * 2017-05-10 2019-12-11 IMEC vzw A method for patterning a target layer
KR20230006054A (ko) * 2017-11-30 2023-01-10 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
TWI797304B (zh) 2018-04-03 2023-04-01 日商東京威力科創股份有限公司 使用完全自對準方案的消去式互連線形成
US10192780B1 (en) 2018-05-29 2019-01-29 Globalfoundries Inc. Self-aligned multiple patterning processes using bi-layer mandrels and cuts formed with block masks
US10727124B2 (en) 2018-10-29 2020-07-28 International Business Machines Corporation Structure and method for forming fully-aligned trench with an up-via integration scheme
EP3671821A1 (en) * 2018-12-19 2020-06-24 IMEC vzw Interconnection system of an integrated circuit
US11205588B2 (en) 2019-07-10 2021-12-21 International Business Machines Corporation Interconnect architecture with enhanced reliability
US11322402B2 (en) 2019-08-14 2022-05-03 International Business Machines Corporation Self-aligned top via scheme
US10978343B2 (en) 2019-08-16 2021-04-13 International Business Machines Corporation Interconnect structure having fully aligned vias
US11404317B2 (en) * 2019-09-24 2022-08-02 International Business Machines Corporation Method for fabricating a semiconductor device including self-aligned top via formation at line ends
US11094580B2 (en) 2019-10-01 2021-08-17 International Business Machines Corporation Structure and method to fabricate fully aligned via with reduced contact resistance
US11069610B2 (en) 2019-10-15 2021-07-20 Micron Technology, Inc. Methods for forming microelectronic devices with self-aligned interconnects, and related devices and systems
US11508617B2 (en) 2019-10-24 2022-11-22 Applied Materials, Inc. Method of forming interconnect for semiconductor device
US11257677B2 (en) 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment
US11444029B2 (en) 2020-02-24 2022-09-13 International Business Machines Corporation Back-end-of-line interconnect structures with varying aspect ratios
US11094590B1 (en) 2020-03-09 2021-08-17 International Business Machines Corporation Structurally stable self-aligned subtractive vias
US11328954B2 (en) 2020-03-13 2022-05-10 International Business Machines Corporation Bi metal subtractive etch for trench and via formation
US11410879B2 (en) 2020-04-07 2022-08-09 International Business Machines Corporation Subtractive back-end-of-line vias
US11270913B2 (en) 2020-04-28 2022-03-08 International Business Machines Corporation BEOL metallization formation
US11495538B2 (en) 2020-07-18 2022-11-08 International Business Machines Corporation Fully aligned via for interconnect
US11302637B2 (en) 2020-08-14 2022-04-12 International Business Machines Corporation Interconnects including dual-metal vias
EP3982399A1 (en) 2020-10-06 2022-04-13 Imec VZW A method for producing an interconnect via
US11315872B1 (en) 2020-12-10 2022-04-26 International Business Machines Corporation Self-aligned top via
US11682617B2 (en) 2020-12-22 2023-06-20 International Business Machines Corporation High aspect ratio vias for integrated circuits
US11688636B2 (en) 2021-06-18 2023-06-27 International Business Machines Corporation Spin on scaffold film for forming topvia
US11876047B2 (en) 2021-09-14 2024-01-16 International Business Machines Corporation Decoupled interconnect structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050233503A1 (en) * 2002-04-15 2005-10-20 Jurgen Leib Method for the production of structured layers on substrates
US20090032967A1 (en) * 2007-08-02 2009-02-05 Tela Innovations, Inc. Semiconductor Device with Dynamic Array Section
US20100032846A1 (en) * 2008-08-05 2010-02-11 International Business Machines Corporation Ic having viabar interconnection and related method
US20120175626A1 (en) * 2011-01-12 2012-07-12 International Business Machines Corporation Implementing semiconductor soc with metal via gate node high performance stacked transistors
US20120313251A1 (en) * 2011-06-10 2012-12-13 Toshiba America Electronic Components, Inc. Interconnect structure with improved alignment for semiconductor devices
US20130252420A1 (en) * 2008-06-17 2013-09-26 Micron Technology, Inc. Method for forming fine pitch structures

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW483069B (en) 2000-09-13 2002-04-11 Chartered Semiconductor Mfg Laser curing of spin-on dielectric thin films
US7268486B2 (en) * 2002-04-15 2007-09-11 Schott Ag Hermetic encapsulation of organic, electro-optical elements
CN102709180A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 一种铝薄膜的制备工艺
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050233503A1 (en) * 2002-04-15 2005-10-20 Jurgen Leib Method for the production of structured layers on substrates
US20090032967A1 (en) * 2007-08-02 2009-02-05 Tela Innovations, Inc. Semiconductor Device with Dynamic Array Section
US20130252420A1 (en) * 2008-06-17 2013-09-26 Micron Technology, Inc. Method for forming fine pitch structures
US20100032846A1 (en) * 2008-08-05 2010-02-11 International Business Machines Corporation Ic having viabar interconnection and related method
US20120175626A1 (en) * 2011-01-12 2012-07-12 International Business Machines Corporation Implementing semiconductor soc with metal via gate node high performance stacked transistors
US20120313251A1 (en) * 2011-06-10 2012-12-13 Toshiba America Electronic Components, Inc. Interconnect structure with improved alignment for semiconductor devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190024521A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 위한 상호연결 구조물 및 그 제조 방법
US10515896B2 (en) 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US10777504B2 (en) 2017-08-31 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
US11610841B2 (en) 2017-08-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof

Also Published As

Publication number Publication date
KR102167351B1 (ko) 2020-10-19
TWI562317B (en) 2016-12-11
US20160197011A1 (en) 2016-07-07
CN105493250B (zh) 2018-12-18
EP3050087A1 (en) 2016-08-03
WO2015047318A1 (en) 2015-04-02
CN105493250A (zh) 2016-04-13
TW201521173A (zh) 2015-06-01
EP3050087B1 (en) 2020-04-29
US9793163B2 (en) 2017-10-17
EP3050087A4 (en) 2017-07-26

Similar Documents

Publication Publication Date Title
KR102167351B1 (ko) 라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝
US9553018B2 (en) Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9548269B2 (en) Diagonal hardmasks for improved overlay in fabricating back end of line (BEOL) interconnects
KR102281062B1 (ko) 백 엔드 오브 라인(beol) 상호접속부들을 위한 멀티-컬러 포토버킷들을 이용한 셀프-정렬 비아 패터닝
US11854882B2 (en) Subtractive plug and tab patterning with photobuckets for back end of line (BEOL) spacer-based interconnects
US11373900B2 (en) Damascene plug and tab patterning with photobuckets
US20180308754A1 (en) Grid self-aligned metal via processing schemes for back end of line (beol) interconnects and structures resulting therefrom
US20240213095A1 (en) Subtractive plug and tab patterning with photobuckets for back end of line (beol) spacer-based interconnects

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant