KR20160062487A - 플라즈마 원자층 증착법에 의한 박막 형성방법 - Google Patents

플라즈마 원자층 증착법에 의한 박막 형성방법 Download PDF

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Abstract

본 발명은 측벽을 가지는 단차구조물 상에 밀도가 균일한 박막을 형성하는 방법으로서, 상기 단차구조물이 형성된 기판 상에 소스가스를 제공하는 제 1 단계; 상기 단차구조물이 형성된 기판 상에 반응가스를 제공하는 제 2 단계; 및 상기 단차구조물의 상부면 상에 형성될 상기 박막의 에치 레이트(etch rate) 와 상기 단차구조물의 측벽 상에 형성될 상기 박막의 에치 레이트 차이를 줄이기 위하여, 상기 단차구조물이 형성된 기판 상에 상기 반응가스의 펄스형 플라즈마(pulsed plasma)를 생성하는 제 3 단계;를 포함하는 단위사이클을 적어도 1회 이상 수행하는, 플라즈마 원자층 증착법(PEALD)에 의한 박막 형성방법을 제공한다.

Description

플라즈마 원자층 증착법에 의한 박막 형성방법{Method of fabricating thin film using plasma enhanced atomic layer deposition}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 플라즈마 원자층 증착법에 의한 박막 형성방법에 관한 것이다.
반도체 소자의 제조 공정에서 박막은 일반적으로 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 또는 물리 기상 증착(Physical Vapor Deposition; PVD) 공정으로 형성된다.
반도체 소자의 집적도가 증가함에 따라 단차 도포율(step coverage) 특성이 우수한 증착 방법이 요구되는데 CVD 공정 및 PVD 공정은 이러한 요구를 충족시키기 어렵다. 이에 CVD 공정과 PVD 공정의 대안으로 플라즈마를 이용한 원자층 증착(Plasma Enhanced Atomic Layer Deposition; PEALD) 공정이 제안되었다.
그러나, 측벽을 가지는 단차구조물 상에 PEALD 공정으로 박막을 형성하는 경우, 단차구조물의 측벽에 형성되는 박막의 밀도가 단차구조물의 바닥면/상부면에 형성되는 박막의 밀도 보다 더 낮은 문제점이 발생되고 있다. 이러한 박막 밀도의 차이는 후속 공정인 식각 단계를 거치면서 균일도의 열화를 초래할 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 측벽을 가지는 단차구조물 상에 밀도가 균일한 박막을 형성하는 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법을 제공한다. 상기 방법은 단차구조물의 프로파일을 따라 박막을 형성하는 방법으로서, 상기 단차구조물이 형성된 기판 상에 소스가스를 제공하는 제 1 단계; 상기 단차구조물이 형성된 기판 상에 반응가스를 제공하는 제 2 단계; 및 상기 단차구조물의 상부면 상에 형성될 상기 박막의 에치 레이트(etch rate) 와 상기 단차구조물의 측벽 상에 형성될 상기 박막의 에치 레이트 차이를 줄이기 위하여, 상기 단차구조물이 형성된 기판 상에 상기 반응가스의 펄스형 플라즈마(pulsed plasma)를 생성하는 제 3 단계;를 포함하는 단위사이클을 구비한다. 상기 단위사이클은 적어도 1회 이상 수행할 수 있다.
상기 플라즈마 원자층 증착법에 의한 박막 형성방법에서, 상기 펄스형 플라즈마는 듀티비가 30% 내지 90%일 수 있다.
상기 플라즈마 원자층 증착법에 의한 박막 형성방법에서, 상기 단차구조물은 비아, 홀 또는 트렌치를 가지는 구조물을 포함할 수 있다.
상기 플라즈마 원자층 증착법에 의한 박막 형성방법에서, 상기 단차구조물의 측벽 상에 형성된 상기 박막의 에치 레이트에 대한 상기 단차구조물의 상부면 상에 형성된 상기 박막의 에치 레이트의 비는 75% 내지 95%일 수 있다.
상기 플라즈마 원자층 증착법에 의한 박막 형성방법에서, 상기 단위사이클은
상기 제 1 단계 이후 및 상기 제 2 단계 이전에, 상기 기판 상에 잔류된 상기 소스가스를 퍼지하는 단계 및 상기 제 3 단계 이후에, 상기 기판 상에 잔류된 상기 반응가스를 퍼지하는 단계를 포함할 수 있다.
상기 플라즈마 원자층 증착법에 의한 박막 형성방법에서, 상기 단위사이클은 상기 기판 상에 퍼지 기체를 상기 단위사이클 내내 연속적으로 제공하는 단계를 포함할 수 있다.
상기 플라즈마 원자층 증착법에 의한 박막 형성방법에서, 상기 제 2 단계에서 상기 반응 가스는 상기 단위사이클 내내 연속적으로 제공되며, 상기 제 3 단계의 펄스형 플라즈마에 의해서 활성화될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일부 실시예들에 따르면, 측벽을 가지는 단차구조물 상에 밀도가 균일한 박막을 형성할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 측벽을 가지는 단차구조물 상에 박막을 형성한 후 식각 공정을 수행하는 과정에서 박막의 두께 변화를 도식적으로 도해한 도면이다.
도 2는 본 발명의 일부 실시예들에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법에서 플라즈마 RF 파워의 다양한 양상을 도해하는 도면이다.
도 3은 본 발명의 일부 실시예들에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법에서, 기판 상에서 시간에 따라 수행되는 단계들을 도식적으로 도해한 도면이다.
도 4는 본 발명의 비교예와 실시예에 따른 방법으로 형성된 박막의 WER(Wet Etch Rate) 특성을 나타낸 그래프이다.
도 5는 본 발명의 일부 실시예들에 따른 방법으로 형성된 박막에서 듀티비와 각종 특성들 간의 상관관계를 나타낸 그래프이다.
도 6은 본 발명의 비교예와 실시예에 따른 방법으로 형성된 박막을 식각한 후에 측벽 상에 잔존하는 박막의 두께와 상부면 상에 잔존하는 박막의 두께를 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 여러 실시예들을 예시적으로 설명하기로 한다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 예를 들어, 기판 상에 SiCN 막을 형성한다고 언급할 때는 기판과 SiCN 막 사이에 기저막이 존재하는 경우를 포함할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다. 동일한 부호는 동일한 요소를 지칭한다.
도 1은 측벽을 가지는 단차구조물 상에 박막을 형성한 후 식각 공정을 수행하는 과정에서 박막의 두께 변화를 도식적으로 도해한 도면이다.
도 1의 (a)를 참조하면, 측벽(10s)을 가지는 단차구조물(10) 상에 박막(20)을 형성한다. 단차구조물(10)은 단차(ΔH)를 가지는 바, 예를 들어, 비아(via), 홀(hole) 또는 트렌치(trench)를 가지는 구조물을 포함할 수 있다.
측벽이 있는 단차구조물(10)의 프로파일을 따라 형성된 박막(20)은 단차구조물(10) 내의 빈 공간(30)의 일부만 충전할 뿐 빈 공간(30)의 전부를 메우지는 않는 두께로 형성될 수 있다. 예를 들어, 박막(20)은 콘택홀 내에 형성된 확산방지층을 구성하거나, 도금 공정의 씨드층을 구성할 수 있거나, 전기적 절연을 위한 절연층을 구성할 수도 있다. 따라서, 박막(20)을 구성하는 물질의 조성에 의하여 본 발명의 기술적 사상이 한정되지 않는다. 다만, 설명의 편의상 박막(20)이 질화물인 경우를 상정하여 이하에서 설명할 수 있다.
도 1의 (b)를 참조하면, 식각 공정 이후에 단차구조물(10) 상에 잔류하는 박막(20)의 양상이 도시된다. 식각 후의 박막(20)을 살펴보면 식각 전의 박막(점선)과 비교하여 단차구조물(10)의 상부면, 측면, 바닥면 상에서 소정의 부분이 제거됨을 알 수 있다. 특히, 단차구조물(10) 상부면 상의 박막(20t)이나 단차구조물(10) 바닥면 상의 박막(20b)보다 단차구조물(10) 측벽 상의 박막(20s)에서 식각에 의하여 더 용이하게 제거되는 것을 확인할 수 있다. 이에 따라, 식각 공정 후에 단차구조물(10) 측벽 상의 박막(20s) 두께(T2)는 단차구조물(10) 상부면 상의 박막(20t) 두께(T1) 보다 매우 얇아져서 다양한 문제가 발생할 수 있다.
본 발명자는 식각 후의 두께의 이러한 불균일성이 측벽(10s)을 가지는 단차구조물(10) 상에 형성된 박막(20)의 밀도분포가 위치에 따라 상이하기 때문이며, 예를 들어, 단차구조물(10) 측벽 상의 박막(20s)의 밀도가 단차구조물(10) 상부면 상의 박막(20t)의 밀도나 단차구조물(10) 바닥면 상의 박막(20b)의 밀도보다 다 낮기 때문인 것으로 확인하였다. 이러한 박막에서의 밀도분포의 불균일성은 박막(20)을 형성하는 플라즈마 원자층 증착(PEALD) 과정에서 수반되는 플라즈마의 직진성에 기인하는 것으로 보여진다. 본 발명에서는 박막(20)을 형성하는 플라즈마 원자층 증착(PEALD) 과정에서 수반되는 플라즈마를 펄스형 플라즈마(pulsed plasma)로 구현함으로써 박막에서의 밀도분포의 균일성을 개선할 수 있음을 제안하고자 한다.
박막의 밀도 차이는 상기 박막의 에치 레이트(etch rate) 차이로 나타나므로, 본 발명에서 제안된 펄스형 플라즈마는 단차구조물(10)의 상부면 상의 박막(20t)의 에치 레이트와 단차구조물(10)의 측벽 상의 박막(20s)의 에치 레이트 차이를 줄이기 위한 것으로 이해될 수 있다.
본 발명의 기술적 사상에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법은, 예를 들어, 측벽이 있는 단차구조물의 프로파일을 따라 박막을 형성하는 방법으로서, 상기 단차구조물이 형성된 기판 상에 소스가스를 제공하는 제 1 단계; 상기 단차구조물이 형성된 기판 상에 반응가스를 제공하는 제 2 단계; 및 상기 단차구조물이 형성된 기판 상에 상기 반응가스의 펄스형 플라즈마(pulsed plasma)를 생성하는 제 3 단계;를 포함하는 단위사이클을 적어도 1회 이상 수행할 수 있다.
도 2는 본 발명의 실시예 및 비교예에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법에서 플라즈마 RF 파워의 다양한 양상을 도해하는 도면이다.
본 발명의 일 실시예에 있어서, 플라즈마 발생장치는, 예를 들어, CCP 발생장치이며 소스 전극부인 샤워헤드를 통해 RF 펄스 파워가 인가된다. 펄스의 온주기(On time)에 플라즈마가 생성되며 오프주기(Off time)에 플라즈마가 소멸된다. 인가된는 펄스 파워의 주기에 따라 듀티비가 변화되어 생성되는 펄스 플라즈마의 특성에 영향을 미친다. 여기에서 듀티비란 플라즈마의 온주기와 오프주기의 비를 의미한다.
도 2의 (a)를 참조하면, 펄스형 플라즈마를 구현하기 위한 플라즈마 RF 파워는 듀티비가 조절될 수 있는 복수(도 2에서는 예시적으로 5개)의 서브펄스 파워가 휴지기를 개재하여 반복하여 인가될 수 있다. 예를 들어, 복수개의 제 1 서브펄스 파워(C1)와 복수개의 제 2 서브펄스 파워(C2) 사이에 휴지기(R)가 개재될 수 있다. 또한, 복수개의 제 2 서브펄스 파워(C2)와 복수개의 제 3 서브펄스 파워(C3) 사이에 휴지기(R)가 개재될 수 있다. 복수개의 제 1 서브펄스 파워(C1), 복수개의 제 2 서브펄스 파워(C2) 및 복수개의 제 3 서브펄스 파워(C3) 중에서 선택된 적어도 어느 하나 이상의 복수개의 서브펄스 파워는 상술한 1회의 단위사이클 내에서 인가될 수 있다. 예를 들어, 박막을 형성하기 위한 단위사이클 1회 내에서 복수개의 제 1 서브펄스 파워(C1), 복수개의 제 2 서브펄스 파워(C2) 및 복수개의 제 3 서브펄스 파워(C3)가 모두 인가될 수 있다. 또 다른 예로서, 복수개의 제 1 서브펄스 파워(C1)는 단위사이클을 1회째 수행하는 경우에 인가될 수 있고, 복수개의 제 2 서브펄스 파워(C2)는 단위사이클을 한 번 수행한 후 2회째 수행하는 경우에 인가될 수 있고, 복수개의 제 3 서브펄스 파워(C3)는 단위사이클을 두 번 수행한 후 3회째 수행하는 경우에 인가될 수도 있다. 상술한 설명에서, 복수개의 서브펄스 파워는, 예시적으로 3개(C1, C2, C3)를 언급하였으나, 본 발명의 기술적 사상은 일반적으로 N개(N은 1 이상의 자연수)의 경우에도 적용될 수 있다.
휴지기(R)는 복수의 서브펄스 파워에서의 듀티비의 오프주기(Off time) 보다 더 길 수 있다.
한편, 도 2의 (b)를 참조하면, 본 발명의 비교예에서 플라즈마 RF 파워는 단위사이클에서 다이렉트 플라즈마가 생성되도록 인가될 수 있다. 즉, 플라즈마 파워(C1), 플라즈마 파워(C2), 플라즈마 파워(C3)는 서로 다른 단위사이클에서 각각 인가되어 반응기 내에 펄스형 플라즈마가 아니라 다이렉트 플라즈마가 생성된다.
본 발명의 기술적 사상 중의 하나는 박막의 밀도를 향상시키는 방법 중 하나로 펄스형 플라즈마를 이용하여 원자층 증착법에 의하여 박막을 형성시키는 것이다. 통상적인 플라즈마 원자층 증착 공정에서는 다이렉트 플라즈마(direct plasma)를 사용하여 박막을 증착한다. 하지만, 다이렉트 플라즈마를 사용할 경우 플라즈마의 직진성으로 인하여 박막의 밀도분포의 편차가 커지며, 특히, 단차구조물 상에 형성된 박막의 경우, 상부면/바닥면에 비해 측벽 영역에 형성된 박막의 밀도가 낮아서 후속의 식각 공정에 취약할 수 있다. 하지만, 다이렉트 플라즈마 대신에 펄스형 플라즈마를 이용하면 보다 밀도가 높은 박막을 구현할 수 있고, 단차구조물 상에 박막을 형성하는 경우, 단차의 측벽 영역에 형성된 박막의 밀도를 증대시킬 수 있다.
펄스형 플라즈마를 사용할 경우 플라즈마의 밀도가 향상되고, 이로 인하여 가스의 분해가 촉진되며 더 많은 입자들을 이온화시킬 수 있다. 또한, 다이렉트 플라즈마에 비해 직진성이 감소하므로 펄스형 플라즈마를 사용할 경우 박막의 밀도를 향상시킬 수 있으며, 특히, 단차구조물의 측벽 상에 형성된 박막의 밀도를 향상시킬 수 있는 장점이 있다.
도 3은 본 발명의 일부 실시예들에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법에서, 기판 상에서 시간에 따라 수행되는 단계들을 도식적으로 도해한 도면이다.
도 3의 (a)는 본 발명의 일 실시예에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법을 도해하는 것으로서, 상기 일 실시예에 따른 방법에서, 상기 단차구조물이 형성된 기판 상에 소스가스를 제공하는 제 1 단계; 상기 기판 상에 잔류된 상기 소스가스를 퍼지하는 제 2 단계; 상기 단차구조물이 형성된 기판 상에 반응가스를 제공하는 제 3 단계; 상기 단차구조물이 형성된 기판 상에 상기 반응가스의 펄스형 플라즈마(pulsed plasma)를 생성하는 제 4 단계; 및 상기 기판 상에 잔류된 상기 반응가스를 퍼지하는 제 5 단계;를 포함하는 단위사이클을 적어도 1회 이상 수행한다. 상기 제 1 단계, 상기 제 2 단계, 상기 제 3 단계, 상기 제 5 단계는 순차적으로 수행되며, 상기 제 3 단계 및 상기 제 4 단계는 동시에 수행될 수 있다.
제 2 단계와 제 5 단계에서 퍼지하는 단계는 해당 기판이 안착된 반응 챔버 내부를 진공 흡입하여 기판 상에 흡착되지 않고 잔류된 소스가스 또는 반응가스를 반응 챔버 외부로 배출하는 공정이나, 그리고/또는 별도의 비활성 퍼지가스를 기판 상에 공급하여 잔류된 소스가스 또는 반응가스를 반응 챔버 외부로 배출하는 공정을 포함할 수 있다. 여기에서, 퍼지가스는 단순히 소스가스나 반응가스를 기판 상에서 제거할 수 있는 가스로서, 퍼지가스는 소스가스나 반응가스와 반응하지 않는 가스를 포함할 수 있다. 제 4 단계에서 생성되는 펄스형 플라즈마(pulsed plasma)는, 예를 들어, 도 2의 (a)에 도시된 플라즈마 파워를 인가함으로써 구현될 수 있으며, 이에 대한 중복된 설명은 도 2에서 이미 설명하였으므로 생략한다.
도 3의 (b)는 본 발명의 다른 실시예에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법을 도해하는 것으로서, 상기 다른 실시예에 따른 방법에서, 상기 단차구조물이 형성된 기판 상에 소스가스를 제공하는 제 1 단계; 상기 단차구조물이 형성된 기판 상에 반응가스를 제공하는 제 2 단계; 상기 단차구조물이 형성된 기판 상에 상기 반응가스의 펄스형 플라즈마(pulsed plasma)를 생성하는 제 3 단계; 를 포함하는 단위사이클을 적어도 1회 이상 수행한다. 상기 제 2 단계와 상기 제 3 단계는 동시에 수행될 수 있다. 상기 단위사이클은 상기 기판 상에 퍼지 기체를 상기 단위사이클 내내 연속적으로 제공하는 단계를 포함할 수 있다. 나아가, 이러한 퍼지 기체는 여러 단위사이클에 거쳐서 박막이 형성되는 동안에 지속적으로 제공될 수도 있다. 여기에서, 퍼지가스는 단순히 소스가스나 반응가스를 기판 상에서 제거할 수 있는 가스로서, 퍼지가스는 소스가스나 반응가스와 반응하지 않는 가스를 포함할 수 있다. 상기 퍼지가스는 플라즈마가 존재하는 경우에서도 상기 소스가스나 반응가스와 반응하지 않을 수 있다. 상기 제 3 단계에서 생성되는 펄스형 플라즈마(pulsed plasma)는, 예를 들어, 도 2의 (a)에 도시된 플라즈마 파워를 인가함으로써 구현될 수 있으며, 이에 대한 중복된 설명은 도 2에서 이미 설명하였으므로 생략한다.
도 3의 (c)는 본 발명의 또 다른 실시예에 따른 플라즈마 원자층 증착법에 의한 박막 형성방법을 도해하는 것으로서, 상기 또 다른 실시예에 따른 방법에서, 상기 단차구조물이 형성된 기판 상에 소스가스를 제공하는 제 1 단계; 상기 단차구조물이 형성된 기판 상에 반응가스를 제공하는 제 2 단계; 및 상기 단차구조물이 형성된 기판 상에 상기 반응가스의 펄스형 플라즈마(pulsed plasma)를 생성하는 제 3 단계;를 포함하는 단위사이클을 적어도 1회 이상 수행한다. 상기 제 2 단계에서 상기 반응 가스는 상기 단위사이클 내내 연속적으로 제공되며, 상기 제 3 단계의 펄스형 플라즈마에 의해서 활성화될 수 있다. 여기에서, 상기 반응가스는 비활성 상태로 공급되다가 상기 플라즈마가 생성되는 동안만 활성화되어 상기 소스가스와 서로 반응할 수 있다. 따라서, 상기 플라즈마가 오프되어 생성되지 않는 경우에서는 상기 반응가스는 상기 소스가스와 반응하지 않게 되고 상기 기판 상에 잔류된 소스기체를 배출하는 퍼지가스의 역할만 수행하게 된다. 상기 제 3 단계에서 생성되는 펄스형 플라즈마(pulsed plasma)는, 예를 들어, 도 2의 (a)에 도시된 플라즈마 파워를 인가함으로써 구현될 수 있으며, 이에 대한 중복된 설명은 도 2에서 이미 설명하였으므로 생략한다.
도 4는 본 발명의 비교예와 실시예에 따른 방법으로 형성된 박막의 WER(Wet Etch Rate) 특성을 나타낸 그래프이다. 이에 의하면, 다이렉트 플라즈마(비교예)와 펄스형 플라즈마(실시예)를 이용하여 원자층 증착 공정으로 형성한 실리콘 질화막의 WER 값을 비교한 결과를 확인할 수 있다. 상기 공정에서 소소가스는 DCS, 반응가스는 암모니아를 이용하였으며, WER 특성을 평가하기 위하여 사용한 식각액은 200:1 HF 희석액을 사용하였다.
도 4를 참조하면, 다이렉트 플라즈마(비교예)를 이용한 원자층 증착 공정으로 형성한 실리콘 질화막은 막질이 상대적으로 열화되었으며, 펄스형 플라즈마(실시예)를 이용하여 원자층 증착 공정으로 형성한 실리콘 질화막은 막질이 상대적으로 양호함을 확인할 수 있다. 또한, 펄스형 플라즈마의 주파수를 조절함으로써 막질에 영향을 미칠 수 있음을 알 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 방법으로 형성된 박막에서 듀티비와 각종 특성들 간의 상관관계를 나타낸 그래프이다. 도 5를 참조하면, 펄스형 플라즈마의 듀티비를 조절함으로써 실리콘 질화막의 WER 값과 스트레스 값을 제어할 수 있음을 확인할 수 있다.
도 6은 본 발명의 비교예와 실시예에 따른 방법으로 형성된 박막을 식각한 후에 측벽 상에 잔존하는 박막의 두께와 상부면 상에 잔존하는 박막의 두께를 비교한 그래프이다. 도 6을 참조하면, 다이렉트 플라즈마(비교예)를 이용한 원자층 증착 공정으로 단차구조물 상에 형성된 실리콘 질화막을 식각한 후에 측벽 상에 잔존하는 박막의 두께와 상부면 상에 잔존하는 박막의 두께의 비는 본 발명의 실시예들보다 낮음을 확인할 수 있었다. 나아가, 펄스형 플라즈마를 이용한 원자층 증착 공정으로 단차구조물 상에 형성된 실리콘 질화막을 식각하여 측벽 상에 소정의 두께 이상을 확보하기 위해서는 플라즈마의 듀티비가 30% 내지 80%임을 확인할 수 있었다.
본 발명의 기술적 사상에 따르면 상기 단차구조물의 상부면 상에 형성될 상기 박막의 에치 레이트(etch rate) 와 상기 단차구조물의 측벽 상에 형성될 상기 박막의 에치 레이트 차이를 줄이기 위하여, 상기 단차구조물이 형성된 기판 상에 상기 반응가스의 펄스형 플라즈마(pulsed plasma)를 제안하였다. 본 발명자는, 상기 단차구조물의 측벽 상에 형성된 상기 박막의 에치 레이트에 대한 상기 단차구조물의 상부면 상에 형성된 상기 박막의 에치 레이트의 비가 종래 70% 미만의 수준에서 75% 내지 95% 수준으로 개선됨을 확인하였다. 이는 상기 펄스형 플라즈마에 의하여 측벽 상에 형성된 박막의 밀도가 향상되었기 때문으로 이해된다.
도 5 및 도 6의 실험결과를 포함하여 종합하면, 본 발명자는 상기 펄스형 플라즈마의 듀티비가 30% 내지 90%인 경우에서, 측벽이 있는 단차구조물의 프로파일을 따라 박막을 형성할 때 측벽 상에 형성되는 박막의 막질이 상대적으로 양호해짐을 확인할 수 있었다. 듀티비가 30% 미만인 경우 플라즈마 생성이 용이하지 않게 되고, 듀티비가 90%를 초과하는 경우 생성되는 플라즈마는 펄스형 플라즈마의 특성이 나타나지 않음을 확인할 수 있었다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (7)

  1. 단차구조물의 프로파일을 따라 박막을 형성하는 방법으로서,
    상기 단차구조물이 형성된 기판 상에 소스가스를 제공하는 제 1 단계;
    상기 단차구조물이 형성된 기판 상에 반응가스를 제공하는 제 2 단계; 및
    상기 단차구조물의 상부면 상에 형성될 상기 박막의 에치 레이트(etch rate) 와 상기 단차구조물의 측벽 상에 형성될 상기 박막의 에치 레이트 차이를 줄이기 위하여, 상기 단차구조물이 형성된 기판 상에 상기 반응가스의 펄스형 플라즈마(pulsed plasma)를 생성하는 제 3 단계;
    를 포함하는 단위사이클을 적어도 1회 이상 수행하는,
    플라즈마 원자층 증착법(PEALD)에 의한 박막 형성방법.
  2. 제 1 항에 있어서,
    상기 펄스형 플라즈마는 듀티비가 30% 내지 90%인, 플라즈마 원자층 증착법에 의한 박막 형성방법.
  3. 제 1 항에 있어서,
    상기 단차구조물은 비아, 홀 또는 트렌치를 가지는 구조물을 포함하는, 플라즈마 원자층 증착법에 의한 박막 형성방법.
  4. 제 1 항에 있어서,
    상기 단차구조물의 측벽 상에 형성된 상기 박막의 에치 레이트에 대한 상기 단차구조물의 상부면 상에 형성된 상기 박막의 에치 레이트의 비는 75% 내지 95%인, 플라즈마 원자층 증착법에 의한 박막 형성방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 단위사이클은
    상기 제 1 단계 이후 및 상기 제 2 단계 이전에, 상기 기판 상에 잔류된 상기 소스가스를 퍼지하는 단계; 및
    상기 제 3 단계 이후에, 상기 기판 상에 잔류된 상기 반응가스를 퍼지하는 단계;
    를 포함하는, 플라즈마 원자층 증착법에 의한 박막 형성방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 단위사이클은 상기 기판 상에 퍼지 기체를 상기 단위사이클 내내 연속적으로 제공하는 단계를 포함하는, 플라즈마 원자층 증착법에 의한 박막 형성방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 단계에서 상기 반응 가스는 상기 단위사이클 내내 연속적으로 제공되며, 상기 제 3 단계의 펄스형 플라즈마에 의해서 활성화되는, 플라즈마 원자층 증착법에 의한 박막 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180065750A (ko) * 2016-12-08 2018-06-18 주식회사 원익아이피에스 반도체 소자의 패터닝 방법
KR20190033776A (ko) * 2017-09-22 2019-04-01 주식회사 원익아이피에스 복합막 제조방법
US10985015B2 (en) 2016-10-06 2021-04-20 Wonik Ips Co., Ltd. Method for preparing composite membrane

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060041963A (ko) * 2004-02-17 2006-05-12 한국전자통신연구원 유기물 소자의 보호막 형성방법
KR20140058357A (ko) * 2012-11-01 2014-05-14 에이에스엠 아이피 홀딩 비.브이. 박막을 퇴적하는 방법
KR20140101264A (ko) * 2013-02-08 2014-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상향식 peald 공정

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060041963A (ko) * 2004-02-17 2006-05-12 한국전자통신연구원 유기물 소자의 보호막 형성방법
KR20140058357A (ko) * 2012-11-01 2014-05-14 에이에스엠 아이피 홀딩 비.브이. 박막을 퇴적하는 방법
KR20140101264A (ko) * 2013-02-08 2014-08-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상향식 peald 공정

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985015B2 (en) 2016-10-06 2021-04-20 Wonik Ips Co., Ltd. Method for preparing composite membrane
KR20180065750A (ko) * 2016-12-08 2018-06-18 주식회사 원익아이피에스 반도체 소자의 패터닝 방법
KR20190033776A (ko) * 2017-09-22 2019-04-01 주식회사 원익아이피에스 복합막 제조방법

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