KR20160053099A - 이온 트랩 구조를 관통하는 레이저 사용을 위한 mems 기반 3차원 이온트랩 장치 및 그 제작 방법 - Google Patents
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Abstract
본 발명의 실시예는 기판의 상측 또는 하측에 제1 RF 전극레일, 제2 RF 전극레일, 하나 이상의 제1 DC 전극 및 하나 이상의 제2 DC 전극을 포함하는 이온 트랩 장치에 있어서, 상기 기판은 상기 이온 트랩 장치의 폭 방향을 기준으로 일측과 타측이 일정거리 이격되어 분리된 공간에 이온 트랩 영역을 형성하고, 상기 제1 RF 전극레일 및 상기 제2 RF 전극레일은 상기 이온 트랩 장치의 길이 방향으로 나란하게 배치되고, 상기 일측 상부에 상기 제1 RF 전극레일이 위치하고, 상기 일측 하부에 상기 하나 이상의 제2 DC 전극이 위치하고, 상기 타측 상부에 상기 하나 이상의 제1 DC 전극이 위치하고, 상기 타측 하부에 상기 제2 RF 전극레일이 위치하고, 상기 기판의 일측 또는 타측의 외측면에서 상기 트랩 영역으로 연결된 레이저 관통로를 구비하는 이온 트랩 장치 및 그 제작 방법을 제공한다.
Description
본 발명의 실시예는 이온 트랩 구조를 관통하는 레이저 사용을 위한 MEMS 기반 3차원 이온트랩 장치 및 그 제작 방법에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
양자 컴퓨터는 기존의 컴퓨터와는 별개의 양자 연산 알고리즘을 사용하여 기존 연산방식보다 비약적으로 처리 속도를 증가시킬 수 있다. 양자 연산 기술의 발달로 인해 기존의 RSA(Rivest Shamir Adleman) 기반 암호화 기술의 해독이 쉬워지면서, 기존의 암호 방식을 대체하기 위한 양자 키 분배(Quantum Key Distribution: QKD) 시스템이 개발되어 이미 몇 개의 회사에서 상업화가 진행되어 이들 시스템이 실용화되고 있다.
현재 양자키분배 시스템의 가장 큰 한계점은 단일 광자가 광섬유를 통과하는 동안의 감쇄로 인해 통신시 한번에 보낼 수 있는 거리의 한계가 존재한다는 점이다. 이 단점을 극복하기 위하여 양자 중계기(Quantum Repeater)를 이용하여 신호를 증폭할 필요가 있으며, 이온 트랩은 양자 중계기의 제작에 필수적인 양자 메모리의 구현 방법 중 가장 각광받고 있는 방식이다.
이온트랩의 가장 기본적인 형태는 도 1의 (a)와 같이 4개의 전극봉(e1, e2, e3, e4)으로 이루어진 구조물로서, 도 1의 (b)와 같이 e1과 e4를 접지하고 e2와 e3에 고전압의 RF신호를 인가하여 전기장을 생성할 경우 전극봉(e1, e2, e3, e4) 사이의 가운데 지점으로 힘을 받게 되고, 이러한 평균적인 힘에 의해 생긴 포텐셜(Potential)을 판더로모티브 포텐셜(Ponderomotive Potential)이라고 부른다.
도 1의 (c)에 묘사된 판더로모티브 포텐셜은 전극봉(e1, e2, e3, e4) 사이에 트랩되는 전하의 부호에는 무관하다. 이렇게 형성된 포텐셜은 z축에서 멀어지려는 전하를 지속적으로 가운데로 끌어당겨 주지만, z축을 따라 어느 위치에 전하 입자가 포획될지는 정해주지 않는다. 따라서, 전하를 띈 입자를 도 1의 (a)와 같은 위치에 포획하기 위해서는 e1과 e4를 접지하는 대신 V1 > V2의 관계가 성립하도록 전압을 가해준다.
이온 트랩 제작에는 다양한 방법들이 있는데, 최근 각광받고 있는 것이 MEMS 기반 3차원 이온 트랩이다. 이온트랩을 양자 컴퓨터에 응용하는 개념이 제시된 이래 MEMS 기반 평면형 이온 트랩 칩은 도 2의 (a)와 같이 실리콘 기판 위에 금속 전극을 형성하는 형태로 만들어지며, 도 2의 (b)와 같이 이온 트랩 장치로부터 수 십~ 수 백 마이크로미터 가량 높은 곳에서 이온이 포획되는 것이 특징이다. 이에 비하여 MEMS 기반 3차원 이온 트랩 기술은 일반적으로 평면 트랩에 비하여 더 높은 포텐셜 깊이(Potential Depth)를 확보하여 이온의 수명을 늘릴 수 있다.
도 3과 같이, MEMS 기반 이온 트랩 칩은 UHV(Ultra High Vacuum)에서 고전압 RF 와 DC 전압에 의해 형성되는 전기장을 이용하여 이온을 포획하게 되는데, 이때, RF 전극에는 수백 볼트에 이르는 고전압이 인가된다. 인가된 RF 전압이 고전압이 아닌 경우에는 문제없이 인가되었더라도 UHV에서는 RF 전극과 주변 전극들 사이에 브레이크다운(Breakdown)이 발생할 가능성이 높아진다. 예컨대, RF 전극과 DC 전극 사이에서 브레이크다운이 발생하게 되면 RF 전극과 DC 전극이 손상을 입어 이온 트랩 칩을 사용할 수 없게 된다.
이를 해결하는 방법으로 간단하게는 RF 전극과 DC 전극 사이의 간격을 넓히는 것으로 브레이크다운 문제를 해결할 수 있으나, 이는 이온 트랩 칩의 성능 저하를 야기한다. 따라서, 포획한 이온의 수명을 늘리기 위하여 레이저를 이용하여 이온의 운동에너지를 감소시켜 이온의 냉각을 진행할 필요가 있다.
기존의 MEMS 기반 3차원 이온 트랩 칩의 성능에 영향을 주지 않는 범위에서 브레이크다운 문제를 해결하는 한정된 트랩의 실례로서, 도 3의 (a)에서 묘사된 크기의 이온 트랩 칩에서 이온을 정밀하고 다양하게 제어하기 위해 전극 개수를 증가시키거나, 실리콘 기판의 양면에 Au 도금을 이용하여 전극을 만드는 형식의 이온 트랩 칩의 소형화를 위해 전극간격을 최소화할 때 실리콘 구조물의 중앙부에 이온이 포획되게 된다.
따라서, 도 3의 (b)와 같이 레이저가 접근 가능한 범위가 이온을 주입하는 슬롯을 통과하는 영역으로 한정되어 있어 이온 트랩장치에서 이온이 주입되는 슬롯의 크기가 작을수록 레이저 산란 발생 가능성이 높아지므로 이온 트랩 장치의 크기 감소에 한계가 있다. 위의 문제를 해결하기 위해서는 브레이크다운을 최소화하기 위하여 레이저가 통과할 별도의 경로를 만들어야 한다. 이를 위하여 이온 트랩장치 내의 다른 방향으로 레이저가 통과할 수 있는 구멍을 생성하고 구멍 생성 시 이온 트랩이 손상되지 않게 하거나, 또는 구멍이 뚫려 있는 상태의 이온 트랩 장치 및 그를 제작할 수 있는 새로운 공정을 개발할 필요가 있다.
이러한 문제점을 해결하기 위해 본 발명의 실시예는, 3차원 이온 트랩의 필요 레이저 장치 숫자 감소 및 레이저 산란으로 인한 문제 발생 차단을 위하여 이온 트랩 구조물을 관통하는 레이저 경로를 생성하여 레이저를 사용한 이온의 냉각 진행과 산란 방지가 가능하게 하는 데에 목적이 있다.
전술한 목적을 달성하기 위해 본 발명의 일 실시예는, 기판의 상측 또는 하측에 제1 RF 전극레일, 제2 RF 전극레일, 하나 이상의 제1 DC 전극 및 하나 이상의 제2 DC 전극을 포함하는 이온 트랩 장치에 있어서, 상기 기판은 상기 이온 트랩 장치의 폭 방향을 기준으로 일측과 타측이 일정거리 이격되어 분리된 공간에 이온 트랩 영역을 형성하고, 상기 제1 RF 전극레일 및 상기 제2 RF 전극레일은 상기 이온 트랩 장치의 길이 방향으로 나란하게 배치되고, 상기 일측 상부에 상기 제1 RF 전극레일이 위치하고, 상기 일측 하부에 상기 하나 이상의 제2 DC 전극이 위치하고, 상기 타측 상부에 상기 하나 이상의 제1 DC 전극이 위치하고, 상기 타측 하부에 상기 제2 RF 전극레일이 위치하고, 상기 기판의 일측 또는 타측의 외측면에서 상기 트랩 영역으로 연결된 레이저 관통로를 구비하는 것을 특징으로 하는 이온 트랩 장치를 제공한다.
전술한 목적을 달성하기 위해 본 발명의 일 실시예는, 반도체 기판에 도전막을 증착하여 기설정된 이온 트랩영역의 위치를 기준으로 제1 RF 전극레일, 제2 RF 전극레일, 하나 이상의 제1 DC 전극 및 하나 이상의 제2 DC 전극이 배치되도록 전극패턴을 형성하는 과정; 상기 기판의 외측면에서 상기 이온 트랩영역으로 연결된 레이저 관통로를 상기 기판 내부에 형성하기 위하여 상기 레이저 관통로의 위치에 대응되는 지점의 기판의 상측 및 하측에 복수개의 공정 구멍을 형성하는 과정; 상기 이온 트랩 영역의 위치에 대응되는 지점의 기판에 관통홀을 형성하는 과정; 및 상기 공정 구멍 및 상기 관통홀을 따라 상기 이온트랩 영역과 상기 레이저 관통로를 형성하는 과정을 포함하는 것을 특징으로 하는 이온 트랩 장치 제조방법을 제공한다.
전술한 목적을 달성하기 위해 본 발명의 일 실시예는, 기판의 외측면에서 기설정된 이온 트랩영역으로 연결된 레이저 관통로를 상기 기판 내부에 형성하기 위하여 상기 레이저 관통로의 위치에 대응되는 지점의 기판의 상측 및 하측에 복수개의 공정 구멍을 형성하는 과정; 상기 공정 구멍을 따라 상기 이온트랩 영역과 상기 레이저 관통로를 형성하는 과정; 상기 반도체 기판에 도전막을 증착하여 상기 이온 트랩영역의 위치를 기준으로 제1 RF 전극레일, 제2 RF 전극레일, 하나 이상의 제1 DC 전극 및 하나 이상의 제2 DC 전극이 배치되도록 전극패턴을 형성하는 과정; 및 상기 이온 트랩 영역의 위치에 대응되는 지점의 기판에 관통홀을 형성하고 상기 관통홀을 따라 상기 이온트랩 영역을 형성하는 과정을 포함하는 것을 특징으로 하는 이온 트랩 장치 제조방법을 제공한다.
이상에서 설명한 바와 같이 본 발명의 실시예에 의하면, 3차원 이온 트랩에서 슬롯(slot)을 제외한 다른 방향으로 레이저가 접근 가능하게 하기 위하여 구조물에 구멍이 뚫린 이온 트랩 장치를 제공함으로써 기존의 3차원 이온 트랩 칩 디자인이 가지던 레이저 산란으로 인한 영향을 줄이기 위해 이온트랩 장치의 크기가 제한되었던 문제를 해결하고 이온트랩에 사용되는 레이저 산란으로 인한 문제를 감소시키는 효과가 있다.
도 1은 3차원 트랩의 원리를 설명하기 위한 도면이다.
도 2는 2차원 이온 트랩의 일 예를 보여주는 도면이다.
도 3은 3차원 이온 트랩의 일 예를 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 이온 트랩 장치(400)를 나타낸 도면이다.
도 5는 도 4에서 A-A'을 따라 X 방향에서 바라본 형상을 도시한 도면이다.
도 6은 본 발명의 제1 실시예에 따른 이온 트랩 칩 제조방법을 나타낸 흐름도이다.
도 7은 제1 절연층과 폴리실리콘층 형성 및 패터닝 과정(S610)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 8은 제2 절연층 형성 및 패터닝 과정(S620)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 9는 제2 도전막 형성 과정(S630)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 10은 마스크 패턴 형성 및 패터닝 과정(S640)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 11은 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측별 보호막 형성 과정(S650)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 12는 SiO2 layer 패터닝 및 관통 과정(S660)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 13은 레이저 관통로 형성 과정(S670)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 14는 본 발명의 제2 실시예에 따른 이온 트랩 칩 제조방법을 나타낸 흐름도이다.
도 15는 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측벽 보호막 형성 과정(S1410)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 16은 SiO2 layer 패터닝 및 관통 과정(S1420)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 17은 레이저 관통 통로 형성 과정(S1430)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 18은 폴리실리콘층 형성과정(S1440)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 19는 내부전극 패턴 형성과정(S1450)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 20은 절연층 형성과정(S1460)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 21은 외부전극 패턴 형성과정(S1470)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 22는 이온트랩 영역 관통 과정(S1480)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 23은 이온트랩 영역과 레이저 통로 연결과정(S1490)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 2는 2차원 이온 트랩의 일 예를 보여주는 도면이다.
도 3은 3차원 이온 트랩의 일 예를 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 이온 트랩 장치(400)를 나타낸 도면이다.
도 5는 도 4에서 A-A'을 따라 X 방향에서 바라본 형상을 도시한 도면이다.
도 6은 본 발명의 제1 실시예에 따른 이온 트랩 칩 제조방법을 나타낸 흐름도이다.
도 7은 제1 절연층과 폴리실리콘층 형성 및 패터닝 과정(S610)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 8은 제2 절연층 형성 및 패터닝 과정(S620)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 9는 제2 도전막 형성 과정(S630)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 10은 마스크 패턴 형성 및 패터닝 과정(S640)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 11은 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측별 보호막 형성 과정(S650)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 12는 SiO2 layer 패터닝 및 관통 과정(S660)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 13은 레이저 관통로 형성 과정(S670)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 14는 본 발명의 제2 실시예에 따른 이온 트랩 칩 제조방법을 나타낸 흐름도이다.
도 15는 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측벽 보호막 형성 과정(S1410)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 16은 SiO2 layer 패터닝 및 관통 과정(S1420)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 17은 레이저 관통 통로 형성 과정(S1430)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 18은 폴리실리콘층 형성과정(S1440)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 19는 내부전극 패턴 형성과정(S1450)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 20은 절연층 형성과정(S1460)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이다.
도 21은 외부전극 패턴 형성과정(S1470)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 22는 이온트랩 영역 관통 과정(S1480)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 23은 이온트랩 영역과 레이저 통로 연결과정(S1490)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 일 실시예에 따른 이온 트랩 장치(400)를 나타낸 도면이고, 도 5는 도 4에서 A-A'을 따라 X 방향에서 바라본 형상을 도시한 도면이다.
도 4에 도시하듯이, 본 발명의 일 실시예에 따른 이온 트랩 장치(400)는 반도체 기판(410)과, 반도체 기판(410) 상에 형성된 하나 이상의 제1 DC전극(420), 하나 이상의 제2 DC전극(430), 제1 RF 전극레일(440), 제2 RF 전극레일(450) 및 하나 이상의 측방 DC전극(461, 462)을 포함한다.
반도체 기판(410)은 이온 트랩 장치(400)의 폭 방향을 기준으로 일측(411)과 타측(412)이 일정거리 이격되어 분리된 공간에 이온 트랩 영역(480)을 형성한다. 여기서 일측(411)의 상부에는 제1 RF 전극레일(440)과 일측(411)의 하부에는 하나 이상의 제2 DC전극(430)이 위치한다. 또한, 타측(412)의 상부에는 하나 이상의 제1 DC전극(420)과 타측(412)의 하부에는 제2 RF 전극레일(450)이 위치한다.
제1 RF 전극레일(440) 및 제2 RF 전극레일(450)은 이온 트랩 장치(400)의 길이 방향으로 나란하게 배치된다.
도 4에 도시한 바와 같이, 하나 이상의 제1 DC 전극(420) 및 하나 이상의 제2 DC 전극(430)이 각각 복수개인 경우, 하나 이상의 제1 DC 전극(420) 및 하나 이상의 제2 DC 전극(430)은 각각 이온 트랩 장치(400)의 길이 방향으로 나란하게 배치된다.
제1 RF 전극레일(440) 및 제2 RF 전극레일(450) 기준으로 이온 트랩 영역(480)의 반대편에는 각각 하나 이상의 측방 DC 전극(461, 462)이 소정의 간격으로 배열된다.
또한, 반도체 기판(410)에는 반도체 기판(410)의 일측(411)의 외측면에서 이온 트랩영역(480)을 거쳐 반도체 기판(410)의 타측(412)면으로 레이저가 통과될 수 있는 레이저 관통로(471, 472)가 구비된다. 레이저 관통로(471, 472)가 뚫린 방향은 이온 트랩 장치(400)의 폭 방향과 나란하게 형성되면 레이저 관통로(471, 472)를 형성하는 공정이 수행되기 어려우므로 이온 트랩 장치(400)의 폭 방향과 이온 트랩 장치(400)의 길이 방향 사이의 방향으로 형성된다.
레이저 관통로(471, 472)의 위치에 대응되는 기판의 상측 또는 하측 위치를 따라 복수개의 공정 구멍(490)이 형성된다. 이러한 공정 구멍(490)은 레이저 관통로(471, 472)를 형성하는 공정에 따라서 형성될 수 있다.
여기서, 제1 및 제2 DC전극(420, 430), 제1 및 제2 RF 전극레일(440, 450) 및 측방 DC전극(461, 462)은 각각 해당 연결패드(도시하지 않음)와 연결되어 각각 DC 전원, RF 전원 및 GND와 연결될 수 있으며, 이러한 사항은 당업자에게 자명하므로 도 4 및 도 5에 별도의 연결패드의 도시 및 그에 대한 설명은 생략한다.
도 6은 본 발명의 제1 실시예에 따른 이온 트랩 칩 제조방법을 나타낸 흐름도이다.
도 6에 도시한 바와 같이 본 발명의 제1 실시예에 따른 이온 트랩 칩 제조방법은, 제1 절연층과 폴리실리콘 형성 및 패터닝 과정(S610), 제2 절연층 형성 및 패터닝 과정(S620), 제2 도전막 형성 과정(S630), 전극 패턴 및 레이저 경로 상부 패터닝 과정(S640), 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측별 보호막 형성 과정(S650), SiO2 layer 패터닝 및 관통 과정(S660), 레이저 관통로 형성 과정(S670)을 포함한다.
도 7은 제1 절연층과 폴리실리콘층 형성 및 패터닝 과정(S610)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 8은 제2 절연층 형성 및 패터닝 과정(S620)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 9는 제2 도전막 형성 과정(S630)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 10은 전극 패턴 및 레이저 경로 상부 패터닝 과정(S640)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 11은 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측별 보호막 형성 과정(S650)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 12는 SiO2 layer 패터닝 및 관통 과정(S660)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 13은 레이저 관통로 형성 과정(S670)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 7에 도시하듯이, 제1 절연층과 제1 도전막 형성 및 패터닝 과정(S610)에서 실리콘 기판(410)의 상면 및 배면에 각각 제1 절연층(710, 720)으로서 습식 산화(Wet Oxidation)로 SiO2 layer를 생성하여 실리콘 기판(410)과 절연시킨 뒤, 내부 방향 전극으로 사용할 폴리실리콘(Poly-Si) 층을 LPCVD(Low Pressure Chemical Vapor Deposition)로 증착하고 POCl3로 도핑하여 제1 도전막(730, 740)을 형성한다. 제1 도전막(730, 740)을 형성이 끝난 후에는 제1 및 제2 DC전극(420, 430), 제1 및 제2 RF 전극(440, 450)전극에서 내부 전극 부분으로 사용할 부분이 형성되도록 플라즈마 건식 에칭 방법으로 상면과 배면에 제1 도전막(730, 740)을 패터닝한다.
도 8에 도시하듯이, 제2 절연층 형성 및 패터닝 과정(S620)에서는 상면 및 배면에 각각 제2 절연층(810, 820)으로서 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS)를 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 방법으로 증착하고, 제2 절연층(810, 820)에서 트랩영역(480)과 전극 패턴에 해당하는 부분을 패터닝하여 DC전극(420, 430) 및 RF 전극(440, 450)의 측벽 전극 부분 및 외부 전극 부분을 위한 기반을 만든다.
도 9에 도시하듯이, 제2 도전막 형성 과정(S630)에서는, 상면 및 배면에 각각 DC전극(420, 430) 및 RF 전극(440, 450)의 측벽 전극 부분 및 외부 전극 부분을 만들기 위하여 폴리실리콘 층을 LPCVD로 증착하고 POCl3로 도핑하여 상면 및 배면에 각각 제2 도전막(910, 920)을 형성한다.
도 10에 도시하듯이, 전극 패턴 및 레이저 경로 상부 패터닝 과정(S640)에서는, 상면 및 배면에 각각 PECVD 방법으로 TEOS를 증착하고 하드 마스크를 사용하여 트랩 영역(480)에 해당하는 TEOS와, DC전극(420, 430) 및 RF 전극(440, 450)의 측벽 및 외부 전극 부분 이외의 영역의 TEOS를 플라즈마를 이용한 건식 식각 방법으로 제거하여 마스크 패턴을 형성한다. 마스크 패턴을 형성한 후, 마스크 패턴을 따라서 제2 도전막(910, 920)을 DC전극(420, 430) 및 RF 전극(440, 450)의 외부 전극 부분의 형상으로 플라즈마 건식 에칭으로 패터닝하고, 상면과 배면의 제2 절연층(810, 820) 및 제1 도전막(730, 740)도 플라즈마 건식 에칭으로 패터닝을 진행한다.
도 11에 도시하듯이, 레이저 경로 에치 홀(etch hole) 형성 및 에치 홀 측벽 보호막 형성 과정(S650)에서는, 트랩영역(480)의 해당하는 영역의 제1 도전막(730, 740)을 플라즈마 건식에칭으로 제거하고, DRIE(Deep Reactive Ion Etching) 공정을 이용하여 레이저 경로를 따라 레이저 경로에 대응되는 실리콘 기판(410)의 상면 및 배면 영역에 일정 간격으로 일정 깊이의 etch hole(1110)을 플라즈마 건식 에칭으로 패터닝한 뒤, etch hole의 측벽을 보호하기 위해 etch hole에 습식 산화로 SiO2 layer(1120)를 형성하는 공정을 진행한다.
도 12에 도시하듯이, SiO2 layer 패터닝 및 관통 과정(S660)에서, 트랩영역(480) 및 etch hole의 측벽을 제외한 영역의 SiO2 layer를 플라즈마 건식에칭으로 etch하여 제거한 후 다시 해당 영역에 DRIE 공정을 진행하여 실리콘 기판(410)을 상하로 관통한다.
도 13에 도시하듯이, 레이저 관통로 형성 과정(S670)에서, 실리콘 기판(410)의 결정면 특성을 이용한 Si wet etch(SBM 프로세스)를 진행하여 패터닝을 통해 노출된 실리콘 기판(410) 영역을 실리콘 기판(410)을 구성하는 실리콘의 111계면에 맞추어 제거하여 공정 구멍(490)의 내부와 이온 트랩 영역(480)에 이르는 레이저 관통로(471, 472)를 만들고, 레이저 관통로(471, 472)에서 이온 트랩 영역(480)에 이르는 영역에 대하여 SiO2 wet etch 공정을 진행하여 해당 영역의 SiO2 layer(1120)를 제거하고, TEOS wet etch 공정으로 상면과 배면에 형성된 기판 식각용 마스크 패턴(1010, 1020)을 제거하고, 제1 RF 전극레일(440)과 측방 DC전극(461) 사이를 분리하기 위한 도전막을 제거하고 제2 RF 전극레일(450)과 측방 DC전극(462) 사이를 분리하기 위한 도전막을 제거한다.
도 14는 본 발명의 제2 실시예에 따른 이온 트랩 칩 제조방법을 나타낸 흐름도이다.
도 14에 도시한 바와 같이 본 발명의 제2 실시예에 따른 이온 트랩 칩 제조방법은, 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측벽 보호막 형성 과정(S1410), SiO2 layer 패터닝 및 관통 과정(S1420), 레이저 관통로 형성 과정(S1430), 폴리실리콘층 형성과정(S1440), 내부전극 패턴 형성과정(S1450), 절연층 형성과정(S1460), 외부전극 패턴 형성과정(S1470), 이온트랩 영역 관통 과정(S1480), 이온트랩 영역과 레이저 관통로 연결과정(S1490)을 포함한다.
도 15는 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측벽 보호막 형성 과정(S1410)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 16은 SiO2 layer 패터닝 및 관통 과정(S1420)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 17은 레이저 관통로 형성 과정(S1430)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 18은 폴리실리콘층 형성과정(S1440)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 19는 내부전극 패턴 형성과정(S1450)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 20은 절연층 형성과정(S1460)이 수행된 후의 이온 트랩 칩의 단면 구조를 나타낸 도면이고, 도 21은 외부전극 패턴 형성과정(S1470)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이고, 도 22는 이온트랩 영역 관통 과정(S1480)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이고, 도 23은 이온트랩 영역과 레이저 관통로 연결과정(S1490)이 수행된 후의 이온 트랩 칩(400)의 단면 구조를 나타낸 도면이다.
도 15에 도시하듯이, 레이저 경로 에치 홀(etch hole) 형성 및 에치홀 측벽 보호막 형성 과정(S1410)에서, TEOS를 PECVD 방법으로 증착하고 레이저 경로에 대응되는 기판(101)의 상부 영역에 일정 간격으로 플라즈마를 이용한 건식 식각 방법으로 패터닝하여 상면과 배면에 기판 식각용 마스크 패턴(1510, 1520)을 형성한다.
그 후, DRIE 공정을 이용하여 레이저 경로를 따라 레이저 경로에 대응되는 실리콘 기판(410)의 상면 및 배면 영역에 일정 간격으로 일정 깊이의 etch hole(1530)을 플라즈마 건식 에칭으로 패터닝한 뒤, etch hole의 측벽을 보호하기 위해 etch hole(1510)에 습식 산화로 SiO2 layer(1540)를 형성하는 공정을 진행한다.
도 16에 도시하듯이, SiO2 layer 패터닝 및 관통 과정(S1420)에서, 트랩영역(480) 및 etch hole의 측벽을 제외한 영역의 SiO2 layer를 플라즈마 건식에칭으로 etch하여 제거한 후 다시 해당 영역에 DRIE 공정을 진행하여 실리콘 기판(410)의 상하로 관통한다.
도 17에 도시하듯이, 레이저 관통로 형성 과정(S1430)에서, 실리콘 기판(410)의 결정면 특성을 이용한 Si wet etch(SBM 프로세스)를 진행하여 패터닝을 통해 노출된 실리콘 기판(410) 영역을 실리콘 기판(410)을 구성하는 실리콘의 111계면에 맞추어 제거하여 레이저 공정 구멍(490)과 이온 트랩 영역(480)에 해당하는 부분(1710)에 이르는 레이저 관통로( 471, 472)를 만들고, 레이저 관통로(471, 472)에서 이온 트랩 영역(480)에 이르는 영역에 대하여 SiO2 wet etch 공정을 진행하여 해당 영역의 SiO2 layer(1540)를 제거하고, TEOS wet etch 공정으로 상면과 배면에 형성된 기판 식각용 마스크 패턴(1510, 1520)을 제거한다.
도 18에 도시하듯이, 폴리실리콘층 형성과정(S1440)에서, 반도체 기판(410)의 상면 및 배면에 LPCVD를 이용한 폴리실리콘 증착을 통해 etch hole을 폴리실리콘으로 채우고 전극 공정을 위한 평탄한 폴리실리콘 layer(1810, 1820)를 형성하고 레이저 관통로(471, 472)의 내벽(1830)에도 폴리실리콘 layer(1810, 1820)를 형성한다.
도 19에 도시하듯이, 내부전극 패턴 형성과정(S1450)에서는, 반도체 기판(410)의 상면 및 배면에 금속 박막을 스퍼터링으로 증착하고 플라즈마 건식식각으로 패터닝하여 내부 전극(1910, 1920)을 생성한다. 금속 박막 형성 물질은 알루미늄, 금과 같이 초고진공 환경에서 사용 가능한 금속 물질을 사용할 수 있으나 이에 한정되지 않는다. 한편 금속 박막은 sputtering 이나 evaporation 등의 방법을 사용하여 알루미늄 등의 재료로 증착할 수 있으나 이에 한정되지는 않는다.
도 20에 도시하듯이, 절연층 형성과정(S1460)에서는, 상면 및 배면에 절연막으로서 TEOS를 증착하여 플라즈마 건식 에칭으로 이온 트랩 영역(480)에 해당하는 TEOS를 패터닝하여 제1 절연층(2010, 2020)을 형성한다.
도 21에 도시하듯이, 외부전극 패턴 형성과정(S1470)에서는, 상면 및 배면에 DC전극(420, 430) 및 RF 전극(440, 450)의 외부 전극 부분을 형성하기 위하여 금속 박막(2110, 2120)과 TEOS(2130, 2140)를 스퍼터링으로 증착하고 플라즈마 건식 식각으로 외부 전극 부분을 패터닝한다.
도 22에 도시하듯이, 이온트랩 영역 관통 과정(S1480)에서는, 이온트랩 영역(480)이 위치하는 반도체 기판(410)의 해당 영역에 anisotropic DRIE(비등방성 플라즈마 식각) 공정을 진행하여 실리콘 기판(410)을 상하로 관통한다.
도 23에 도시하듯이, 이온트랩 영역과 레이저 관통로 연결과정(S1490)에서는, 도 22에서 이온트랩 영역(480)애 대응하여 관통된 슬롯 부위(2210)를 isotropic DRIE를 통해 이온트랩 영역(480)을 위한 충분한 영역이 확보되도록 undercut(이온 트랩 영역의 내부의 깎여진 부분)을 확보하여 이온 트랩 영역(480)을 형성하고, SiO2 wet etch를 공정으로 DC전극(420, 430) 및 RF 전극(440, 450)의 측면 전극 부분 및 외부 전극 부분의 TEOS(2130, 2140)를 제거한다. 한편, 이온 트랩 영역(480)을 형성하는 과정에서는 내부 전극(1910, 1920)이 실리콘 기판(410) 영역과 만나지 않도록 충분한 크기의 undercut을 확보되도록 isotropic DRIE 공정을 수행한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 기존의 3차원 이온 트랩 칩 디자인이 가지던 레이저 산란으로 인한 영향을 줄이기 위해 이온트랩 장치의 크기가 제한되었던 문제를 해결하고 이온트랩에 사용되는 레이저 산란으로 인한 문제를 감소시키는 효과가 있어 유용한 발명이다.
Claims (7)
- 기판의 상측 또는 하측에 제1 RF 전극레일, 제2 RF 전극레일, 하나 이상의 제1 DC 전극 및 하나 이상의 제2 DC 전극을 포함하는 이온 트랩 장치에 있어서,
상기 기판은 상기 이온 트랩 장치의 폭 방향을 기준으로 일측과 타측이 일정거리 이격되어 분리된 공간에 이온 트랩 영역을 형성하고,
상기 제1 RF 전극레일 및 상기 제2 RF 전극레일은 상기 이온 트랩 장치의 길이 방향으로 나란하게 배치되고,
상기 일측 상부에 상기 제1 RF 전극레일이 위치하고, 상기 일측 하부에 상기 하나 이상의 제2 DC 전극이 위치하고, 상기 타측 상부에 상기 하나 이상의 제1 DC 전극이 위치하고, 상기 타측 하부에 상기 제2 RF 전극레일이 위치하고,
상기 기판의 일측 또는 타측의 외측면에서 상기 트랩 영역으로 연결된 레이저 관통로를 구비하는 것을 특징으로 하는 이온 트랩 장치. - 제 1항에 있어서,
상기 하나 이상의 제1 DC 전극 및 상기 하나 이상의 제2 DC 전극이 각각 복수개인 경우, 상기 하나 이상의 제1 DC 전극 및 상기 하나 이상의 제2 DC 전극은 각각 상기 길이 방향으로 나란하게 배치되는 것을 특징으로 하는 이온 트랩 장치. - 제 1항에 있어서,
상기 레이저 관통로의 방향은 상기 폭 방향과 상기 길이 방향 사이의 방향으로 형성되는 것을 특징으로 하는 이온 트랩 장치. - 제 1항에 있어서,
상기 레이저 관통로의 위치에 대응되는 상기 기판의 상측 및 하측 중 적어도 하나에 복수개의 공정 구멍이 형성되는 것을 특징으로 하는 이온 트랩 장치. - 제 1항에 있어서,
상기 제1 RF 전극레일 및 상기 제2 RF 전극레일에서 상기 분리된 공간 반대편에는 각각 하나 이상의 측방 DC 전극이 소정의 간격으로 배열되는 것을 특징으로 하는 이온 트랩 장치. - 반도체 기판에 도전막을 증착하여 기설정된 이온 트랩영역의 위치를 기준으로 제1 RF 전극레일, 제2 RF 전극레일, 하나 이상의 제1 DC 전극 및 하나 이상의 제2 DC 전극이 배치되도록 전극패턴을 형성하는 과정;
상기 기판의 외측면에서 상기 이온 트랩영역으로 연결된 레이저 관통로를 상기 기판 내부에 형성하기 위하여 상기 레이저 관통로의 위치에 대응되는 지점의 기판의 상측 및 하측에 복수개의 공정 구멍을 형성하는 과정;
상기 이온 트랩 영역의 위치에 대응되는 지점의 기판에 관통홀을 형성하는 과정; 및
상기 공정 구멍 및 상기 관통홀을 따라 상기 이온트랩 영역과 상기 레이저 관통로를 형성하는 과정
을 포함하는 것을 특징으로 하는 이온 트랩 장치 제조방법. - 기판의 외측면에서 기설정된 이온 트랩영역으로 연결된 레이저 관통로를 상기 기판 내부에 형성하기 위하여 상기 레이저 관통로의 위치에 대응되는 지점의 기판의 상측 및 하측에 복수개의 공정 구멍을 형성하는 과정;
상기 공정 구멍을 따라 상기 이온트랩 영역과 상기 레이저 관통로를 형성하는 과정;
상기 반도체 기판에 도전막을 증착하여 상기 이온 트랩영역의 위치를 기준으로 제1 RF 전극레일, 제2 RF 전극레일, 하나 이상의 제1 DC 전극 및 하나 이상의 제2 DC 전극이 배치되도록 전극패턴을 형성하는 과정; 및
상기 이온 트랩 영역의 위치에 대응되는 지점의 기판에 관통홀을 형성하고 상기 관통홀을 따라 상기 이온트랩 영역을 형성하는 과정
을 포함하는 것을 특징으로 하는 이온 트랩 장치 제조방법.
Priority Applications (5)
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