KR20160041417A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

예시적인 실시예들에 따른 반도체 소자는 순차적으로 적층되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층, 제1 도전형 반도체층을 사이에 두고 서로 대응하게 배치되는 제1 도전형 상부 전극부 및 제1 도전형 하부 전극부, 제1 및 제2 도전형 반도체층들을 사이에 두고 서로 대응하게 배치되는 제2 도전형 상부 전극부 및 제2 도전형 하부 전극부, 및 제2 도전형 상부 전극부 및 제2 도전형 하부 전극부를 전기적으로 연결하는 제2 도전형 전극 연결부를 포함한다. 예시적인 실시예들에 따른 반도체 소자에 의하면, 반도체 소자가 대칭적인 형상을 가지고 일면에 p형 전극 및 n형 전극을 배치하고 타면에 p형 전극 및 n형 전극을 배치하여 디스플레이 장치의 조립속도 및 생산성을 향상시킬 수 있다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 더 자세하게는 다이오드를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, LED)는 전기에너지를 광에너지로 변환하는 다이오드의 일종으로, 최근 들어 LED의 사용이 크게 증가하고 있다. 특히, 대면적의 LED를 구현하기 위하여 다양한 연구가 진행되고 있다.
LED의 면적을 증가시킬수록 상기 LED 내에 전류를 균일하게 분포시키기 위하여 전극 구조가 복잡하고 효율이 낮아지는 문제가 있다. 최근에는 최적의 작은 크기를 갖는 다수개의 LED 칩들을 패키지 기판에 배치하는 방법이 제안되고 있다.
상기 LED 칩들을 상기 패키지 기판에 신속하게 조립하여 생산성을 높이고, 상기 LED 칩들이 상기 패키지 기판에 정확하게 조립되어 LED 장치의 동작 신뢰성을 높일 수 있는 새로운 LED 구조가 필요한 실정이다.
본 발명의 일 과제는 패키지 기판에 신속하게 조립될 수 있고 동작 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
본 발명의 다른 과제는 패키지 기판에 신속하게 조립될 수 있고 동작 신뢰성이 향상된 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는 순차적으로 적층되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층, 상기 제1 도전형 반도체층을 사이에 두고 서로 대응하게 배치되는 제1 도전형 상부 전극부 및 제1 도전형 하부 전극부, 상기 제1 및 제2 도전형 반도체층들을 사이에 두고 서로 대응하게 배치되는 제2 도전형 상부 전극부 및 제2 도전형 하부 전극부, 상기 제2 도전형 상부 전극부 및 상기 제2 도전형 하부 전극부를 전기적으로 연결하는 제2 도전형 전극 연결부를 포함한다.
예시적인 실시예들에 있어서, 상기 제1 도전형 반도체층은 상기 제2 도전형반도체층의 측면으로부터 돌출되는 돌출부를 더 포함할 수 있다. 상기 제1 도전형 상부 전극부 및 상기 제1 도전형 하부 전극부는 상기 돌출부를 사이에 두고 서로 대응하게 배치될 수 있다. 상기 반도체 소자는 상기 제1 도전형 상부 전극부 및 상기 제1 도전형 하부 전극부를 전기적으로 연결하는 제1 도전형 전극 연결부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전형 전극 연결부는 상기 활성층 및 상기 제1 및 제2 도전형 반도체층들을 관통하여 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전형 전극 연결부는 상기 제1 및 제2 도전형 반도체층들의 측면들을 따라 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전형 상부 전극부는 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 전극홀에 의해 노출되는 상기 제1 도전형 반도체층의 일면에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 제2 도전형 하부 전극부와 상기 제1 도전형 반도체층을 서로 절연하는 제1 절연층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 전극홀의 측면을 적어도 부분적으로 감싸는 제2 절연층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전형 상부 및 하부 전극부들, 및 상기 제2 도전형 전극 연결부는 원주방향을 따라 연장할 수 있다.
예시적인 실시예들에 있어서, 복수개의 제2 도전형 상부 전극부들이 상기 제1 도전형 상부 전극을 중심으로 원주방향을 따라 서로 이격되어 배치될 수 있다. 복수개의 제2 도전형 하부 전극부들이 상기 제1 도전형 하부 전극을 중심으로 상기 원주방향을 따라 서로 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 전극홀은 상기 제1 도전형 반도체층의 일부를 제거하여 구비되고, 상기 제1 도전형 상부 전극부는 적어도 일부가 상기 제1 도전형 반도체층에 의해 둘러싸지도록 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 대칭적인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 제2 도전형 반도체층 상에 적층되는 투명 전극층을 더 포함할 수 있다. 상기 제2 도전형 상부 전극부는 상기 투명 전극층 상에 구비될 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자의 제조방법은 기판 상에 순차적으로 적층되는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 성장시킨다. 상기 제1 및 제2 도전형 반도체층들 및 상기 활성층의 일부들을 식각하여 상기 제1 및 제2 도전형 반도체층들 및 상기 활성층을 구획한다. 상기 제1 및 제2 도전형 반도체층들의 일면들 상에 각각 제1 및 제2 도전형 상부 전극부들을 형성하고, 상기 제2 도전형 상부 전극부와 연결되는 제2 도전형 전극 연결부를 형성한다. 상기 제1 도전형 반도체층의 상기 일면과 마주보는 타면 아래에 제1 도전형 하부 전극부 및 상기 제2 도전형 전극 연결부와 연결되는 제2 도전형 하부 전극부를 형성한다.
예시적인 실시예들에 있어서, 상기 제1 도전형 상부 전극부, 제2 도전형 상부 전극부, 및 상기 제2 도전형 전극 연결부를 형성하는 것은 제1 및 제2 도전형 반도체층들의 측면들을 감싸도록 제1 예비 절연층을 형성하는 것을 더 포함할 수 있다. 상기 제2 도전형 전극 연결부를 형성하는 것은 상기 제1 예비 절연층의 측면에 상기 전극 연결부를 형성하는 것일 수 있다.
예시적인 실시예들에 있어서, 제2 도전형 하부 전극부를 형성하는 것은 상기 제1 도전형 반도체층의 상기 타면 아래에 상기 제1 예비 절연층에 연결되는 절연층을 추가로 형성하여 제1 절연층을 구비하는 것을 더 포함할 수 있다. 상기 제2 도전형 하부 전극부를 형성하는 것은 상기 제2 도전형 하부 전극부를 상기 제1 절연층 아래에 형성하는 것일 수 있다.
예시적인 실시예들에 따른 반도체 소자 및 이의 제조 방법에 의하면, 다수개의 LED 칩들을 패키지 기판에 신속하고 정확하게 서로 조립할 수 있다.
특히, 유체가 채워진 챔버 속에 상기 LED 칩들 및 상기 패키지 기판을 넣고 상기 유체를 가열하여 상기 LED 칩들이 상기 패키지 기판에 스스로 조립되도록 하는 자기조립(Self Assembly) 방법에 있어서, 각각의 LED 칩은 칩 몸체의 상부에 제1 및 제2 도전형 상부 전극들을 구비하고 상기 칩 몸체의 하부에 제1 및 제2 도전형 하부 전극들을 구비하여 상기 칩 몸체의 상기 상부가 상기 패키지 기판에 마주하도록 조립되거나 상기 칩 몸체의 상기 하부가 상기 패키지 기판에 마주하도록 조립될 수도 있다.
따라서, 상기 패키지 기판에 상기 LED 칩이 조립되지 않아 비어있는 영역이 발생하는 불량, 및 상기 LED 칩의 상하가 바뀌어 조립되는 불량 등을 줄일 수 있어 디스플레이 장치의 동작 신뢰성을 향상시킬 수 있다.
또한, 상기 LED 칩의 형상은 대칭성을 갖는 정다각형 또는 원형이므로, 상기 LED 칩은 상기 패키지 기판에 신속하게 조립될 수 있어서 상기 디스플레이 장치의 생산성을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 2 및 도 3은 상기 도 1의 반도체 소자를 나타내는 평면도들이다.
도 4 및 도 5는 예시적인 실시예들에 따른 반도체 소자들을 나타내는 평면도들이다.
도 6 및 도 7은 패키지 기판에 도 1의 반도체 소자들이 조립되는 것을 나타내는 사시도들이다.
도 8, 9, 11, 13, 15, 17, 19, 20, 22, 24, 26 및 28은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 10, 12, 14, 16, 18, 21, 23, 25, 27 및 29는 상기 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 30은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 31은 도 30의 반도체 소자를 나타내는 평면도이다.
도 32, 33, 35, 37, 39, 41, 43, 44, 46 및 48은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 34, 36, 38, 40, 42, 45, 47 및 49는 상기 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 도 2는 일 방향에서 바라본 도 1의 반도체 소자를 나타내는 평면도이다. 도 3은 상기 일방향과 반대되는 방향에서 바라본 도 1의 반도체 소자를 나타내는 평면도이다. 도 4 및 도 5는 예시적인 실시예들에 따른 반도체 소자들을 나타내는 평면도들이다. 도 6 및 도 7은 패키지 기판에 도 1의 반도체 소자들이 조립되는 것을 나타내는 사시도들이다.
도 1 내지 도 7을 참조하면, 예시적인 실시예들에 따른 반도체 소자는 순차적으로 적층되는 제1 도전형 반도체층(100), 활성층(150), 제2 도전형 반도체층(200), 상기 제1 도전형 반도체층(100)과 연결되는 제1 도전형 전극(300), 및 상기 제2 도전형 반도체층(200)과 연결되는 제2 도전형 전극(400)을 포함한다.
상기 제1 도전형 전극(300)은 상기 제1 도전형 반도체층(100)을 사이에 두고 서로 대응하게 배치되는 제1 도전형 상부 전극부(320) 및 제1 도전형 하부 전극부(340)를 포함한다.
상기 제2 도전형 전극(400)은 상기 제1 및 제2 도전형 반도체층들(100, 200)을 사이에 두고 서로 대응하게 배치되는 제2 도전형 상부 전극부(420) 및 제2 도전형 하부 전극부(440)를 포함한다.
상기 제1 도전형 반도체층(100) 및 상기 제2 도전형 반도체층(200)은 GaN 계열 반도체 물질, ZnO 계열 반도체 물질, GaAs 계열 반도체 물질, GaP 계열 반도체 물질, 또는 GaAsP 계열 반도체물질을 포함할 수 있다.
예를 들어, 상기 제1 도전형 반도체층(100) 및 상기 제2 도전형 반도체층(200)은 각각 n형 반도체층 및 p형 반도체층일 수 있다. 또한, n형 반도체층은 Si, Ge, Se, Te, 또는 C 등을 불순물로 포함하여 다수개의 자유 전자들을 포함할 수 있다. p형 반도체층은 Mg, Zn, 또는 Be 등을 불순물로 포함하여 다수개의 정공들을 포함할 수 있다.
상기 활성층(150)은 상기 제1 도전형 반도체층(100)과 상기 제2 도전형 반도체층(200) 사이에 개재되어, 상기 제1 도전형 반도체층(100)에 포함된 상기 자유전자들과 상기 제2 도전형 반도체층(200)에 포함된 상기 정공들이 결합할 수 있는 영역을 제공할 수 있다.
상기 활성층(150)은 상기 자유전자들과 상기 정공들이 결합할 때, 전기에너지를 빛에너지로 변환하여 발광을 활성화시킬 수 있다. 상기 활성층(150)은 상기 제1 도전형 반도체층(100)의 에너지 밴드갭 및 상기 제2 도전형 반도체층(200)의 에너지 밴드갭보다 작은 에너지 밴드갭을 갖는 물질을 포함할 수 있다.
예를 들어, 상기 제1 및 제2 도전형 반도체층들(100, 200)이 GaN 계열 반도체 물질을 포함하는 경우에 상기 활성층(150)은 InGaN 계열 반도체 물질을 포함할 수 있다. 또한, 발광하는 빛의 파장, 즉 빛의 색상을 조절하기 위하여 상기 활성층(150)은 AlGaAs, GaAsP, GaP, SiC, InGaAlP, 또는 InGaN 등을 포함할 수 있다.
상기 제1 도전형 전극(300)은 상기 제1 도전형 반도체층(100)과 연결되고, 상기 제1 도전형 반도체층(100)으로 상기 자유전자들을 공급할 수 있다. 상기 제1 도전형 전극(300)은 도전성 물질을 포함할 수 있다. 또한, 상기 제1 도전형 전극(300)은 n형 전극일 수 있다. 예를 들어, 상기 제1 도전형 전극(300)은 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni 또는 Ti를 포함할 수 있다.
상기 제2 도전형 전극(400)은 상기 제2 도전형 반도체층(200)과 연결되고, 상기 제2 도전형 반도체층(200)으로 상기 정공들을 공급할 수 있다. 상기 제2 도전형 전극(400)은 도전성 물질을 포함할 수 있다. 또한, 상기 제2 도전형 전극(400)은 p형 전극일 수 있다. 예를 들어, 상기 제2 도전형 전극(400)은 Pd 또는 Au를 포함할 수 있다.
상기 제1 도전형 전극(300)은 상기 제2 도전형 반도체층(200) 및 상기 활성층(150)과 이격되어 상기 제1 도전형 반도체층(100)의 일면(102)에 배치되는 제1 도전형 상부 전극부(320), 및 상기 제1 도전형 반도체층(100)의 타면(104)에 배치되는 제1 도전형 하부 전극부(340)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전형 상부 전극부(320)는 상기 제2 도전형 반도체층(200) 및 상기 활성층(150)을 관통하는 전극홀(330)에 의해 노출되는 상기 제1 도전형 반도체층(100)의 일면(102)에 배치될 수 있다.
상기 전극홀(330)은 상기 제2 도전형 반도체층(200) 및 상기 활성층(150)을 관통하며 상기 제1 도전형 반도체층(100)의 일부를 제거하여 구비될 수 있다. 추가적으로 상기 제1 도전형 반도체층(100)의 일부가 제거되어 구비되는 상기 전극홀(330)에 의하여, 제1 도전형 상부 전극부(320)는 상기 제2 도전형 반도체층(200) 및 상기 활성층(150)에 의해 둘러싸이면서 상기 제1 도전형 상부 전극부(320)의 적어도 일부가 상기 제1 도전형 반도체층(100)에 의해 감싸질 수 있다.
또한, 상기 제1 도전형 상부 전극부(320)는 패키지 기판에 접촉하기 위하여 상기 제2 도전형 반도체층(200)의 일면(202)으로부터 돌출되는 형상을 가질 수 있다.
상기 제1 도전형 하부 전극부(340)는 상기 제1 도전형 상부 전극부(320)와 전기적으로 연결되고 상기 제1 도전형 반도체층(100)의 상기 타면(104)에 상기 제1 도전형 상부 전극부(320)와 대응하게 배치될 수 있다.
상기 제2 도전형 전극(400)은 상기 제2 도전형 반도체층(200) 상에 배치되는 제2 도전형 상부 전극부(420), 및 상기 제1 도전형 반도체층(100) 아래에 상기 제2 도전형 상부 전극부(420)와 대응하게 배치되는 제2 도전형 하부 전극부(440), 및 상기 제2 도전형 상부 전극부(420)와 상기 제2 도전형 하부 전극부(440)를 전기적으로 연결하는 제2 도전형 전극 연결부를 포함한다.
상기 제2 도전형 상부 전극부(420)는 상기 제2 도전형 반도체층(200) 상에 배치되어, 상기 제2 도전형 반도체층(200)에 상기 정공들을 공급할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 제2 도전형 반도체층(200) 상에 적층되는 투명 전극층(220)을 더 포함할 수 있다. 예를 들어, 상기 투명 전극층(220)은 ITO(Indium Tin Oxide)를 포함할 수 있다.
또한, 상기 제2 도전형 상부 전극부(420)는 상기 투명 전극층(220) 상에 배치될 수 있다. 상기 투명 전극층(220)은 상기 제2 도전형 상부 전극부(420)로부터 공급되는 상기 정공들을 상기 제2 도전형 반도체층(200)으로 균일하게 공급할 수 있다.
예시적인 실시예들에 있어서, 금속층(도시되지 않음)이 상기 투명 전극층(220)과 상기 제2 도전형 상부 전극부(420) 사이에 개재되어 상기 금속층은 상기 투명 전극층(220)과 상기 제2 도전형 상부 전극부(420) 사이의 접촉저항을 개선할 수도 있다.
상기 제2 도전형 하부 전극부(440)는 상기 제1 도전형 반도체층(100)과 절연되어 상기 제1 도전형 반도체층(100) 아래에 상기 제2 도전형 상부 전극부(420)와 대응하게 배치될 수 있다. 또한, 제2 도전형 전극 연결부(450)는 상기 제2 도전형 상부 전극부(420)와 상기 제2 도전형 하부 전극부(440)를 전기적으로 연결할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 활성층(150)의 측면, 상기 제2 도전형 반도체층(200)의 측면, 및 상기 제1 도전형 반도체층(100)의 측면 및 저면을 적어도 부분적으로 감싸는 제1 절연층(500)을 더 포함할 수 있다.
상기 제1 절연층(500)은 상기 제2 도전형 하부 전극부(440) 및 상기 제2 도전형 전극 연결부(450)를 상기 제1 도전형 반도체층(100)과 절연시킬 수 있다.
예를 들어, 상기 제2 도전형 하부 전극부(440) 및 상기 제2 도전형 전극 연결부(450)에 의해 상기 제1 절연층(500)의 측면과 저면의 적어도 일부가 둘러싸일 수 있다.
또한, 상기 반도체 소자는 상기 전극홀(330)의 측면을 적어도 부분적으로 감싸는 제2 절연층(520)을 더 포함할 수 있다. 상기 제2 절연층(520)은 상기 제1 도전형 반도체 상부 전극부(320)를 수용하고, 상기 제1 도전형 반도체 상부 전극부(320)와 상기 제2 도전형 반도체 상부 전극부(420) 사이에 흐르는 누설 전류를 줄일 수 있다.
도 2 및 도 3에 도시된 바와 같이, 예시적인 실시예들에 있어서, 상기 제2 도전형 상부 전극부(420)는 원주방향을 따라 연장하여 상기 제2 도전형 반도체층(200)의 가장자리 부분에 배치될 수 있다. 또한, 제2 도전형 하부 전극부(440)는 상기 원주방향을 따라 연장하여 상기 제1 도전형 반도체층(100)의 가장자리 부분에 배치될 수 있다.
또한, 상기 제2 도전형 전극 연결부(450)는 상기 원주방향을 따라 연장하여 상기 제2 도전형 상부 전극부(420) 및 상기 제2 도전형 하부 전극부(440)를 전기적으로 연결할 수 있다.
도 4에 도시된 바와 같이, 상기 제2 도전형 상부 전극부(420)는 다수개로 구비되어, 상기 제1 도전형 상부 전극부(320)를 중심으로 상기 원주방향을 따라 서로 이격되어 상기 제2 도전형 반도체층(200) 상에 배치될 수 있다. 도 4에는 설명의 편의를 위하여, 상기 제1 및 제2 절연층들(500, 520)의 도시를 생략한다.
또한, 상기 제2 도전형 하부 전극부(440)도 다수개로 구비되어, 상기 제1 도전형 하부 전극부(340)를 중심으로 상기 원주방향을 따라 서로 이격되어 상기 제1 도전형 반도체층(100) 아래에 배치될 수 있다. 상기 제2 도전형 하부 전극들(440)은 상기 제1 도전형 상부 전극들(420)에 각각 대응하게 배치될 수 있다.
상기 제2 도전형 상부 및 하부 전극부들(420, 440)이 상기 원주방향을 따라 서로 이격되는 경우에 전체 전극의 면적이 작아지기 때문에, 상기 활성층(150)에서 발생한 광이 상기 제2 도전형 상부 및 하부 전극부들(420, 440)에 의해 흡수되는 광효율저하를 줄일 수 있다.
또한, 상기 제1 도전형 상부 및 하부 전극부들(320, 340), 및 상기 제2 도전형 상부 및 하부 전극부들(420, 440)에 의한 상기 광효율저하를 줄이기 위해, 상기 제1 도전형 상부 및 하부 전극부들(320, 340), 및 상기 제2 도전형 상부 및 하부 전극부들(420, 440)의 일면에 반사전극층(도시되지 않음)을 적층할 수 있다. 예를 들어, 상기 반사전극층은 Ag 또는 Al을 포함할 수 있다.
도 5에 도시된 바와 같이, 상기 반도체 소자는 대칭적인 형상을 가질 수 있다. 예를 들어, 상기 반도체 소자를 위에서 바라보는 형상이 원형 또는 정다각형일 수 있다. 도 4에는 설명의 편의를 위하여, 상기 제1 및 제2 절연층들(500, 520)의 도시를 생략한다.
도 5에는 상기 반도체 소자가 정십이각형, 정팔각형, 정육각형, 정사각형, 정삼각형 형상을 가지는 것으로 도시되어 있지만, 본 발명은 이에 한정되는 것은 아니다.
상기 반도체 소자가 대칭적인 형상을 가짐으로, 상기 반도체 소자가 패키지 기판에 조립될 수 있는 확률을 높일 수 있다. 이는 상기 패키지 기판의 조립속도를 향상시키는 효과를 가질 수 있다.
도 6 및 도 7에 도시된 바와 같이, 패키지 기판(1000)은 다수개의 오목한 홈들(600)을 가질 수 있다. 각각의 홈(600)은 상기 제1 도전형 상부 전극부(320) 또는 상기 제1 도전형 하부 전극부(340)에 대응하는 위치에 배치되고, 상기 제1 도전형 상부 전극부(320) 또는 상기 제1 도전형 하부 전극부(340)와 전기적으로 연결될 수 있는 제1 도전성 부재(620)를 포함할 수 있다.
또한, 각각의 홈(600)은 상기 제2 도전형 상부 전극부(420) 또는 상기 제2 도전형 하부 전극부(440)에 대응하는 위치에 배치되고, 상기 제2 도전형 상부 전극부(420) 또는 상기 제2 도전형 하부 전극부(440)와 전기적으로 연결될 수 있는 제2 도전성 부재(640)를 포함할 수 있다. 예를 들어, 상기 제1 및 제2 도전성 부재들(620, 640)은 금속볼 또는 도전성 패드일 수 있다.
자기조립(Self Assembly) 방법은 상기 패키지 기판(1000) 및 예시적인 실시예들에 따른 다수개의 반도체 소자들을 유체가 채워진 챔버에 넣고, 상기 유체를 통하여 상기 반도체 소자들이 각각 상기 패키지 기판(1000)에 구비된 상기 홈들(600)에 스스로 조립되도록 하는 방법이다.
예시적인 실시예들에 따른 반도체 소자에 의하면, 자기조립(Self Assembly) 방법에 있어서, 상기 제1 및 제2 도전형 상부 전극들(320, 420)이 패키지 기판(1000)의 홈부(600)에 구비된 상기 제1 및 제2 도전성 부재들(620, 640)에 연결되어, 상기 반도체 소자가 상기 패키지 기판(1000)에 장착될 수 있다.
또한, 상기 제1 및 제2 도전형 하부 전극들(340, 440)이 패키지 기판(1000)의 홈부(600)에 구비된 상기 제1 및 제2 도전성 부재들(620, 640)에 연결되어, 상기 반도체 소자가 상기 패키지 기판(1000)에 장착될 수 있다.
상부에만 n형 및 p형 전극이 형성되어 있는 수평 구조형 다이오드, 또는 상부에는 n형 전극, 하부에는 p형 전극이 형성되어 있는 수직 구조형 다이오드는 상하가 바뀌어 상기 패키지 기판(1000)에 조립되는 경우에 상기 수평 구조형 다이오드 또는 상기 수직 구조형 다이오드는 동작할 수 없고, 디스플레이 장치의 동작 신뢰성을 저하시키는 요인이 된다.
예시적인 실시예들에 따른 반도체 소자는 상부에 제1 및 제2 도전형 전극들이 구비되고, 하부에도 제1 및 제2 도전형 전극들이 구비되므로 상기 반도체 소자가 상하가 바뀌어 상기 패키지 기판(1000)에 조립되는 경우에도 디스플레이 장치의 동작 신뢰성을 향상시킬 수 있다.
또한, 상기 반도체 소자가 대칭적인 형상을 가지며, 상기 반도체 소자의 상부 및 하부에 형성되어 있는 n형 및 p형 전극들을 이용하여 상기 반도체 소자가 상기 패키지 기판(1000)에 조립되기 때문에, 상기 반도체 소자가 상기 패키지 기판(1000)에 조립되는 시간을 단축시킬 수 있다. 이는 디스플레이 장치의 생산성을 향상시킬 수 있다.
특히, 상기 패키지 기판(1000)에 상기 반도체 소자가 조립되지 않아 비어있는 영역이 발생하는 불량(조립수율 저하)을 줄일 수 있으며, 상하 구별 뿐만 아니라, 좌우 구별없이 상기 반도체 소자의 상기 제1 도전성 전극(300) 및 상기 제2 도전성 전극(400)을 배열하여 상기 반도체 소자가 상기 패키지 기판(1000)에 빠른 조립속도로 장착되도록 하여 생산성을 높일 수 있다.
필요에 따라, 예시적인 실시예들에 따른 다수개의 반도체 소자들이 각각 다양한 대칭적인 형상을 가지도록 하여, 각각의 특정한 홈부(600)에 각각의 특정한 반도체 소자가 장착될 수 있도록 구별할 수 있다. 예를 들어, 12각형의 평면 형상을 가진 반도체 소자는 12각형의 바닥면 형상을 가진 홈부(600)에 삽입되도록 하고, 원형의 평면 형상을 가진 반도체 소자는 원형의 바닥면 형상을 가진 홈부(600)에 삽입되도록 할 수 있어, 다양한 색상의 빛을 발광할 수 있는 디스플레이 장치를 생산할 수 있다.
이하에서는, 도 1의 반도체 소자를 제조하는 방법을 주로 기술하고자 한다.
도 8, 9, 11, 13, 15, 17, 19, 20, 22, 24, 26 및 28은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 10, 12, 14, 16, 18, 21, 23, 25, 27 및 29는 상기 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 8을 참조하면, 기판(w) 상에 제1 도전형 반도체층(100), 활성층(150) 및 제2 도전형 반도체층(200)을 성장시킨다.
상기 기판(w)은 사파이어(Al2O3) 기판, 스피넬(MgAl2O4) 기판일 수 있다. 또한, 상기 기판(w)은 SiC, Si, ZnO, GaAs, 또는 GaN 등을 포함하는 기판일 수 있다. 이와는 달리, 상기 기판(w)은 금속기판과 같은 도전성 기판일 수 있다.
상기 기판(w)은 상기 제1 도전형 반도체층(100), 상기 활성층(150), 및 상기 제2 도전형 반도체층(200)을 성장시키기 위한 기판으로, 상기 제1 및 제2 도전형 반도체층들(100, 200)의 결정격자상수 및 열팽창계수와 동일하거나 유사한 결정격자상수 및 열팽창계수를 갖는 기판(w)을 선택하는 것이 바람직하다. 예를 들어, 상기 제1 및 제2 도전형 반도체층들(100, 200)이 GaN 계열 반도체 물질을 포함하는 경우에, 상기 기판(w)은 GaN 기판, 사파이어 기판, 또는 SiC 기판인 것이 바람직하다.
상기 제1 도전형 반도체층(100) 및 상기 제2 도전형 반도체층(200)은 GaN 계열 반도체 물질, ZnO 계열 반도체 물질, GaAs 계열 반도체 물질, GaP 계열 반도체 물질, 또는 GaAsP 계열 반도체물질을 포함하도록 형성될 수 있다.
또한, 상기 제1 도전형 반도체층(100) 및 상기 제2 도전형 반도체층(200)은 각각 n형 반도체층 및 p형 반도체층으로 형성될 수 있다. 상기 n형 반도체층은 Si, Ge, Se, Te, 또는 C 등을 불순물로 포함하여 다수개의 자유 전자들을 포함하도록 형성될 수 있다. 상기 p형 반도체층은 Mg, Zn, 또는 Be 등을 불순물로 포함하여 다수개의 정공들을 포함하도록 형성될 수 있다.
상기 활성층(150)은 상기 제1 도전형 반도체층(100)에 포함된 상기 자유전자들과 상기 제2 도전형 반도체층(200)에 포함된 정공들이 결합할 수 있는 영역을 제공하도록 형성될 수 있다.
예를 들어, 상기 제1 및 제2 도전형 반도체층들(100, 200)이 GaN 계열 반도체 물질을 포함하도록 형성되는 경우에 상기 활성층(150)은 InGaN 계열 반도체 물질을 포함하도록 형성될 수 있다. 또한, 발광하는 빛의 파장, 즉 빛의 색상을 조절하기 위하여 상기 활성층(150)은 AlGaAs, GaAsP, GaP, SiC, InGaAlP, 또는 InGaN 등을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 분자선 에피택시(Molecular Beam Epitaxy, MBE) 방법, 유기금속 기상증착(Metal Organic Chemical Vapor Deposition, MOCVD) 방법, 하이드라이드 기상증착(Hydride Vapor Phase Epitaxy) 방법, 또는 물리 기상증착(Physical Vapor Deposition, PVD) 방법 등을 수행하여 상기 제 및 제2 도전형 반도체층들(100, 200)을 성장시킬 수 있다.
또한, 상기 제1 도전형 반도체층(100)을 성장시키기 이전에, 버퍼층(도시되지 않음)을 성장시킬 수 있다. 상기 기판(w)의 결정격자상수와 상기 제1 도전형 반도체층(100)의 결정격자상수가 다른 경우에 상기 버퍼층을 먼저 상기 기판(w) 상에 성장시키고, 상기 버퍼층 상에 상기 제1 도전형 반도체층(100)을 성장시킬 수 있다.
이어서, 도 9 및 도 10을 참조하면, 상기 제1 도전형 반도체층(100)을 노출시키도록 상기 제2 도전형 반도체층(200)의 일부 및 상기 활성층(150)의 일부를 식각하여 전극홀(330)을 형성한다.
예시적인 실시예들에 있어서, 상기 전극홀(330)을 형성하기 위하여 상기 제2 도전형 반도체층(200) 상에 포토레지스트 마스크(도시되지 않음)를 형성하고, 식각 가스를 이용하여 상기 제2 도전형 반도체층(200)의 일부 및 상기 활성층(150)의 일부를 식각할 수 있다.
이후에, 상기 포토레지스트 마스크는 플라즈마를 이용한 애싱(ashing) 공정이나, 상기 포토레지스트를 세정할 수 있는 유기용매를 이용한 습식 세정 공정에 의해 제거될 수 있다.
또한, 상기 전극홀(330)은 상기 제2 도전형 반도체층(200) 및 상기 활성층(150)을 관통하고 상기 제1 도전형 반도체층(100)의 일부를 제거하여 형성될 수 있다. 이후, 후술하는 제1 도전형 상부 전극부(320, 도 17 참조)는 상기 제1 도전형 상부 전극부(320)의 적어도 일부가 상기 제1 도전형 반도체층(100)에 의해 둘러싸지도록 형성될 수 있다.
도 10에는 6개의 전극홀들(330)이 도시되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 제조하려는 반도체 소자의 개수에 따라 전극홀(330)의 개수는 다양하게 조절될 수 있다.
또한, 도 10에는 상기 전극홀(330)의 측면은 상기 기판(w)의 상면에 수직하지 않은 것으로 도시되어 있지만, 상기 전극홀(330)을 형성하는 공정에 따라 상기 전극홀(330)의 상기 측면은 상기 기판(w)의 상기 상면에 실질적으로 수직할 수 있다.
이어서, 도 11 및 도 12를 참조하면, 상기 제1 도전형 반도체층(100)의 일부, 상기 활성층(150)의 일부, 및 상기 제2 도전형 반도체층(200)의 일부를 식각하여 다수개의 예비 소자들을 형성하도록 상기 제1 및 제2 도전형 반도체층들(100, 200)을 구획한다.
예를 들어, 상기 제2 도전형 반도체층(200) 상에 마스크(도시되지 않음)를 형성하고, 식각가스를 이용하여 상기 제1 도전형 반도체층(100)의 일부, 상기 활성층(150)의 일부, 및 상기 제2 도전형 반도체층(200)의 일부를 식각할 수 있다. 상기 마스크는 하드마스크 또는 포토레지스트일 수 있다.
이후에, 플라즈마를 이용한 애싱(ashing) 공정 또는 유기용매를 이용한 습식세정 공정을 이용하여 상기 마스크를 제거할 수 있다.
이하에서는, 단일의 상기 반도체 예비 소자에 관하여 중점적으로 기술하여 상기 반도체 소자의 제조방법을 설명하고자 한다.
이어서, 도 13 및 도 14를 참조하면, 상기 제2 도전형 반도체층(200) 상에 투명 전극층(220)을 적층한다. 상기 투명 전극층(220)은 ITO(Indium Tin Oxide)를 포함하도록 형성될 수 있다. 상기 투명 전극층(220)은 상기 제2 도전형 반도체층(200) 내에 전류가 고루 분포되도록 할 수 있다.
예를 들어, 화학 기상 증착(Chemical Vapor Deposition) 방법, 물리 기상 증착(Physical Vapor Deposition) 방법, 스퍼터링(Sputtering) 방법 등을 수행하여 상기 투명 전극층(220)을 상기 제2 도전형 반도체층(200) 상에 증착시킬 수 있다.
이어서, 도 15 및 도 16을 참조하면, 상기 제1 및 제2 도전형 반도체층들(100, 200)의 측면들, 및 상기 활성층(150)의 측면을 감싸도록 제1 예비 절연층(502)을 형성할 수 있다. 또한, 상기 전극홀(330)의 측면의 적어도 일부를 감싸는 제2 절연층(520)을 형성할 수 있다.
예를 들어, 화학 기상 증착(Chemical Vapor Deposition) 방법 등을 수행하여 상기 제1 예비 절연층(502) 및 상기 제2 절연층(520)을 형성할 수 있다. 상기 제1 예비 절연층(502)은 후술하는 제2 도전형 전극 연결부(450)를 상기 제1 및 제2 도전형 반도체층들(100, 200)과 절연시킬 수 있다.
또한, 상기 제2 절연층(520)은 후술하는 제1 도전형 상부 전극부(320, 도 17 참조)와 제2 도전형 상부 전극(420, 도 17 참조) 사이에 흐르는 누설 전류를 줄일 수 있고, 상기 제2 절연층(520)은 상기 제1 도전형 상부 전극부(320)를 수용할 수 있다.
이어서, 도 17 및 도 18을 참조하면, 상기 전극홀(330)에 의해 노출된 상기 제1 도전형 반도체층(100)의 일면(102)에 제1 도전형 상부 전극부(320)를 형성하고, 상기 제2 도전형 반도체층(200) 상에 제2 도전형 상부 전극부(420)를 형성한다.
또한, 상기 제2 도전형 상부 전극부(320)와 연결되고 상기 활성층(150)의 측면, 상기 제1 도전형 반도체층(100)의 측면 및 상기 제2 도전형 반도체층(200)의 측면을 따라 연장되는 제2 도전형 전극 연결부(450)를 형성한다.
예시적인 실시예들에 있어서, 상기 제2 도전형 전극 연결부(450)를 형성하는 것은 상기 제1 예비 절연층(502)의 측면에 상기 전극 연결부를 형성하는 것일 수 있다.
예를 들어, 전자빔 증착(E-beam Evaporation) 방법이나 스퍼터링(Sputtering) 방법을 수행하여, 상기 제1 도전형 상부 전극부(320), 상기 제2 도전형 상부 전극부(420), 및 상기 제2 도전형 전극 연결부(450)를 각각 형성할 수 있다.
상기 제1 도전형 상부 전극부(320), 상기 제2 도전형 상부 전극부(420), 및 상기 제2 도전형 전극 연결부(450)는 동시에 형성될 수도 있고, 이와는 달리 순차적으로 형성될 수도 있다.
상기 제1 도전형 상부 전극부(320)는 도전성 물질을 포함하여 n형 전극이 되도록 형성될 수 있다. 예를 들어, 상기 제1 도전형 상부 전극부(320)는 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni 또는 Ti를 포함하도록 형성될 수 있다.
또한, 상기 제1 도전형 상부 전극부(320)는 패키지 기판에 접촉하기 위하여 상기 제2 도전형 반도체층(200)의 상면으로부터 돌출되도록 형성될 수 있다. 이와는 달리, 상기 제1 도전형 상부 전극부(320)에 대응하는 상기 패키지 기판의 도전성 부재의 형상에 따라 상기 제1 도전형 상부 전극부(320)는 상기 제2 도전형 반도체층(200)의 상면으로부터 돌출되지 않도록 형성될 수도 있다.
상기 제2 도전형 상부 전극부(420) 및 상기 제2 도전형 전극 연결부(450)는 도전성 물질을 포함하여 p형 전극이 되도록 형성될 수 있다. 예를 들어, 상기 제2 도전형 상부 전극부(420) 및 상기 제2 도전형 전극 연결부(450)는 Pd 또는 Au를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 도 3을 다시 참조하면, 상기 제2 도전형 상부 전극부(420)는 원주방향을 따라 연장하여 상기 제2 도전형 반도체층(200) 상에 형성될 수 있다. 또한, 상기 제2 도전형 전극 연결부(450)는 상기 원주방향을 따라 연장하여 상기 제1 및 제2 도전형 반도체층들(100, 200)의 측면들을 따라 형성되는 것일 수 있다.
도 4를 다시 참조하면, 복수개의 제2 도전형 상부 전극들(420)이 원주방향을 따라 서로 이격되어 상기 제2 도전형 반도체층(200) 상에 형성될 수 있다. 또한, 상기 제2 도전형 상부 전극부들(420)은 상기 제1 도전형 상부 전극부(320)를 중심으로 대칭적으로 상기 제2 도전형 반도체층(200) 상에 형성될 수 있다. 도 4에는 설명의 편의를 위하여,
이어서, 도 19를 참조하면, 상기 기판(w)의 상면과 저면이 서로 바뀌도록 뒤집은 다음, 임시기판(c)을 상기 제1 도전형 반도체층(100)에 부착한다.
이에 따라 이하에서는, 도 17의 제1 도전형 반도체층(100)의 상면은 도 19의 제1 도전형 반도체층(100)의 저면으로, 도 17의 제1 도전형 반도체층(100)의 저면은 도 19의 제1 도전형 반도체층(100)의 상면으로 참조될 수 있다.
따라서, 상기 임시기판(c)은 상기 제1 도전형 반도체층(100)의 저면에 본딩될 수 있다. 상기 임시기판(c)은 캐리어기판일 수 있다. 이후의 기판 제거 공정으로 기판(w)이 제거된 후에 상기 임시기판(c)은 상기 제1 및 제2 도전형 반도체층들(100, 200)을 지지하여 후속공정들이 수행될 수 있도록 할 수 있다.
이어서, 도 20 및 도 21을 참조하면, 상기 기판(w)을 제거할 수 있다. 예를 들어, 레이저 리프트 오프(Laser Lift Off, LLO) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법을 수행하여 상기 기판(w)은 제거될 수 있다.
이어서, 도 22 및 도 23을 참조하면, 상기 버퍼층을 식각하여 제거할 수 있다. 이전의 공정에서 상기 버퍼층이 형성되지 않은 경우라면, 상기 과정은 생략될 수 있다.
상기 버퍼층을 식각할 때, 상기 제1 도전형 반도체층(100)의 일부, 상기 제1 예비 절연층(502)의 일부, 및 상기 제2 도전형 전극 연결부(450)의 일부도 함께 식각하여, 평평한 상면을 제공할 수 있다.
이어서, 도 24 및 도 25를 참조하면, 상기 제1 도전형 반도체층(100)의 상기 타면(104)에 상기 제1 예비 절연층(502)에 연결되는 절연층을 추가로 형성하여 제1 절연층(500)을 구비한다.
화학 기상 증착(Chemical Vapor Deposition) 방법 등을 수행하여 상기 제1 절연층(500)을 구비할 수 있다. 상기 제1 절연층(500)은 후술하는 제2 도전형 하부 전극부(440)가 상기 제1 도전형 반도체층(100)과 절연되도록 하기 위해서이다.
이어서, 도 26 및 도 27을 참조하면, 제2 도전형 하부 전극부(440)를 상기 제2 도전형 전극 연결부(450)와 전기적으로 연결되도록 상기 제1 절연층(500) 상에 형성한다. 또한, 제1 도전형 하부 전극부(340)를 상기 제1 도전형 반도체층(100)의 타면(104)에 형성할 수 있다.
예를 들어, 전자빔 증착(E-beam Evaporation) 방법이나 스퍼터링(Sputtering) 방법을 수행하여, 상기 제1 도전형 하부 전극부(340), 및 상기 제2 도전형 하부 전극부(440)를 각각 형성할 수 있다.
상기 제1 도전형 하부 전극부(340), 및 상기 제2 도전형 하부 전극부(440)는 동시에 형성될 수도 있고, 이와는 달리 순차적으로 형성될 수도 있다.
상기 제1 도전형 하부 전극부(340)는 도전성 물질을 포함하여 n형 전극이 되도록 형성될 수 있다. 예를 들어, 상기 제1 도전형 하부 전극부(340)는 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni 또는 Ti를 포함하도록 형성될 수 있다.
예를 들어, 상기 제1 도전형 하부 전극부(340)는 상기 제1 도전형 상부 전극부(320)와 전기적으로 연결되고 상기 제1 도전형 반도체층(100)의 상기 타면(104)에 상기 제1 도전형 상부 전극부(320)와 대응하게 형성될 수 있다.
상기 제2 도전형 하부 전극부(440)는 도전성 물질을 포함하여 p형 전극이 되도록 형성될 수 있다. 예를 들어, 상기 제2 도전형 하부 전극부(440)는 Pd 또는 Au를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 도 2를 다시 참조하면, 상기 제2 도전형 하부 전극부(440)는 원주방향을 따라 연장하여 상기 제2 도전형 반도체층(200) 상에 형성될 수 있다.
또한, 상기 제2 도전형 하부 전극부(440)는 상기 제1 도전형 반도체층(100)과 절연되어 상기 제1 도전형 반도체층(100) 상에 상기 제2 도전형 상부 전극부(420)와 대응하게 형성될 수 있다.
도 4를 다시 참조하면, 복수개의 제2 도전형 하부 전극들(440)을 원주방향을 따라 서로 이격되어 상기 제2 도전형 반도체층(200) 상에 형성할 수 있다. 또한, 상기 제2 도전형 하부 전극부들(440)을 상기 제1 도전형 하부 전극부(340)를 중심으로 대칭적으로 상기 제2 도전형 반도체층(200) 상에 형성할 수 있다.
이어서, 도 28 및 도 29를 참조하면, 상기 임시기판(c)을 제거하여 반도체 소자를 제조한다. 도 5를 다시 참조하면, 상기 반도체 소자는 대칭적인 형상을 가지도록 형성될 수 있다. 예를 들어, 상기 반도체 소자를 위에서 바라본 형상이 원형 또는 정다각형이 되도록 상기 반도체 소자를 형성할 수 있다.
예시적인 실시예에 따른 반도체 소자의 제조 방법에 의하면, 상기 반도체 소자가 대칭적인 형상을 가지도록 형성되므로, 상기 반도체 소자가 패키지 기판에 조립될 수 있는 확률을 높일 수 있다. 이는 상기 패키지 기판과 상기 반도체 소자의 조립속도를 향상시키는 효과를 가질 수 있다.
또한, 상기 반도체 소자는 상부에 제1 및 제2 도전형 상부 전극부들이 형성되고, 하부에도 제1 및 제2 도전형 하부 전극부들이 구비되므로 상기 반도체 소자가 상하가 바뀌어 상기 패키지 기판에 조립되는 경우에도 상기 반도체 소자는 구동될 수 있으며 디스플레이 장치의 동작 신뢰성을 향상시킬 수 있다.
특히, 상기 패키지 기판에 상기 반도체 소자가 조립되지 않아 비어있는 영역이 발생하는 불량(조립수율 저하)을 줄일 수 있으며, 상기 반도체 소자의 상기 제1 및 제2 도전성 상부 전극부들(320, 420) 및 상기 제2 도전성 하부 전극부들(340, 440)을 형성하여 상하 구별 및 좌우 구별없이 상기 반도체 소자가 상기 패키지 기판(1000)에 장착되도록 하여 조립속도를 높일 수 있다.
도 30은 예시적인 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 도 31은 상기 도 30의 반도체 소자를 나타내는 평면도이다. 본 실시예에 따른 반도체 소자는 전극 연결부의 위치와 형상, 및 제1 도전형 전극과 제2 도전형 전극의 위치를 제외하고, 도 1의 반도체 소자의 구성과 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 동일한 도면부호를 부여하고 중복되는 설명은 생략한다.
도 30 및 도 31을 참조하면, 예시적인 실시예들에 따른 반도체 소자는 순차적으로 적층되는 제1 도전형 반도체층(100), 활성층(150), 제2 도전형 반도체층(200), 상기 제1 도전형 반도체층(100)과 연결되는 제1 도전형 전극(310), 및 상기 제2 도전형 반도체층(200)과 연결되는 제2 도전형 전극(410)을 포함한다.
상기 제1 도전형 전극(310)은 상기 제1 도전형 반도체층(100)을 사이에 두고 서로 대응하게 배치되는 제1 도전형 상부 전극부(360), 제1 도전형 하부 전극부(380) 및 상기 제1 도전형 상부 전극부(360) 및 상기 제1 도전형 하부 전극부(380)를 전기적으로 연결하는 제1 도전형 전극 연결부(390)를 포함한다.
상기 제2 도전형 전극(410)은 상기 제1 및 제2 도전형 반도체층들(100, 200)을 사이에 두고 서로 대응하게 배치되는 제2 도전형 상부 전극부(460) 및 제2 도전형 하부 전극부(480)를 포함한다.
상기 제1 도전형 반도체층(100) 및 상기 제2 도전형 반도체층(200)은 각각 n형 반도체층 및 p형 반도체층일 수 있다. 또한, n형 반도체층은 Si, Ge, Se, Te, 또는 C 등을 불순물로 포함하여 다수개의 자유 전자들을 포함할 수 있다. p형 반도체층은 Mg, Zn, 또는 Be 등을 불순물로 포함하여 다수개의 정공들을 포함할 수 있다.
상기 활성층(150)은 상기 제1 도전형 반도체층(100)과 상기 제2 도전형 반도체층(200) 사이에 개재되어, 상기 제1 도전형 반도체층(100)에 포함된 상기 자유전자들과 상기 제2 도전형 반도체층(200)에 포함된 정공들이 결합할 수 있는 영역을 제공하는 역할을 할 수 있다.
상기 제1 도전형 전극(310)은 상기 제1 도전형 반도체층(100)과 접촉하여, 상기 제1 도전형 반도체층(100)으로 상기 자유전자들을 제공할 수 있다. 상기 제1 도전형 전극(310)은 도전성 물질을 포함할 수 있다. 또한, 상기 제1 도전형 전극(310)은 n형 전극일 수 있다. 예를 들어, 상기 제1 도전형 전극(310)은 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni 또는 Ti를 포함할 수 있다.
상기 제2 도전형 전극(410)은 상기 제2 도전형 반도체층(200)과 접촉하여, 상기 제2 도전형 반도체층(200)으로 상기 정공들을 제공할 수 있다. 상기 제2 도전형 전극(410)은 도전성 물질을 포함할 수 있다. 또한, 상기 제2 도전형 전극(410)은 p형 전극일 수 있다. 예를 들어, 상기 제2 도전형 전극(410)은 Pd 또는 Au를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전형 반도체층(100)은 상기 제2 도전형 반도체층(200)의 측면(202)으로부터 돌출되는 돌출부(110)를 더 포함할 수 있다.
상기 제1 도전형 상부 전극부(360) 및 상기 제1 도전형 하부 전극부(380)는 상기 돌출부(110)를 사이에 두고 서로 대응하게 배치될 수 있다. 예를 들어, 상기 제1 도전형 전극(310)은 상기 제2 도전형 반도체층(200) 및 상기 활성층(150)과 이격되어 상기 돌출부(110) 상에 배치되는 제1 도전형 상부 전극부(360), 및 상기 돌출부(110) 아래에 배치되는 제1 도전형 하부 전극부(380)를 포함할 수 있다.
또한, 상기 제1 도전형 전극 연결부(360)는 상기 돌출부(110)의 측면을 따라 연장되어 상기 제1 도전형 상부 전극부(360)와 상기 제1 도전형 하부 전극부(380)를 전기적으로 연결할 수 있다.
상기 제2 도전형 전극(410)은 상기 제2 도전형 반도체층(200) 상에 배치되는 제2 도전형 상부 전극부(460), 및 상기 제1 도전형 반도체층(100) 아래에 상기 제2 도전형 상부 전극부(460)와 대응하게 배치되는 제2 도전형 하부 전극부(480), 및 상기 제2 도전형 상부 전극부(460)와 상기 제2 도전형 하부 전극부(480)를 전기적으로 연결하는 제2 도전형 전극 연결부(490)를 포함한다.
상기 제2 도전형 상부 전극부(460)는 상기 제2 도전형 반도체층(200) 상에 배치되어, 상기 제2 도전형 반도체층(200)에 상기 정공들을 제공할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 제2 도전형 반도체층(200) 상에 적층되는 투명 전극층(220)을 더 포함할 수 있다. 예를 들어, 상기 투명 전극층(220)은 ITO(Indium Tin Oxide)를 포함할 수 있다.
또한, 상기 제2 도전형 상부 전극부(460)는 상기 투명 전극층(220) 상에 배치될 수 있다. 상기 투명 전극층(220)은 상기 제2 도전형 상부 전극부(460)로부터 상기 제2 도전형 반도체층(200)으로 전류가 고르게 주입될 수 있는 역할을 제공할 수 있다.
상기 제2 도전형 하부 전극부(480)는 상기 제1 도전형 반도체층(100)과 절연되어 상기 제1 도전형 반도체층(100) 아래에 상기 제2 도전형 상부 전극부(460)와 대응하게 배치될 수 있다.
또한, 제2 도전형 전극 연결부(490)는 상기 제2 도전형 상부 전극부(460)와 상기 제2 도전형 하부 전극부(480)를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 도전형 전극 연결부(490)는 상기 활성층(150) 및 상기 제1 및 제2 도전형 반도체층(100, 200)을 관통하여 연장되고, 상기 활성층(150) 및 상기 제1 및 제2 도전형 반도체층들(100, 200)과 절연되도록 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 소자는 상기 제2 도전형 전극 연결부(490) 및 상기 제2 도전형 하부 전극부(480)와 상기 활성층(150) 및 상기 제1 및 제2 도전형 반도체층들(100, 200) 사이에 개재되는 제3 절연층(540)을 더 포함할 수 있다.
상기 제3 절연층(540)은 상기 제2 도전형 전극 연결부(490)와 상기 활성층(150) 및 상기 제1 및 제2 도전형 반도체층들(100, 200) 사이에 개재되어 상기 제2 도전형 전극 연결부(490)와 상기 제1 및 제2 도전형 반도체층들(100, 200)을 서로 절연할 수 있다.
또한, 상기 제3 절연층(540)은 상기 제2 도전형 하부 전극부(480)와 상기 제1 도전형 반도체층(100) 사이에 개재되어 상기 제2 도전형 하부 전극부(480)와 상기 제1 도전형 반도체층(100)을 서로 절연할 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부(110)는 원주방향을 따라 연장하여 상기 제2 도전형 반도체층(200)의 측면으로부터 돌출되어 구비될 수 있다. 또한, 상기 제1 도전형 상부 전극부(360)는 원주방향을 따라 연장하여 상기 돌출부(110) 상에 배치될 수 있다. 또한, 제1 도전형 하부 전극부(380)도 상기 원주방향을 따라 연장하여 상기 돌출부(110) 아래에 배치될 수 있다.
또한, 상기 제1 도전형 전극 연결부(350)는 상기 돌출부(110)의 측면을 따라 상기 원주방향을 따라 연장하여 상기 제1 도전형 상부 전극부(360) 및 상기 제1 도전형 하부 전극부(380)를 전기적으로 연결할 수 있다.
이와는 달리, 상기 제1 도전형 상부 전극부(360)는 다수개로 구비되어, 상기 제2 도전형 상부 전극(460)을 중심으로 상기 원주방향을 따라 서로 이격되어 상기 돌출부(110) 상에 배치될 수 있다.
또한, 상기 제1 도전형 하부 전극부(380)도 다수개로 구비되어, 상기 제2 도전형 하부 전극부(480)를 중심으로 상기 원주방향을 따라 서로 이격되어 상기 돌출부(110) 아래에 배치될 수 있다. 상기 제1 도전형 하부 전극들(380)은 상기 제1 도전형 상부 전극들(360)과 각각 대응하게 배치될 수 있다.
상기 제1 도전형 상부 및 하부 전극부들(360, 380)이 상기 원주방향을 따라 서로 이격되는 경우에, 상기 활성층(150)에서 발생한 광이 상기 제1 도전형 상부 및 하부 전극부들(360, 380)에 의해 흡수되는 광효율저하를 줄일 수 있다.
상기 반도체 소자는 대칭적인 형상을 가질 수 있다. 예를 들어, 상기 반도체 소자를 위에서 바라본 형상이 원형 또는 정다각형일 수 있다.
예시적인 실시예들에 따른 반도체 소자에 의하면, 상기 반도체 소자는 대칭적인 형상을 가짐으로, 상기 반도체 소자가 패키지 기판에 조립될 수 있는 확률을 높일 수 있다. 이는 상기 패키지 기판의 조립속도를 향상시키는 효과를 가질 수 있다.
또한, 상기 반도체 소자의 상부에는 p형 전극을 중심으로 n형 전극을 배치하고, 하부에도 p형 전극을 중심으로 n형 전극을 배치할 수 있으므로, 상기 반도체 소자의 상하 구별없이 상기 반도체 소자는 상기 패키지 기판에 장착될 수 있다.
따라서, 상기 반도체 소자가 상기 패키지 기판에 상하부가 바뀌어서 조립되어도 상기 반도체 소자는 구동될 수 있으며, 디스플레이 장치의 동작 신뢰성은 확보될 수 있다. 또한, p형 전극을 중심으로 n형 전극을 배치할 수 있어 목적에 맞는 다양한 반도체 소자를 제공할 수 있는 장점이 있다.
이하에서는, 도 30의 반도체 소자를 제조하는 방법을 주로 기술하고자 한다.
도 32, 33, 35, 37, 39, 41, 43, 44, 46 및 48은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 34, 36, 38, 40, 42, 45, 47 및 49는 상기 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 32를 참조하면, 기판(w) 상에 제1 도전형 반도체층(100), 활성층(150) 및 제2 도전형 반도체층(200)을 성장시킨다.
상기 기판(w)은 사파이어(Al2O3) 기판, 스피넬(MgAl2O4) 기판일 수 있다. 또한, 상기 기판(w)은 SiC, Si, ZnO, GaAs, 또는 GaN 등을 포함하는 기판일 수 있다. 이와는 달리, 상기 기판(w)은 금속기판과 같은 도전성 기판일 수 있다.
또한, 상기 제1 도전형 반도체층(100) 및 상기 제2 도전형 반도체층(200)은 각각 n형 반도체층 및 p형 반도체층으로 형성될 수 있다. 상기 n형 반도체층은 Si, Ge, Se, Te, 또는 C 등을 불순물로 포함하여 다수개의 자유 전자들을 포함하도록 형성될 수 있다. 상기 p형 반도체층은 Mg, Zn, 또는 Be 등을 불순물로 포함하여 다수개의 정공들을 포함하도록 형성될 수 있다.
상기 활성층(150)은 상기 제1 도전형 반도체층(100)과 상기 제2 도전형 반도체층(200) 사이에 개재되어, 상기 제1 도전형 반도체층(100)에 포함된 상기 자유전자들과 상기 제2 도전형 반도체층(200)에 포함된 정공들이 결합할 수 있는 영역을 제공할 수 있다.
예시적인 실시예들에 있어서, 분자선 에피택시(Molecular Beam Epitaxy, MBE) 방법, 유기금속 기상증착(Metal Organic Chemical Vapor Deposition, MOCVD) 방법, 하이드라이드 기상증착(Hydride Vapor Phase Epitaxy) 방법, 또는 물리 기상증착(Physical Vapor Deposition, PVD) 방법 등을 수행하여 상기 제 및 제2 도전형 반도체층들(100, 200), 및 활성층(150)을 성장시킬 수 있다.
또한, 상기 제1 도전형 반도체층(100)을 성장시키기 이전에, 버퍼층(도시되지 않음)을 성장시킬 수 있다. 상기 기판(w)의 결정격자상수와 상기 제1 도전형 반도체층(100)의 결정격자상수가 다른 경우에 상기 버퍼층을 먼저 상기 기판(w) 상에 성장시키고, 상기 버퍼층 상에 상기 제1 도전형 반도체층(100)을 성장시킬 수 있다.
이어서, 도 33 및 도 34를 참조하면, 상기 제1 도전형 반도체층(100)을 노출시키도록 상기 제2 도전형 반도체층(200)의 일부 및 상기 활성층(150)의 일부를 식각한다(메사 식각). 또한, 추가적으로 상기 제1 도전형 반도체층(100)의 일부를 식각하여 다수개의 예비 반도체 소자들을 형성하기 위해 구획한다(Isolation 식각).
예를 들어, 상기 제2 도전형 반도체층(200) 상에 포토레지스트 마스크(도시되지 않음)를 형성하고, 식각 가스를 이용하여 상기 제2 도전형 반도체층(200)의 일부 및 상기 활성층(150)의 일부를 식각하여 상기 제1 도전형 반도체층(100)을 노출시킬 수 있다.
또한, 다시 포토레지스트 마스크(도시되지 않음)를 상기 제1 및 제2 반도체층(100, 200) 상에 형성하고, 식각 가스를 이용하여 상기 제1 도전형 반도체층(100)을 식각하여 다수개의 예비 반도체 소자들을 형성하기 위하여 구획할 수 있다.
상기 포토레지스트 마스크들은 플라즈마를 이용한 애싱(ashing) 공정이나, 상기 포토레지스트를 세정할 수 있는 유기용매를 이용한 습식 세정 공정에 의해 각각 제거될 수 있다.
예를 들어, 상기 메사식각 및 상기 isolation 식각은 순차적으로 수행될 수도 있고, 이와는 달리 동시에 수행될 수도 있다. 상기 식각 공정들을 수행하여 상기 제2 도전형 반도체층(200)의 측면으로부터 돌출되는 돌출부(110)를 형성할 수 있다.
또한, 상기 돌출부(110)는 원주방향을 따라 연장되도록 형성될 수 있고, 상기 돌출부(110)는 단차를 갖는 측면들을 가지도록 형성될 수 있다.
도 34에는 6개의 예비 반도체 소자를 형성하는 것으로 도시되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 제조하고자 하는 반도체 소자의 개수에 따라 상기 예비 반도체 소자의 개수는 다양하게 조절될 수 있다.
이하에서는 단일의 예비 반도체 소자에 대하여 중점적으로 기술하고자 한다.
이어서, 도 35 및 도 36을 참조하면, 상기 기판(w)의 일면을 노출시키도록 상기 제1 및 제2 도전형 반도체층(100, 200) 및 상기 활성층(150)을 관통하는 관통홀(150)을 형성할 수 있다.
예를 들어, 상기 제2 도전형 반도체층(200) 상에 하드마스크 또는 포토레지스트 마스크를 형성하고, 식각가스를 이용하여 상기 제1 및 제2 도전형 반도체층(100, 200)을 식각하고 상기 관통홀(150)을 형성할 수 있다.
이어서, 도 37 및 도 38을 참조하면, 상기 제2 도전형 반도체층(200) 상에 투명 전극층(220)을 적층한다.
상기 투명 전극층(220)은 ITO(Indium Tin Oxide)를 포함하도록 형성될 수 있다. 상기 투명 전극층(220)은 상기 제2 도전형 반도체층(200) 내에 전류가 고루 분포하도록 할 수 있다.
예를 들어, 화학 기상 증착(Chemical Vapor Deposition) 방법, 물리 기상 증착(Physical Vapor Deposition) 방법, 스퍼터링(Sputtering) 방법 등을 수행하여 상기 투명 전극층(220)을 상기 제2 도전형 반도체층(200) 상에 증착시킬 수 있다.
이어서, 도 39 및 도 40을 참조하면, 상기 관통홀(150)의 측면을 감싸도록 제3 예비 절연층(542)을 형성할 수 있다.
예를 들어, 화학 기상 증착(Chemical Vapor Deposition) 방법 등을 수행하여 상기 제3 예비 절연층(542)을 형성할 수 있다. 상기 제3 예비 절연층(542)은 후술하는 제2 도전형 전극 연결부(490)를 상기 제1 및 제2 도전형 반도체층들(100, 200)과 절연시킬 수 있다.
이어서, 도 40 및 도 41을 참조하면, 상기 돌출부(110)의 상면에 제1 도전형 상부 전극부(360)를 형성하고, 상기 제1 도전형 상부 전극부(360)와 전기적으로 연결되도록 상기 돌출부(110)의 측면을 따라 제1 도전형 전극 연결부(350)를 형성한다.
또한, 상기 제2 도전형 반도체층(200) 상에 제2 도전형 하부 전극부(480)를 형성하고, 상기 제2 도전형 상부 전극부(460)와 연결되고 상기 관통홀(150)을 채우며 연장되는 제2 도전형 전극 연결부(490)를 형성한다.
예를 들어, 전자빔 증착(E-beam Evaporation) 방법이나 스퍼터링(Sputtering) 방법을 수행하여, 상기 제1 도전형 상부 전극부(360), 상기 제1 도전형 전극 연결부(350), 상기 제2 도전형 상부 전극부(460), 및 상기 제2 도전형 전극 연결부(490)를 각각 형성할 수 있다.
상기 제1 도전형 상부 전극부(360), 상기 제1 도전형 전극 연결부(350), 상기 제2 도전형 상부 전극부(460), 및 상기 제2 도전형 전극 연결부(490)는 동시에 형성될 수도 있고, 이와는 달리 순차적으로 형성될 수도 있다.
상기 제1 도전형 상부 전극부(360) 및 상기 제1 도전형 전극 연결부(350)는 도전성 물질을 포함하여 n형 전극이 되도록 형성될 수 있다. 예를 들어, 상기 제1 도전형 상부 전극부(360) 및 상기 제1 도전형 전극 연결부(350)는 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni 또는 Ti를 포함하도록 형성될 수 있다.
상기 제1 도전형 상부 전극부(360)에 대응하는 상기 패키지 기판의 도전성 부재의 형상에 따라 상기 제1 도전형 상부 전극부(360)는 상기 제2 도전형 반도체층(200)의 상면으로부터 돌출되거나 또는 돌출되지 않도록 형성될 수도 있다.
상기 제2 도전형 상부 전극부(460) 및 상기 제2 도전형 전극 연결부(490)는 도전성 물질을 포함하여 p형 전극이 되도록 형성될 수 있다. 예를 들어, 상기 제2 도전형 상부 전극부(460) 및 상기 제2 도전형 전극 연결부(490)는 Pd 또는 Au를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전형 상부 전극부(360)는 원주방향을 따라 연장하여 상기 돌출부(110) 상에 형성될 수 있다. 또한, 상기 제1 도전형 전극 연결부(350)는 상기 원주방향을 따라 연장하여 형성될 수 있다.
예시적인 실시예들에 있어서, 복수개의 제1 도전형 상부 전극들(360)이 원주방향을 따라 서로 이격되어 상기 돌출부(110) 상에 형성될 수 있다. 또한, 상기 제1 도전형 상부 전극부들(360)이 상기 제2 도전형 상부 전극부(460)를 중심으로 대칭적으로 상기 돌출부(110) 상에 형성될 수 있다.
이어서, 도 42를 참조하면, 상기 기판(w)의 상면과 저면이 서로 바뀌도록 뒤집고, 상기 기판(w)을 제거한다. 예를 들어, 레이저 리프트 오프(Laser Lift Off, LLO) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법을 수행하여 상기 기판(w)은 제거될 수 있다.
상기 기판(w)을 제거하기 이전에, 임시기판(도시되지 않음)을 상기 제1 도전형 반도체층(100)에 부착하여 상기 임시기판이 상기 제1 및 제2 도전형 반도체층들(100, 200)을 지지하여 후속 공정을 진행할 수 있도록 할 수 있다.
이에 따라 이하에서는, 도 40의 제1 도전형 반도체층(100)의 상면은 도 42의 제1 도전형 반도체층(100)의 저면으로, 도 40의 제1 도전형 반도체층(100)의 저면은 도 42의 제1 도전형 반도체층(100)의 상면으로 참조될 수 있다. 따라서, 상기 임시기판은 상기 제1 도전형 반도체층(100)의 저면에 본딩될 수 있다.
이어서, 도 43 및 도 44를 참조하면, 상기 버퍼층을 식각하여 제거할 수 있다. 이전의 공정에서 상기 버퍼층이 형성되지 않은 경우라면, 상기 공정은 생략될 수 있다.
상기 버퍼층을 식각할 때, 상기 제1 도전형 반도체층(100)의 일부, 상기 제3 예비 절연층(542)의 일부, 및 상기 제2 도전형 전극 연결부(490)의 일부도 함께 식각하여, 평평한 상면을 제공할 수 있다.
이어서, 도 45 및 도 46을 참조하면, 상기 제1 도전형 반도체층(100) 상에 상기 제3 예비 절연층(542)에 연결되는 절연층을 추가로 형성하여 제3 절연층(540)을 구비한다.
화학 기상 증착(Chemical Vapor Deposition) 방법 등을 수행하여 상기 제3 절연층(540)을 구비할 수 있다. 상기 제3 절연층(540)은 후술하는 제2 도전형 하부 전극부(480)가 상기 제1 도전형 반도체층(100)과 절연되도록 하기 위함이다.
이어서, 도 47 및 도 48을 참조하면, 제2 도전형 하부 전극부(480)를 상기 제2 도전형 전극 연결부(490)와 전기적으로 연결되도록 상기 제3 절연층(540) 상에 형성한다. 또한, 제1 도전형 하부 전극부(380)를 상기 돌출부(110) 상에 상기 제1 도전형 전극 연결부(350)와 전기적으로 연결되도록 형성할 수 있다.
예를 들어, 전자빔 증착(E-beam Evaporation) 방법이나 스퍼터링(Sputtering) 방법을 수행하여, 상기 제1 도전형 하부 전극부(380), 및 상기 제2 도전형 하부 전극부(480)를 각각 형성할 수 있다.
상기 제1 도전형 하부 전극부(380), 및 상기 제2 도전형 하부 전극부(480)는 동시에 형성될 수도 있고, 이와는 달리 순차적으로 형성될 수도 있다.
상기 제1 도전형 하부 전극부(380)는 도전성 물질을 포함하여 n형 전극이 되도록 형성될 수 있다. 예를 들어, 상기 제1 도전형 하부 전극부(380)는 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni 또는 Ti를 포함하도록 형성될 수 있다. 예를 들어, 상기 제1 도전형 하부 전극부(380)는 상기 제1 도전형 상부 전극부(360)와 대응하게 형성될 수 있다.
상기 제2 도전형 하부 전극부(480)는 도전성 물질을 포함하여 p형 전극이 되도록 형성될 수 있다. 예를 들어, 상기 제2 도전형 하부 전극부(480)는 Pd 또는 Au를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전형 하부 전극부(480)는 원주방향을 따라 연장하여 상기 돌출부(110) 상에 형성될 수 있다.
또한, 복수개의 제1 도전형 하부 전극들(480)이 원주방향을 따라 서로 이격되어 상기 돌출부(110) 상에 형성될 수 있다. 제1 도전형 하부 전극부들(480)이 상기 제2 도전형 하부 전극부(380)를 중심으로 대칭적으로 상기 돌출부(110) 상에 형성될 수도 있다.
상기 제2 도전형 하부 전극부(480)는 상기 제1 도전형 반도체층(100)과 절연되어 상기 제1 도전형 반도체층(100) 상에 상기 제2 도전형 상부 전극부(460)와 대응하게 형성될 수 있다.
이어서, 상기 임시기판을 제거하여 반도체 소자를 제조한다.
상기 반도체 소자는 대칭적인 형상을 가지도록 형성될 수 있다. 예를 들어, 예를 들어, 상기 반도체 소자를 위에서 바라본 형상이 원형 또는 정다각형 형상이 되도록 상기 반도체 소자는 형성될 수 있다.
예시적인 실시예에 따른 반도체 소자의 제조 방법에 의하면, 상기 반도체 소자의 평면 형상이 원형 또는 다각형의 형상을 가지도록 형성되어, 상기 반도체 소자가 패키지 기판에 조립될 수 있는 확률을 높일 수 있다. 이는 상기 패키지 기판과 상기 반도체 소자의 조립속도를 향상시키는 효과를 가질 수 있다.
또한, 상기 반도체 소자는 상부에 제1 및 제2 도전형 전극들이 구비되고, 하부에도 제1 및 제2 도전형 전극들이 구비되므로 상기 반도체 소자가 상하가 바뀌어 상기 패키지 기판에 조립되는 경우에도 디스플레이 장치의 동작 신뢰성을 향상시킬 수 있다. 특히, 상기 반도체 소자는 상부에 p형 전극을 중심으로 n형 전극을 배치하고, 하부에도 p형 전극을 중심으로 n형 전극을 배치하여 사용 목적과 환경에 맞는 다양한 반도체 소자를 제조할 수 있는 장점이 있다.
100: 제1 도전형 반도체층 110: 돌출부
150: 관통홀 200: 제2 도전형 반도체층
220: 투명 전극층 300: 제1 도전형 전극
320: 제1 도전형 상부 전극부 330: 전극홀
340: 제1 도전형 하부 전극부 350: 제1 도전형 전극 연결부
400: 제2 도전형 전극 420: 제2 도전형 상부 전극부
440: 제2 도전형 하부 전극부 450: 제2 도전형 전극 연결부
500: 제1 절연층 520: 제2 절연층
540: 제3 절연층

Claims (15)

  1. 순차적으로 적층되는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층;
    상기 제1 도전형 반도체층을 사이에 두고 서로 대응하게 배치되는 제1 도전형 상부 전극부 및 제1 도전형 하부 전극부;
    상기 제1 및 제2 도전형 반도체층들을 사이에 두고 서로 대응하게 배치되는 제2 도전형 상부 전극부 및 제2 도전형 하부 전극부; 및
    상기 제2 도전형 상부 전극부 및 상기 제2 도전형 하부 전극부를 전기적으로 연결하는 제2 도전형 전극 연결부를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제1 도전형 반도체층은 상기 제2 도전형 반도체층의 측면으로부터 돌출되는 돌출부를 더 포함하고,
    상기 제1 도전형 상부 전극부 및 상기 제1 도전형 하부 전극부는 상기 돌출부를 사이에 두고 서로 대응하게 배치되며,
    상기 반도체 소자는 상기 제1 도전형 상부 전극부 및 상기 제1 도전형 하부 전극부를 전기적으로 연결하는 제1 도전형 전극 연결부를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 제2 도전형 전극 연결부는 상기 활성층 및 상기 제1 및 제2 도전형 반도체층들을 관통하여 연장되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 제2 도전형 전극 연결부는 상기 제1 및 제2 도전형 반도체층들의 측면들을 따라 연장되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 제1 도전형 상부 전극부는 상기 제2 도전형 반도체층 및 상기 활성층을 관통하는 전극홀에 의해 노출되는 상기 제1 도전형 반도체층의 일면에 배치되는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서, 상기 반도체 소자는,
    상기 제2 도전형 하부 전극부와 상기 제1 도전형 반도체층을 서로 절연하는 제1 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서, 상기 반도체 소자는,
    상기 전극홀의 측면을 적어도 부분적으로 감싸는 제2 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 5 항에 있어서, 상기 제2 도전형 상부 및 하부 전극부들, 및 상기 제2 도전형 전극 연결부는 원주방향을 따라 연장하는 것을 특징으로 하는 반도체 소자.
  9. 제 5 항에 있어서, 복수개의 제2 도전형 상부 전극부들이 상기 제1 도전형 상부 전극을 중심으로 원주방향을 따라 서로 이격되어 배치되고,
    복수개의 제2 도전형 하부 전극부들이 상기 제1 도전형 하부 전극을 중심으로 상기 원주방향을 따라 서로 이격되어 배치되는 것을 특징으로 하는 반도체 소자.
  10. 제 5 항에 있어서, 상기 전극홀은 상기 제1 도전형 반도체층의 일부를 제거하여 구비되고, 상기 제1 도전형 상부 전극부는 적어도 일부가 상기 제1 도전형 반도체층에 의해 둘러싸지도록 구비되는 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 있어서, 상기 반도체 소자는 대칭적인 형상을 갖는 것을 특징으로 하는 반도체 소자.
  12. 제 1 항에 있어서, 상기 반도체 소자는 상기 제2 도전형 반도체층 상에 적층되는 투명 전극층을 더 포함하고,
    상기 제2 도전형 상부 전극부는 상기 투명 전극층 상에 구비되는 것을 특징으로 하는 반도체 소자.
  13. 기판 상에 순차적으로 적층되는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 성장시키는 단계;
    상기 제1 및 제2 도전형 반도체층들 및 상기 활성층의 일부들을 식각하여 상기 제1 및 제2 도전형 반도체층들 및 상기 활성층을 구획하는 단계;
    상기 제1 및 제2 도전형 반도체층들의 일면들 상에 각각 제1 및 제2 도전형 상부 전극부들을 형성하고, 상기 제2 도전형 상부 전극부와 연결되는 제2 도전형 전극 연결부를 형성하는 단계; 및
    상기 제1 도전형 반도체층의 상기 일면과 마주보는 타면 아래에 제1 도전형 하부 전극부 및 상기 제2 도전형 전극 연결부와 연결되는 제2 도전형 하부 전극부를 형성하는 단계를 포함하는 반도체 소자 제조방법.
  14. 제 13 항에 있어서, 상기 제1 도전형 상부 전극부, 제2 도전형 상부 전극부, 및 상기 제2 도전형 전극 연결부를 형성하는 단계는,
    제1 및 제2 도전형 반도체층들의 측면들을 감싸도록 제1 예비 절연층을 형성하는 단계를 더 포함하고,
    상기 제2 도전형 전극 연결부를 형성하는 것은,
    상기 제1 예비 절연층의 측면에 상기 전극 연결부를 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제 14 항에 있어서, 제2 도전형 하부 전극부를 형성하는 단계는,
    상기 제1 도전형 반도체층의 상기 타면 아래에 상기 제1 예비 절연층에 연결되는 절연층을 추가로 형성하여 제1 절연층을 구비하는 단계를 더 포함하고,
    상기 제2 도전형 하부 전극부를 형성하는 것은,
    상기 제2 도전형 하부 전극부를 상기 제1 절연층 아래에 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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