KR20160038172A - 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 - Google Patents

박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 Download PDF

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Abstract

본 발명은 높은 이동도 등의 우수한 성능을 가진 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 위하여, 기판과, 상기 기판 상에 배치되며 상호 이격된 제1가지전극과 제2가지전극을 갖는 제1게이트전극과, 상기 제1게이트전극과 절연되도록 상기 제1게이트전극 상부에 배치된 폴리실리콘층과, 상기 폴리실리콘층과 절연되도록 상기 폴리실리콘층 상부에 배치되며 상기 제1가지전극과 상기 제2가지전극에 대응하는 제2게이트전극을 구비하는, 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공한다.

Description

박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법{Thin film transistor substrate, display apparatus comprising the same, method for manufacturing thin film transistor substrate, and method for manufacturing display apparatus}
본 발명의 실시예들은 박막트랜지스터 기판, 이를 구비한 평판 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 평판 디스플레이 장치 제조방법에 관한 것으로서, 더 상세하게는 높은 이동도 등의 우수한 성능을 가진 박막트랜지스터 기판, 이를 구비한 평판 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 평판 디스플레이 장치 제조방법에 관한 것이다.
일반적으로 박막트랜지스터 기판은 기판 상에 하나 이상의 박막트랜지스터나 커패시터 등이 형성된 구조체를 의미한다. 이러한 박막트랜지스터 기판이 갖는 박막트랜지스터는 활성층으로서 폴리실리콘층을 포함한다. 이 폴리실리콘층은 비정질실리콘층을 결정화시켜 형성하는 것으로, 결정화 방법이나 환경 등에 따라서 박막트랜지스터의 특성이 결정된다.
그러나 이러한 종래의 박막트랜지스터 기판에는 기판 상에 형성된 박막트랜지스터의 특성이 우수하지 못하다는 문제점이 있었다. 이는 이러한 박막트랜지스터 기판을 갖는 디스플레이 장치 등을 구현할 시, 복수개의 화소들에 동일한 전기적 신호가 인가되어도 균일하지 않은 휘도의 이미지가 디스플레이되는 등의 문제점을 야기할 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 높은 이동도 등의 우수한 성능을 가진 박막트랜지스터 기판, 이를 구비한 평판 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 평판 디스플레이 장치 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판과, 상기 기판 상에 배치되며 상호 이격된 제1가지전극과 제2가지전극을 갖는 제1게이트전극과, 상기 제1게이트전극과 절연되도록 상기 제1게이트전극 상부에 배치된 폴리실리콘층과, 상기 폴리실리콘층과 절연되도록 상기 폴리실리콘층 상부에 배치되며 상기 제1가지전극과 상기 제2가지전극에 대응하는 제2게이트전극을 구비하는, 박막트랜지스터 기판이 제공된다.
상기 제1게이트전극은 상기 제1가지전극과 상기 제2가지전극을 연결하는 연결부를 더 포함할 수 있다.
상기 제1게이트전극과 상기 제2게이트전극에는 언제나 동일한 전기적 신호가 인가되도록 할 수 있다.
상기 제1게이트전극과 동일층에 배치되며 상기 제1게이트전극과 동일물질을 포함하는 제1커패시터전극과, 상기 제2게이트전극과 동일층에 배치되며 상기 제2게이트전극과 동일물질을 포함하는 제2커패시터전극을 더 구비할 수 있다.
한편, 상기 제1게이트전극과 상기 폴리실리콘층 사이에 개재되는 제1게이트절연막과, 상기 제2게이트전극과 상기 폴리실리콘층 사이에 개재되는 제2게이트절연막을 더 구비하며, 상기 제1게이트절연막과 상기 제2게이트절연막 각각은 관통홀을 가져 상기 제1게이트전극과 상기 제2게이트전극이 연결되도록 할 수 있다.
상기 폴리실리콘층의 상기 제1가지전극과 상기 제2가지전극 사이에 대응하는 제1부분에서의 그레인사이즈는 상기 폴리실리콘층의 상기 제1가지전극과 상기 제2가지전극에 대응하는 제2부분들에서의 그레인사이즈보다 클 수 있다. 나아가, 상기 폴리실리콘층의 상기 제1가지전극과 상기 제2가지전극의 측면에 대응하는 제3부분들에서의 그레인사이즈는 상기 제2부분들에서의 그레인사이즈보다 크고 상기 제1부분에서의 그레인사이즈보다 작을 수 있다.
상기 폴리실리콘층에 접촉하는 소스전극과 드레인전극을 더 구비할 수 있다.
본 발명의 다른 일 관점에 따르면, 상술한 것과 같은 박막트랜지스터 기판과, 상기 소스전극과 상기 드레인전극 중 어느 하나에 전기적으로 연결된 화소전극을 구비하는, 디스플레이 장치가 제공된다.
본 발명의 또 다른 일 관점에 따르면, 기판 상에 상호 이격된 제1가지전극과 제2가지전극을 갖는 제1게이트전극을 형성하는 단계와, 제1게이트전극을 덮는 제1게이트절연막을 형성하는 단계와, 제1게이트절연막 상에 비정질실리콘층을 형성하는 단계와, 폴리실리콘층이 되도록 비정질실리콘층을 결정화하는 단계와, 폴리실리콘층을 덮는 제2게이트절연막을 형성하는 단계와, 제2게이트절연막 상에 제1가지전극과 제2가지전극에 대응하도록 제2게이트전극을 형성하는 단계를 포함하는, 박막트랜지스터 기판 제조방법이 제공된다.
상기 제1게이트전극을 형성하는 단계는, 상호 이격된 제1가지전극과 제2가지전극, 그리고 제1가지전극과 제2가지전극을 연결하는 연결부를 갖는 제1게이트전극을 형성하는 단계일 수 있다.
상기 제1게이트전극을 형성하는 단계는, 동일물질로 동일층에, 상호 이격된 제1가지전극과 제2가지전극, 그리고 제1커패시터전극을 형성하는 단계이고, 상기 제2게이트전극을 형성하는 단계는, 동일물질로 동일층에, 제2게이트전극과 제2커패시터전극을 형성하는 단계일 수 있다.
제1게이트전극을 덮도록 제1게이트절연막을 형성하는 단계와, 폴리실리콘층을 덮도록 제2게이트절연막을 형성하는 단계와, 제1게이트절연막과 제2게이트절연막에 관통홀을 형성하는 단계를 더 포함하고, 상기 제2게이트전극을 형성하는 단계는, 관통홀을 통해 제1게이트전극에 연결된 제2게이트전극을 형성하는 단계일 수 있다.
상기 결정화하는 단계는, 비정질실리콘층에 레이저빔을 조사한 후, 비정질실리콘층의 제1가지전극과 제2가지전극 사이에 대응하는 제1부분의 온도가 비정질실리콘층의 제1가지전극과 제2가지전극에 대응하는 제2부분들의 온도보다 천천히 내려가도록 하는 단계일 수 있다. 나아가, 상기 결정화하는 단계는, 비정질실리콘층의 제1가지전극과 제2가지전극의 측면에 대응하는 제3부분들의 온도가 제2부분들의 온도보다 천천히 내려가고 제1부분의 온도보다는 빨리 내려가도록 하는 단계일 수 있다.
한편, 폴리실리콘층에 접촉하는 소스전극과 드레인전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 일 관점에 따르면, 상술한 것과 같은 제조방법에 따라 박막트랜지스터 기판을 준비하는 단계와, 소스전극과 드레인전극 중 어느 하나에 전기적으로 연결되는 화소전극을 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 높은 이동도 등의 우수한 성능을 가진 박막트랜지스터 기판, 이를 구비한 평판 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 평판 디스플레이 장치 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 박막트랜지스터 기판 제조 공정을 개략적으로 도시하는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 박막트랜지스터 기판 제조 공정을 개략적으로 도시하는 단면도들이다.
먼저 기판(10) 상에 상호 이격된 제1가지전극(31a)과 제2가지전극(31b)을 갖는 제1게이트전극(31)을 형성한다. 여기서 기판(10)은 글라스, 플라스틱 또는 금속을 포함할 수 있으며, 필요에 따라 도 1에 도시된 것과 같이 기판(10) 상에 실리콘옥사이드나 실리콘나이트라이드 등을 포함하는 버퍼층(20)을 형성하고 이 버퍼층(20) 상에 제1게이트전극(31)을 형성할 수도 있다. 제1가지전극(31a)과 제2가지전극(31b)은 서로 이격되어 위치하는데, 제1게이트전극(31)은 물론 제1가지전극(31a)과 제2가지전극(31b)을 연결하는 연결부(미도시)를 가질 수 있다. 이 경우 제1게이트전극(31)은 예컨대 "ㄷ" 형상을 가질 수 있다.
제1게이트전극(31)을 형성한 후, 이 제1게이트전극(31)을 덮도록 제1게이트절연막(40)을 형성한다. 제1게이트절연막(40)은 다양한 물질을 포함할 수 있는데, 실리콘옥사이드나 실리콘나이트라이드 등과 같은 무기물은 물론, 절연성을 갖는다면 유기물 역시 포함할 수 있다.
이와 같은 제1게이트절연막(40) 상에는 비정질실리콘층(50')을 형성하고, 비정질실리콘층(50')이 폴리실리콘층이 되도록 비정질실리콘층(50')을 결정화한다. 결정화하는 방법은 다양한 방법을 통해 이루어질 수 있는데, 예컨대 도 2에 도시된 것과 같이 비정질실리콘층(50')에 엑시머레이저빔을 조사함으로써 결정화되도록 할 수 있다. 비정질실리콘층(50')에 엑시머레이저빔을 조사하면, 비정질실리콘층(50')이 용융되거나 거의(nearly) 용융된 후 식으면서 결정화가 이루어진다.
이때, 전술한 것과 같이 제1게이트전극(31)이 비정질실리콘층(50') 하부에 위치하고 있기에, 이에 기인하여 비정질실리콘층(50')의 결정화가 특이하게 진행된다. 즉, 도 3에 도시된 것과 같이 비정질실리콘층(50')은 비정질실리콘층(50')의 제1가지전극(31a)과 제2가지전극(31b) 사이에 대응하는 제1부분(51'), 비정질실리콘층(50')의 제1가지전극(31a)과 제2가지전극(31b)에 대응하는 제2부분(52')들, 그리고 비정질실리콘층(50')의 제1가지전극(31a)과 제2가지전극(31b)의 측면에 대응하는 제3부분(53')들로 구분할 수 있는데, 이 부분들에 있어서 결정화가 상이하게 진행된다.
구체적으로, 비정질실리콘층(50')에 레이저빔이 조사된 이후, 제1부분(51')의 온도가 제2부분(52')들의 온도보다 천천히 내려가게 된다. 이는 제2부분(52')이 제1가지전극(31a)과 제2가지전극(31b)에 대응하기에 제1가지전극(31a)과 제2가지전극(31b)이 열을 방출하는 경로인 히트싱크 역할을 하기 때문이다. 제1부분(51')의 온도가 제2부분(52')들의 온도보다 천천히 내려가기에, 결정화는 제2부분(52')들에서 먼저 이루어지게 되고 이후 제1부분(51')에서 결정화가 진행된다. 이에 따라 제2부분(52')들에서보다 제1부분(51')에서 그레인 사이즈가 더 크게 형성된다. 특히 제1게이트전극(31)이 제1가지전극(31a)과 제2가지전극(31b)을 가지고 있기에, 비정질실리콘층(50')의 제1가지전극(31a)과 제2가지전극(31b) 사이에 대응하는 부분인 제1부분(51')에서 그레인 사이즈가 커지게 된다.
참고로 비정질실리콘층(50')의 제1가지전극(31a)과 제2가지전극(31b)의 측면에 대응하는 제3부분(53')들의 온도가 제2부분(52')들의 온도보다 천천히 내려가고 제1부분(51')의 온도보다는 빨리 내려가게 된다. 이에 따라 제3부분(53')들에서 형성되는 그레인 사이즈는 제2부분(52')들에서 형성되는 그레인 사이즈보다는 크고 제1부분(51')에서 형성되는 그레인 사이즈보다는 작게 된다.
이와 같은 과정을 거치게 되면, 도 4에 도시된 것과 같이 제1게이트절연막(40) 상에 폴리실리콘층(50)이 위치하도록 할 수 있다. 이 폴리실리콘층(50)의 경우, 폴리실리콘층(50)의 제1가지전극(31a)과 제2가지전극(31b) 사이에 대응하는 제1부분(51)에서의 그레인사이즈가, 폴리실리콘층(50)의 제1가지전극(31a)과 제2가지전극(31b)에 대응하는 제2부분(52)들에서의 그레인사이즈보다 크게 된다. 그리고 폴리실리콘층(50)의 제1가지전극(31a)과 제2가지전극(31b)의 측면에 대응하는 제3부분(53)들에서의 그레인사이즈는 제2부분(52)들에서의 그레인사이즈보다 크고 제1부분(51)에서의 그레인사이즈보다 작게 된다.
이후, 도 5에 도시된 것과 같이 폴리실리콘층(50)을 덮도록 제2게이트절연막(60)을 형성하고, 제2게이트절연막(60) 상에 제1가지전극(31a)과 제2가지전극(31b)에 대응하도록 제2게이트전극(32)을 형성한다. 이에 따라 박막트랜지스터는 제1게이트전극(31)과 제2게이트전극(32)을 구비하는 듀얼 게이트 구조를 갖게 된다. 물론 도 6에 도시된 것과 같이 제2게이트전극(32)을 구비하는 층간절연막(70)을 형성하고, 제2게이트전연막(60)과 층간절연막(70)을 관통하는 관통홀을 통해 폴리실리콘층(50)에 접촉하는 소스전극(81)과 드레인전극(82)을 형성하는 과정을 거칠 수도 있다.
이와 같은 본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면, 폴리실리콘층(50)의 제1게이트전극(31)의 제1가지전극(31a)과 제2가지전극(31b) 사이에 대응하는 제1부분(51)에서의 그레인 사이즈가 크도록 할 수 있다. 이에 따라 폴리실리콘층(50)의 소스전극(81)과 드레인전극(82) 사이에 부분에 있어서 그레인 사이즈가 큰 부분의 면적을 늘릴 수 있으며, 그 결과 폴리실리콘층(50)에 있어서 이동도를 높임으로써 박막트랜지스터의 성능을 높일 수 있다. 또한 박막트랜지스터가 듀얼게이트 구조를 갖기에, 박막트랜지스터의 오프 커런트(off-current)를 더욱 낮출 수 있다.
한편, 박막트랜지스터 기판을 제조함에 있어서, 상호 이격된 제1가지전극(31a)과 제2가지전극(31b)을 갖는 제1게이트전극(31)을 형성할 시, 동일물질로 동일층에 제1커패시터전극(미도시)도 형성할 수 있고, 또한 제2게이트전극(32)을 형성할 시, 동일물질로 동일층에 제2커패시터전극(미도시)도 형성할 수 있다. 이를 통해 박막트랜지스터 외에 커패시터까지 갖는 박막트랜지스터 기판을 제조할 수도 있다.
그리고 도 6에 도시된 것과 같은 듀얼 게이트를 갖는 박막트랜지스터의 경우, 제1게이트전극(31)과 제2게이트전극(32)에 동일한 전기적 신호가 인가되어야 한다. 이를 위해, 제2게이트절연막(60)을 형성한 후 제2게이트전극(32) 형성에 앞서, 제1게이트절연막(40)과 제2게이트절연막(60)에 관통홀을 형성하고, 제2게이트전극(32)을 형성할 시 이 관통홀을 통해 제1게이트전극(31)에 연결되도록 제2게이트전극(32)을 형성할 수 있다. 물론 이때 관통홀은 폴리실리콘층(50)은 지나지 않도록 함으로써 제1게이트전극(31)이나 제2게이트전극(32)이 폴리실리콘층(50)에 컨택하지 않도록 할 수 있다. 이는 제2게이트절연막(60) 형성 전에 폴리실리콘층(50)을 패터닝하는 등의 방법을 통해 이루어질 수 있다. 예컨대 폴리실리콘층(50)은 도 7에 도시된 것과 같이 패터닝될 수 있다.
물론 제1게이트전극(31)과 제2게이트전극(32)을 직접 상호 컨택시키지 않을 수도 있다. 이 경우 제1게이트전극(31)에 전기적 신호를 인가하는 제1배선과 제2게이트전극(32)에 전기적 신호를 인가하는 제2배선이 별도로 존재하되, 제1배선과 제2배선이 동일한 전기적 신호를 전달하도록 할 수도 있다. 물론 제1배선과 제2배선이 기판 상의 어디에서인가 서로 컨택하도록 할 수 있다. 예컨대 기판의 가장자리에 전기적 신호를 인가하기 위한 패드들이 존재하고 이 패드들에서 제1배선과 제2배선이 서로 연결되도록 할 수도 있다.
지금까지 박막트랜지스터 기판 제조방법에 대해 설명하였으나, 이를 이용한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다. 상술한 방법을 이용하여 박막트랜지스터 기판을 준비한 후, 소스전극(81)과 드레인전극(82) 중 어느 하나에 전기적으로 연결되는 화소전극을 형성하는 단계를 거쳐, 디스플레이 장치를 제조할 수 있다. 예컨대 소스전극(81)과 드레인전극(82)을 덮는 평탄화층을 형성하고, 평탄화층의 관통홀을 통해 드레인전극(82)에 컨택하는 화소전극을 형성하며, 화소전극 상에 발광층을 포함하는 중간층을 형성하고 그 위에 대향전극을 형성함으로써, 유기발광 디스플레이 장치를 제조할 수 있다.
이러한 방법을 통해 제조된 디스플레이 장치의 경우, 각 화소들의 작동을 제어하는 박막트랜지스터의 폴리실리콘층(50)이 이동도가 높고 또한 박막트랜지스터의 오프커런트가 낮기에, 화소들의 동작 제어가 용이해져 계조를 더욱 정확하고 풍부하게 나타낼 수 있게 된다.
지금까지 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 대해 설명하였으나, 박막트랜지스터 기판 및 디스플레이 장치 역시 본 발명의 범위에 속한다고 할 수 있다.
본 발명의 일 실시예에 따른 박막트랜지스터 기판은 예컨대 도 6에 도시된 것과 같은 구조를 가질 수 있다. 구체적으로, 기판(10) 상에 위치한 제1게이트전극(31)이 상호 이격된 제1가지전극(31a)과 제2가지전극(31b)을 갖도록 하고, 폴리실리콘층(50)이 제1게이트전극(31)과 절연되도록 제1게이트전극(31) 상부에 배치되도록 하며, 제2게이트전극(32)이 폴리실리콘층(50)과 절연되도록 폴리실리콘층(50) 상부에 배치되며 제1가지전극(31a)과 제2가지전극(31b)에 대응하도록 할 수 있다. 물론 제1게이트전극(31)은 제1가지전극(31a)과 제2가지전극(31b)을 연결하는 연결부를 더 가질 수도 있다. 이 경우 제1게이트전극(31)은 예컨대 "ㄷ" 형상을 가질 수 있다.
이와 같은 본 실시예에 따른 박막트랜지스터의 폴리실리콘층(50)의 경우, 폴리실리콘층(50)의 제1가지전극(31a)과 제2가지전극(31b) 사이에 대응하는 제1부분(51)에서의 그레인사이즈가, 폴리실리콘층(50)의 제1가지전극(31a)과 제2가지전극(31b)에 대응하는 제2부분(52)들에서의 그레인사이즈보다 크게 된다. 그리고 폴리실리콘층(50)의 제1가지전극(31a)과 제2가지전극(31b)의 측면에 대응하는 제3부분(53)들에서의 그레인사이즈는 제2부분(52)들에서의 그레인사이즈보다 크고 제1부분(51)에서의 그레인사이즈보다 작게 된다. 이에 따라 폴리실리콘층(50)의 소스전극(81)과 드레인전극(82) 사이에 부분에 있어서 그레인 사이즈가 큰 부분의 면적을 늘릴 수 있으며, 그 결과 폴리실리콘층(50)에 있어서 이동도를 높임으로써 박막트랜지스터의 성능을 높일 수 있다. 또한 박막트랜지스터가 듀얼게이트 구조를 갖기에, 박막트랜지스터의 오프 커런트(off-current)를 더욱 낮출 수 있다.
이와 같은 박막트랜지스터에 있어서, 제1게이트전극(31)과 제2게이트전극(32)에 동일한 전기적 신호가 인가되도록 할 수 있다. 이를 위해, 제1게이트절연막(40)과 제2게이트절연막(60)에 관통홀이 존재하도록 하고, 제2게이트전극(32)이 이 관통홀을 통해 제1게이트전극(31)에 연결되도록 할 수 있다. 물론 이때 관통홀은 폴리실리콘층(50)은 지나지 않도록 함으로써 제1게이트전극(31)이나 제2게이트전극(32)이 폴리실리콘층(50)에 컨택하지 않도록 할 수 있다. 이를 위해 폴리실리콘층(50)은 예컨대 도 7에 도시된 것과 같이 다양한 형태로 패터닝될 수 있다.
물론 제1게이트전극(31)과 제2게이트전극(32)을 직접 상호 컨택시키지 않을 수도 있다. 이 경우 제1게이트전극(31)에 전기적 신호를 인가하는 제1배선과 제2게이트전극(32)에 전기적 신호를 인가하는 제2배선이 별도로 존재하되, 제1배선과 제2배선이 동일한 전기적 신호를 전달하도록 할 수도 있다. 물론 제1배선과 제2배선이 기판 상의 어디에서인가 서로 컨택하도록 할 수 있다. 예컨대 기판의 가장자리에 전기적 신호를 인가하기 위한 패드들이 존재하고 이 패드들에서 제1배선과 제2배선이 서로 연결되도록 할 수도 있다.
한편, 제1커패시터전극(미도시)이 제1게이트전극(31)과 동일층에 배치되며 제1게이트전극(31)과 동일물질을 포함하도록 하고, 제2커패시터전극(미도시)이 제2게이트전극(32)과 동일층에 배치되며 제2게이트전극(32)과 동일물질을 포함하도록 할 수 있다. 이를 통해 제조 과정에서 별도의 추가 공정 없이도 커패시터와 박막트랜지스터를 모두 갖는 박막트랜지스터 기판을 구현할 수 있다.
물론 본 발명의 또 다른 일 실시예에 따르면, 이와 같은 박막트랜지스터 기판 외에 소스전극(81)과 드레인전극(82) 중 어느 하나에 전기적으로 연결된 화소전극(미도시)도 구비하는, 디스플레이 장치 역시 구현이 가능하다. 이러한 디스플레이 장치의 경우, 각 화소들의 작동을 제어하는 박막트랜지스터의 폴리실리콘층(50)이 이동도가 높고 또한 박막트랜지스터의 오프커런트가 낮기에, 화소들의 동작 제어가 용이해져 계조를 더욱 정확하고 풍부하게 나타낼 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 기판 20: 버퍼층
31: 제1게이트전극 31a: 제1가지전극
31b: 제2가지전극 32: 제2게이트전극
40: 제1게이트절연막 50': 비정질실리콘층
50: 폴리실리콘층 60: 제2게이트절연막
70: 층간절연막 81: 소스전극
82: 드레인전극

Claims (17)

  1. 기판;
    상기 기판 상에 배치되며, 상호 이격된 제1가지전극과 제2가지전극을 갖는 제1게이트전극;
    상기 제1게이트전극과 절연되도록 상기 제1게이트전극 상부에 배치된 폴리실리콘층; 및
    상기 폴리실리콘층과 절연되도록 상기 폴리실리콘층 상부에 배치되며 상기 제1가지전극과 상기 제2가지전극에 대응하는 제2게이트전극;
    을 구비하는, 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1게이트전극은 상기 제1가지전극과 상기 제2가지전극을 연결하는 연결부를 더 포함하는, 박막트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제1게이트전극과 상기 제2게이트전극에는 언제나 동일한 전기적 신호가 인가되는, 박막트랜지스터 기판.
  4. 제1항에 있어서,
    상기 제1게이트전극과 동일층에 배치되며 상기 제1게이트전극과 동일물질을 포함하는 제1커패시터전극; 및
    상기 제2게이트전극과 동일층에 배치되며 상기 제2게이트전극과 동일물질을 포함하는 제2커패시터전극;
    을 더 구비하는, 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1게이트전극과 상기 폴리실리콘층 사이에 개재되는 제1게이트절연막; 및
    상기 제2게이트전극과 상기 폴리실리콘층 사이에 개재되는 제2게이트절연막;
    을 더 구비하며, 상기 제1게이트절연막과 상기 제2게이트절연막 각각은 관통홀을 가져 상기 제1게이트전극과 상기 제2게이트전극이 연결되도록 하는, 박막트랜지스터 기판.
  6. 제1항에 있어서,
    상기 폴리실리콘층의 상기 제1가지전극과 상기 제2가지전극 사이에 대응하는 제1부분에서의 그레인사이즈는 상기 폴리실리콘층의 상기 제1가지전극과 상기 제2가지전극에 대응하는 제2부분들에서의 그레인사이즈보다 큰, 박막트랜지스터 기판.
  7. 제6항에 있어서,
    상기 폴리실리콘층의 상기 제1가지전극과 상기 제2가지전극의 측면에 대응하는 제3부분들에서의 그레인사이즈는 상기 제2부분들에서의 그레인사이즈보다 크고 상기 제1부분에서의 그레인사이즈보다 작은, 박막트랜지스터 기판.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 폴리실리콘층에 접촉하는 소스전극과 드레인전극을 더 구비하는, 박막트랜지스터 기판.
  9. 제8항의 박막트랜지스터 기판; 및
    상기 소스전극과 상기 드레인전극 중 어느 하나에 전기적으로 연결된 화소전극;
    을 구비하는, 디스플레이 장치.
  10. 기판 상에 상호 이격된 제1가지전극과 제2가지전극을 갖는 제1게이트전극을 형성하는 단계;
    제1게이트전극을 덮는 제1게이트절연막을 형성하는 단계;
    제1게이트절연막 상에 비정질실리콘층을 형성하는 단계;
    폴리실리콘층이 되도록 비정질실리콘층을 결정화하는 단계;
    폴리실리콘층을 덮는 제2게이트절연막을 형성하는 단계; 및
    제2게이트절연막 상에 제1가지전극과 제2가지전극에 대응하도록 제2게이트전극을 형성하는 단계;
    를 포함하는, 박막트랜지스터 기판 제조방법.
  11. 제10항에 있어서,
    상기 제1게이트전극을 형성하는 단계는,
    상호 이격된 제1가지전극과 제2가지전극, 그리고 제1가지전극과 제2가지전극을 연결하는 연결부를 갖는 제1게이트전극을 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  12. 제10항에 있어서,
    상기 제1게이트전극을 형성하는 단계는, 동일물질로 동일층에, 상호 이격된 제1가지전극과 제2가지전극, 그리고 제1커패시터전극을 형성하는 단계이고,
    상기 제2게이트전극을 형성하는 단계는, 동일물질로 동일층에, 제2게이트전극과 제2커패시터전극을 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  13. 제10항에 있어서,
    제1게이트전극을 덮도록 제1게이트절연막을 형성하는 단계;
    폴리실리콘층을 덮도록 제2게이트절연막을 형성하는 단계; 및
    제1게이트절연막과 제2게이트절연막에 관통홀을 형성하는 단계;
    를 더 포함하고, 상기 제2게이트전극을 형성하는 단계는, 관통홀을 통해 제1게이트전극에 연결된 제2게이트전극을 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  14. 제10항에 있어서,
    상기 결정화하는 단계는, 비정질실리콘층에 레이저빔을 조사한 후, 비정질실리콘층의 제1가지전극과 제2가지전극 사이에 대응하는 제1부분의 온도가 비정질실리콘층의 제1가지전극과 제2가지전극에 대응하는 제2부분들의 온도보다 천천히 내려가도록 하는 단계인, 박막트랜지스터 기판 제조방법.
  15. 제14항에 있어서,
    상기 결정화하는 단계는,
    비정질실리콘층의 제1가지전극과 제2가지전극의 측면에 대응하는 제3부분들의 온도가 제2부분들의 온도보다 천천히 내려가고 제1부분의 온도보다는 빨리 내려가도록 하는 단계인, 박막트랜지스터 기판 제조방법.
  16. 제10항 내지 제15항 중 어느 한 항에 있어서,
    폴리실리콘층에 접촉하는 소스전극과 드레인전극을 형성하는 단계를 더 포함하는, 박막트랜지스터 기판 제조방법.
  17. 제16항의 제조방법에 따라 박막트랜지스터 기판을 준비하는 단계; 및
    소스전극과 드레인전극 중 어느 하나에 전기적으로 연결되는 화소전극을 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
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