KR20160026806A - 차폐 애플리케이션을 위한 세라믹 기판의 금속화와 관련된 디바이스 및 방법 - Google Patents

차폐 애플리케이션을 위한 세라믹 기판의 금속화와 관련된 디바이스 및 방법 Download PDF

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KR20160026806A
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샤울 브란체프스키
하워드 이. 첸
안토니 제임스 로비안코
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스카이워크스 솔루션즈, 인코포레이티드
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Abstract

차폐 애플리케이션들을 위한 세라믹 기판들의 금속화와 관련된 디바이스 및 방법. 일부 실시예에서, 세라믹 어셈블리는 복수의 층을 포함하고, 어셈블리는 제1 영역과 제2 영역 간의 경계를 포함하고, 어셈블리는 경계를 따라 복수의 도전성 피처를 갖는 선택된 층을 더 포함하고, 각각의 도전성 피처는 제1 영역 및 제2 영역이 그 각자의 측벽들을 형성하기 위해 분리될 때 각각의 측벽이 도전성 차폐층과 전기적 연결을 형성할 수 있는 도전성 피처들의 노출부들을 포함하도록 제1 영역 및 제2 영역 안으로 연장된다.

Description

차폐 애플리케이션을 위한 세라믹 기판의 금속화와 관련된 디바이스 및 방법{DEVICES AND METHODS RELATED TO METALLIZATION OF CERAMIC SUBSTRATES FOR SHIELDING APPLICATIONS}
관련 출원(들)의 상호 참조
본 출원은 또한 2014년 8월 31일자로 "DEVICES AND METHODS RELATED TO METALLIZATION OF CERAMIC SUBSTRATES FOR SHIELDING APPLICATIONS"이라는 명칭으로 출원된 미국 가특허출원 제62/044,301호의 우선권을 주장한다. 상술한 출원(들) 각각의 내용은 그 전체가 모든 면에서 본 명세서에 참고로 명확히 포함된다.
본 개시 내용은 차폐 애플리케이션들을 위한 세라믹 기판들의 금속화에 관한 것이다.
관련 기술의 설명
무선 주파수(RF) 애플리케이션들에서, RF 회로들 및 관련된 디바이스들은 패키징된 모듈에 구현될 수 있다. 이런 패키징된 모듈은 세라믹 기판을 포함할 수 있다.
일부 구현에서, 본 개시 내용은 복수의 층을 포함하는 세라믹 어셈블리에 관한 것으로, 어셈블리는 제1 영역과 제2 영역 간의 경계를 포함하고, 어셈블리는 경계를 따라 복수의 도전성 피처를 갖는 선택된 층을 더 포함하고, 각각의 도전성 피처는 제1 영역 및 제2 영역이 그 각자의 측벽들을 형성하기 위해 분리될 때 각각의 측벽이 도전성 차폐층과 전기적 연결을 형성할 수 있는 도전성 피처들의 노출부들을 포함하도록 제1 영역 및 제2 영역 안으로 연장된다.
일부 실시예에서, 어셈블리는 복수의 도전성 피처에 전기적으로 연결된 접지 면을 더 포함한다.
일부 실시예에서, 세라믹 어셈블리는 제1 영역 및 제2 영역의 분리를 용이하게 하기 위해 소성되지 않은 상태(unfired state)에 있다.
일부 실시예에서, 도전성 피처들은 선택된 층상에 또는 이를 통해 형성된 복수의 직사각형 도전성 비아를 포함하고, 따라서 경계는 각각의 직사각형 도전성 비아의 중간부를 통해 일반적으로 연장된다.
일부 실시예에서, 도전성 피처들은 선택된 층상에 또는 이를 통해 형성된 복수의 성형된 도전성 비아를 포함하고, 각각의 성형된 도전성 비아들은 경계를 따라 일어나는 분리의 가능성을 증가시키는 형상을 경계 또는 경계 근처에 갖는다.
일부 실시예에서, 각각의 도전성 피처는 하나의 원형 형상 비아가 제1 영역에 있고 다른 하나의 원형 형상 비아가 제2 영역에 있도록 경계를 따라 구현되는 두 개의 원형 형상 비아를 포함한다.
일부 실시예에서, 두 개의 원형 형상 비아는 서로 접촉한다.
일부 구현에서, 본 개시 내용은 세라믹 디바이스를 제조하는 방법에 관한 것이다. 방법은 제1 영역과 제2 영역 간의 경계를 따라 선택된 층상에 또는 이를 통해 복수의 도전성 피처를 형성하는 단계를 포함하고, 각각의 도전성 피처는 제1 영역 및 제2 영역 안으로 연장된다. 방법은 선택된 층 및 하나 이상의 다른 층을 포함하는 어셈블리를 형성하는 단계를 더 포함한다. 방법은 제1 영역 및 제2 영역 각각이 측벽을 형성하도록 경계를 따라 제1 영역 및 제2 영역을 분리하는 단계를 더 포함하며, 측벽은 도전성 피처들의 노출부들을 포함하고, 노출부들은 도전성 차폐층과 전기적 연결을 형성할 수 있다.
일부 실시예에서, 세라믹 디바이스는 소성되지 않은 디바이스이다.
일부 실시예에서, 도전성 피처들을 형성하는 단계는 금속층을 인쇄하는 단계를 포함한다.
일부 실시예에서, 도전성 피처들을 형성하는 단계는 복수의 도전성 비아를 형성하는 단계를 포함한다.
일부 실시예에서, 도전성 비아를 형성하는 단계는 복수의 비아를 펀칭하는 단계, 및 펀칭된 비아를 도전성 재료로 충전하는 단계를 포함한다.
일부 실시예에서, 도전성 재료는 은을 포함한다.
일부 실시예에서, 제1 영역 및 제2 영역의 분리는 절단 단계를 포함한다.
일부 실시예에서, 절단 단계는 블레이드 절단 단계 또는 레이저 절단 단계를 포함한다.
일부 실시예에서, 제1 영역 및 제2 영역의 분리는 다이싱(dicing) 단계를 포함한다.
일부 실시예에서, 제1 영역 및 제2 영역의 분리는 스냅핑(snapping) 단계를 포함한다.
일부 구현에서, 본 개시 내용은 복수의 층의 공동 소성된 세라믹 어셈블리(co-fired ceramic assembly)를 포함하는 세라믹 패키징 기판에 관한 것이며, 어셈블리는 해당 어셈블리를 다른 어셈블리로부터 분리함으로써 생기는 측벽을 포함하고, 측벽은 복수의 도전성 피처를 갖는 선택된 층을 포함하고, 각각의 도전성 피처는 측벽상의 노출부를 포함하고, 노출부는 도전성 차폐층과 전기적 연결을 형성할 수 있다.
일부 구현에서, 본 개시 내용은 세라믹 패키징 기판을 제조하는 방법에 관한 것이다. 방법은 복수의 층을 포함하는 어셈블리를 형성하는 단계를 포함하고, 어셈블리는 제1 영역과 제2 영역 간의 경계를 더 포함하며, 어셈블리는 경계를 따라 복수의 도전성 피처를 갖는 선택된 층을 더 포함하고, 각각의 도전성 피처는 제1 영역 및 제2 영역 안으로 연장된다. 방법은 제1 영역 및 제2 영역을 분리하여 그 각자의 측벽들을 생성하는 단계를 더 포함하며, 각각의 측벽은 도전성 피처들의 노출부들을 포함한다. 방법은 분리된 제1 및 제2 영역 중 어느 한쪽 또는 양쪽을 소성하는(firing) 단계를 더 포함하고, 따라서 각각의 측벽 상의 도전성 피처들 각각의 노출부가 도전성 차폐층과 전기적 연결을 형성할 수 있다.
일부 구현에서, 본 개시 내용은 패키징된 전자 디바이스에 관한 것이다. 패키징된 전자 디바이스는 하나 이상의 컴포넌트들을 수용하도록 구성된 세라믹 기판을 포함하며, 세라믹 기판은 복수의 층의 어셈블리를 포함하고, 어셈블리는 해당 어셈블리를 다른 어셈블리로부터 분리함으로써 생기는 측벽을 포함하며, 측벽은 복수의 도전성 피처를 갖는 선택된 층을 포함하고, 각각의 도전성 피처는 측벽 상에 노출부를 포함하며, 도전성 피처들 각각은 세라믹 기판 내의 접지 면과 전기적 접촉을 한다. 패키징된 전자 디바이스는 또한, 집적 회로를 갖는 다이를 포함하고, 다이는 세라믹 기판의 표면상에 실장된다. 패키징된 전자 디바이스는 다이 위의 상부 표면과 측벽을 충분히 커버하는 등각의 도전성 층(conformal conductive layer)을 더 포함하고, 따라서 등각의 도전성 층은 패키징된 전자 디바이스에 차폐 기능을 제공하기 위해 측벽 상의 도전성 피처들의 노출부들을 통해 접지 면과 전기적으로 연결된다.
일부 실시예에서, 다이는 플립 칩 디바이스이고, 따라서 등각의 도전성 층은 실장된 다이의 상부 표면을 실질적으로 커버한다.
일부 실시예에서, 패키징된 전자 디바이스는 세라믹 기판 위에 구현된 오버몰드 구조를 더 포함하고, 오버몰드 구조는 등각의 도전성 층이 실질적으로 오버몰드 구조의 상부 표면을 커버하도록 상부 표면을 포함한다.
일부 구현에서, 본 개시 내용은 패키징된 전자 디바이스를 제조하는 방법에 관한 것이다. 방법은 하나 이상의 컴포넌트를 수용하도록 구성된 세라믹 기판을 제공하거나 형성하는 단계를 포함하며, 세라믹 기판은 복수의 층의 어셈블리를 포함하고, 어셈블리는 해당 어셈블리를 다른 어셈블리로부터 분리함으로써 생기는 측벽을 포함하며, 측벽은 복수의 도전성 피처를 갖는 선택된 층을 포함하고, 각각의 도전성 피처는 측벽 상에 노출부를 포함하며, 도전성 피처들 각각은 세라믹 기판 내의 접지 면과 전기적 접촉을 한다. 방법은 또한 세라믹 기판의 표면상에 다이를 실장하는 단계를 포함하며, 다이는 집적 회로를 포함한다. 방법은 다이 위의 상부 표면과 측벽을 실질적으로 커버하기 위해 등각의 도전성 층을 형성하는 단계를 더 포함하며, 따라서 등각의 도전성 층은 패키징된 전자 디바이스에 차폐 기능을 제공하기 위해 측벽 상의 도전성 피처들의 노출부들을 통해 접지 면과 전기적으로 연결된다.
도 1은 전화 기판과 같은 회로 기판에 실장되도록 구성된 하부 측면을 갖는 무선 주파수(RF) 모듈(100)의 예를 도시한다.
도 2a 및 2b는 아직 단편화(singulate)되지 않은 개별 유닛들의 어레이를 갖는 LTCC 기판의 패널의 측면도 및 평면도를 도시한다.
도 3은 LTCC 기판과 같은 세라믹 기판을 포함하는 RF 모듈의 예를 도시한다.
도 4a-4c는 도 3의 세라믹 기판이 제조될 수 있는 방법의 예를 도시한다.
도 5a-5c는 주어진 절단된 에지 구성에 대해 일어날 수 있는 변동들의 예들을 도시한다.
도 6a는 단일의 연속적인 도전성 피처가 직사각형 피스(rectangular piece)로서 유닛 영역의 각각의 경계를 따라 구현되는 예시적인 구성을 도시한다.
도 6b는 도 6a의 예시적인 구성으로부터 생길 수 있는 개별 유닛의 측면 에지를 도시한다.
도 7a는 단일의 연속적인 도전성 피처가 하나 이상의 개구를 갖는 직사각형 피스로서 유닛 영역의 각각의 경계를 따라 구현되는 다른 예시적인 구성을 도시한다.
도 7b는 도 7a의 예시적인 구성으로부터 생길 수 있는 개별 유닛(116)의 측면 에지를 도시한다.
도 8a는 복수의 도전성 피처가 유닛 영역의 각각의 경계를 따라 구현되는 예시적인 구성을 도시한다.
도 8b 및 8c는 도 8a의 예시적인 구성으로부터 생길 수 있는 개별 유닛의 평면도 및 측면도를 도시한다.
도 9a는 복수의 도전성 피처가 유닛 영역의 각각의 경계를 따라 구현되는 다른 예시적인 구성을 도시한다.
도 9b 및 9c는 도 9a의 예시적인 구성으로부터 생길 수 있는 개별 유닛의 평면도 및 측면도를 도시한다.
도 10a-10c는 원형 비아가 도 9a의 각각의 도전성 피처에 대해 배열될 수 있는 방법의 비제한적인 예들을 도시한다.
도 11a-11c는 도전성 피처들의 다른 형상들이 또한 원형 또는 직사각형 형상의 비아 대신에 구현될 수 있다는 것을 도시한다.
도 12는 일부 실시예에서 수직 프로필들이 또한 바람직한 기능들을 제공하도록 구성될 수 있다는 것을 도시한다.
도 13은 본 명세서에 설명된 하나 이상의 피처를 갖는 세라믹층의 어셈블리를 제조하기 위해 구현될 수 있는 프로세스를 도시한다.
도 14는 도 13의 프로세스와 연관된 다양한 스테이지들의 예들을 도시한다.
도 15는 본 명세서에 설명된 하나 이상의 피처를 갖는 복수의 개별 세라믹 기판 유닛을 형성하기 위해 구현될 수 있는 프로세스를 도시한다.
도 16은 도 15의 프로세스와 연관된 다양한 스테이지들의 예들을 도시한다.
도 17은 본 명세서에 설명된 하나 이상의 피처를 갖는 차폐된 모듈을 형성하기 위해 구현될 수 있는 프로세스를 도시한다.
도 18은 도 17의 프로세스와 연관된 다양한 스테이지들의 예들을 도시한다.
도 19 및 20은 본 명세서에 설명된 하나 이상의 피처를 갖는 세라믹 기판들이 플립 칩 디바이스뿐만 아니라 다른 실장 가능한 디바이스들에 대한 패키징 기판들로서 이용될 수 있다는 것을 도시한다.
도 21은 본 명세서에 설명된 하나 이상의 유익한 피처를 갖는 예시적인 무선 디바이스를 도시한다.
본 명세서에 제공된 제목들이 있다면 이는 단지 편의를 위한 것이며, 반드시 청구 발명의 의미 또는 범위에 영향을 미치는 것은 아니다.
차폐 애플리케이션들을 위한 세라믹 기판들의 금속화와 관련된 디바이스들 및 방법들이 개시된다. 도 1은 전화 기판과 같은 회로 기판상에 실장된 하부 측면을 갖는 무선 주파수(RF) 모듈(100)의 예를 도시한다. 이런 하부 측면은 일반적으로 102로 표시되는 세라믹 기판의 하부 표면상에 형성된 복수의 접촉 패드를 포함할 수 있다. 도 1에서, 모듈(100)은 세라믹 기판(102) 위에 구현된 하나 이상의 컴포넌트를 더 포함할 수 있다.
세라믹 기판(102)은 하나 이상의 접지 면(108)을 포함할 수 있고, 이런 접지 면(들)은 모듈(100)의 측벽들 상에 구현된 도전성 피처들에 전기적으로 연결될 수 있다. 이런 도전성 피처들은 접지 면(들)과 도전성 층(104) 간의 전기적 연결을 용이하게 할 수 있다. 일부 실시예에서, 도전성 층(104)은 모듈(100)의 6개의 예시적인 측면들 중 5개를 커버하도록 구성될 수 있다. 예를 들어, 상부 표면 및 4개의 측벽은 모듈(100)의 하나 이상의 컴포넌트에 접지 면(들)과 함께 차폐 기능을 제공하기 위해 도전성 층(104)에 의해 커버될 수 있다.
본 명세서에서는 이런 차폐 기능성을 제공하도록 구현될 수 있는 측벽 연결 구성들의 다양한 예들이 설명된다. 도 1에서, 이런 측벽 연결 구성은 일반적으로 106으로 표시된다. 다양한 예들이 저온 공동 소성된 세라믹(LTCC, Low-Temperature Co-fired Ceramic) 기술의 맥락에서 설명된다; 그러나, 본 개시 내용의 하나 이상 피처가 또한 다른 타입의 세라믹 기판 기술들 외에 비세라믹 기판 기술들로 구현될 수 있음이 이해될 것이다. 본 명세서에 개시된 다양한 예들에서, LTCC 기판들은 때때로 세라믹 기판들로서 언급된다.
도 1의 예에서, RF 모듈(100)은 개별 모듈이다. 본 명세서에 설명된 바와 같이, 이런 모듈은 제조 프로세스의 적어도 일부 동안 함께 제조될 수 있는 수많은 모듈 중 하나일 수 있다. 이런 제조 프로세스의 예들은 본 명세서에서 더 상세히 설명된다.
도 2a 및 2b는 아직 단편화되지 않은 개별 유닛들(116)의 어레이를 갖는 LTCC 기판(112)의 패널(110)의 측면도 및 평면도를 도시한다. 이런 단편화는 예를 들어, 절단, 스냅핑, 다이싱, 또는 이들의 일부 조합과 같은 기술을 이용하여 절단선들(114)을 따라 이루어질 수 있다. 본 명세서에 설명된 바와 같이, LTCC 패널(110)은 개별 유닛들(116)이 서로 분리될 때 도 1의 측벽 연결 구성(106)을 용이하게 하도록 구성될 수 있다.
도 3은 LTCC 기판(16)과 같은 세라믹 기판을 포함하는 RF 모듈(10)의 예를 도시한다. 이런 기판은 도 4a-4c에 도시된 어레이로부터 획득될 수 있다. 도 4에서, 예시적인 모듈(10)은 세라믹 기판(16)상에 실장된 플립 칩(14)을 포함할 수 있다. 세라믹 기판(16) 상에 플립 칩(14)의 이 같은 실장은 땜납 볼(solder ball)들(20)의 어레이에 의해 용이하게 될 수 있다. 이런 땜납 볼들(20)은 기계적인 실장 기능 외에, 플립 칩(14)과, 세라믹 기판(16)의 실장 표면(76) 상에 형성된 접촉 패드들 간의 전기적인 연결도 제공할 수 있다.
도 3에 도시된 바와 같이, 언더필(underfill)(22)이 플립 칩(14)과 세라믹 기판(16) 사이에 형성될 수 있다. 이런 언더필은 도전성 재료의 등각의 코팅(conformal coating)(12)의 더 쉬운 형성을 촉진하기 위해 플립 칩(14)의 에지들 근처에 구성될 수 있다. 예를 들어, 언더필(22)의 주변부는 플립 칩(14)의 수직 에지들과 세라믹 기판(16)의 수평 표면(76) 사이에 각진 전이(angled transition)를 제공하는 것으로 도시되어 있다.
일부 실시예에서, 등각의 코팅(12)은 예를 들어, 스프레이 또는 다양한 피착 방법들에 의한 도전성 재료의 도포에 의해 형성될 수 있다. 이런 도전성 재료의 코팅은 그가 커버하는 부분들의 차폐 기능을 제공할 수 있다. 패키징된 디바이스(10)에 대한 전반적인 차폐 성능은 세라믹 기판(16)의 에지들 외에, 플립 칩(14) 아래의 접지 면(예를 들어, 세라믹 기판(16) 내)에서도 측방 차폐를 제공함으로써 크게 향상될 수 있다.
도 3에 도시된 예에서, 전기적 연결 구성(72)은 세라믹 기판(16)의 측면 에지들을 일반적으로 커버하기 위해 세라믹 기판(16)의 상부 표면(76)으로부터 연장하는 등각의 도전성 코팅(12)을 포함할 수 있다. 세라믹 기판(16)의 측면 에지들을 커버하는 이런 등각의 도전성 코팅(12)은 세라믹 기판(16) 내에서 세라믹 기판(16)의 그 각자의 에지들로 연장하는 하나 이상의 도전성 층과 전기적으로 접촉하는 것으로 도시되어 있다. 예를 들어, 도전성 층들(60, 62)은 이들의 에지들이 일반적으로 세라믹 기판(16)의 각자의 에지들(50)과 정렬되도록 구현되는 것으로 도시되어 있다. 따라서, 도전성 층들(60, 62)은 등각의 도전성 코팅(12)과 전기적으로 접촉하는 것으로 도시되어 있다. 따라서, 등각의 도전성 코팅(12)은 (도시되지는 않았지만, 도전성 층들(60, 62)과 전기적으로 접촉하는) 접지 면과 결합되어, 패키징된 디바이스(10)에 차폐 기능을 제공한다.
도 3에 도시된 바와 같이, 세라믹 기판(16)은 복수의 층 및 피처(30)를 포함할 수 있다. 이런 층들 및 피처들은 예를 들어, 유전체 층들, 수동 컴포넌트(저항, 커패시터, 인덕터 등)들, 도체 피처(예를 들어, 비아, 트레이스)들, 및 접지 면(도시 안 됨)을 포함할 수 있다. 이런 맥락에서, 예시적인 도전성 층들(60, 62)은 선택된 측면 위치들 및/또는 그 각자의 선택된 층들에 형성될 수 있다.
도 3에 또한 도시된 바와 같이, 패키징된 디바이스(10)는 회로 기판(예를 들어, 전화 기판) 상의 패키징된 디바이스(10)의 실장을 가능하게 하고, 패키징된 디바이스(10)와 회로 기판 간의 전기적 연결을 가능하게 하는 접촉 패드들(54)을 포함할 수 있다.
도 4a-4c는 도 3의 세라믹 기판(16)이 제조될 수 있는 방법의 예를 도시한다. 도 4a에 도시된 바와 같이, 패널(112)은 복수의 층(130)을 생성하기 위해 제조될 수 있다. 이런 층들은 예를 들어, 층들(130a, 130b 및 130c)을 포함할 수 있다. 이런 예시적인 층들 중에서, 층(130b)은 절단선(134)을 가로지르도록 구현된 도전성 피처(132)를 포함하는 것으로 도시되어 있다. 이런 도전성 피처(132)는 예를 들어, 은과 같은 도전성 재료의 패터닝된 인쇄에 의해 형성될 수 있다. 도전성 피처(132)는 각자의 접지 면들(도시 안 됨)에 전기적으로 연결될 수 있다. 예를 들어, 도전성 피처(132)의 좌측은 절단선(134)의 좌측 유닛과 연관된 접지 면에 전기적으로 연결될 수 있다. 유사하게, 도전성 피처(132)의 우측은 절단선(134)의 우측 유닛과 연관된 접지 면에 전기적으로 연결될 수 있다.
도 4b는 도 4a의 패널(112)의 단편화에 의해 획득된 개별 유닛(116)을 도시한다. 이런 단편화된 개별 유닛(116)은 절단선들(134)을 따라 단편화로부터 생기는 에지들(140)을 포함하는 것으로 도시되어 있다. 이런 에지들은 도 4a의 도전성 피처들(132)의 절단으로부터 생기는 도전성 피처들(142)을 포함하는 것으로 도시되어 있다. 도전성 피처들(142)의 노출 단부들은 등각의 차폐층(예를 들어, 도 3의 12)과 전기적 접촉을 형성할 수 있어, 이로 인해 도전성 피처들(142)과 연관된 접지 면(들)과 등각의 차폐층 간의 전기적 연결을 제공할 수 있다.
일부 실시예에서, 개별 유닛들에 대한 전술한 패널(112)의 단편화는 소성 프로세스 전에 수행될 수 있다. 단편화되면, 개별 유닛들은 소성된 개별 유닛들(146)을 생성하기 위해 소성될 수 있으며(본 명세서에서는 소결되는(sintered) 것으로도 언급됨), 그 중 하나가 도 4c에 도시되어 있다. 이런 소성된 유닛은 예를 들어, 도 3의 예에서 하나 이상의 컴포넌트의 실장을 위한 세라믹 기판으로 이용될 수 있다. 소성된 유닛(146)은 등각의 차폐층(예를 들어, 도 3의 12)과 접지 면(들) 사이의 전기적 연결을 용이하게 할 수 있는 에지 구성(148)을 포함할 수 있다. 이런 에지 구성과 연관된 예들은 이하 본 명세서에 상세히 설명된다.
복수의 층을 갖는 완성된 세라믹 기판이 단편화되고 소결될 때, 절단된 에지들은 예를 들어, 단편화 허용 오차(singulation tolerance), 층들 간의 열 수축의 변동, 또는 이들의 일부 조합에 기인한 변동을 가질 수 있다. 도 5a-5c는 주어진 절단된 에지 구성(148)에 대해 일어날 수 있는 이런 변동들의 예를 도시한다. 도 5a-5c에서는, 도전성 피처(152)가 층들(150a 및 150c) 사이에 있는 층(150b)의 일부로서 형성된다고 가정한다. 더욱이, 도금(예를 들어, Pd, Cu, Ag, Au, Ni 또는 이들 금속을 포함할 수 있는 합금들)(154)이 등각의 차폐층(도시 안 됨)과 전기적 연결을 용이하게 하기 위해 도전성 피처(152)의 단부에 형성된 것으로 도시되어 있다. 일부 실시예에서, 이런 도금은 존재하거나 존재하지 않을 수 있다.
도 5a에 도시된 바와 같이, 도전성 피처(152)의 에지가 층들(150a 및 150c)의 에지들에 대해 리세스되는 변동이 있을 수 있다. 이런 리세스된 구성은 예를 들어, 층들(150a, 150c)보다 더 큰 양의 수축을 겪은 층(150b) 때문에 일어날 수 있다. 이런 리세스가 충분히 깊은 경우, 도전성 피처(152)와 등각의 차폐층(도시 안 됨) 간의 전기적 연결은 저하될 수 있다.
도 5b에 도시된 바와 같이, 도전성 피처(152)의 에지가 층들(150a 및 150c)의 에지들과 실질적으로 동일 높이인 변동이 있을 수 있다. 이런 구성은 바람직한 구성일 수 있다; 그러나, 이는 가능성 있는 구성이거나 아닐 수 있다.
도 5c에 도시된 바와 같이, 도전성 피처(152)의 에지가 층들(150a 및 150c)의 에지들을 넘어서 돌출하는 변동이 있을 수 있다. 이런 리세스된 구성은 예를 들어, 층들(150a, 150c)보다 더 적은 양의 수축을 겪은 층(150b) 때문에 일어날 수 있다. 이런 돌출부가 충분히 크다면, 등각의 차폐층(도시 안 됨)의 연속성(contiguousness)은 저하될 수 있다.
도 5a-5c에 도시된 바와 같이, 다른 층들의 에지들에 대한 도전성 피처(152)의 에지의 위치는 변할 수 있다. 세라믹 기판의 주어진 에지에 대한 도전성 피처(152)가 일반적으로 연속적인 피스라면, 해당 도전성 피처의 전체 에지는 다른 층들의 에지들과 함께 변할 수 있다. 이에 따라, 단일 피스(single piece) 도전성 피처와 등각의 차폐층 간의 전기적 연결의 무결성은 함께 좋거나 나쁠 수 있다. 이런 단일 피스 도전성 피처가 세라믹 기판 유닛의 주어진 에지에 대해 유일한 것이라면, 등각의 차폐층에 대한 접지 연결의 무결성은 단일 피스 도전성 피처에 의해 결정될 수 있다.
도 6 및 7는 세라믹 기판 유닛들에서 그 각자의 에지들에 대해 단일 피스 피처들로서 구현될 수 있는 도전성 피처들의 예를 도시한다. 도 6a는 단일의 연속하는 도전성 피처(예를 들어, 인쇄된 은 층)(132)가 직사각형 피스로서 유닛 영역(130)의 각각의 경계를 따라 구현되는 예시적인 구성(160)을 도시한다. 예를 들어, 도전성 피처(132a)는 유닛 영역(130)과 인접 영역(130a) 사이의 경계를 따라 형성된 것으로 도시되어 있다. 유사하게, 도전성 피처들(132b, 132c, 132d)은 유닛 영역(130)과 그 각자의 인접 영역들(130b, 130c, 130d) 사이의 경계들을 따라 형성된 것으로 도시되어 있다.
도 6b는 도 6a의 예시적인 구성으로부터 생길 수 있는 개별 유닛(116)의 측면 에지를 도시한다. 도전성 피처(132)의 노출된 에지는 측면 에지의 측면 치수의 대부분을 따라 연장된 것으로 도시되어 있다. 일부 실시예에서, 도 6b에 도시된 바와 같이, 개별 유닛(116)의 각각의 에지는 하나 이상의 이런 도전성 피처들을 포함할 수 있다. 2 이상의 이런 도전성 피처들이 주어진 에지에 대해 제공되는 실시예들에서, 등각의 차폐층과 접지 면(들) 사이의 전반적인 전기적 연결은 향상될 수 있다.
도 7a는 단일 연속하는 도전성 피처(예를 들어, 인쇄된 은 층)(132)가 하나 이상의 개구를 갖는 직사각형 피스로서 유닛 영역(130)의 각각의 경계를 따라 구현되는 다른 예시적인 구성(160)을 도시한다. 예를 들어, 도전성 피처(132a)는 유닛 영역(130)과 인접 영역(130a) 사이에 경계를 따라 형성된 것으로 도시되어 있다. 유사하게, 도전성 피처들(132b, 132c, 132d)은 유닛 영역(130)과 그 각자의 인접 영역들(130b, 130c, 130d) 사이의 경계들을 따라 형성된 것으로 도시되어 있다. 이런 도전성 피처들이 처리되고 절단될 때, 주어진 개별 유닛의 각각의 에지는 매립된 연속적인 스파인(spine), 및 개별 유닛의 에지에서 단부들을 노출하기 위해 스파인으로부터의 복수의 연장부를 포함할 수 있다.
도 7b는 도 7a의 예시적인 구성으로부터 생길 수 있는 개별 유닛(116)의 측면 에지를 도시한다. 도전성 피처(132)의 노출부들은 측면 에지의 층을 따라 정렬된 것으로 도시되어 있다. 일부 실시예에서, 도 7b에 도시된 바와 같이, 개별 유닛(116)의 각각의 에지는 하나 이상의 이런 도전성 피처들을 포함할 수 있다. 2 이상의 이런 도전성 피처들이 주어진 에지에 대해 제공되는 실시예들에서, 등각의 차폐층과 접지 면(들) 사이의 전반적인 전기적 연결은 향상될 수 있다.
도 8 및 9는 세라믹 기판 유닛들에서 각각의 에지들에 대해 2 이상의 피처로서 구현될 수 있는 도전성 피처들의 예를 도시한다. 주어진 에지를 따르는 이런 복수의 도전성 피처들은 기계적 및/또는 열적 효과에 기인하는 단일 피스 도전성 피처(들)와 연관된 변동들로부터 유발되는 층 대 접지(layer-to-ground) 전기적 연결을 차폐하는 감도를 감소시킬 수 있다.
도 8a는 복수의 도전성 피처(예를 들어, 층에서 펀칭되고 충전된 비아들)(170)가 유닛 영역(130)의 각각의 경계를 따라 구현되는 예시적인 구성(160)을 도시한다. 도 8a의 예에서, 각각의 도전성 피처는 대응하는 경계를 가로지르는 직사각형 형상을 갖는 (예를 들어, 펀칭되고 충전된) 비아일 수 있다. 이런 도전성 피처들(170)은 유닛 영역(130)과 인접 영역(130a) 사이에 경계를 따라 형성된 것으로 도시되어 있다. 유사하게, 도전성 피처들(170)은 유닛 영역(130)과 그 각자의 인접 영역들(130b, 130c, 130d) 사이의 경계들을 따라 형성된 것으로 도시되어 있다.
도 8b 및 8c는 도 8a의 예시적인 구성으로부터 생길 수 있는 개별 유닛(116)의 평면도 및 측면도를 도시한다. 도전성 피처들(172)의 노출부들(176)(도전성 피처들(170)이 절단되어 생김)은 각각의 측면 에지(174)의 층을 따라 정렬된 것으로 도시되어 있다. 일부 실시예에서, 도 8c에 도시된 바와 같이, 개별 유닛(116)의 각각의 에지는 이런 도전성 피처들의 하나 이상의 세트를 포함할 수 있다. 도전성 피처들의 2 이상의 이런 세트들이 주어진 에지에 대해 제공되는 실시예들에서, 등각의 차폐층과 접지 면(들) 사이의 전반적인 전기적 연결은 향상될 수 있다.
도 9a는 복수의 도전성 피처(예를 들어, 은으로 인쇄된 및/또는 도전성 재료로 충전된 비아들)(180)가 유닛 영역(130)의 각각의 경계를 따라 구현되는 다른 예시적인 구성(160)을 도시한다. 도 9a의 예에서, 각각의 도전성 피처(180)는, 하나가 한 영역에 다른 하나가 인접 영역 상에 있는 한 쌍의 원형 형상 비아들(182)을 포함하는 것으로 도시된다. 이런 도전성 피처들(180)은 유닛 영역(130)과 인접 영역(130a) 사이의 경계를 따라 형성된 것으로 도시되어 있다. 유사하게, 도전성 피처들(180)은 유닛 영역(130)과 그 각자의 인접 영역들(130b, 130c, 130d) 사이의 경계들을 따라 형성된 것으로 도시되어 있다.
도 9b 및 9c는 도 9a의 예시적인 구성으로부터 생길 수 있는 개별 유닛(116)의 평면도 및 측면도를 도시한다. 도전성 피처들(182)의 노출부들(186)(도전성 피처들(180)이 절단되어 생김)은 각각의 측면 에지(184)의 층을 따라 정렬된 것으로 도시되어 있다. 일부 실시예에서, 도 9c에 도시된 바와 같이, 개별 유닛(116)의 각각의 에지는 이런 도전성 피처들의 하나 이상의 세트들을 포함할 수 있다. 도전성 피처들의 2 이상의 이런 세트들이 주어진 에지에 대해 제공되는 실시예들에서, 등각의 차폐층과 접지 면(들) 사이의 전반적인 전기적 연결은 향상될 수 있다.
도 10a-10c는 원형 비아들(182)이 도 9a의 각각의 도전성 피처(180)에 대해 배열될 수 있는 방법의 비제한적인 예들을 도시한다. 도 10a의 예에서, 두 개의 원형 비아(182)는 일반적으로 경계(190)를 따라 터치하지만 중첩하지 않는 것으로 도시되어 있다. 이런 구성은 소정 타입의 단편화(예를 들어, 스냅핑)가 경계를 따라 더 일어나기 쉽게 할 수 있다. 도 10a에는 또한, 2개의 인접 유닛을 분리(예를 들어, 절단에 의해)하는데 필요한 공간을 나타내는, 선들(192)이 경계선(190)의 양측에 도시된다. 이런 공간을 고려하여, 도 10a의 우측에는 그 측면 에지(184)를 갖는 분리된 유닛을 도시한다. 원형 비아들(182)의 복수의 노출부(186)가 이런 측면 에지를 따라 있다.
도 10b의 예에서, 두 개의 원형 비아(182)는 부분적으로 중첩되는 것으로 도시되어 있다. 이런 구성은 또한 소정 타입의 단편화(예를 들어, 스냅핑)가 경계(190)을 따라 더 일어나기 쉽게 할 수 있다. 도 10b에는 또한, 두 개의 인접 유닛을 분리하는데(예를 들어, 절단에 의해) 필요한 공간을 나타내는, 선들(192)이 경계선(190)의 양측에 도시된다. 이런 공간을 고려하여, 도 10b의 우측은 그 측면 에지(184)를 갖는 분리된 유닛을 도시한다. 원형 비아들(182)의 복수의 노출부(186)가 이런 측면 에지를 따라 있다. 도 10b의 예에서, 노출부들(186)은 도 10a의 예의 노출부들보다 크다(원형 비아들(182)이 도 10a 및 10b에서 동일한 직경을 갖는다고 가정한다).
도 10c는 일부 실시예에서는, 주어진 도전성 피처(180)의 두 개의 비아(182)가 반드시 터치될 필요가 없음을 도시한다. 서로 충분히 근접하게 배치된다면, 선들(192)에 의해 정의되는 (예를 들어, 절단, 이중 절단 또는 다이싱에 의한) 분리 영역은 에지(184)를 따라 비아들(182)의 노출부들(186)을 가질 수 있다. 동일한 절단 영역 및 동일한 비아 크기를 가정할 때, 도 10c의 비아의 예시적인 배열은 도 10a 및 10b의 예들보다 작은 노출부들(186)을 갖는다.
도 10a-10c의 예들에서, 도전성 피처들은 복수의 쌍의 성형된 도체(예를 들어, 원형 형상 도체들의 쌍들)인 것으로서 도시되어 있다. 일부 실시예에서는 더 많은 또는 더 적은 수의 성형된 도체들이 이런 쌍들 대신에 구현될 수 있다는 것이 이해될 것이다. 예를 들어, 적절하게 치수가 정해진 단일의 성형된 도체(예를 들어, 원형 형상 도체)가 한 쌍의 도체들을 대체할 수 있고, 이런 단일의 성형된 도체는 예를 들어, 그 중간부를 따라 절단될 수 있다.
도 10a-10c는 도전성 피처들(180)을 위한 다양한 설계 파라미터들이 상이한 에지 구성들을 만들기 위해 어떻게 조절될 수 있는지의 예들을 도시한다. 도 11a-11c는 도전성 피처들의 다른 형상들이 또한 원형 또는 직사각형 형상 비아 대신에 구현될 수 있다는 것을 도시한다. 도 11a에서는 도전성 피처(194)가 도 8a-8c의 직사각형 형상 예와 유사하지만 경계를 따라 노치들을 갖는 것으로 도시되어 있다. 일부 실시예에서, 이런 노치들은 경계를 따라 분리를 촉진할 수 있다. 두 개의 인접 유닛이 분리될 때, 이런 도전성 피처는 에지(184) 상에 노출부(186)를 만드는 것으로 도시되어 있다.
도 11b에서, 도전성 피처(194)는 예를 들어, 나비넥타이 형상(bow-tie shape)을 정의하기 위해 단부들보다 경계에서 더 작은 중앙부 치수(waist dimension)를 갖는 것으로 도시되어 있다. 경계에서의 이런 중앙부 구성은 경계를 따라 분리를 촉진할 수 있다. 두 개의 인접 유닛들이 분리될 때, 이런 도전성 피처는 에지(184) 상에 노출부(186)을 만드는 것으로 도시되어 있다.
도 11c에서는 도전성 피처(194)가 단부들보다 경계에서 더 큰 중앙부 치수를 갖는 것으로 도시되어 있다. 이런 예시적인 중앙부는 경계를 따라 노치들을 포함하는 것으로 도시되며; 이런 노치들은 경계를 따라 분리를 촉진할 수 있다. 두 개의 인접 유닛들이 분리될 때, 이런 도전성 피처는 에지(184) 상에 노출부(186)를 만드는 것으로 도시되어 있다.
도 10 및 11의 예들에서, 다양한 형상들이 측면 형상의 맥락에서 설명된다. 도 12는 일부 실시예에서 수직 프로필들이 또한 바람직한 기능들을 제공하도록 구성될 수 있다는 것을 도시한다. 예를 들어, 층(130)은 두 개의 인접 유닛들 사이의 경계(190)를 가로지르는 도전성 피처(194)를 포함하는 것으로 도시되어 있다. 이런 도전성 피처는 경계(190)를 따라 분리를 촉진하기 위해 층(130)의 어느 한쪽 또는 양쪽 측면에 노치 피처(들)를 포함할 수 있다.
본 명세서에 설명된 바와 같이 구현된 도전성 피처들이 등각의 차폐층과 신뢰할 수 있는 전기적 연결을 제공할 때 유익한 기능들을 제공할 수 있음을 알 수 있다. 접지 면(들)과 결합해서 등각의 차폐층이 대응하는 모듈에 RF 차폐를 제공하도록 이런 도전성 피처들이 세라믹 기판 내의 하나 이상의 접지 면과 전기적으로 연결될 수 있다는 것이 이해될 것이다.
도 13은 본 명세서에 설명된 하나 이상의 피처를 갖는 세라믹층들의 어셈블리를 제조하기 위해 구현될 수 있는 프로세스(200)를 도시한다. 도 14는 도 13의 프로세스(200)과 연관된 다양한 스테이지들의 예들을 도시한다.
블록 202에서, 소성되지 않은 세라믹층이 제공될 수 있다. 이런 세라믹층은 LTCC 기판 유닛들의 어레이의 형성을 허용하도록 구성될 수 있다. 도 14에서, 이런 세라믹층은 두 개의 인접 유닛들 사이에서 경계(134)를 갖는 130으로 표시된다. 블록 204에서, 하나 이상의 도전성 피처가 인접 유닛들의 각각의 경계에 대해 소성되지 않은 세라믹층 상에 또는 이를 통해 형성될 수 있다. 이런 도전성 피처(들)는 인접 유닛들의 양쪽으로 연장될 수 있다. 도 14에서, 이런 도전성 피처(예를 들어, 도전성 비아)는 220으로 표시되며; 이런 도전성 피처는 경계(134)를 가로지르고 두 개의 인접 유닛들의 양쪽으로 연장되는 것으로 도시되어 있다. 블록 206에서는, 도전성 피처(220)를 갖는 전술한 세라믹층을 포함하는 소성되지 않은 세라믹층들의 어셈블리가 어셈블링될 수 있다.
도 15는 본 명세서에 설명된 하나 이상의 피처를 갖는 복수의 개별 세라믹 기판 유닛을 형성하기 위해 구현될 수 있는 프로세스(210)를 도시한다. 도 16은 도 15의 프로세스(210)와 연관된 다양한 스테이지들의 예들을 도시한다.
블록 212에서는, 소성되지 않은 세라믹층들의 어셈블리가 제공되거나 형성된다. 이런 어셈블리는 도 13의 프로세스(200)로부터 만들어지는 어셈블리일 수 있다. 도 16에서, 이런 어셈블리는 경계(134)를 가로지르도록 층(130)이 두 개의 인접 유닛 사이에 구현된 도전성 피처(220)를 갖는 것으로 도시되어 있다. 추가 층들(222, 224)이 층(130) 아래 및 위에 있는 것으로 도시되어 있다.
블록 214에서, 소성되지 않은 세라믹층들은 복수의 개별 유닛으로 단편화될 수 있다. 도 16에서, 이런 단편화된 개별 유닛들은 116으로 도시되어 있다. 도시된 두 개의 개별 유닛(116) 각각은 단편화 프로세스 동안 분리되는 도전성 피처(220)로부터 생기는 도전성 피처(226)의 노출부를 갖는 측면 에지를 포함한다.
블록 216에서, 개별 유닛들은 하나 이상의 컴포넌트를 그 위에 수용할 준비가 된 개별 세라믹 기판들을 만들기 위해 소성될 수 있다. 도 16에서, 이런 소성된 세라믹 기판 유닛들은 146으로 도시되어 있다. 도시된 두 개의 개별 유닛(146) 각각은 도전성 피처(226)의 노출부를 갖는 측면 에지를 포함한다.
도 17은 본 명세서에 설명된 하나 이상의 피처를 갖는 차폐된 모듈을 형성하기 위해 구현될 수 있는 프로세스(230)를 도시한다. 도 18은 도 17의 프로세스(230)와 연관된 다양한 스테이지들의 예들을 도시한다.
블록 232에서는, 세라믹 기판이 제공되거나 형성된다. 이런 세라믹 기판은 도 15의 프로세스(210)로부터 만들어지는 소성된 세라믹 기판일 수 있다. 도 18에서, 이런 세라믹 기판(146)은 두 개의 대향 에지들 각각에 도전성 피처(226)가 구현된 층(130)을 갖는 것으로 도시되어 있다. 비록 도 18에 도시되지 않을지라도, 세라믹 기판의 다른 두 개의 에지들 각각도 이런 도전성 피처(들)를 포함할 수 있다.
블록 234에서, 하나 이상의 컴포넌트가 세라믹 기판 위에 실장될 수 있다. 도 18에서, 플립 칩 디바이스(240)가 땜납 볼들(242)을 통해 세라믹 기판상에 실장되는 것으로 도시되어 있다. 언더필(244)이 플립 칩 디바이스(240)와 세라믹 기판 사이에 제공되는 것으로 도시되어 있다. 다른 유형의 디바이스들이 또한, 플립 칩 디바이스(240)를 갖거나 갖지 않은, 세라믹 기판상에 실장될 수 있다는 것이 이해될 것이다.
블럭 236에서, 등각의 차폐층이 세라믹 기판의 상부 및 그 위에 실장된 컴포넌트(들)뿐만 아니라, 세라믹 기판의 측벽들 중 일부 또는 모두를 실질적으로 커버하기 위해 형성될 수 있다. 이런 등각의 차폐층은 예를 들어, 스퍼터링, 스프레이 페인팅 등에 의해 형성될 수 있다. 도 18에서, 이런 등각의 차폐층(104)은 플립 칩 디바이스(240), 언더필(244)의 노출부, 세라믹 기판의 상부 표면의 노출부, 및 세라믹 기판의 측벽들을 커버하는 것으로 도시되어 있다. 등각의 차폐층(104)의 측벽은 도전성 피처들(226)과 전기적 연결을 형성하는 것으로 도시되어 있고, 따라서 등각의 차폐층(104)은 세라믹 기판 내의 하나 이상의 접지 면에 전기적으로 연결된다.
도 19 및 20은 본 명세서에 설명된 하나 이상의 피처를 갖는 세라믹 기판들이 플립 칩 디바이스뿐만 아니라 다른 실장 가능한 디바이스들에 대한 패키징 기판으로서 이용될 수 있는 것을 도시한다. 도 19에서, 등각의 차폐층(104)를 갖는 RF 모듈(100)은 도 17 및 18을 참고로 설명된 예와 유사할 수 있다. 더욱 특히, 플립 칩 디바이스(240)는 본 명세서에 설명된 하나 이상의 피처를 갖는 세라믹 기판(102) 상에 실장되는 것으로 도시되어 있다. 이런 피처들은 세라믹 기판(102) 내의 하나 이상의 접지 면과 등각의 차폐층(104) 사이의 전기적 연결을 용이하게 하기 위해 세라믹 기판(102)의 측벽들 중 일부 또는 모두 상에 구현된 도전성 피처들(226)을 포함할 수 있다.
도 20은 일부 실시예에서 본 명세서에 설명된 하나 이상의 피처를 갖는 세라믹 기판이 복수의 컴포넌트에 대한 패키징 기판으로서 이용될 수 있는 것을 도시한다. 이런 컴포넌트들은 플립 칩 디바이스를 포함하거나 포함하지 않을 수 있다. 도 20에서, RF 모듈(100)은 각각의 벽을 따라 하나 이상의 도전성 피처(226)를 포함하는 세라믹 기판(102)를 포함하는 것으로 도시되어 있다. 이런 세라믹 기판상에 실장될 수 있는 컴포넌트들의 예들은 플립 칩 다이(250), 와이어본드 다이(252), 및 SMT 디바이스(256)를 포함한다. 플립 칩 다이(250)에 대해서는, 전기적 연결 기능이 복수의 땜납 볼에 의해 제공될 수 있다. 와이어본드 다이(252)에 대해서는, 전기적 연결들이 와이어본드들(254), 다이(252)의 아랫면 상의 단자(도시 안 됨), 또는 이들의 일부 조합을 통해 제공될 수 있다. SMT 디바이스(256)에 대해서는, 전기적 연결들이 디바이스의 아랫면 상의 단자들(도시 안 됨)을 통해 제공될 수 있다.
도 20에서, 오버몰드 구조(260)가 세라믹 기판상에 실장된 다양한 컴포넌트들을 실질적으로 캡슐화하도록 세라믹 기판(102) 위에 형성될 수 있다. 등각의 차폐층(104)이 오버몰드 구조(260)의 상부 표면, 오버몰드 구조(260)의 측벽들, 및 세라믹 기판(102)의 측벽들을 실질적으로 커버하도록 형성될 수 있다. 따라서, 등각의 차폐층(104)은 도전성 피처들(226)을 통해 세라믹 기판(102) 내의 하나 이상의 접지 면에 전기적으로 연결될 수 있으며, 이로 인해 차폐 기능을 제공한다.
일부 구현에서, 본 명세서에 설명된 하나 이상의 피처를 갖는 디바이스 및/또는 회로는 무선 디바이스와 같은 RF 디바이스에 포함될 수 있다. 이런 디바이스 및/또는 회로는 무선 디바이스에 직접, 본 명세서에 설명된 모듈러 형태로, 또는 이들의 어떤 조합으로 구현될 수 있다. 일부 실시예에서, 이런 무선 디바이스는 예를 들어, 셀룰러 폰, 스마트폰, 전화 기능을 갖거나 갖지 않는 핸드헬드 무선 디바이스, 무선 태블릿 등을 포함할 수 있다.
도 21은 본 명세서에 설명된 하나 이상의 유익한 피처를 갖는 예시적인 무선 디바이스(300)를 도시한다. 본 명세서에 설명된 하나 이상의 피처를 갖는 모듈의 맥락에서, 이러한 모듈은 점선 박스(100)와 연관된 일부 또는 모든 기능을 포함할 수 있으며, 예를 들어, 프런트 엔드 모듈(FEM, Front-End Module)로서 구현될 수 있다. 무선 디바이스(300)의 다른 모듈들도 본 명세서에 설명된 하나 이상의 피처의 구현으로부터 혜택을 얻을 수 있다.
PA들(312)은 증폭 및 전송될 RF 신호를 생성하고, 수신된 신호들을 처리하도록 구성 및 동작될 수 있는 송수신기(310)로부터 그 각자의 RF 신호를 수신할 수 있다. 송수신기(310)는, 송수신기(310)에 적합한 RF 신호들과 사용자에 적합한 데이터 및/또는 음성 신호들 사이의 변환을 제공하도록 구성되는 기저대역 서브시스템(308)과 상호작용하는 것으로 도시되어 있다. 송수신기(310)는 또한, 무선 디바이스(300)의 동작을 위한 전력을 관리하도록 구성되는 전력 관리 컴포넌트(306)에 연결되는 것으로 도시되어 있다. 이러한 전력 관리는 또한 기저대역 서브시스템(308) 및 모듈(100)의 동작을 제어할 수 있다.
기저대역 서브시스템(308)은, 사용자에게 제공되고 사용자로부터 수신되는 음성 및/또는 데이터의 다양한 입력 및 출력을 용이하게 하기 위해서 사용자 인터페이스(302)에 연결되는 것으로 도시되어 있다. 기저대역 서브시스템(308)은 또한, 무선 디바이스의 동작을 용이하게 하기 위한 데이터 및/또는 명령어들을 저장하고/하거나 사용자에 대한 정보의 저장을 제공하도록 구성되는 메모리(304)에 연결될 수 있다.
예시적인 무선 디바이스(300)에서, PA들(312)의 출력은 정합되고(각각의 정합 회로(314)를 통해) 대역 선택 스위치(316), 그 각자의 듀플렉서들(318) 및 안테나 스위치(320)를 통해 안테나(322)로 라우팅되는 것으로 도시되어 있다. 도 21에서, 수신된 신호는 예를 들어, 하나 이상의 저잡음 증폭기(LNA, Low-Noise Amplifiers)를 포함할 수 있는 "Rx" 경로들(도시 안 됨)로 라우팅되는 것으로 도시되어 있다.
다수의 다른 무선 디바이스 구성들이 본 명세서에 설명된 하나 이상의 피처를 이용할 수 있다. 예를 들어, 무선 디바이스는 다중-대역 디바이스일 필요는 없다. 다른 예에서, 무선 디바이스는 다이버시티 안테나와 같은 추가 안테나들, 및 Wi-Fi, 블루투스 및 GPS와 같은 추가 연결 피처들을 포함할 수 있다.
문맥에서 달리 명확하게 요구하지 않는 한, 상세한 설명 및 청구항들 전체에 걸쳐, "포함한다(comprise)", "포함하는(comprising)" 등의 단어들은, 배타적이거나 총망라의 의미와는 대조적으로 포괄적인 의미로, 즉 "포함하지만 이에 제한되지는 않음"의 의미로 해석되어야 한다. "결합된(coupled)"이라는 단어는, 일반적으로 본 명세서에서 이용될 때, 직접 연결되거나 또는 하나 이상의 중간 요소를 경유하여 연결될 수 있는 2개 이상의 요소를 지칭한다. 부가적으로, "본 명세서에(herein)", "위에(above)", "아래에(below)"라는 단어들 및 유사한 의미의 단어들은, 본 출원에서 이용될 때, 본 출원의 임의의 특정 부분들이 아닌 전체적으로 본 출원을 참조해야 한다. 문맥이 허용하는 경우, 위의 설명에서 단수 또는 복수를 이용하는 단어들은 또한 복수 또는 단수를 각각 포함할 수 있다. 2 이상의 항목들의 리스트에 관한 단어 "또는(or)"은 단어의 다음과 같은 해석들 모두를 커버한다: 리스트 내의 항목들 중 임의의 항목, 리스트의 모든 항목들, 및 리스트의 항목들의 임의의 조합.
본 발명의 실시예들의 위의 상세한 설명은 모든 것을 망라하거나, 또는 위에 개시된 바로 그 형태로 본 발명을 제한하는 것으로 의도되지는 않는다. 본 발명의 특정 실시예들 및 예들은 예시의 목적으로 위에 설명되었지만, 관련 기술분야의 통상의 기술자가 인식하는 바와 같이, 본 발명의 범위 내에서 다양한 등가의 수정들이 가능하다. 예를 들어, 프로세스들 또는 블록들은 주어진 순서로 제시되어 있지만, 대안적인 실시예들은 상이한 순서로 단계들을 갖는 루틴들을 수행하거나 블록들을 갖는 시스템들을 사용할 수 있고, 일부 프로세스들 또는 블록들은 삭제, 이동, 부가, 세분, 결합 및/또는 수정될 수 있다. 이들 프로세스들 또는 블록들 각각은 다양한 상이한 방식으로 구현될 수 있다. 또한, 프로세스들 또는 블록들이 때로는 연속적으로 수행되는 것으로 도시되어 있지만, 이들 프로세스들 또는 블록들은 대신에 병행하여 수행될 수 있거나, 또는 상이한 시간에 수행될 수 있다.
본 명세서에 제공된 본 발명의 교시들은 반드시 위에 설명된 시스템이 아니라 다른 시스템들에도 적용될 수 있다. 위에 설명된 다양한 실시예들의 요소들 및 동작들은 추가의 실시예들을 제공하도록 결합될 수 있다.
본 발명의 일부 실시예들이 설명되었지만, 이들 실시예들은 단지 예로서 제시되었으며, 본 개시 내용의 범위를 제한하도록 의도되지는 않는다. 실제로, 본 명세서에 설명된 신규 방법들 및 시스템들은 각종의 다른 형상들로 구현될 수 있고; 또한, 본 개시 내용의 사상으로부터 벗어나지 않고 본 명세서에 설명된 방법들 및 시스템들의 형태에서의 다양한 생략, 치환 및 변경이 행해질 수 있다. 첨부된 청구항들 및 그 등가물들은 본 개시 내용의 범위 및 사상 내에 있는 이러한 형태들 또는 수정들을 커버하는 것으로 의도된다.

Claims (23)

  1. 복수의 층을 포함하는 세라믹 어셈블리로서,
    상기 어셈블리는 제1 영역과 제2 영역 간의 경계를 포함하고, 상기 어셈블리는 상기 경계를 따라 복수의 도전성 피처를 갖는 선택된 층을 더 포함하고, 각각의 도전성 피처는, 상기 제1 영역 및 상기 제2 영역이 그 각자의 측벽을 형성하기 위해 분리될 때 각각의 측벽이 도전성 차폐층과 전기적 연결을 형성할 수 있는 상기 도전성 피처들의 노출부들을 포함하도록 상기 제1 영역 및 상기 제2 영역 안으로 연장되는, 세라믹 어셈블리.
  2. 제1항에 있어서, 상기 어셈블리는 상기 복수의 도전성 피처에 전기적으로 연결된 접지 면을 더 포함하는 세라믹 어셈블리.
  3. 제2항에 있어서, 상기 세라믹 어셈블리는 상기 제1 영역 및 상기 제2 영역의 분리를 용이하게 하기 위해 소성되지 않은 상태(unfired state)에 있는, 세라믹 어셈블리.
  4. 제2항에 있어서, 상기 도전성 피처들은 상기 선택된 층 상에 형성되거나 또는 상기 선택된 층을 통해 형성된 복수의 직사각형 도전성 비아를 포함하고, 따라서 상기 경계는 각각의 직사각형 도전성 비아의 중간부를 통해 일반적으로 연장되는, 세라믹 어셈블리.
  5. 제2항에 있어서, 상기 도전성 피처들은 상기 선택된 층 상에 형성되거나 또는 상기 선택된 층을 통해 형성된 복수의 성형된 도전성 비아를 포함하고, 각각의 성형된 도전성 비아는 상기 경계를 따라 일어나는 분리의 가능성을 증가시키는 형상을 상기 경계 또는 상기 경계 근처에 갖는, 세라믹 어셈블리.
  6. 제5항에 있어서, 각각의 도전성 피처는, 하나의 원형 형상 비아가 상기 제1 영역에 있으며 다른 하나의 원형 형상 비아가 상기 제2 영역에 있도록 상기 경계를 따라 구현되는 두 개의 원형 형상 비아를 포함하는, 세라믹 어셈블리.
  7. 제6항에 있어서, 상기 두 개의 원형 형상 비아는 서로 접촉하는, 세라믹 어셈블리.
  8. 세라믹 디바이스를 제조하는 방법으로서,
    제1 영역과 제2 영역 간의 경계를 따라 선택된 층 상에 또는 선택된 층을 통해 복수의 도전성 피처를 형성하는 단계 - 각각의 도전성 피처는 상기 제1 영역 및 상기 제2 영역 안으로 연장됨 -;
    상기 선택된 층 및 하나 이상의 다른 층을 포함하는 어셈블리를 형성하는 단계; 및
    상기 제1 영역 및 상기 제2 영역 각각이 측벽을 형성하도록 상기 경계를 따라 상기 제1 영역 및 상기 제2 영역을 분리하는 단계
    를 포함하며, 상기 측벽은 상기 도전성 피처들의 노출부들을 포함하고, 상기 노출부들은 도전성 차폐층과 전기적 연결을 형성할 수 있는, 방법.
  9. 제8항에 있어서, 상기 세라믹 디바이스는 소성되지 않은 디바이스인, 방법.
  10. 제9항에 있어서, 상기 도전성 피처들을 형성하는 단계는 금속층을 인쇄하는 단계를 포함하는 방법.
  11. 제9항에 있어서, 상기 도전성 피처들을 형성하는 단계는 복수의 도전성 비아를 형성하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 도전성 비아들을 형성하는 단계는 복수의 비아를 펀칭하는 단계, 및 상기 펀칭된 비아들을 도전성 재료로 충전하는 단계를 포함하는 방법.
  13. 제12항에 있어서, 상기 도전성 재료는 은을 포함하는 방법.
  14. 제9항에 있어서, 상기 제1 영역 및 상기 제2 영역을 분리하는 단계는 절단 단계를 포함하는 방법.
  15. 제14항에 있어서, 상기 절단 단계는 블레이드 절단 단계 또는 레이저 절단 단계를 포함하는 방법.
  16. 제9항에 있어서, 상기 제1 영역 및 상기 제2 영역을 분리하는 단계는 다이싱(dicing) 단계를 포함하는 방법.
  17. 제9항에 있어서, 상기 제1 영역 및 상기 제2 영역을 분리하는 단계는 스냅핑(snapping) 단계를 포함하는 방법.
  18. 복수의 층의 공동 소성된(co-fired) 세라믹 어셈블리를 포함하는 세라믹 패키징 기판으로서,
    상기 어셈블리는 상기 어셈블리를 다른 어셈블리로부터 분리함으로써 생기는 측벽을 포함하고, 상기 측벽은 복수의 도전성 피처를 갖는 선택된 층을 포함하고, 각각의 도전성 피처는 상기 측벽 상에 노출부를 포함하고, 상기 노출부는 도전성 차폐층과 전기적 연결을 형성할 수 있는, 세라믹 패키징 기판.
  19. 세라믹 패키징 기판을 제조하는 방법으로서,
    복수의 층을 포함하는 어셈블리를 형성하는 단계 - 상기 어셈블리는 제1 영역과 제2 영역 간의 경계를 더 포함하고, 상기 어셈블리는 상기 경계를 따라 복수의 도전성 피처를 갖는 선택된 층을 더 포함하며, 각각의 도전성 피처는 상기 제1 영역 및 상기 제2 영역 안으로 연장됨 -;
    상기 제1 영역 및 상기 제2 영역을 분리하여 그 각자의 측벽들을 생성하는 단계 - 각각의 측벽은 상기 도전성 피처들의 노출부들을 포함함 -; 및
    상기 분리된 제1 및 제2 영역들 중 어느 한쪽 또는 양쪽을 소성하는(firing) 단계 - 따라서 각각의 측벽 상의 상기 도전성 피처들 각각의 상기 노출부가 도전성 차폐층과 전기적 연결을 형성할 수 있음 -
    를 포함하는 방법.
  20. 패키징된 전자 디바이스로서,
    하나 이상의 컴포넌트를 수용하도록 구성된 세라믹 기판 - 상기 세라믹 기판은 복수의 층의 어셈블리를 포함하고, 상기 어셈블리는 상기 어셈블리를 다른 어셈블리로부터 분리함으로써 생기는 측벽을 포함하며, 상기 측벽은 복수의 도전성 피처를 갖는 선택된 층을 포함하고, 각각의 도전성 피처는 상기 측벽 상에 노출부를 포함하며, 상기 도전성 피처들 각각은 상기 세라믹 기판 내의 접지 면과 전기적 접촉을 함 -;
    집적 회로를 갖는 다이 - 상기 다이는 상기 세라믹 기판의 표면상에 실장됨 -; 및
    상기 다이 위의 상부 표면 및 상기 측벽을 충분히 커버하는 등각의 도전성 층(conformal conductive layer) - 따라서 상기 등각의 도전성 층은 상기 패키징된 전자 디바이스에 차폐 기능을 제공하기 위해 상기 측벽 상의 상기 도전성 피처들의 노출부들을 통해 상기 접지 면과 전기적으로 연결됨 -
    을 포함하는 패키징된 전자 디바이스.
  21. 제20항에 있어서, 상기 다이는 플립-칩 디바이스이고, 따라서 상기 등각의 도전성 층은 상기 실장된 다이의 상부 표면을 실질적으로 커버하는, 패키징된 전자 디바이스.
  22. 제20항에 있어서, 상기 세라믹 기판 위에 구현된 오버몰드 구조를 더 포함하고, 상기 오버몰드 구조는 상기 등각의 도전성 층이 상기 오버몰드 구조의 상부 표면을 실질적으로 커버하도록 상기 상부 표면을 포함하는, 패키징된 전자 디바이스.
  23. 패키징된 전자 디바이스를 제조하는 방법으로서,
    하나 이상의 컴포넌트를 수용하도록 구성된 세라믹 기판을 제공하거나 또는 형성하는 단계 - 상기 세라믹 기판은 복수의 층의 어셈블리를 포함하고, 상기 어셈블리는 상기 어셈블리를 다른 어셈블리로부터 분리함으로써 생기는 측벽을 포함하고, 상기 측벽은 복수의 도전성 피처를 갖는 선택된 층을 포함하며, 각각의 도전성 피처는 상기 측벽 상에 노출부를 포함하고, 상기 도전성 피처들 각각은 상기 세라믹 기판 내의 접지 면과 전기적 접촉을 함 -;
    상기 세라믹 기판의 표면상에 다이를 실장하는 단계 - 상기 다이는 집적 회로를 포함함 -; 및
    상기 다이 위의 상부 표면과 상기 측벽을 충분히 커버하도록 등각의 도전성 층을 형성하는 단계 - 따라서 상기 등각의 도전성 층은 상기 패키징된 전자 디바이스에 차폐 기능을 제공하기 위해 상기 측벽 상의 상기 도전성 피처들의 노출부들을 통해 상기 접지 면과 전기적으로 연결됨 -
    를 포함하는 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455228B2 (en) * 2014-01-03 2016-09-27 Apple Inc. Self-shielded components and methods for making the same
US10321569B1 (en) * 2015-04-29 2019-06-11 Vpt, Inc. Electronic module and method of making same
JP6332190B2 (ja) * 2015-07-31 2018-05-30 株式会社村田製作所 セラミック配線基板、電子回路モジュールおよび電子回路モジュールの製造方法
JP2017200183A (ja) * 2016-04-29 2017-11-02 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 遮蔽されたダイバーシティ受信モジュール
JP6597499B2 (ja) * 2016-06-29 2019-10-30 三菱電機株式会社 半導体装置およびその製造方法
US20190318984A1 (en) * 2018-04-17 2019-10-17 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Forming Conductive Vias to Have Enhanced Contact to Shielding Layer
US11373959B2 (en) 2019-04-19 2022-06-28 Skyworks Solutions, Inc. Shielding for flip chip devices
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法
CN114745018B (zh) * 2022-03-17 2024-05-28 南京瑞基通讯技术有限公司 一种采用高性能陶瓷材料的射频前端组件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276963A (en) * 1992-02-21 1994-01-11 Coors Electronic Package Company Process for obtaining side metallization and articles produced thereby
JPH10223994A (ja) * 1997-02-06 1998-08-21 Murata Mfg Co Ltd 電子回路基板
US20060266547A1 (en) * 2005-05-25 2006-11-30 Alps Electric Co., Ltd. Shielded electronic circuit unit and method of manufacturing the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3381070D1 (de) * 1982-07-19 1990-02-08 Toshiba Kawasaki Kk Sendeempfangsmodul fuer optische nachrichtenuebermittlung.
US4790894A (en) * 1987-02-19 1988-12-13 Hitachi Condenser Co., Ltd. Process for producing printed wiring board
US6483101B1 (en) 1999-12-08 2002-11-19 Amkor Technology, Inc. Molded image sensor package having lens holder
US6871396B2 (en) 2000-02-09 2005-03-29 Matsushita Electric Industrial Co., Ltd. Transfer material for wiring substrate
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
JP4178880B2 (ja) 2002-08-29 2008-11-12 松下電器産業株式会社 モジュール部品
US7030469B2 (en) 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
US7656677B2 (en) * 2004-01-27 2010-02-02 Murata Manufacturing Co., Ltd. Multilayer electronic component and structure for mounting multilayer electronic component
US7696442B2 (en) * 2005-06-03 2010-04-13 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of wiring board
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
US7164572B1 (en) 2005-09-15 2007-01-16 Medtronic, Inc. Multi-path, mono-polar co-fired hermetic electrical feedthroughs and methods of fabrication therfor
US7580240B2 (en) * 2005-11-24 2009-08-25 Ngk Spark Plug Co., Ltd. Via array capacitor, wiring board incorporating a via array capacitor, and method of manufacturing the same
US7808799B2 (en) * 2006-04-25 2010-10-05 Ngk Spark Plug Co., Ltd. Wiring board
US8174119B2 (en) * 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
US7651889B2 (en) 2007-09-13 2010-01-26 Freescale Semiconductor, Inc. Electromagnetic shield formation for integrated circuit die package
US8212339B2 (en) * 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8350367B2 (en) * 2008-02-05 2013-01-08 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8236610B2 (en) * 2009-05-26 2012-08-07 International Business Machines Corporation Forming semiconductor chip connections
US8212340B2 (en) * 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
KR20120053332A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
TWI538129B (zh) * 2010-12-06 2016-06-11 史達晶片有限公司 利用細長的遮罩開口在基板上形成窄互連位置的半導體裝置及方法
JP5327299B2 (ja) * 2011-09-09 2013-10-30 オムロン株式会社 半導体装置及びマイクロフォン
US8786060B2 (en) * 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
CN103400825B (zh) * 2013-07-31 2016-05-18 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9564937B2 (en) * 2013-11-05 2017-02-07 Skyworks Solutions, Inc. Devices and methods related to packaging of radio-frequency devices on ceramic substrates

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276963A (en) * 1992-02-21 1994-01-11 Coors Electronic Package Company Process for obtaining side metallization and articles produced thereby
JPH10223994A (ja) * 1997-02-06 1998-08-21 Murata Mfg Co Ltd 電子回路基板
US20060266547A1 (en) * 2005-05-25 2006-11-30 Alps Electric Co., Ltd. Shielded electronic circuit unit and method of manufacturing the same

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