KR20160026765A - 송신기 및 이를 포함하는 디스플레이 및 시스템 - Google Patents

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KR20160026765A
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Abstract

직렬 데이터 송신기는 스위칭 등화를 이용한다. 송신기는 스위칭된 신호를 형성하기 위해 비트들의 스트림의 하나씩 거른 비트를 반전하도록 구성되는 제 1 퍼 비트 스위처; 필터링된 신호를 형성하기 위해 스위칭된 신호를 필터링하도록 구성되는 필터; 및 필터링된 신호의 하나씩 거른 비트를 반전하도록 구성되는 제 2 퍼 비트 스위처를 포함한다.

Description

송신기 및 이를 포함하는 디스플레이 및 시스템{TRANSMITTER, DISPLAY AND SYSTEM INCLUDING THE TRANSMITTER}
본 실시예들의 하나 이상의 양태들은 디지털 데이터 전송에 관한 것으로, 더 구체적으로 비균일한 주파수 응답이 있는 채널을 통해 데이터를 전송하는 시스템 및 방법에 관한 것이다.
불완전한 채널, 예를 들어, 저 주파수들에서보다 고 주파수들에서 더 높은 손실을 가지는 채널을 통해 디지털 데이터를 전송하는 시스템들에서, 채널을 통한 전송 시의 디지털 파형의 변형들은 결과적으로 데이터 에러들을 가져올 수 있다. 수신기 연속 시간 선형 등화기(receiver continuous time linear equalizer) 또는 결정 피드백 등화기(decision feedback equalizer) 사용하는 것과 같은 기술들은 채널 내의 높은 주파수 손실에 대하여 또는 비이상적인 채널을 통해 전송한 결과로 발생하는 파형의 다른 변형들에 대하여 정정을 행하기 위해 사용될 수 있다.
이 기술들은 여러 단점들을 가지는데, 예를 들면, 연속 시간 선형 등화기의 경우에서처럼 나이퀴스트(Nyquist) 주파수에서의 분명한 피킹(peaking)에 추가 전력이 필요하여 전력 소비가 높다. 더욱이, 피킹 필터(peaking filter)는 예를 들어, 집적 회로 칩 상에서 상당한 양의 에어리어(area)를 소비할 수 있다.
그러므로, 불완전한 채널에 대해 등화를 제공하기 위한 간단하고, 저 전력인 시스템 및 방법이 필요하다.
본 발명이 해결하고자 하는 과제는 상술한 문제를 해결하는 것으로 불완전한 채널에 대해 등화를 제공하기 위한 간단하고 저 전력인 시스템 및 방법을 제공하는 것이다.
본 발명의 실시예들의 양태들은 직렬 데이터 송신기에서의 스위칭 등화를 위한 시스템 및 방법에 관한 것이다. 송신기는 스위칭(switching)된 신호를 형성하기 위해 하나씩 거른(every other) 직렬 비트의 극성을 스위칭하고, 필터링된 신호를 형성하기 위해 저역 통과 필터(low-pass filter)로 스위칭된 신호를 필터링하고, 그리고 나서 다시 필터링된 신호의 하나씩 거른 직렬 비트의 극성을 스위칭하여, 고역 통과 필터링(low-pass filtering)된 출력 신호를 형성함으로써, 저역 통과 전송 특성을 가지는 채널에 대해 등화를 제공한다.
본 발명의 하나의 실시예에 따르면, 각각의 비트가 극성을 가지는 비트들의 직렬 스트림(serial stream)을 전송하는 송신기가 제공되고, 상기 송신기는: 스위칭(switching)된 신호를 형성하기 위해 비트들의 직렬 스트림의 하나씩 거른 비트의 극성을 스위칭하도록 구성되는 제 1 퍼 비트 스위처(per-bit switcher); 필터링된 신호를 형성하기 위해 스위칭된 신호를 필터링하도록 구성되는 필터; 및 필터링된 신호의 하나씩 거른 비트의 극성을 스위칭하도록 구성되는 제 2 퍼 비트 스위처를 포함한다.
하나의 실시예에서, 송신기는 제 1 퍼 비트 스위처 및 필터를 포함하는 멀티플렉서(multiplexer)를 포함한다.
하나의 실시예에서, 필터는 차동 저항 커패시터(differential resistor-capacitor; RC) 저역 통과 필터이고, 멀티플렉서는 제 1 출력 저항 및 제 2 출력 저항을 포함하고, 그리고 제 1 저항 및 출력 저항은 하나 이상의 커패시턴스들로, 차동 저항 커패시터(RC) 저역 통과 필터를 형성한다.
하나의 실시예에서, 멀티플렉서의 트랜지스터의 드레인 커패시턴스(drain capacitance)는 상기 하나 이상의 커패시턴스들 중의 커패시턴스이다.
하나의 실시예에서, 멀티플렉서는: 제 1 차동 쌍; 제 1 차동 쌍을 작동 가능하게 하는(enable) 제 1 제어 트랜지스터; 제 2 차동 쌍; 및 제 2 차동 쌍을 작동 가능하게 하는 제 2 제어 트랜지스터를 포함한다.
하나의 실시예에서, 필터는 직렬 전송 채널의 지배적 극(dominant pole) 주파수와 대략 동일한 지배적 극 주파수를 가지는 저역 통과 필터이다.
하나의 실시예에서, 제 2 퍼 비트 스위처는: 제 1 차동 쌍; 제 1 차동 쌍을 작동 가능하게 하는 제 1 제어 트랜지스터; 제 2 차동 쌍; 및 제 2 차동 쌍을 작동 가능하게 하는 제 2 제어 트랜지스터를 포함한다.
하나의 실시예에서, 멀티플렉서는 선택 입력을 가지고, 제 2 퍼 비트 스위처는 멀티플렉서의 선택 입력에 접속되는 선택 입력을 가진다.
하나의 실시예에서, 송신기는 제 2 퍼 비트 스위처에 접속되는 프리 드라이버(pre driver) 및 프리 드라이버에 접속되는 드라이버를 포함하고, 드라이버 및 프리 드라이버의 각각은 2개의 트랜지스터들을 차동 쌍 구성으로 포함한다.
본 발명의 하나의 실시예에 따르면 비트들의 직렬 스트림을 전송하는 송신기가 제공되고, 상기 송신기는 입력을 가지고: 송신기의 입력에 접속되고 직렬화된 신호를 형성하도록 구성되는 멀티플렉서; 및 멀티플렉서와 접속되고, 직렬화된 신호의 하나씩 거른 비트를 반전시키도록 구성되는 퍼 비트 스위처를 포함한다.
하나의 실시예에서, 멀티플렉서는 2비트 폭의 병렬 데이터 스트림을 제 1 비트들의 직렬 스트림으로 변환하고 제 1 비트들의 직렬 스트림 내에서 하나씩 거른 비트를 반전시키도록 구성된다.
하나의 실시예에서, 송신기는 저역 통과 필터로 제 1 비트들의 직렬 스트림을 필터링하도록 구성된다.
하나의 실시예에서, 시스템은 송신기 및 직렬 전송 채널을 포함하고, 저역 통과 필터의 지배적 극(dominant pole)은 직렬 전송 채널의 지배적 극과 대략 동일한 주파수에 있다.
하나의 실시예에서, 송신기는 퍼 비트 스위처에 접속되는 프리 드라이브 버퍼를 포함한다.
하나의 실시예에서, 멀티플렉서의 출력 임피던스 및 퍼 비트 스위처의 입력 임피던스는 저역 통과 필터로서 구성된다.
하나의 실시예에서, 시스템은 송신기 및 직렬 전송 채널을 포함하고, 저역 통과 필터의 지배적 극은 직렬 전송 채널의 지배적 극과 대략 동일한 주파수에 있다.
하나의 실시예에서, 송신기는 프리 드라이브 버퍼에 접속되는 드라이브 버퍼를 포함한다.
본 발명의 하나의 실시예에 따르면, 타이밍 제어기; 드라이버 집적 회로(IC); 및 타이밍 제어기 및 드라이버 IC를 접속하는 직렬 데이터 링크를 포함하는 디스플레이가 제공되고, 타이밍 제어기는 송신기를 포함하고, 송신기는 입력을 가지고, 송신기는: 송신기의 입력에 접속되고 직렬화된 신호를 형성하도록 구성되는 멀티플렉서; 및 멀티플렉서에 접속되고 직렬화된 신호의 하나씩 거른 비트를 반전시키도록 구성되는 퍼 비트 스위처를 포함한다.
하나의 실시예에서 멀티플렉서는 2비트 폭의 병렬 데이터 스트림을 제 1 비트들의 직렬 스트림으로 변환하고 그리고 제 1 비트들의 직렬 스트림 내에서 하나씩 거른 비트를 반전시키도록 구성된다.
하나의 실시예에서, 시스템은 디스플레이 및 직렬 전송 채널을 포함하고: 송신기는 저역 통과 필터로 제 1 비트들의 직렬 스트림을 필터링하도록 구성되고, 그리고 저역 통과 필터의 지배적 극은 직렬 전송 채널의 지배적 극과 대략 동일한 주파수에 있다.
본 발명의 실시예에 따르면 불완전한 채널에 대해 등화를 제공하기 위한 간단하고 저 전력인 시스템 및 방법이 제공된다.
도 1a는 출력 멀티플렉서(multiplexer)의 개략도;
도 1b는 프리 드라이버(pre-driver)의 개략도;
도 1c는 드라이버(driver)의 개략도;
도 1d는 멀티플렉서, 프리 드라이버 및 드라이버의 캐스케이드(cascade)의 블록도;
도 2a는 본 발명의 하나의 실시예에 따른 복합 필터(composite filter)의 블록도;
도 2b는 본 발명의 하나의 실시예에 따른 중앙 필터의 임펄스 응답에 대한 그래프;
도 2c는 본 발명의 하나의 실시예에 따른 복합 필터의 임펄스 응답에 대한 그래프;
도 3은 본 발명의 하나의 실시예에 따른 송신기 회로의 블록도;
도 4는 본 발명의 하나의 실시예에 따른, 퍼 비트 스위처(per-bit switcher) 및 저역 통과 필터 회로의 구성요소들을 포함하는 멀티플렉서의 개략도;
도 5은 본 발명의 하나의 실시예에 따른 퍼 비트 스위처의 개념 개략도;
도 6a는 본 발명의 하나의 실시예에 따른 프리 드라이버의 개략도;
도 6b는 본 발명의 하나의 실시예에 따른 드라이버의 개략도;
도 7은 본 발명의 하나의 실시예에 따른 통과 게이트(pass gate) 기반 퍼 비트 스위처의 개략도;
도 8은 본 발명의 하나의 실시예에 따른 길버트 셀(Gilbert cell) 기반 퍼 비트 스위처의 개략도;
도 9는 고주파 손실이 있는 채널에 대해 시뮬레이팅된 아이 다이아그램(eye diagram);
도 10은 본 발명의 하나의 실시예에 따른, 고주파 손실이 있는 채널을 구동하는 스위칭 등화가 있는 송신기에 대한 시뮬레이팅된 아이 다이아그램; 및
도 11은 본 발명의 하나의 실시예에 따른, 스위칭 등화가 있는 송신기를 포함하는 타이밍 제어기를 포함하는 디스플레이의 블록도이다.
아래에서 첨부 도면들과 관련하여 진술되는 상세한 설명은 본 발명에 따라 제공되는 고속 링크들에 대한 송신기 스위칭 등화를 위한 시스템 및 방법의 예시 실시예들에 대한 설명으로 의도되고 본 발명이 구성되거나 활용될 수 있는 유일한 형태들을 표현하도록 의도되지 않는다. 본 설명은 본 발명의 특징들을 예시된 실시예들과 관련하여 진술한다. 그러나, 동일하거나 등가의 기능들 및 구조들 또한 본 발명의 사상 및 범위 내에 포함되도록 의도되는 상이한 실시예들에 의해 달성될 수 있음이 이해되어야 한다. 본원 다른 곳에서 표시된 바와 같이, 동일한 요소 번호들은 동일한 요소들 또는 특징들을 나타내도록 의도된다.
고속 직렬 디지털 데이터를 전송하는 전기 채널(즉, 직렬 전송 채널)은 비균일한 주파수 응답을 제공할 수 있는데, 예를 들어, 이 채널은 저역 통과 주파수 응답을 가질 수 있고, 이 저역 통과 주파수 응답에 따르면, 채널을 통하여 전송되는 신호의 고주파 성분들의 감쇠는 저주파 성분들의 감쇠보다 더 클 수 있다. 채널 내로 전송될 때 데이터 시퀀스는 제 1 레벨 및 제 2 레벨인 2개의 상이한 레벨들(예를 들어, 전압들 또는 전류들)로 표현되고 이들 레벨들 사이에서는 선명한 전이(sharp transition)들이 있는 1들 및 0들로 구성될 수 있다. 이 레벨들은 송신기(transmitter; TX)의 채널의 입력에 제공되고 본원에서 데이터 레이트(data rate)로 칭해지는 레이트에서 또는 나이퀴스트 주파수의 2배에서 갱신될 수 있다. 비균일한 채널의 주파수 응답은 결과적으로 선명한 전이들 또는 잘 규정된 레벨들이 없는 변형된 파형이 수신될 수 있다. 이는 데이터 시퀀스를 복구하도록 설계되는 수신 회로에서 심볼간 간섭 및 에러를 일으킬 수 있다. 이 문제를 완화하기 위한 종래 기술의 방법들은 나이퀴스트 주파수 부근에 있는 주파수들에서 이득("피킹")을 제공하기 위해 신호의 고주파 성분들을 우선적으로 증폭하는 수신기 연속 시간 선형 등화기(receiver continuous time linear equalizer; CTLE)를 사용하고 그리고 결정 피드백 등화기를 구비하는 감지 증폭기(sense amplifier with a decision feedback equalizer; SA/DFE)를 사용하는 것을 포함한다.
도 1을 참조하면, 고속 링크에 대한 송신기는 2비트 폭의 버스(예를 들어, 우수의 비트 및 기수의 비트를 병렬로 가지는)에서 1/2 레이트 데이터를 수신하고 이 데이터 스트림을 단일 직렬 스트림, 즉, 비트들의 직렬 스트림으로 멀티플렉싱하는 출력 멀티플렉서(output multiplexer; OMUX)를 포함할 수 있다. 이 2-비트 폭의 버스는 제 1(예를 들어, "우수") 데이터 레인, 제 2(예를 들어, "기수") 데이터 레인 및 병렬 클럭 신호를 운반하는 클럭(또는 "병렬 클럭") 레인을 가질 수 있다. 모두 세 개인 이 레인들은 차동 신호들, 즉, 양의 컨덕터에서는 "양의" 신호를, 그리고 음의 컨덕터에서는 양의 신호의 상보 신호(complement)인, "음의" 신호를 운반할 수 있다. 클럭 레인 상에서의 신호는 50% 듀티 사이클(duty cycle) 구형파(square wave)일 수 있고, 여기서 하나의 전이(예를 들어, 양의 병렬 클럭 신호(CKP)에서의 상승하는 전이 및 음의 병렬 클럭 신호(CKN)에서의 음의 전이)는 데이터 내의 전이들과 일치하고 다른 전이(예를 들어, 양의 병렬 클럭 신호에서의 하강하는 전이)는 데이터에서의 전이들 사이에서 절반 하강한다.
도 1a의 출력 멀티플렉서는 각각 차동 쌍(115) 및 제어 트랜지스터(120)를 포함하는 좌 암(left arm)(105) 및 우 암(right arm)(110)을 포함한다. 본원에서 사용되는 바와 같이, 차동 쌍(differential pair)은 2개의 트랜지스터 및 2개의 출력 저항들을 구비하는 회로이고, 출력 저항들은 제 1 전력 공급 라인에 그리고 2개의 트랜지스터들의 각각의 제 1 전극들(예를 들어, 드레인(drain)들)에 접속되고(예를 들어, 직접적으로 접속되고), 2개의 트랜지스터들의 제 2 전극들(예를 들어, 소스(source)들)은 공통 노드에 함께 접속되고(예를 들어, 직접적으로 접속되고) 제 2 전력 공급 라인에 접속되는(예를 들어, 직접적으로 접속되는) 전류원(125)에 (간접적으로) 접속되거나 또는 직접적으로 접속된다. 이 2개의 트랜지스터들의 제어 전극들(예를 들어, 게이트(gate)들)은 차동 쌍의 입력들이고(또는, 등가적으로, 이것들은 함께 차동 쌍의 차동 입력을 형성한다), 이 트랜지스터들의 제 1 전극들은 차동 쌍의 출력들이다(또는 등가적으로, 이것들은 함께 차동 출력을 형성한다).
도 1a의 출력 멀티플렉서에서, 2개의 차동 쌍들은 출력 저항들의 쌍 및 전류원(125)을 공유한다. 제 1 차동 쌍은 CKP가 하이(high)이고 좌 암(105)에 있는 제어 트랜지스터(120)가 좌 암에 있는 좌의 차동 쌍(115)을 작동 가능하게 하면(즉, 제어 트랜지스터가 전류를 차동 쌍의 공통 노드로부터 전류원(125)으로 흐르게 하면), 병렬 클럭 사이클의 절반 동안 우수의 비트(DEN 및 DEP)를 출력한다. 제 1 차동 쌍은 유사하게 CKN이 하이이고 우 암(110)에 있는 제어 트랜지스터(120)가 우 암에 있는 차동 쌍(115)을 작동 가능하게 하면 병렬 클럭 사이클의 다른 절반 동안 기수의 비트(DON 및 DOP)를 출력한다.
도 1b를 참조하면, 송신기는 출력 멀티플렉서 출력을 버퍼링(buffering)하는 프리 드라이버(pre-driver)(PreDrv)를, 그리고 도 1c를 참조하면 출력을 더 버퍼링하고 채널의 특성 임피던스(예를 들어, 차동 모드 특성 임피던스)와 정합하는 출력 임피던스를 제공하는 드라이버(Drv)를 더 포함할 수 있다. 도 1d를 참조하면, 이 세 요소들은 캐스케이드로 접속(예를 들어, 직접적으로 접속)되는데, 예를 들어 출력 멀티플렉서의 출력은 프리 드라이버의 입력에 접속(예를 들어, 직접적으로 접속)될 수 있고 프리 드라이버의 출력은 드라이버의 입력에 접속(예를 들어, 직접적으로 접속)될 수 있다.
상술한 바와 같이, 그리고 당업자에 의해 이해되는 바와 같이, 회로 요소들(예를 들어, 멀티플렉서, 프리 드라이버 및 드라이버)의 입력들 및 출력들은 차동 입력들 및 출력들이고, 회로 요소들의 각각은 각각 상보 신호(complementary signal)들을 운반하는 2개의 컨덕터들을 포함할 있다. 컨덕터들 중 하나는 양의 컨덕터로 칭해질 수 있고 컨덕터들 중 하나는 음의 컨덕터로 칭해질 수 있다. 하나의 요소의 차동 접속(예를 들어, 차동 입력 또는 차동 출력)은 다른 요소의 차동 접속으로 접속(예를 들어, 직접적으로 접속)되고, 이 접속들의 양의 컨턱터들은 서로 접속(예를 들어, 직접적으로 접속)되고 이 접속들의 음의 컨턱터들은 서로 접속(예를 들어, 직접적으로 접속)된다. 그러므로, 도면들에서 단일 라인(예를 들어, 도 1d 및 도 3에서의)으로 도시되는 접속은 신호 및 이의 상보로 구성되는 차동 신호를 운반하는 2개의 컨덕터들을 표현할 수 있다.
본 발명의 다양한 실시예들은 주기적으로 스위칭하는 신호들에 의한 두 승산들, 예를 들어, 나이퀴스트 주파수일 수 있는 스위칭 주파수에서의 구형파에 의한 승산들을 사용하는 저역 통과 필터로부터 고역 통과 필터가 구성될 수 있다는 원리를 사용한다. 입력 신호가 나이퀴스트 주파수와 동일한 비트 레이트를 가지는 비트들의 직렬 스트림이면, 그와 같은 승산은, 신호에서 하나씩 거른 비트의 극성을 스위칭하는, 즉 반전시키는 효과들을 가질 수 있다. 도 2a를 참조하며, 이 원리를 따르면, 임펄스 응답 g[n]을 가지는 필터(또는 "복합 필터")는 제 1 승산기(210), 임펄스 응답 h[n]을 가지는 필터(또는 "중앙 필터")(215) 및 제 2 승산기(220)로 구성될 수 있다. 필터로의 입력 신호는 우선 스위칭된 신호를 형성하기 위해 스위칭 신호에 의해 승산된다(제 1 승산기(210)에서). 스위칭된 신호는 필터링된 신호를 형성하기 위해 중앙 필터(215)에 의해 필터링되고, 이는 그 후에 스위칭 신호에 의해 승산된다(제 2 승산기(220)에서). 복합 필터(205)는 다음과 같이 도출될 수 있는 임펄스 응답을 가진다:
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
Figure pat00005
여기서
Figure pat00006
,
Figure pat00007
는 입력 신호이고,
Figure pat00008
는 그 결과에 따른 출력 신호이고,
Figure pat00009
는 샘플 수 인텍스이고, 그리고
Figure pat00010
는 합산을 위한 더미 변수(dummy variable)로서 사용되는 정수이다.
그러므로, 중앙 필터(215)가 고역 통과 필터라면, 복합 필터(205)는 저역 통과 필터이고, 중앙 필터(215)가 저역 통과 필터, 예를 들어, 도 2b에 도시되는 임펄스 응답 h[n]을 가지는 필터라면, 복합 필터(205)는 도 2c에 도시되는 임펄스 응답 g[n]을 가지는 고역 통과 필터일 것이다. 구체적으로, 중앙 필터가 주파수 fp에서 가장 낮은 주파수 극(frequency pole)을 가지는 저역 통과 필터라면, 복합 필터는 스위칭 주파수에서(예를 들어, 나이퀴스트 주파수에서) 중앙 주파수를 가지고 그리고 2fp의 대역폭을 가지는 대역 통과 필터(또는 "피킹 필터")일 수 있고, 이 대역 통과 필터는 나이퀴스트 주파수 아래에서, 고역 통과 필터로서 동작한다(그러므로 이는 본원에서 고역 통과 필터로 칭해질 수 있다). 하나씩 거른 비트의 극성을 스위칭하는 각각의 승산기는 또한 퍼 비트 스위처로서 칭해질 수 있다.
하나의 실시예에서, 송신기는 출력 멀티플렉서를 포함하고, 고역 통과 필터는 멀티플렉서 및 퍼 비트 스위처 이 둘 모두의 역할을 하도록 출력 멀티플렉서를 구성함으로써, 저역 통과 필터 역할을 하도록 출력 멀티플렉서 내의 구성요소 값들을 선택함으로써 그리고 도 2a의 스위칭된 필터에서 제 2 승산기의 역할을 수행하도록 송신기 내의 제 2 퍼 비트 스위처를 사용함으로써 송신기 내에서 구현된다.
비트들의 직렬 스트림을 전송하기 위한 결과적인 시스템의 블록도가 도 3에 도시된다; 이는 송신기가 제 2 퍼 비트 스위처(310)를 포함하는 점에서 도 1d의 송신기의 블록도와 상이하다. 도 3의 실시예에서, 출력 멀티플렉서(OMUX)(305)는 직렬화된 신호, 즉 비트들의 단일 직렬 스트림을 형성하기 위해 2비트 폭의 병렬 입력을 가지고 2 비트 폭의 병렬 데이터 스트림을 멀티플렉싱한다. 출력 멀티플렉서(305)는 또한 후술되는 바와 같이, 하나씩 거른 비트의 극성을 스위칭하고(즉, 이는 제 1 퍼 비트 스위처를 포함한다) 그 결과를 저역 통과 필터로 필터링한다. 출력 멀티플렉서의 출력은 제 2 퍼 비트 스위처(310)의 입력에 접속(예를 들어, 직접적으로 접속)되고, 제 2 퍼 비트 스위처(310)의 출력은 프리 드라이버(또는 "프리 드라이버 버퍼")(315)의 입력에 접속(예를 들어, 직접적으로 접속)된다. 프리 드라이버의 출력은 드라이버(또는 "드라이브 버퍼")(320)의 입력에 접속(예를 들어, 직접적으로 접속)된다. 퍼 비트 스위처들(제 2 퍼 비트 스위처(310) 및 출력 멀티플렉서(305)에 통합되는 다른 퍼 비트 스위처)의 각각은 2 비트 폭의 버스의 병렬 클럭 신호일 수 있는 스위칭 신호에 의해 제어될 수 있다.
도 3의 블록들은 도 4, 도 5 및 도 6a 내지 도 6b의 회로들에 따라 구성될 수 있다(여기서 도 4의 회로는 도 7의 회로의 방식이거나 도 8의 회로의 방식으로 구현된다). 특히, 도 3의 출력 멀티플렉서(퍼 비트 스위처를 포함하는 출력 멀티플렉서인)는 도 4에 따라 구성될 수 있고; 제 2 퍼 비트 스위처(310)는 병렬 클럭 제어 이중 극(double-pole), 이중 투(double throw) 스위치인 도 5의 스위치의 특성들을 가질 수 있고; 그리고 도 3의 프리 드라이버 및 드라이버는 도 6a 및 도 6b의 회로들에 따라 각각 차동 쌍 구성을 가질 수 있다.
도 4를 참조하면, 하나의 실시예에서, 퍼 비트 스위처(도 2의 제 1 승산기(210)에 대응하는)의 기능은 상술한 바와 같이, 출력 멀티플렉서에 통합된다. 도 4의 출력 멀티플렉서는 좌 암(405) 및 우 암(410)을 포함하고, 각각의 암(405, 410)은 차동 쌍(415) 및 제어 트랜지스터(420)를 포함한다. 제어 트랜지스터들(420)은 각각의 차동 쌍들(415)에서부터 전류원(425)까지의 전류 플로우를 제어한다. 출력 멀티플렉서의 우측 암이 활성화될 때 이 우측 암이 전송되는 비트를 반전시키도록, 입력 접속들을 변경함으로써, 예를 들어, DOP 및 DON 접속들을 상호 교환함으로써 퍼 비트 스위처를 포함하는 것이 달성된다. 차동 CK 입력(CKP 및 CKN을 포함하는)은 선택 입력으로 기능하여, 우수 입력 비트 또는 기수 입력 비트의 반전이 출력으로 전송될지를 선택한다. 특히, 도 4의 출력 멀티플렉서에서, CKP가 하이일 때, 우수 데이터 입력 라인(2비트 병렬 버스의)으로부터의 데이터 비트는 출력 멀티플렉서의 출력으로 전송되고; 그리고 CKN이 하이(그리고 CKP가 로우(low))일 때, 기수 데이터 입력 라인으로부터의 데이터의 반전은 출력 멀티플렉서의 출력으로 전송된다. 그러므로 도 4의 출력 멀티플렉서는 퍼 비트 스위처를 포함하도록 구성된다.
도 5를 참조하면, 하나의 실시예에서, 제 2 퍼 비트 스위처(310)(도 3)(도 2의 제 2 승산기(220)에 대응하는)는 개념상 선택 입력(CK)에 의해 제어되는 이중 극, 이중 투 스위치로서 동작한다. 제 2 퍼 비트 스위처의 효과는 (i) 병렬 클럭이 하이일 때(즉, CKP가 하이이고 CKN이 로우일 때) 멀티플렉서의 양의 출력 DMUXP를 퍼 비트 스위처의 양의 DSWP 출력에 접속시키고 멀티플렉서의 음의 출력 DMUXN을 퍼 비트 스위처의 음의 출력 DSWN에 접속시키는 것이고, 그리고 (ii) 병렬 클럭이 로우일 때(즉, CKP가 로우이고 CKN이 하이일 때) 멀티플렉서의 양의 출력 DMUXP를 퍼 비트 스위처의 음의 출력 DSWN에 접속시키고 멀티플렉서의 음의 출력 DMUXN을 퍼 비트 스위처의 양의 출력 DSWP에 접속시키는 것이다. 도 6a 및 도 6b의 프리 드라이버 및 드라이버는 각각 도 1b 및 도 1c의 회로와 유사한 회로들일 수 있다.
도 7을 참조하면, 하나의 실시예에서, 제 2 퍼 비트 스위처는 DSWP 출력을 발생시키는 통과 게이트들(705)의 상부 쌍 및 DSWN 출력을 발생시키는 통과 게이트들(705)의 하부 쌍을 포함하는 4개의 통과 게이트들(705)로 구현된다. DSWP 출력은 CKP가 하이(그리고 CKN이 로우)일 때 DMUXP의 값을 가지며 이 DSWP 출력은 CKP가 로우(그리고 CKN이 하이)일 때 값 DMUXN을 가진다. DSWN 출력은 CKP가 하이(그리고 CKN이 로우)일 때 DMUXN의 값을 가지며 이 DSWN 출력은 CKP가 로우(그리고 CKN이 하이)일 때 값 DMUXP를 가진다. 이 실시예에서 차동 CK 입력(CKP 및 CKN을 포함하는)은 선택 입력으로 기능하여, 입력 비트 또는 입력 비트의 반전이 출력으로 전송될지를 선택한다.
다른 실시예에서, 도 8을 참조하면, 제 2 퍼 비트 스위처는 길버트 셀에 의해, 즉, 좌 암(805) 및 우 암(810)을 포함하는 회로에 의해 구현되고, 각각의 암(805, 810)은 차동 쌍 및 제어 트랜지스터를 포함한다. 특히, 도 8의 길버트 셀은 좌 암(805) 및 우 암(810)을 포함하고, 각각의 암은 차동 쌍(815) 및 제어 트랜지스터(820)를 포함한다. 제어 트랜지스터들(820)은 각각의 차동 쌍들(815)로부터 전류원(825)으로의 전류 플로우를 제어한다. CKP가 하이이고 CKN이 로우일 때, 우의 제어 트랜지스터는 턴오프되고 좌의 제어 트랜지스터는 턴온되며(좌 암(805)에 있는 차동 쌍(815)을 작동하게 한다) DMUXN 및 DMUXP에 의해 표현되는 비트는 반전되지 않고 제 2 퍼 비트 스위처의 출력으로 전송된다. CKN이 하이이고 CKP가 로우일 때, 우의 제어 트랜지스터(820)는 턴온되고(우 암(810)에 있는 차동 쌍(815)을 작동하게 한다) 좌의 제어 트랜지스터(820)가 턴오프되고 DMUXN 및 DMUXP에 의해 표현되는 비트는 반전되어 제 2 퍼 비트 스위처의 출력으로 전송된다.
하나의 실시예에서 도 4, 도 5 및 도 6a 내지 도 6b의 회로들은 도2a 내지 도 2c에 도시된 바와 같은 복합 필터를 형성하기 위해 캐스케이드로 접속(예를 들어, 직접적으로 접속)된다(도 3에 도시되는 바와 같이, 도 4의 회로는 도 7 또는 도 8의 회로의 방식으로 구현된다). 중앙 필터는 도 4 내지 도 8의 회로들의 기존 구성요소들을 적절히 선택함으로써, 예를 들어, 출력 멀티플렉서의 출력 저항들의 저항을 적절히 선택함으로써 형성되는 저역 통과 필터일 수 있다. 하나의 실시예에서, 중앙 필터의 지배적 극(dominant pole)은 출력 멀티플렉서의 출력 임피던스(예를 들어, 출력 저항들), 그리고 출력 멀티플렉서 차동 쌍 트랜지스터들의 드레인 커패시턴스들, 기생 와이어 커패시턴스 및 부하의 입력 임피던스, 예를 들어, 길버트 셀이 퍼 비트 스위처(310)에 사용되는 경우, 길버트 셀의 차동 쌍 트랜지스터들의 게이트 커패시턴스를 포함하는, 회로 내의 하나 이상의 커패시턴스들의 결합으로 결정된다. 이 실시예에서, 출력 멀티플렉서의 출력에서의 양의 컨덕터 및 음의 컨덕터의 각각에 있는 신호는 함께 차동 저항 커패시터(resistor-capacitor; RC) 필터를 형성하는 2개의 저역 통과 필터들 중 각각의 필터에 의해 필터링된다. 출력 멀티플렉서의 부하 저항들은 튜닝 가능한 저항들일 수 있는, 예를 들어, 이 저항들의 값은 대응하는 집적 회로(integrated circuit; IC) 요소들의 크기들을 조정함으로써 조정될 수 있거나, 또는 이 저항들은 적절한 저항 값을 제공하도록, 설계 시에 또는 동작 중에 각각 제어되는 바이어스 포인트(bias point)를 가지는 트랜지스터들로서 구현될 수 있다.
송신기의 구성요소들은 중앙 필터의 극 주파수(예를 들어, 지배적 극 주파수)가 출력 멀티플렉서 및 중앙 (저역 통과) 필터 뒤에 있는 전송 채널 요소들의 지배적 극 주파수에 대략 정합되도록(예를 들어, 실질적으로 정합되거나 대략 동일하도록) 설계 또는 선택될 수 있다. 이 전송 채널 요소들은 여러 개의 극들을 가질 수 있다. 예를 들어, 제 2 퍼 비트 스위처가 극을 가질 수 있다. 제 2 퍼 비트 스위처가 통과 게이트들(도 7에서 도시되는 바와 같이)로 구성되면, 퍼 비트 스위처 폴은 각각 통과 게이트 트랜지스터들의 유한한 온저항(on-resistance)의 결과 및 통과 게이트들을 구동하고 이 통과 게이트에 의해 구동되는 요소들(예를 들어, 트랜지스터들)의 출력 및 부하 커패시턴스들일 수 있다. 길버트 셀 퍼 비트 스위처가 사용되면, 제 2 퍼 비트 스위처의 극은 출력 저항들, 길버트 셀 차동 쌍 트랜지스터들의 드레인 커패시턴스 및 프리 드라이버 트랜지스터들의 게이트 커패시턴스에 의해 결정될 수 있다. 프리 드라이버 및 드라이버는 각각 또한 주파수 응답 내로 극을 도입할 수 있다. 채널(예를 들어, 송신기를 수신기에 접속시키는 전송 라인) 또한 극을 도입할 수 있다. 하나의 실시예에서, 채널 극은 출력 멀티플렉서 뒤에 있는 요소들의 지배적 극(즉, 최저 주파수)이고, 출력 멀티플렉서 회로는 출력 멀티플렉서 극 주파수가 채널 극에 대략 정합되도록(예를 들어, 실질적으로 정합되거나 대략 동일하도록) 설계된다.
도 9를 참조하면, 하나의 실시예에서, 보상되지 않은 저역 통과 응답이 있는 채널은 현저한 심볼간 간섭 및 폐쇄 시뮬레이팅된 아이 다이아그램을 나타낸다. 동일한 채널은, 본 발명의 하나의 실시예에 따른 복합 고역 통과 필터를 구비하는 송신기에 의한 시뮬레이션에서 구동될 때, 도 10의 개방 아이 다이아그램을 나타낸다.
도 11을 참조하면, 하나의 실시예에서 디스플레이(1100)는 타이밍 제어기(1110) 및 드라이버 집적 회로(IC)(1120)를 포함하고 타이밍 제어기(1110)는 데이터 레인(1140)을 포함하는 직렬 데이터 링크에서 고속 직렬 데이터를 드라이버 IC(1120)에 송신하도록 구성된다. 타이밍 제어기는 본 발명의 하나의 실시예에 따라 구성되는 스위칭 등화기(1150)를 포함하는 회로로부터 고속 직렬 데이터를 전송한다. 여기서, 본 발명의 실시예들에서, 디스플레이는 유기 발광 다이오드(organic light emitting diode; OLED) 디스플레이 또는 액정 디스플레이(liquid crystal display; LCD)이다.
용어들 "제 1", "제 2", "제 3" 등이 본원에서 다양한 요소들, 구성요소들, 영역들, 층들 및/또는 섹션들을 설명하는 데 사용될 수 있을지라도, 이 요소들, 구성요소들, 영역들, 층들 및/또는 섹션들은 이 용어들에 의해 제한되지 않을 것임이 이해될 것이다. 이 용어들은 단지 하나의 요소, 구성요소, 영역 층 또는 섹션을 다른 요소, 구성요소, 영역, 층 또는 섹션을 구분하는 데에만 사용된다. 그러므로, 아래에서 논의되는 제 1 요소, 구성요소, 영역, 층 또는 섹션은 본 발명의 개념의 사상 및 범위를 벗어나지 않고 제 2 요소, 구성요소, 영역 층 또는 섹션을 칭할 수 있다.
"아래", "밑에", "하부에", "하에", "위에", "상부에" 등과 같은 공간 상대적 용어들은 설명의 편의를 위해서 본원에서는 도면들에서 도시된 바와 같은 하나의 요소 또는 피처 및 다른 요소(들) 또는 피처(들)의 관계를 설명하는데 사용될 수 있다. 그와 같은 공간 상대적 용어들은 도면들에 도시된 방위 이외에, 사용 또는 동작 중인 디바이스의 상이한 방위들을 포함하도록 의도되는 것이 이해될 것이다. 예를 들어, 도면들에 있는 디바이스를 뒤집으면, 다른 요소들 또는 피처들 "아래" 또는 "밑" 또는 "하"로 기술된 요소들은 이 다른 요소들 또는 특징들 "위에" 배향될 것이다. 그러므로, 예의 용어 "아래에" 및 "하에"는 위 및 아래의 방위 모두를 포함할 수 있다. 디바이스는 달리 배향될 수 있고(예를 들어, 90도 회전되거나 다른 방위들로) 본원에서 사용되는 공간 상대적 기술어들은 이에 맞게 해석되어야만 한다. 게다가, 또한 층이 두 층들 "사이에" 있는 것으로 칭해질 때, 이 층은 두 층들 사이의 유일한 층일 수 있거나, 또는 하나 이상의 개재하는 층들이 또한 존재할 수 있음이 이해될 것이다.
본원에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위한 것이고 본 발명의 개념을 제한하도록 의도되지 않는다. 본원에서 사용되는 바와 같이, 용어들 "실질적으로", "대략" 및 유사한 용어들은 근사의 용어들로 사용되고 정도의 용어들로 사용되지 않으며, 당업자에 의해 인정될 측정 또는 계산 값에 내재하는 편차들을 설명하도록 의도된다. 본원에서 사용되는 바와 같이, 용어 "주 구성요소"는 중량으로 조성의 적어도 절반을 이루는 구성요소를 의미하고, 용어 "주 부분"은 복수의 아이템들에 적용될 때, 이 아이템들 중 적어도 절반을 의미한다.
본원에서 사용되는 바와 같이, 단수 형태들 "a", "an" 및 "the"는 컨텍스트가 달리 명확하게 나타내지 않으면, 또한 복수의 형태들을 포함하도록 의도된다. 용어 "포함한다" 및/또는 "포함하는"이 본 명세서에서 사용될 때에는, 진술된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 구성요소들의 존재를 명시하지만 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성요소들 및/또는 이들의 그룹들을 배제하지 않음이 더 이해될 것이다. 본원에서 사용되는 바와 같이, 용어 "및/또는"은 연관되어 기재되는 아이템들 중 하나 이상의 임의의 그리고 모든 결합들을 포함한다. "중 적어도 하나"와 같은 표현들은 요소들의 목록에 선행하면, 요소들의 전체 목록을 수정하고 이 목록의 개별 요소들을 수정하지 않는다. 더욱이, "수 있다"가 본 발명의 개념의 실시예들을 설명할 때 사용되는 것은 "본 발명의 하나 이상의 실시예들"을 칭한다. 또한, 용어 "예시적인"은 예 또는 실례를 칭하도록 의도된다. 본원에서 사용되는 바와 같이, 용어들 "use", "using" 및 "used"는 각각 용어들 "utilize", "utilizing" 및 "utilized"와 동의어로 간주될 수 있다.
요소 또는 층이 다른 요소 또는 층 "상에" 있고, "에 접속되고", "에 결합되고" 또는 "에 인접"한다고 칭해지면, 이 요소 또는 층이 직접적으로 다른 요소 또는 층들 상에 있거나, 접속되거나, 결합되거나 또는 인접할 수 있거나 하나 이상의 개재하는 요소들 또는 칭들이 존재할 수 있음이 이해될 것이다. 반대로, 요소 또는 층이 다른 요소 또는 층 "상에 직접적으로" 있거나, "에 직접적으로 접속"되거나, "에 직접적으로 결합"되거나 또는 "에 바로 인접"하는 것으로 칭해지면, 어떠한 개재하는 요소들 또는 층들도 존재하지 않는다.
본원에서 설명되는 본 발명의 실시예들에 따른 송신기 및/또는 임의의 다른 관련 디바이스들 또는 구성요소들은 임의의 적절한 하드웨어, 펌웨어(예를 들어, 주문형 반도체), 소프트웨어 또는 소프트웨어, 펌웨어 및 하드웨어의 결합을 사용하여 구현될 수 있다. 예를 들어, 송신기의 다양한 구성요소들은 하나의 집적 회로(integrated circuit; IC) 칩 상에 또는 별개의 IC 칩들 상에 형성될 수 있다. 더욱이, 송신기의 다양한 구성요소들은 가요성 인쇄 회로 필름, 테이프 캐리어 패키지(tape carrier package; TCP), 인쇄 회로 기판(printed circuit board; PCB) 상에 구현되거나 또는 하나의 기판 상에 형성될 수 있다. 더욱이, 송신기의 다양한 구성요소들은 하나 이상의 컴퓨팅 디바이스 내에서, 본원에서 설명된 다양한 기능들을 수행하기 위해 컴퓨터 프로그램 명령들을 실행하고 다른 시스템 구성요소들과 상호 작용하는 하나 이상의 프로세서들 상에서 작동하는 프로세스 또는 스레드(thread)일 수 있다. 컴퓨터 프로그램 명령들은 예를 들어, 랜덤 액세스 메모리(random access memory; RAM)과 같은 표준 메모리 디바이스를 사용하여 컴퓨팅 디바이스 내에서 구현될 수 있는 메모리에 저장된다. 컴퓨터 프로그램 명령들은 또한 예를 들어, CD-ROM, 플래시 드라이브 등과 같은 다른 비일시적 컴퓨터 판독 가능 매체 내에 저장될 수 있다. 또한, 당업자는 다양한 컴퓨팅 디바이스들의 기능이 본 발명의 예시적인 실시예들의 범위를 벗어나지 않고 단일 컴퓨팅 디바이스 내에 결합되거나 통합될 수 있거나, 또는 특정한 컴퓨팅 디바이스의 기능이 하나 이상의 다른 컴퓨팅 디바이스들에 걸쳐 분산될 수 있음을 또한 인정할 것이다.
고속 링크들에 대한 송신기 스위칭 등화를 위한 시스템 및 방법의 예시적인 실시예들이 본원에 구체적으로 설명 및 예시될지라도, 많은 수정들 및 변형들은 당업자에게 자명할 것이다. 따라서, 본 발명의 원리들을 따라 구성되는 고속 링크들에 대한 송신기 스위칭 등화를 위한 시스템 및 방법은 본원에서 구체적으로 기술된 것과는 달리 구현될 수 있음이 이해될 수 있다. 본 발명은 또한 다음의 청구항들에서 그리고 이의 등가들로 규정된다.

Claims (20)

  1. 각각의 비트가 극성을 가지는 비트들의 직렬 스트림(serial stream)을 전송하는 송신기로서:
    스위칭(switching)된 신호를 형성하기 위해 상기 비트들의 직렬 스트림의 하나씩 거른 비트의 극성을 스위칭하도록 구성되는 제 1 퍼 비트 스위처(per-bit switcher);
    필터링된 신호를 형성하기 위해 상기 스위칭된 신호를 필터링하도록 구성되는 필터; 및
    상기 필터링된 신호의 하나씩 거른 비트의 극성을 스위칭하도록 구성되는 제 2 퍼 비트 스위처를 포함하는
    송신기.
  2. 제 1 항에 있어서,
    상기 제 1 퍼 비트 스위처 및 상기 필터를 포함하는 멀티플렉서(multiplexer)를 포함하는
    송신기.
  3. 제 2 항에 있어서,
    상기 필터는 차동 저항 커패시터(differential resistor-capacitor; RC) 저역 통과 필터이고,
    상기 멀티플렉서는 제 1 출력 저항 및 제 2 출력 저항을 포함하고, 그리고
    상기 제 1 출력 저항 및 상기 제 2 출력 저항은 하나 이상의 커패시턴스들로, 상기 차동 저항 커패시터(RC) 저역 통과 필터를 형성하는
    송신기.
  4. 제 3 항에 있어서,
    상기 멀티플렉서의 트랜지스터의 드레인 커패시턴스(drain capacitance)는 상기 하나 이상의 커패시턴스들 중의 커패시턴스인
    송신기.
  5. 제 2 항에 있어서,
    상기 멀티플렉서는:
    제 1 차동 쌍;
    상기 제 1 차동 쌍을 작동 가능하게 하는(enable) 제 1 제어 트랜지스터;
    제 2 차동 쌍; 및
    상기 제 2 차동 쌍을 작동 가능하게 하는 제 2 제어 트랜지스터를 포함하는
    송신기.
  6. 제 1 항에 있어서,
    상기 필터는 직렬 전송 채널의 지배적 극(dominant pole) 주파수와 대략 동일한 지배적 극 주파수를 가지는 저역 통과 필터인
    송신기.
  7. 제 1 항에 있어서,
    상기 제 2 퍼 비트 스위처는:
    제 1 차동 쌍;
    상기 제 1 차동 쌍을 작동 가능하게 하는 제 1 제어 트랜지스터;
    제 2 차동 쌍; 및
    상기 제 2 차동 쌍을 작동 가능하게 하는 제 2 제어 트랜지스터를 포함하는
    송신기.
  8. 제 2 항에 있어서,
    상기 멀티플렉서는 선택 입력을 가지고, 상기 제 2 퍼 비트 스위처는 상기 멀티플렉서의 상기 선택 입력에 접속되는 선택 입력을 가지는
    송신기.
  9. 제 1 항에 있어서,
    상기 제 2 퍼 비트 스위처에 접속되는 프리 드라이버(pre driver) 및 상기 프리 드라이버에 접속되는 드라이버를 더 포함하고, 상기 드라이버 및 상기 프리 드라이버의 각각은 2개의 트랜지스터들을 차동 쌍 구성으로 포함하는
    송신기.
  10. 비트들의 직렬 스트림을 전송하는 송신기로서, 상기 송신기는 입력을 가지고:
    상기 송신기의 상기 입력에 접속되고 직렬화된 신호를 형성하도록 구성되는 멀티플렉서; 및
    상기 멀티플렉서와 접속되고, 상기 직렬화된 신호의 하나씩 거른 비트를 반전시키도록 구성되는 퍼 비트 스위처를 포함하는
    송신기.
  11. 제 10 항에 있어서,
    상기 멀티플렉서는 2비트 폭의 병렬 데이터 스트림을 제 1 비트들의 직렬 스트림으로 변환하고 상기 제 1 비트들의 직렬 스트림 내에서 하나씩 거른 비트를 반전시키도록 구성되는
    송신기.
  12. 제 11 항에 있어서,
    상기 송신기는 저역 통과 필터로 상기 제 1 비트들의 직렬 스트림을 필터링하도록 구성되는
    송신기.
  13. 시스템으로서:
    제 12 항의 송신기; 및
    직렬 전송 채널을 포함하고, 저역 통과 필터의 지배적 극(dominant pole)은 상기 직렬 전송 채널의 지배적 극과 대략 동일한 주파수에 있는
    시스템.
  14. 제 10 항에 있어서,
    상기 퍼 비트 스위처에 접속되는 프리 드라이브 버퍼를 더 포함하는
    송신기.
  15. 제 14 항에 있어서,
    상기 멀티플렉서의 출력 임피던스 및 상기 퍼 비트 스위처의 입력 임피던스는 저역 통과 필터로서 구성되는
    송신기.
  16. 시스템으로서:
    제 15 항의 송신기; 및
    직렬 전송 채널을 포함하고, 상기 저역 통과 필터의 지배적 극은 상기 직렬 전송 채널의 지배적 극과 대략 동일한 주파수에 있는
    시스템.
  17. 제 14 항에 있어서,
    상기 프리 드라이브 버퍼에 접속되는 드라이브 버퍼를 더 포함하는
    송신기.
  18. 디스플레이로서:
    타이밍 제어기;
    드라이버 집적 회로(IC); 및
    상기 타이밍 제어기 및 상기 드라이버 IC를 접속하는 직렬 데이터 링크를 포함하고,
    상기 타이밍 제어기는 송신기를 포함하고,
    상기 송신기는 입력을 가지고, 상기 송신기는:
    상기 송신기의 상기 입력에 접속되고 직렬화된 신호를 형성하도록 구성되는 멀티플렉서; 및
    상기 멀티플렉서에 접속되고 상기 직렬화된 신호의 하나씩 거른 비트를 반전시키도록 구성되는 퍼 비트 스위처를 포함하는
    디스플레이.
  19. 제 18 항에 있어서,
    상기 멀티플렉서는 2비트 폭의 병렬 데이터 스트림을 제 1 비트들의 직렬 스트림으로 변환하고 그리고 상기 제 1 비트들의 직렬 스트림 내에서 하나씩 거른 비트를 반전시키도록 구성되는
    디스플레이.
  20. 시스템으로서:
    제 18 항의 디스플레이; 및
    직렬 전송 채널을 포함하고:
    상기 송신기는 저역 통과 필터로 상기 제 1 비트들의 직렬 스트림을 필터링하도록 구성되고, 그리고
    상기 저역 통과 필터의 지배적 극은 상기 직렬 전송 채널의 지배적 극과 대략 동일한 주파수에 있는
    시스템.
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