KR20160024467A - 발광소자 및 조명시스템 - Google Patents
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Abstract
실시예에 따른 발광소자는 기판; 상기 기판 상에 제 1 버퍼층; 상기 제 1 버퍼층 상에 AlxGa1-xN (0≤x≤1)을 포함하는 제 2 버퍼층; 상기 제 2 버퍼층 상에 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상에 활성층; 및 상기 활성층 상에 제 2 도전형 반도체층;을 포함하고, 상기 제 2 버퍼층은 Al 조성비가 하부에서 상부로 갈수록 감소하는 제 1 영역과, Al 조성비가 하부에서 상부로 갈수록 증가하는 제 2 영역을 포함하는 것을 특징으로 한다.
Description
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자(electron)와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 된다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
최근에, 대량생산이 가능하고 대구경을 갖는 실리콘 기판을 이용하여 발광소자를 제조하고 있는 추세이다.
그런데, 실리콘 기판은 발광구조물과 격자 부정합 차이와 열팽창 계수 차이가 크기 때문에, 기판 상에 발광구조물을 형성하는 공정에 어려움이 있는 문제점이 있다.
실시예는 결정 품질이 향상되고 발광효율이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는, 기판; 상기 기판 상에 제 1 버퍼층; 상기 제 1 버퍼층 상에 AlxGa1-xN (0≤x≤1)을 포함하는 제 2 버퍼층; 상기 제 2 버퍼층 상에 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상에 활성층; 및 상기 활성층 상에 제 2 도전형 반도체층;을 포함하고, 상기 제 2 버퍼층은 Al 조성비가 하부에서 상부로 갈수록 감소하는 제 1 영역과, Al 조성비가 하부에서 상부로 갈수록 증가하는 제 2 영역을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광모듈을 포함할 수 있다.
실시예에 의하면 전위 발생 및 전파를 억제하여 결정 품질이 향상된 발광소자를 제공할 수 있다.
그리고, 실시예에 의하면, 스트레인을 효과적으로 제어하여 수율 개선 및 품질 향상된 발광소자를 제공할 수 있다.
그리고, 실시예에 의하면 발광효율의 개선 및 소자신뢰성 개선할 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
도 1 은 실시예에 따른 발광소자의 단면도이다.
도 2는 제 1 실시예에 따른 제 2 버퍼층의 부분 확대 수직단면도다.
도 3은 제 1 실시예에 따른 제 2 버퍼층의 수평단면도다.
도 4는 다른 실시예에 따른 제 2 버퍼층의 수평단면도다.
도 5는 제 2 실시예에 따른 제 2 버퍼층의 부분 확대 수직단면도다.
도 5는 제 2 실시예에 따른 제 2 버퍼층의 부분 확대 수직단면도다.
도 6(a)는 제 3 실시예에 따른 제 2 버퍼층의 부분 확대 수직단면도이고, 도 6(b)는 도 6(a)의 제 2 버퍼층의 제 2 영역과 보이드에 대응되는 평면의 모습을 나타내는 수평단면도다.
도 7 내지 도 14는 제 3 실시예에 따른 제 2 버퍼층을 포함하는 발광소자의 제조과정을 나타낸다.
도 15는 실시 예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.
도 2는 제 1 실시예에 따른 제 2 버퍼층의 부분 확대 수직단면도다.
도 3은 제 1 실시예에 따른 제 2 버퍼층의 수평단면도다.
도 4는 다른 실시예에 따른 제 2 버퍼층의 수평단면도다.
도 5는 제 2 실시예에 따른 제 2 버퍼층의 부분 확대 수직단면도다.
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도 6(a)는 제 3 실시예에 따른 제 2 버퍼층의 부분 확대 수직단면도이고, 도 6(b)는 도 6(a)의 제 2 버퍼층의 제 2 영역과 보이드에 대응되는 평면의 모습을 나타내는 수평단면도다.
도 7 내지 도 14는 제 3 실시예에 따른 제 2 버퍼층을 포함하는 발광소자의 제조과정을 나타낸다.
도 15는 실시 예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1 은 실시예에 따른 발광소자(100)의 단면도이다.
실시예에 따른 발광소자(100)는, 기판(110), 기판(110) 상에 제 1 버퍼층(120), 제 1 버퍼층(120) 상에 제 2 버퍼층(130), 상기 제 2 버퍼층(130) 상에 제 1 도전형 반도체층(141), 상기 제 1 도전형 반도체층(141) 상에 활성층(143), 상기 활성층(143) 상에 전자차단층(150), 상기 전자차단층(150) 상에 제 2 도전형 반도체층(145), 상기 제 2 도전형 반도체층(145) 상에 제 2 전극(160) 및 상기 제 1 도전형 반도체층(141) 상에 제 1 전극(170)을 포함할 수 있다.
실시예에서, 상기 기판(110)은 열전도성이 뛰어난 물질로, 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(110) 은 PSS(Patterned Sapphire Substrate)를 포함할 수 있다.
이러한 상기 기판(110) 상에 발광구조물을 바로 성장시키면, 상기 기판(110)과 발광구조물의 격자 부정합 차이와, 열팽창 계수 차이에 의하여 전위(dislocation)이 과다하게 발생할 수 있다. 특히, 상기 기판(110)이 실리콘을 포함하는 경우, 격자 상수차이는 더욱 커질 수 있다.
이러한 문제를 해결하기 위하여, 실시예는 상기 기판(110) 상에 제 1 버퍼층(120)과 제 2 버퍼층(130)을 배치할 수 있다.
상기 제 1 버퍼층(120)은 상기 발광구조물의 재료와 기판(110)의 격자 부정합을 완화시켜 줄 수 있는 물질로, 제 1 버퍼층(120)의 재료는 3족-5족 화합물 반도체로, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 실시예에서, 상기 제 1 버퍼층(120)은 기판(110)과의 격자 상수 차이가 적은 AlN을 포함할 수 있다.
그리고, 상기 발광구조물의 제 1 도전형 반도체층(141)은 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)을 포함할 수 있다. 상기 발광구조물의 발광 파장 대역에 따라 a와 b는 다양한 값을 가질 수 있으나, 가시광선 대역을 발광하는 발광구조물의 경우 b 값은 0.1 이하의 값을 갖도록 설정될 수 있다. 예를 들어, 제 1 도전형 반도체층(141)은 GaN을 포함하도록 구성될 수 있다.
실시예에서, AlN을 포함하는 제 1 버퍼층(120)과 GaN을 포함하는 제 1 도전형 반도체층(141) 사이의 격자 상수차이가 크므로, 이를 완화하기 위하여 제 1 버퍼층(120)과 제 1 도전형 반도체층(141) 사이에는 상기 제 2 버퍼층(130)을 배치할 수 있다.
실시예에서, 상기 제 2 버퍼층(130)은 AlxGa1-xN (0≤x≤1)을 포함할 수 있다.
실시예에서, 상기 제 2 버퍼층(130)은 위치에 따라서 Al 조성비인 x의 값을 달리할 수 있다. 이하에서는 설명의 편의를 위하여, 상기 제 1 버퍼층(120) 측의 제 2 버퍼층(120) 영역을 하부로 정의하고, 상기 제 1 도전형 반도체층(141) 측의 제 2 버퍼층(130) 영역을 상부로 정의하기로 한다.
상기 제 2 버퍼층(130)의 Al 조성비가 하부에서 상부로 갈수록 감소할 경우, 상기 기판(110)과 발광구조물 사이의 격자 상수 차이를 서서히 감소시켜, 전위 발생과 전파를 억제할 수 있다.
한편, 상기 발광구조물 내에는 압축응력(compressive stress)이 발생할 수 있다. 상기 압축응력은 성장기판(110)을 휘게 하여 위치에 따른 성장속도 차이, 결정품질 저하 등의 문제를 야기할 수 있다.
상기 제 2 버퍼층(130)의 Al 조성비가 하부에서 상부로 갈수록 증가할 경우, 하부에서 상기 제 1 버퍼층(120)과 Al 조성비 차이가 커지고, 상부에서 제 1 도전형 반도체층(141)과 Al 조성비 차이가 커짐에 따라서 인장응력(tensile stress)이 발생할 수 있다. 그리고, 상기 인장응력은 상기 압축응력을 상쇄할 수 있으므로, Al 조성비가 하부에서 상부로 갈수록 증가하는 제 2 버퍼층(130)은 기판(110)과 발광구조물 사이에서 스트레인(strain)을 제어할 수 있다.
따라서, 실시예의 상기 제 2 버퍼층(130)은 Al 조성비를 하부에서 상부로 갈수록 감소시켜 전위를 제어하기 위한 제 1 영역과, Al 조성비를 하부에서 상부로 갈수록 증가시켜 스트레인을 제어하기 위한 제 2 영역을 포함할 수 있다.
도 2는 제 1 실시예에 따른 제 2 버퍼층(130)의 부분 확대 수직단면도다.
도 2를 참조하면, 수직단면에서 보면, 실시예에서 상기 제 2 버퍼층(130)의 제 1 영역(131)은 서로 이격되어 배치된 복수의 영역에 해당할 수 있고, 상기 제 2 버퍼층(130)의 제 2 영역(135)은 상기 제 1 영역을 이루는 복수의 영역 사이사이에 개재된 영역에 해당할 수 있다.
실시예에서, 상기 제 2 버퍼층(130)의 제 1 영역(131)의 폭과 제 2 영역(135)의 폭 비율을 1 ~2.5:1 일 수 있다. 예를 들어, 상기 제 2 버퍼층(130)의 제 1 영역(131)의 폭과 제 2 영역(135)의 폭 비율은 2:1일 수 있다. 상기 제 2 버퍼층(130)의 제 1 영역(131)의 폭이 제 2 영역(135)의 폭 보다 작아지는 경우, 상기 제 2 영역(135)과 기판(110)의 접하는 면적이 증가하여 전위가 과다하게 발생할 수 있다. 상기 제 2 버퍼층(130)의 제 1 영역(131) 폭이 제 2 영역(135) 폭 길이에 2.5배를 초과하는 경우, 상기 제 2 영역(135)에서 발생되는 인장응력이 제 1 영역(131)을 통해 전달되기 어려워져, 스트레인 제어 효과가 미비할 수 있다.
실시예에서, 상기 제 2 버퍼층(130)의 제 1 영역(131)은 제 1 버퍼층(120)과 접한 면적이 적고, 하부에서 상부로 갈수록 격자상수차이를 서서히 줄일 수 있어서, 전위의 전파와 발생을 억제할 수 있다. 그리고, 상기 제 2 버퍼층(130)의 제 2 영역(135)은 제 1 영역(131) 사이에서 인장응력을 발생시켜, 스트레인을 제어하여, 기판(110)이 휘어지는 현상을 억제할 수 있다.
도 3은 제 1 실시예에 따른 제 2 버퍼층(130)의 수평단면도다.
도 3을 참조하면, 수평단면에서 보면, 실시예에서 상기 제 2 버퍼층(130)의 제 2 영역(135)은 복수의 패턴일 수 있고, 상기 제 2 버퍼층(130)의 제 1 영역(131)은 제 2 영역(135)을 제외한 나머지 영역에 해당할 수 있다. 즉, 수평단면으로 볼 때, 상기 제 2 버퍼층(130)의 제 2 영역(135)은 원형, 타원형, 다각형 등 다양한 형태 중 적어도 하나 이상을 포함하는 복수의 패턴일 수 있다. 그리고, 상기 제 2 버퍼층(130)의 제 2 영역(135)은 이러한 복수의 패턴들이 수평면에서 규칙 또는 불규칙하게 나열된 영역일 수 있다.
실시예에서, 도 3과 같이, 상기 제 2 버퍼층(130)의 제 2 영역(135)을 이루는 복수의 패턴들이 행과 열을 맞추어 규칙적으로 배열되는 경우, 각 행과 열에 해당하는 구역에 대해 일정한 스트레인 발생 및 전위 억제가 가능하여, 상기 제 2 버퍼층(130)은 좀더 정밀하게 스트레인과 전위 제어가 가능할 수 있다.
실시예의 제 2 버퍼층(130)은 영역을 나누어, 제 1 영역(131)은 Al 조성비를 상부로 갈수록 점차 낮추어 전위 제어 역할을 하고, 제 2 영역(135)은 Al 조성비를 상부로 갈수록 점차 증가시켜 스트레인 제어 역할을 할 수 있다. 따라서, 별도의 스트레인 제어층과 전위 제어층을 상하로 배치하지 않아도 되어, 버퍼층의 두께를 감소시킬 수 있다.
도 4는 다른 실시예에 따른 제 2 버퍼층(130)의 수평단면도다.
도 4를 참조하면, 수평단면에서 보면, 실시예에서 상기 제 2 버퍼층(130)의 제 2 영역(135)은 격자 패턴일 수 있고, 상기 제 2 버퍼층(130)의 제 1 영역(131)은 격자 패턴을 제외한 나머지 영역에 해당할 수 있다.
실시예에서, 상기 제 2 버퍼층(130)의 제 2 영역(135)은 격자 패턴, 방사형 패턴, 스트라이프 패턴 또는 불규칙 패턴등 중 어느 하나일 수 있다.
도 4와 같이, 상기 제 2 버퍼층(130)의 제 2 영역(135)이 규칙적인 격자 패턴으로 배치되는 경우, 격자 사이 구역에 대해 일정한 스트레인 발생 및 전위 억제가 가능하여, 상기 제 2 버퍼층(130)은 좀더 정밀하게 스트레인과 전위 제어가 가능할 수 있다.
도 5는 제 2 실시예에 따른 제 2 버퍼층(130)의 부분 확대 수직단면도다.
제 2 실시예는 제 1 실시예의 제 2 버퍼층(130)의 구조를 변형한 것으로, 동일한 특성을 갖는 구성에 대해서는 동일한 도면 부호를 부여하며, 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 제 2 실시예의 제 2 버퍼층(130)은 제 1 영역(131)과, 제 2 영역(135)과, 마스크 패턴(M)을 포함할 수 있다.
제 2 실시예에서, 제 2 버퍼층(130)은 제 1 버퍼층(120) 상에 배치되며, 수직단면에서 보면, 서로 이격되어 배치된 복수의 영역인 제 1 영역(131)과 상기 제 1 영역을 이루는 복수의 영역들 사이에 개재된 제 2 영역(135)으로 구분될 수 있다. 또한 제 2 실시예에서, 그리고, 상기 제 2 버퍼층(130)은 상기 제 2 버퍼층(130)의 제 2 영역(135) 하부에 배치된 마스크 패턴(M)을 더 포함할 수 있다.
제 2 실시예에서, 상기 마스크 패턴(M)은 상기 제 1 버퍼층(120) 상에 배치될 수 있다. 그리고, 수평면에서 볼 때, 상기 마스크 패턴(M)은 원형, 타원형, 다각형 등 다양한 형태 중 적어도 하나 이상을 포함하는 복수의 패턴 형상일 수 있다. 그리고, 이러한 복수의 패턴이 수평면에서 규칙 또는 불규칙하게 나열된 형상일 수 있다. 또한 제 2 실시예에서, 상기 마스크 패턴(M)의 재질은 SiO2 또는 SiNx 일 수 있다.
제 2 실시예에서, 상기 마스크 패턴(M)은 원기둥, 타원기둥, 직육면체 또는 돔 형상일 수 있다. 제 2 실시예에서, 상기 마스크 패턴(M)이 돔 형상일 때, 상기 돔의 바닥면 지름은 1um 사이일 수 있다. 그리고 상기 마스크 패턴(M)을 이루는 패턴들 사이의 간격은 1um~2.5um 사이일 수 있다. 즉, 상기 지름과 패턴 사이의 간격의 길이비는 1:1~2.5일 수 있다. 예를 들어, 상기 지름과 패턴 사이의 간격의 길이비는 1:2일 수 있다. 상기 마스크 패턴(M)은 상기 제 2 버퍼층(130)의 제 2 영역(135)에 대응될 수 있다. 따라서, 상기 마스크 패턴(M)을 이루는 패턴들 사이의 간격은 제 1 영역(131)에 대응될 수 있다. 즉, 상기 지름과 패턴 사이의 간격의 길이비는 1:1~2.5로 형성하여, 상기 제 2 버퍼층(130)의 제 1 영역(131)의 폭과 제 2 영역(135)의 폭 비율을 1 내지 2.5:1로 형성할 수 있다.
이러한 상기 마스크 패턴(M)은 광시야각을 증가시켜, 광추출 효율을 향상시킬 수 있다.
한편, 제 2 실시예에서, 상기 제 2 버퍼층(130)의 제 1 영역(131)의 하부 폭(W1)은 크고, 상부 폭(W2)은 작을 수 있다. 즉, 상기 제 2 버퍼층(130)의 제 1 영역(131)은 하부에서 상부로 갈수록 폭이 감소할 수 있다. 상기 제 2 버퍼층(130)은 제 1 영역(131)의 하부의 폭을 늘려 제 1 버퍼층(120)과의 접하는 면적을 증가시켜 전위 발생을 더욱 억제할 수 있다. 예를 들어, 상기 제 1 영역(131)의 하부 폭(W1)과 상부 폭(W2)의 길이 비는 2.5~1:1일 수 있다. 상기 제 1 영역(131)의 하부 폭(W1)이 상부 폭(W2)의 길이보다 2.5배 초과하는 경우, 상기 제 1 영역(131)의 측면 경사가 작아져 전위 억제 효과가 떨어질 수 있다.
반면, 제 2 실시예에서, 상기 제 2 버퍼층(130)의 제 2 영역(135)의 하부 폭(W3)은 작고, 상부 폭(W4)은 클 수 있다. 상기 제 2 버퍼층(130)은 제 1 버퍼층(120)과 접하는 면적을 최소화 하여 전위 발생을 억제할 수 있다. 또한, 상기 제 2 버퍼층(130)은 제 1 버퍼층(120)의 경사진 측면에서 측방 성장하여 전위 밴딩(bending)시킴으로써, 결정 품질을 향상시킬 수 있다. 그리고, 상기 제 2 버퍼층(130)은 상부 폭(W4)을 늘려 발광구조물과 접하는 면적을 늘림으로써, 발광구조물의 스트레인을 보다 효과적으로 제어할 수 있다.
도 6(a)는 제 3 실시예에 따른 제 2 버퍼층(130)의 부분 확대 수직단면도이고, 도 6(b)는 도 6(a)의 제 2 버퍼층(130)의 제 2 영역(135)과 보이드에 대응되는 평면의 모습을 나타내는 수평단면도다.
제 3 실시예는 제 2 실시예의 제 2 버퍼층(130)의 구조를 변형한 것으로, 동일한 특성을 갖는 구성에 대해서는 동일한 도면 부호를 부여하며, 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 제 3 실시예의 제 2 버퍼층(130)은 제 1 영역(131)과, 제 2 영역(135)과, 보이드(V)(void)를 포함할 수 있다.
제 3 실시예에는 제 2 실시예에서 제 2 버퍼층(130)의 마스크 패턴(M)을 제거할 수 있다. 상기 마스크 패턴(M)이 제거됨에 따라서, 상기 제 2 버퍼층(130)의 제 2 영역(135)의 하면은 제 1 버퍼층(120)과 접할 수 있다. 그리고, 상기 제 2 버퍼층(130)의 제 2 영역(135)의 하부 둘레에는 보이드(V)가 배치될 수 있다. 예를 들어, 제 2 실시예의 마스크 패턴(M)이 제거된 영역에 제 2 버퍼층(130)의 제 2 영역(135)이 형성될 때, 상기 마스크 패턴(M)의 패턴 둘레까지 제 2 버퍼층(130)의 제 2 영역(135)이 채워지지 못하여, 채워지지 못한 공간인 보이드(V)가 배치될 수 있다.
상기 보이드(V) 형성에 대한 상세한 설명은 이하 발광소자 제조방법에서 서술하기로 한다.
수평면에서 볼 때, 상기 보이드(V)는 마스크 패턴(M)에 대응되므로, 제 2 실시예의 마스크 패턴(M)과 마찬가지로, 중앙에 제 2 버퍼층(130)의 제 2 영역(135)이 형성된 원형, 타원형, 다각형 등 다양한 형태 중 적어도 하나 이상을 포함하는 복수의 패턴 형상일 수 있다. 그리고, 이러한 복수의 패턴이 수평면에서 규칙 또는 불규칙하게 나열된 형상일 수 있다.
그리고, 이렇게 복수의 패턴 형상을 갖는 보이드(V)는 PSS(Patterned Sapphire Substrate)와 유사한 효과를 가질 수 있다. 즉, 제 3 실시예에서 상기 보이드(V)는 광 시야각을 증가시켜 광추출 효율을 증가시킬 수 있다. 또한, 상기 보이드(V)는 제 1 버퍼층(120)과 제 2 버퍼층(130) 사이에서 발생되는 스트레인을 완화할 수 있다.
또한 제 3 실시예는 별도로 PSS 형성 및 이를 위한 세정 공정 요하지 않으므로, 공정 효율이 향상될 수 있다.
도 7 내지 도 14는 제 3 실시예에 따른 제 2 버퍼층(130)을 포함하는 발광소자(100)의 제조과정을 나타낸다. 이때, 도 12 내지 도 14에서는 제 3 실시예에 따른 제 2 버퍼층(130)을 단순화하여 표현한 모습이다.
이하에서는, 도7 내지 도 14를 참조하여, 실시예에 따른 발광소자(100)를 제조하는 방법을 설명한다.
먼저, 도 7과 같이 기판(110)을 준비한다. 상기 기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다. 예를 들어, 상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(110) 위에는 PSS(Patterned Sapphire Substrate)(미도시)가 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 기판(110)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
다음으로, 상기 기판(110) 위에는 제 1 버퍼층(120)이 형성될 수 있다. 상기 제 1 버퍼층(120)은 상기 발광구조물의 재료와 기판(110)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
실시예에서, 상기 제 1 버퍼층(120)은 기판(110)과의 격자상수 차이를 줄일 수 있는 AlN으로 형성될 수 있다.
이후, 도 8과 같이, 상기 제 1 버퍼층(120) 상에는 마스크 패턴(M1)이 형성될 수 있다.
실시예에서, 상기 마스크 패턴(M1)은 원기둥, 타원기둥, 직육면체 또는 돔 형상일 수 있다. 수평면에서 볼 때, 상기 마스크 패턴(M1)은 원형, 타원형, 다각형 등 다양한 형태 중 적어도 하나 이상을 포함하는 복수의 패턴이 규칙 또는 불규칙하게 나열되도록 형성될 수 있다.
다음으로, 실시예에서 상기 마스크 패턴(M1)으로부터 노출된 상기 제 1 버퍼층(120) 상에서 제 2 버퍼층(130)의 제 1 영역(131)이 성장될 수 있다. 상기 제 2 버퍼층(130)의 제 1 영역(131)은 하부에서 상부로 갈수록 Al 조성비가 감소하도록 형성될 수 있다.
그리고 실시예에서, 상기 제 2 버퍼층(130)의 제 1 영역(131) 성장시 고속 성장조건 내에서 성장시켜 수직 성장 속도를 빠르게 할 수 있다. 이를 통해, 상기 제 2 버퍼층(130)의 제 1 영역(131)은 하부에서 상부로 갈수록 폭이 줄어들도록 형성될 수 있다.
실시예의 상기 제 2 버퍼층(130)의 제 1 영역(131)은 제 1 버퍼층(120)과 발광구조물 사이의 격자상수차이를 서서히 줄어들게 하여, 전위 전파 및 발생을 억제할 수 있다. 그리고, 상기 제 2 버퍼층(130)의 제 1 영역(131)은 측면의 경사에서 전위를 밴딩시켜 전위의 전파를 차단할 수 있다.
이후, 도 9와 같이, 상기 마스크 패턴(M1)은 제거될 수 있다. 이때, 상기 마스크 패턴(M1) 상까지 돌출된 제 2 버퍼층(130)의 제 1 영역(131)으로 덮인 공간이 형성될 수 있다.
다음으로, 도 10과 같이, 상기 제 2 버퍼층(130)의 제 1 영역(131) 상면에는 마스크층(M2)이 형성될 수 있다. 이러한 상기 마스크층(M2)은 상기 제 2 버퍼층(130)이 제 1 영역(131) 상면에 형성을 방지할 수 있다.
이후, 상기 마스크 패턴(M1)이 제거되어 노출된 상기 제 1 버퍼층(120) 상에서 제 2 버퍼층(130)의 제 2 영역(135)이 성장될 수 있다. 또한, 상기 제 2 버퍼층(130)의 제 1 영역(131)의 경사진 측면에서 상기 제 2 버퍼층(130)의 제 2 영역(135)이 형성될 수 있다. 이후, 상기 제 2 버퍼층(130)의 제 2 영역(135)은 제 1 영역(131) 사이에 채워진 후 머지(merge)될 때까지 형성될 수 있다. 상기 제 2 버퍼층(130)의 제 2 영역(135)이 경사진 면에서 성장될 때, 전위를 밴딩시켜 전위 전파를 억제할 수 있다.
그리고 실시예는, 상기 제 2 영역(135)의 수직 성장을 촉진하여, 제 2 영역(135)의 하부 둘레까지 제 2 영역(135)을 형성하지 않을 수 있다. 이를 통해, 상기 제 2 버퍼층(130)의 제 2 영역(135)의 하부 둘레에는 보이드(V)가 형성될 수 있다.
이러한, 상기 제 2 버퍼층(130)의 제 2 영역(135)은 하부에서 상부로 갈수록 Al 조성비가 증가되도록 형성될 수 있다.
이후, 도 11과 같이 상기 마스크층(M2)은 제거될 수 있으나, 이에 한정하지는 않는다.
다음으로, 도 12와 같이 상기 제 2 버퍼층(130) 상에는 발광구조물이 형성될 수 있다.
먼저, 상기 제 2 버퍼층(130) 상에는 제 1 도전형 반도체층(141)이 형성될 수 있다.
상기 제 1 도전형 반도체층(141)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있다. 상기 제 1 도전형 반도체층(141)에는 제 1 도전형 도펀트가 도핑될 수 있다. 상기 제 1 도전형 반도체층(141)이 n형 반도체층인 경우, 상기 제 1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제 1 도전형 반도체층(141)은 InaAlbGa1-a-bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제 1 도전형 반도체층(141)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 제 1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 GaN층으로 형성될 수 있다. 이때, 상기 공정이 이루어지는 상기 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
다음으로, 상기 제 1 도전형 반도체층(141) 상에는 활성층(143)을 형성될 수 있다.
상기 활성층(143)은 제 1 도전형 반도체층(141)을 통해서 주입되는 전자와 이후 형성되는 제 2 도전형 반도체층(145)(155)을 통해서 주입되는 정공이 서로 만나서 활성층(143)(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(143)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(143)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(143)의 양자우물/양자벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, GaP/AlGaP, InGaAs/AlGaAs, InGaP/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 양자우물은 상기 양자벽의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
다음으로, 상기 활성층(143) 상에는 전차차단층이 형성될 수 있다.
실시예에서 상기 활성층(143) 상에는 전자차단층(150)이 형성되어 전자 차단(electron blocking) 및 활성층(143)의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선할 수 있다. 예를 들어, 상기 전자차단층(150)은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(143)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있으며, 약 100Å~ 약 600Å의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 전자차단층(150)은 AlzGa(1-z)N/GaN(0≤z≤1) 초격자(superlattice)로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 전자차단층(150)은 p형으로 이온주입되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다. 예를 들어, 상기 전자차단층(150)은 Mg이 약 1018~1020/cm3 농도 범위로 이온주입되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다.
이후, 상기 전자차단층(150) 상에는 제 2 도전형 반도체층(145)을 형성될 수 있다.
상기 제 2 도전형 반도체층(145)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도전형 도펀트가 도핑될 수 있다.
예를 들어, 상기 제 2 도전형 반도체층(145)은 IncAldGa1-c-dN (0≤c≤1, 0≤d≤1, 0≤c+d≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제 2 도전형 반도체층(145)이 p형 반도체층인 경우, 상기 제 2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
실시예에서 상기 제 1 도전형 반도체층(141)은 p형 반도체층, 상기 제 2 도전형 반도체층(145)은 n형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 상기 제 2 도전형 반도체층(145) 위에는 상기 제 2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(150)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
이후, 상기 제2 도전형 반도체층 상에 제 2 전극(160)을 형성할 수 있다.
상기 제 2 전극(160)은 오믹층, 반사층 또는 결합층을 포함할 수 있다. 상기 제2 전극은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 또는 불순물이 주입된 반도체 기판(110) 중 적어도 어느 하나로 형성될 수도 있다.
다음으로 도 13과 같이, 상기 제 1 도전형 반도체층(141)이 노출되도록 발광구조물의 일부를 제거할 수 있다. 이후, 상기 노출된 제 1 도전형 반도체층(141) 상에 제 1 전극(170)을 형성함으로써, 실시예의 발광소자(100)를 제조할 수 있다.
도 15는 실시 예에 따른 발광소자(100)가 적용된 발광소자(100) 패키지를 나타낸 도면이다.
도 15를 참조하면, 실시 예에 따른 발광소자(100) 패키지는 몸체(205)와, 상기 몸체(205)에 배치된 제1 리드전극(213) 및 제2 리드전극(214)과, 상기 몸체(205)에 제공되어 상기 제1 리드전극(213) 및 제2 리드전극(214)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다.
상기 몸체(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드전극(213) 및 제2 리드전극(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(213) 및 제2 리드전극(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(100)는 상기 몸체(205) 위에 배치되거나 상기 제1 리드전극(213) 또는 제2 리드전극(214) 위에 배치될 수 있다.
상기 발광소자(100)는 상기 제1 리드전극(213) 및 제2 리드전극(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에서 발광소자(100)는 제2 리드전극(214)에 실장되고, 제1 리드전극(213)과 와이어(250)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.
상기 몰딩부재(240)는 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(240)에는 형광체(232)가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광소자(100) 또는 발광소자(100) 패키지는 복수 개가 기판(110)(180) 위에 어레이될 수 있으며, 상기 발광소자(100) 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자(100) 패키지, 기판(110)(180), 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자(100) 또는 발광소자(100) 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (12)
- 기판;
상기 기판 상에 제 1 버퍼층;
상기 제 1 버퍼층 상에 AlxGa1-xN (0≤x≤1)을 포함하는 제 2 버퍼층;
상기 제 2 버퍼층 상에 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 활성층; 및
상기 활성층 상에 제 2 도전형 반도체층;을 포함하고,
상기 제 2 버퍼층은 Al 조성비가 하부에서 상부로 갈수록 감소하는 제 1 영역과, Al 조성비가 하부에서 상부로 갈수록 증가하는 제 2 영역을 포함하는 발광소자. - 제 1 항에 있어서,
수평 단면에서 볼 때, 상기 제 2 버퍼층의 제 2 영역은 복수의 패턴 영역이고, 상기 제 2 버퍼층의 제 1 영역은 상기 복수의 패턴을 제외한 영역인 발광소자. - 제 2 항에 있어서,
상기 복수의 패턴은 원형, 타원형 또는 다각형 중 적어도 하나 이상을 포함하는 패턴들이 행과 열을 맞추어 규칙적으로 배열된 모습인 발광소자. - 제 3 항에 있어서,
상기 복수의 패턴들은 원형 패턴이며, 상기 원형 패턴의 지름과 패턴 사이의 간격의 길이비는 1:1~2.5인 발광소자. - 제 1 항에 있어서,
수평 단면에서 볼 때, 상기 제 2 버퍼층의 제 2 영역은 격자 패턴, 방사형 패턴 또는 스트라이프 패턴 영역이고, 상기 제 2 버퍼층의 제 1 영역은 상기 제 2 버퍼층의 제 2 영역을 제외한 영역인 발광소자. - 제 1 항에 있어서,
상기 제 2 버퍼층은 상기 제 2 버퍼층의 제 2 영역의 하부에 마스크 패턴을 더 포함하는 발광소자. - 제 1 항에 있어서,
수직단면에서 보면, 상기 제 2 버퍼층의 제 1 영역은 상기 제 1 버퍼층 상에 서로 이격되도록 배치된 복수의 돌출된 영역이고, 상기 제 2 버퍼층의 제 2 영역은 상기 복수의 돌출된 영역 사이사이에 개재된 영역인 발광소자. - 제 7 항에 있어서,
상기 제 2 버퍼층의 제 1 영역은 하부에서 상부로 갈수록 폭이 감소하고, 상기 제 2 버퍼층의 제 2 영역은 하부에서 상부로 갈수록 폭이 증가하는 발광소자. - 제 8 항에 있어서,
상기 제 2 버퍼층의 제 1 영역의 하부 폭과 상부 폭의 길이 비는 2.5~1:1인 발광소자. - 제 1 항에 있어서,
상기 제 2 버퍼층의 제 1 영역과 제 2 영역 사이에 배치된 보이드를 더 포함하는 발광소자. - 제 10 항에 있어서,
상기 보이드는 상기 제 2 버퍼층의 제 2 영역 하부 둘레에 배치되며, 상기 보이드는 수평면에서 볼 때 복수의 패턴이 규칙적으로 배열된 모습인 발광소자. - 제 1 항 내지 제 11 항 중 어느 하나의 발광소자를 구비하는 발광모듈을 포함하는 조명시스템.
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| KR1020140111217A KR102319812B1 (ko) | 2014-08-26 | 2014-08-26 | 발광소자 및 조명시스템 |
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| KR1020140111217A KR102319812B1 (ko) | 2014-08-26 | 2014-08-26 | 발광소자 및 조명시스템 |
Publications (2)
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| KR20160024467A true KR20160024467A (ko) | 2016-03-07 |
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|---|---|---|---|---|
| KR20120011131A (ko) * | 2010-07-28 | 2012-02-07 | 엘지이노텍 주식회사 | 발광 소자 및 발광 소자 패키지 |
-
2014
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