KR20160022750A - 정공 주입 효율이 강화된 활성층을 가지는 반도체 발광소자 - Google Patents

정공 주입 효율이 강화된 활성층을 가지는 반도체 발광소자 Download PDF

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Abstract

본 발명에 따른 반도체 발광소자는 n형 반도체층과 p형 반도체층 사이에 활성층이 있고, 상기 p형 반도체층과 활성층 사이에 전자 차단층이 형성되어 있으며, 상기 활성층은 우물층과 장벽층이 교대로 형성된 구조를 가지며, 상기 장벽층 중 상기 전자 차단층에 가장 인접한 장벽층은 서브 장벽 유닛이 적어도 1개 이상 적층된 구조를 가지되, 각각의 서브 장벽 유닛에는 밴드갭이 유닛 내 다른 서브장벽층들 보다 크며 터널링에 의하여 정공을 통과시키는 제1 서브장벽층과, 밴드갭이 유닛 내 다른 서브장벽층들 보다 작으며 정공을 가속시키는 제2 서브 장벽층이 포함되어 있고, 상기 서브 장벽 유닛 중 적어도 하나 이상에는, 상기 제1 서브장벽층보다 밴드갭이 낮고, 상기 제2 서브장벽층보다 밴드갭이 높은 제3 서브장벽층이 포함되는 것을 특징으로 한다.

Description

정공 주입 효율이 강화된 활성층을 가지는 반도체 발광소자{Semiconductor Lighting Device with active layers enhancing Hole injection}
본 발명은 반도체 발광소자에 관한 것으로, 보다 상세하게는 p형 반도체층에서 활성층으로의 정공 주입 효율이 우수한 반도체 발광소자에 관한 것이다.
발광소자(Light Emitting Device)는 전자(electron)와 정공(hole)의 재결합(recombination)시 발생하는 발광 현상을 이용한 소자이다.
통상적인 반도체 발광소자는 n형 반도체층과 p형 반도체층 사이에 활성층이 게재된 구조를 갖는다. 또한, 높은 순방향 전압 인가 시 전자가 활성층에 주입되지 않고 p형 반도체층으로 오버플로우(over-flow)되는 것을 방지하기 위하여, 활성층과 p형 반도체층 사이에는 전자 차단층(electron block layer)이 형성되어 있다. 전자 차단층은 일반적으로 대략 20원자% 정도의 AlGaN으로 형성되며, 그 두께는 대략 10~40 nm 정도이다.
일반적으로 활성층은 밴드갭이 큰 장벽층과 밴드갭이 작은 우물층이 교대로 반복하여 형성된 다중양자우물층(Multi Quantum Well) 구조를 갖는다. 장벽층은 주로 GaN 단일층으로 형성된다.
그런데, GaN 단일층으로 구성된 장벽층을 포함하는 활성층의 경우, 우물층과 장벽층의 에너지 준위 차이(band offset)가 커서, p형 반도체층으로부터 활성층으로 유입되는 정공이 다수의 장벽층을 넘으며 에너지 유실이 크게 일어난다. 이로 인해, n형 반도체층에 가까운 우물층은 다른 우물층에 비해 정공의 주입량이 낮아진다.
또한, 활성층과 p형 반도체층 사이에 전자 차단층이 형성된 경우, 전자 차단층의 밴드갭이 크고 두꺼워 정공의 주입 효율이 현저히 낮아진다. 이러한 정공 주입 효율의 저하는 p형 반도체층에 근접한 우물층에 정공이 집중되는 현상을 일으켜, 고 전류 인가 시 내부양자 효율(Internal quantum efficiency) 저하를 야기한다.
정공 주입 효율 저하의 주요 원인은, p형 반도체층에 가장 인접한 장벽층에 p형 반도체층 방향으로 걸리는 압전 전기장(piezoelectric field)이 정공의 이동을 방해하는 것이다.
서로 다른 격자상수를 갖는 반도체층이 적층되어 있을 경우, 상층이 하층보다 격자상수가 작을 경우에는 인장 압력 발생에 의하여 상층 방향으로 압전 전기장이 걸리고, 상층이 하층보다 격자 상수가 클 경우에는 압축 압력 발생에 의하여 하층 방향으로 압전 전기장이 걸리는 것으로 알려져 있다. 예를 들어, GaN 상에 AlGaN이 형성되는 경우, AlGaN이 GaN보다 격자상수가 작으므로 인장 압력이 발생하며, 이때에는 압전 전기장이 상부 방향, 즉 AlGaN 방향으로 형성된다. 반대로, GaN 상에 InGaN이 형성되는 경우, InGaN이 GaN보다 격자상수가 크므로 압축 압력이 발생하며, 이때에는 압전 전기장이 하부 방향 즉, GaN 방향으로 형성된다. 이는 밴드갭 측면으로 보면, AlGaN이 상대적으로 밴드갭이 크고, GaN이 상대적으로 밴드갭이 작으므로, 밴드갭이 큰 쪽으로 압전 전기장이 발생하며, 밴드갭 차이가 클수록 압전 전기장의 세기도 크다고 볼 수 있다.
이러한 점을 고려할 때, 특히 활성층과 p형 반도체층 사이에 전자 차단층이 존재하는 경우, p형 반도체층에 가장 인접한 장벽층과 전자 차단층의 격자상수 차이로 인하여 p형 반도체층 방향으로 강한 압전 전기장이 걸리고, 이로 인하여 활성층 방향으로의 정공 주입 효율이 크게 저하될 수 있다.
이를 해결하기 위해 선행문헌 Optics Communications 312 (2014) 85~88에는 p형 반도체층에 가장 인접한 장벽층을 초격자로 형성하여 이를 해결함을 게시하고 있다. 허나 상기 기술은 전자 차단층과 활성층 간 격자 상수 차이를 어느정도 완화 할 수는 있지만 초격자 장벽층 자체에서 발생하는 밴드갭 차이로 인해 정공이 주입되는 효율이 기대 수준으로 개선되지 않으며 성장 조건에 따라 오히려 효율이 감소할 수 있다.
본 발명의 목적은 우수한 결정 품질을 나타낼 수 있고, 압전 전기장의 영향을 감소시킬 수 있어, 정공의 주입 효율이 우수한 반도체 발광소자를 제공하는 것이다. 보다 자세하게는 전자와 정공이 우물층을 이탈하는 오제 재결합 문제를 해소하면서 정공이 장벽층을 적은 에너지 손실로 넘어가 복수의 우물층에 보다 고르게 정공이 주입되는데 적합한 장벽층 구조를 제공하는 것이다.
이를 위해 장벽층을 초격자층으로 성장하되 3종 이상의 결합으로 이루어져 정공이 장벽층을 투과 시 가속 구간을 거칠 수 있도록 하여 정공 주입을 강화하는 장벽층 구조를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 발광소자는 n형 반도체층과 p형 반도체층 사이에 활성층이 있고, 상기 p형 반도체층과 활성층 사이에 전자 차단층이 형성되어 있으며, 상기 활성층은 우물층과 장벽층이 교대로 형성된 구조를 가지며, 상기 장벽층 중 상기 전자 차단층에 가장 인접한 장벽층은 서브 장벽 유닛이 적어도 1개 이상 적층된 구조를 가지되, 각각의 서브 장벽 유닛에는 밴드갭이 유닛 내 다른 서브장벽층들 보다 크며 터널링에 의하여 정공을 통과시키는 제1 서브장벽층과, 밴드갭이 유닛 내 다른 서브장벽층들 보다 작으며 정공을 가속시키는 제2 서브 장벽층이 포함되어 있고, 상기 서브 장벽 유닛 중 적어도 하나 이상에는, 상기 제1 서브장벽층보다 밴드갭이 낮고, 상기 제2 서브장벽층보다 밴드갭이 높은 제3 서브장벽층이 포함되는 것을 특징으로 한다.
이 때, 상기 서브 장벽 유닛 중 적어도 하나 이상에는, 제2 서브장벽층이 제1 서브장벽층보다 p형 반도체층에 더 가까울 수 있다.
또한, 상기 서브 장벽 유닛 중 적어도 하나 이상에는, 제2 서브장벽층과 제3 서브장벽층이 복수로 포함될 수 있다.
또한, 상기 제2 서브장벽층과 제3 서브장벽층이 복수로 교번적층될 수 있다.
또한, 상기 서브 장벽 유닛 내 상기 제1 서브장벽층, 제2 서브장벽층 및 제3 서브장벽층은 단원자층(1ML), 2원자층(2ML) 또는 3원자층(3ML)으로 형성될 수 있다.
또한, 상기 서브 장벽 유닛 중 적어도 하나 이상에는, 제2 서브장벽층의 두께가 상기 제1 서브장벽층 보다 두꺼울 수 있다.
또한, 상기 서브 장벽 유닛의 수는 3~8이며 전체 두께는 20nm 이하일 수 있다.
또한, 상기 전자 차단층에 가장 인접한 장벽층 이외의 나머지 장벽층 중 하나 이상이, 서브 장벽 유닛이 적층된 구조를 가지되, 각각의 서브 장벽 유닛에는 터널링에 의하여 정공을 통과시키는 제1 서브장벽층과 정공을 가속시키는 제2 서브 장벽층이 포함되어 있고, 상기 서브 장벽 유닛 중 적어도 하나 이상에는, 상기 제1 서브장벽층보다 밴드갭이 낮고, 상기 제2 서브장벽층보다 밴드갭이 높은 제3 서브장벽층이 포함될 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 발광소자는 n형 반도체층과 p형 반도체층 사이에 활성층이 있고, 상기 p형 반도체층과 활성층 사이에 전자 차단층이 형성되어 있으며, 상기 활성층은 우물층과 장벽층이 교대로 형성된 구조를 가지며, 상기 장벽층 중 상기 전자 차단층에 가장 인접한 장벽층은 서브 장벽 유닛이 적어도 1개 이상 적층된 구조를 가지되, 각각의 서브 장벽 유닛에는 밴드갭이 유닛 내 다른 서브장벽층들 보다 크며 터널링에 의하여 정공을 통과시키는 제1 서브장벽층과, 밴드갭이 유닛 내 다른 서브장벽층들 보다 작으며 정공을 가속시키는 제2 서브 장벽층이 포함되어 있고, 서브 장벽 유닛 중 적어도 하나에는 제2 서브장벽층의 두께가 상기 제1 서브장벽층 보다 두꺼운 것을 특징으로 한다.
이 때, 상기 제1 서브장벽층은 상기 전자 차단층에 가장 인접한 장벽층을 단일층으로 형성했을 때 요구되는 밴드갭보다 큰 밴드갭을 가질 수 있다.
또한, 상기 제1 서브장벽층은 Al을 포함하는, 3성분계 또는 4성분계 질화물 반도체로 형성될 수 있다.
또한, 상기 서브 장벽 유닛 내 제1 서브장벽층 및 제2 서브장벽층은 단원자층(1ML), 2원자층(2ML) 또는 3원자층(3ML)으로 형성될 수 있다.
또한, 상기 서브 장벽 유닛의 수는 3~8이며 전체 두께는 20nm 이하일 수 있다.
또한, 상기 전자 차단층에 가장 인접한 장벽층 이외의 나머지 장벽층 중 하나 이상이, 전자 차단층보다 밴드갭이 작은 제1 서브장벽층과, 상기 제1 서브장벽층보다 밴드갭이 작은 제2 서브장벽층을 포함하는 서브 장벽 유닛이 적층된 구조를 갖고, 서브 장벽 유닛 중 적어도 하나에는 제2 서브장벽층의 두께가 상기 제1 서브장벽층 보다 두꺼울 수 있다.
또한, 상기 n형 반도체층에 가장 인접한 장벽층이 단일층으로 형성될 수 있다.
본 발명에 따른 반도체 발광소자는, 전자 차단층에 가장 인접한 활성층의 장벽층이 밴드갭이 큰 제1 서브장벽층, 밴드갭이 작은 제2 서브장벽층을 교번 적층한 구조를 가지면서 제1 서브장벽층 및 제2 서브장벽층 각각의 반도체층의 두께가 단원자층(1ML;mono layer), 2원자층(2ML) 또는 3원자층(3ML)인 구조를 갖는다. 이렇게 서브장벽층들이 단원자층에 가깝게 구성됨으로써, 내부에 격자 부정합으로 발생하는 압전 효과를 억제하면서 높은 밴드갭은 유지할 수 있다. 다만, 제1 서브장벽층 및 제2 서브장벽층의 두께가 3ML를 초과하는 경우, 서브장벽층 내부의 압전 전기장을 효과적으로 상쇄할 수 없어, 정공의 장벽층 투과가 단일층 구조일 때 보다 오히려 억제될 수 있다. ML는 성장 축에 따라 값이 다르다. C축 성장의 경우 1ML는 약 0.5nm 이다 따라서 각층의 두께는 1.5nm 이하일 수 있다.
또한 제2 서브장벽층이 제1 서브장벽층 보다 두꺼울 수 있다. 종래 기술은 평균 조성비를 일정하게 유지하기 위하여 각층의 두께를 같게 하고 있다 허나 밴드갭이 작은 제2 서브장벽층을 두껍게 하면 정공의 가속 구간이 길어져 밴드갭이 큰 제1 서브장벽층을 효과적으로 통과할 수 있다.
상기 복수의 서브장벽층들로 구성된 복합 장벽층의 평균 조성비에 기인한 밴드갭 크기는 단일 장벽층을 형성했을 때 요구하는 밴드갭의 크기와 같거나 더 클 수 있다. 이를 통하여, 전자 차단층에 가장 인접한 장벽층의 밴드갭을 단일층으로 형성하는 것 보다 크게할 수 있어, 우물층 에서의 전자 이탈 가능성을 낮출 수 있다.
또한, 전자 차단층에 가장 인접한 장벽층의 밴드갭이 단일 장벽층보다 높은 것에 기인하여, 압전 전기장의 영향을 낮출 수 있으며, 이를 통하여, 활성층으로의 정공 주입 효율 저하를 방지할 수 있다.
InGaN 우물층과 GaN 장벽층을 적용할 시 전자의 이탈을 억제할 수 있는 우물층의 조성비는 In 약 10% 내지 20% 이고, 이에 따른 밴드갭 크기는 약 2.89eV 내지 3.17eV 일 수 있다. 장벽층의 밴드갭 크기가 약 3.44eV 이고, 전자와 정공의 우물층 깊이의 비가 6:4 이므로 전자를 가두는 가전자대(Conduction band)쪽 장벽층과 우물층의 에너지 준위 차이(band offset)는 약 270meV 내지 550meV 이다. 본 발명에서는 전체 밴드갭이 상기 차이를 유지하면서도 국부적으로 밴드갭이 큰 서브장벽층을 형성함으로써 압전 전기장을 상쇄하고 정공의 장벽층 투과를 높게 하도록 장벽층을 설계하는 것이 주된 효과이다.
나아가, 단일 장벽층보다 밴드갭이 큰 제1 서브장벽층, 제1 서브장벽층보다 밴드갭이 작은 제2 서브장벽층, 제1 서브장벽층보다 밴드갭이 낮고 제2 서브장벽층보다 밴드갭이 큰 제3 서브장벽층이 교대로 적층된 구조를 단일 장벽층에게 요구되는 두께와 밴드갭을 유지하면서 장벽층에 포함되는 각 반도체층에 인장 응력 및 압축 응력이 동시에 작용하는 것에 의해 압전 전기장이 상쇄될 수 있어, 정공이 주입되는 것을 방해하는 압전 전기장이 약화되어 활성층으로의 정공 주입 효율 저하를 보다 효율적으로 억제할 수 있다. 아울러, 밴드갭이 중간 값인 제3 서브장벽층을 투입함으로써 전체 장벽층의 두께를 충분히 확보할 수 있고 제1 서브장벽층의 밴드갭이 과도하게 높아지는 것을 완화할 수 있다.
제3 서브장벽층을 통과한 정공이 상대적으로 작은 밴드갭을 갖는 제2 서브장벽층을 통과하면서 장벽층간 에너지 차이로 인해 가속되고, 이로 인해 증가된 운동에너지로 터널링(tunneling)에 의해 밴드갭이 큰 제1 서브장벽층을 통과할 수 있어서, 정공이 장벽층을 투과한 뒤에도 충분한 운동 에너지를 확보할 수 있으며 이로 인해 정공이 활성층의 각 우물층에 보다 고르게 분포될 수 있다.
또한, 활성층의 나머지 장벽층에도 서브장벽층들이 교번 적층한 구조를 가지면서 서브장벽층들 각각의 반도체층의 두께가 단원자층(1ML), 2원자층(2ML) 또는 3원자층(3ML)인 구조를 적용할 수 있고, 나아가 n형 반도체층에 가장 인접한 장벽층을 제외한 다른 장벽층에 모두 적용될 수 있다. 이 경우, 정공의 장벽층 투과를 용이하게 하고 우물층과의 격자 부정합을 완화시킬 수 있어, 우물층 내에 하부방향으로 인가되는 압전 전기장을 상쇄하여, 전자와 정공의 분극 현상(Quantum confined stark effect)을 억제하므로 내부 양자 효율이 증가할 수 있다.
또한, 1종 이상의 서브 장벽 유닛을 이용하여, 규칙적 혹은 랜덤한 형태로 전자차단층에 가장 인접한 장벽층을 형성할 수 있다.
도 1는 활성층 구조를 개략적으로 나타낸 것이다.
도 2은 도 1에서 p형 반도체층에 가장 인접한 장벽층의 구조의 예를 개략적으로 나타낸 것이다.
도 3는 도 2에 도시된 장벽층의 밴드갭을 개략적으로 나타낸 것이다.
도 4는 도 1에서 p형 반도체층에 가장 인접한 장벽층의 구조의 다른 예를 개략적으로 나타낸 것이다.
도 5은 도 4에 도시된 장벽층의 밴드갭을 개략적으로 나타낸 것이다.
도 6 내지 도 10은 다양한 서브 장벽 유닛들을 예시한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 발광소자에 관하여 상세히 설명하면 다음과 같다.
본 발명에 따른 반도체 발광소자는 질화물 반도체 기반이며, 기판 위에 저온 성장한 버퍼층 n형 반도체층과 p형 반도체층 사이에 활성층이 형성되어 있는 구조를 갖는다. 아울러, p형 반도체층과 활성층사이에는 전자 차단층이 형성된다.
활성층은 도 1에 도시된 예와 같이, 우물층(210-1, … ,210-n)과 장벽층(220-1, … ,220-n)이 교대로 반복하여 형성된 다중양자우물(MQW) 구조를 갖는다. 청색 발광 소자의 경우 우물층은 InGaN 으로, 장벽층은 GaN으로 형성할 수 있다. 자외선 소자의 경우는 밴드갭을 보다 높이기 위해 AlGaN 또는 AlInGaN이 적용될 수 있다.
도 2은 도 1에서 전자 차단층에 가장 인접한 장벽층의 구조의 예를 개략적으로 나타낸 것이고, 도 3는 도 2에 도시된 장벽층의 밴드갭을 개략적으로 나타낸 것이다.
이때, 도 2 및 도 3에 도시된 예와 같이, 본 발명에서는 장벽층 중 전자 차단층(125)에 가장 인접한 장벽층(220-n)이 제1 서브장벽층 (310)과 제2 서브장벽층(320)이 교대로 형성된 구조를 갖는다.
제1 서브장벽층(310)은 장벽층을 단일층으로 형성했을 때 요구되는 밴드갭보다 밴드갭이 큰 반도체층이다. 그리고, 제2 서브장벽층(320)은 제1 서브장벽층(310)보다 밴드갭이 작은 반도체층이다. 물론, 제2 서브장벽층(320)은 우물층(210-n)보다는 밴드갭이 높다.
이러한 구조를 통하여, 전자 차단층(125)에 가장 인접한 장벽층(220-n)의 평균 밴드갭 크기를 유지하면서 밴드갭 최대치를 높게 할 수 있어 전자가 활성층에서 이탈하는 것을 방지할 수 있다. 또한, 격자상수 불일치를 상쇄하여 p형 반도체층 방향으로 걸리는 압전 전기장의 세기를 감소시킬 수 있기 때문에 정공의 장벽층 투과를 용이하게 할 수 있다.
또한, 도 2에 도시된 예와 같이, 제2 서브장벽층 중 p형 반도체층에 가장 인접한 제2 서브장벽층은 제1 서브장벽층보다 두꺼울 수 있고, 도 3에 도시된 예와 같이, 제2 서브장벽층 각각의 두께가 제1 서브장벽(310)층 보다 클 수 있다. 종래 두 서브장벽층의 두께가 동일한 것에서 정공 가속구간인 제2 서브장벽층의 두께를 더 두껍게 함으로써 보다 높은 운동에너지를 얻을 수 있고, 이를 통해 제1 서브장벽층을 투과하여도 충분한 운동에너지를 확보할 수 있어, 정공이 다중 양자 우물층의 투과 길이가 길어져 각 우물층에 보다 고르게 발광이 일어날 수 있다.
제1 서브장벽층(310)은 단원자층(1ML), 2원자층(2ML) 또는 3원자층(3ML)으로 형성된다. 이는 대략 0.5~1.5nm에 해당하는 두께로, 이를 통하여 정공이 터널링(tunneling)에 의하여 투과할 수 있으므로, 정공이 밴드갭 높은 층을 투과할 때 발생할 수 있는 주입 효율 저하를 방지할 수 있다.
또한, 제2 서브장벽층(320) 역시 0.5~1.5nm의 두께로 형성된다. 허나 제2 서브장벽층(320)이 제1 서브장벽층(310)에 비하여 현저히 두껍게 형성되는 경우, 제1 서브장벽층(310)과 제2 서브장벽층(320) 사이의 격자 부정합에 의해, 내부적으로 압전 전기장이 발생하여 정공의 투과를 방해할 수 있는 바, 본 발명에서는 제2 서브장벽층(320) 역시 0.5~1.5nm의 두께로 형성한다. 원자층 단위로 형성함으로써 압전 전기장을 상쇄함과 더불어 장벽층 내부 압전 전기장의 발생을 억제할 수 있다.
따라서 본 실시예의 최적조건으로는 제2 서브장벽층은 1.5nm 제1 서브장벽층은 1nm 이며 4주기로 이루어져 전체 두께는 10nm로 형성 할 수 있다. 장벽층의 두께가 지나치게 두꺼워지면 정공의 투과 자체가 불가능해 지므로 20nm를 넘지 않고 8주기 이하의 범위에서 서브 장벽층들의 두께와 주기를 조절함이 바람직하다.
제1 서브장벽층(310)은 AlGaN, InAlGaN과 같이 Al을 포함하는 3성분계 또는 4성분계 질화물 반도체로 형성될 수 있다. 본 실시예에서는 밴드갭이 큰 AlGaN을 적용하였다.
한편, 전자 차단층(125) (EBL;Electron block layer)은 p형 반도체층에 가장 인접한 장벽층(220-n)과 p형 반도체층 사이에 형성되고, 전자가 p형 반도체층 쪽으로 오버플로우되는 것을 방지하는 역할을 한다.
일반적으로 전자는 정공보다 이동도(Mobility)가 100~1000배 높아 정공과 재결합 효율을 높이기 위해 이동을 제한해야 한다. 본 실시예에서는 전자 차단층이 p형 반도체층에 가장 인접한 장벽층(220-n)과 p형 반도체층 사이에 형성하고 있으나 이에 한정하지 않고 활성층(130) 하단에 추가로 형성할 수 도 있다.
전자 차단층(125)는 Al 함량이 대략 15~25원자% 정도인 AlGaN으로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 제1 서브장벽층(310)은 Al의 농도가 전자 차단층(125)보다 낮을 수 있으며, 제1 서브장벽층에 포함되는 3족 원소 전체의 1~10원자%로 포함될 수 있다. Al의 농도가 1원자% 미만일 경우 압전 전기장 세기 감소가 불충분할 수 있으며, Al의 농도가 10원자%를 초과하는 경우, 정공의 이동이 원활하게 이루어지지 않을 수 있다.
제2 서브장벽층(320)은 GaN, InGaN, InAlGaN과 같은 2성분계, 3성분계 또는 4성분계 질화물 반도체로 형성될 수 있다.
한편, 제1 서브장벽층(310) 및 제2 서브장벽층(320)이 모두 InAlGaN으로 형성되는 경우, 제1 서브장벽층(310)의 밴드갭이 더 높도록, 제1 서브장벽층(310) 및 제2 서브장벽층(320)의 Al 함량 또는 In 함량을 조절할 수 있다.
이러한 제1 서브장벽층(310)과 제2 서브장벽층(320)을 포함하는 단위체를 서브 장벽 유닛이라 하였을 때, 서브 장벽 유닛의 적층 수는 3 이상이 될 수 있으며, 보다 자세하게는 3~8이 될 수 있다. 서브 장벽 유닛의 적층 수가 3 미만일 경우, 전자 차단층의 압전 전기장이 우물층에 영향을 줄 수 있다.
도 4는 도 1에서 전자 차단층에 가장 인접한 장벽층의 구조의 다른 예를 개략적으로 나타낸 것이고, 도 5은 도 4에 도시된 장벽층의 밴드갭을 개략적으로 나타낸 것이다.
본 실시예에 따른 반도체 발광소자의 경우에도, 기본적으로는 n형 반도체층과 p형 반도체층 사이에 활성층이 있고, 활성층은 우물층(210-1 … 210-n)과 장벽층(220-1 … 220-n)이 교대로 형성된 구조를 갖는다.
도 4 및 도 5을 참조하면, 도시된 전자 차단층에 가장 인접한 장벽층(220-n)은 제1 서브장벽층(510), 제2 서브장벽층(520) 및 제3 서브장벽층(530)이 교대로 적층된 구조를 갖는다.
이때, 제1 서브장벽층(510)은 단일 장벽층에서 요구되는 밴드갭 보다 밴드갭이 큰 반도체층이다. 그리고, 제2 서브장벽층(520)은 제1 서브장벽층(510)보다 밴드갭이 작은 반도체층이다. 그리고, 제3 서브장벽층(530)은 제1 서브장벽층(510)보다 밴드갭이 낮고, 제2 서브장벽층(520)보다 밴드갭이 큰 반도체층이다.
이때, 제1 서브장벽층(510)은 0.5~1.5nm의 두께로 형성된다. 전술한 바와 같이, 제1 서브장벽층(510)은 밴드갭이 단일 장벽층에서 요구되는 밴드갭 보다 높으며, 정공이 터널링을 통하여 활성층의 각 우물층으로 원활하게 이동할 수 있도록, 제1 서브장벽층(510)은 0.5~1.5nm의 두께로 형성된다. 제1 서브장벽층이 3원자층보다 두꺼울 경우 내부 압전 전기장을 상쇄하지 못하고 오히려 정공의 장벽층 투과를 저지하여 정공 주입 효율을 감소시킬 수 있으며 터널링 확률은 두께에 기하급수적으로 감소하므로 정공 주입 효율을 크게 하락시킬 수 있다.
또한, 제2 서브장벽층(520) 및 제3 서브장벽층(530)은 제1 서브장벽층(510)과 마찬가지로 0.5~1.5nm의 두께로 형성된다. 이는, 제2 서브장벽층(520) 또는 제3 서브장벽층(530)이 제1 서브장벽층(510)에 비하여 현저히 두껍게 형성되는 경우에 제1 서브장벽층(510)과의 격자 부정합으로 인한 내부 압전 전기장 발생이 문제될 수 있음을 고려한 것이다.
도 4 및 도 5에 도시된 예와 같이, 제1 서브장벽층(510), 제2 서브장벽층(520) 및 제3 서브장벽층(530)이 교대로 적층된 구조를 갖는 장벽층의 경우, 장벽층에 포함되는 각 반도체층에 인장 응력 및 압축 응력이 동시에 작용한다. 이에 따라, p형 반도체층 방향으로의 압전 전기장과 n형 반도체층 방향으로의 압전 전기장이 서로 상쇄될 수 있어, 정공의 장벽층 투과가 용이해 질 수 있고 우물층으로의 정공 주입 효율이 향상될 수 있다. 이에 따라, 활성층의 각 우물층, 특히 전자 차단층에 가장 인접한 우물층에서 전자-정공 재결합 확률을 높일 수 있어서, 내부 양자 효율 향상에 기여할 수 있다.
제1 서브장벽층(510), 제2 서브장벽층(520) 및 제3 서브장벽층(530)의 적층 순서는 크게 제한되는 것은 아니나, 활성층(130)이 p형 반도체층 하부에 형성된다고 한다면, 상부로부터 제3 서브장벽층(530), 제2 서브장벽층(520), 제1 서브장벽층(510) 순으로 적층될 수 있다.
이러한 구조에서 정공은 다음과 같은 과정으로 우물층에 공급될 수 있다. 우선, 제1 서브장벽층과 제2 서브장벽층의 중간 값의 밴드갭을 갖는 제3 서브장벽층(530)을 통과한 정공이 상대적으로 작은 밴드갭을 갖는 제2 서브장벽층(520)을 통과한다. 이때, 제2 서브장벽층(520)의 밴드갭이 제3 서브장벽층(530)의 밴드갭보다 상대적으로 낮으므로, 정공은 이러한 밴드갭 차이만큼 운동에너지를 얻을 수 있어 가속된다. 정공은 가속된 상태에서 터널링에 의해 제1 서브장벽층(510)을 통과하여 우물층에 주입될 수 있다. 이를 통하여, 정공의 주입 효율을 향상시킬 수 있다.
한편, 전자 차단층에 가장 인접한 우물층(210-n)에 가장 인접한 층은 제1 서브장벽층(510), 제2 서브장벽층(520) 및 제3 서브장벽층(530) 모두 가능하다. 다만, 전자 차단층에 가장 인접한 우물층(210-n)에 전자를 가두어 전자-정공 재결합 효율을 확보하는 점을 고려할 때, 상대적으로 높은 밴드갭을 갖는 제1 서브장벽층(510) 또는 제3 서브장벽층(530)이 p형 반도체층에 가장 인접한 우물층(210-n)에 가장 인접하여 형성될 수 있다.
또한, 전자 차단층에 가장 인접한 층은 제1 서브장벽층(510), 제2 서브장벽층(520) 및 제3 서브장벽층(530) 모두 가능하다. 다만, 활성층(130)에서 전자가 이탈하는 것을 최대한 방지한다는 측면에서, 상대적으로 높은 밴드갭을 갖는 제1 서브장벽층(510) 또는 제3 서브장벽층(530)이 전자 차단층에 가장 인접한 우물층(210-n)에 가장 인접하여 형성될 수 있다.
한편, 제1 서브장벽층(510)은 AlGaN or InAlGaN과 같이 Al을 포함하는 3성분계 또는 4성분계 질화물 반도체로 형성될 수 있으며, 보다 자세하게는 AlGaN으로 형성될 수 있다. 이 경우, 제1 서브장벽층(510)은 상기 Al이 제1 서브장벽층에 포함되는 3족 원소 전체의 1~10원자%로 포함될 수 있다. Al의 농도가 1원자% 미만일 경우 압전 전기장 세기 감소가 불충분할 수 있으며, Al의 농도가 10원자%를 초과하는 경우, 정공 이동이 원활하게 이루어지지 않을 수 있다.
또한, 제2 서브장벽층(520)은 InGaN or InAlGaN과 같이 In을 포함하는 3성분계 또는 4성분계 질화물 반도체로 형성될 수 있으며, 보다 자세하게는 InGaN으로 형성될 수 있다. 이때, 제2 서브장벽층(520)은, In의 농도가 제2 서브장벽층(520)에 포함되는 3족 원소 전체의 1~5원자%일 수 있다. In의 농도는 제1 서브장벽층의 Al 농도가 증가할수록 압전 전기장을 상쇄하기 위해 증가할 수 있다. 보다 자세하게는 제1 서브장벽층의 Al 농도가 10% 일 때 In의 농도가 1원자% 미만인 경우, p형 반도체층 쪽으로 걸려있는 압전 전기장의 상쇄 효과가 크게 발생하지 않는다. 반대로, In의 농도가 5원자%를 초과하는 경우, 제2 서브장벽층(520)에 전자-정공 이 갖혀 정공의 장벽층 투과가 저하될 수 있다.
또한, 제3 서브장벽층(530)은 GaN, InGaN, InAlGaN과 같은 2성분계, 3성분계 또는 4성분계 질화물 반도체로 형성될 수 있으며, 보다 자세하게는 GaN으로 형성될 수 있다.
또한, 제1 서브장벽층(510), 제2 서브장벽층(520) 및 제3 서브장벽층(530)을 포함하는 단위체를 서브 장벽 유닛이라 할 때, 서브 장벽 유닛의 적층 수는 3 이상일 수 있고, 보다 자세하게는 3~8일 수 있다.
본 실시예의 경우에도, 반도체 발광소자는 전자 차단층(125)을 포함하며, 이때, 제1 서브장벽층(510)의 밴드갭이 전자 차단층(125)의 밴드갭에 가까운 경우, 정공 이동이 원활하게 이루어지지 않는 문제점이 발생할 수 있기 때문에, 제1 서브장벽층(510)의 밴드갭은 전자 차단층(125)의 밴드갭보다 작을 수 있다.
한편, 활성층의 나머지 장벽층에도 서브장벽층들이 교번 적층한 구조를 가지면서 서브장벽층들 각각의 반도체층의 두께가 단원자층(1ML), 2원자층(2ML) 또는 3원자층(3ML)인 구조를 적용할 수 있다.
특히, 도 2 및 도 4에 도시된 예와 같은, 전자 차단층에 가장 인접한 장벽층의 구조가, 활성층(130)에 포함되는 다른 장벽층들(220-1, … ,220-n-1) 중 하나 이상에 적용될 수 있고, 나아가 n형 반도체층에 가장 인접한 장벽층을 제외한 활성층에 포함되는 모든 장벽층에 적용될 수 있다. 이에 의해, 활성층 전체적으로 장벽층과 우물층 간의 격자 부정합을 감소시킬 수 있어 내부양자 효율을 향상시킬 수 있으며, 활성층 내 우물층들에 보다 균일하게 정공을 주입할 수 있어 정공 주입 효율을 향상시킬 수 있다.
도 2 및 도 3에서는 제1 서브장벽층과 제2 서브장벽층이 교대로 적층되는 예를 나타내었고, 도 4 및 도 5에서는 제1 서브장벽층, 제2 서브장벽층 및 제3 서브장벽층이 교대로 적층되는 예를 나타내었다. 그러나, 본 발명은 이에 한정되지 않고, 서브 장벽 유닛이라는 개념을 통하여 다양한 형태로 변형될 수 있다.
본 발명에서 서브 장벽 유닛은, 터널링에 의하여 정공을 통과시키는 서브장벽층을 제1 서브장벽층(510)이라 하고, 정공을 가속시키는 서브 장벽층을 제2 서브장벽층(520)이라 할 때, 제1 서브 장벽층(510)과 제2 서브장벽층(520)을 포함하는 층이다. 이때, 서브 장벽 유닛 내 제1 서브장벽층(510), 제2 서브장벽층(520) 및 제3 서브장벽층(530)의 두께는 1 내지 3 원자층일 수 있다. 또한, 제2 서브장벽층(520)의 두께 역시 1~3원자층일 수 있다. 또한, 도 8 및 도 9에 도시된 예와 같이, 본 실시예의 경우에도 서브 장벽 유닛 중 적어도 하나 이상에는, 제2 서브장벽층의 두께가 제1 서브장벽층 보다 두꺼울 수 있다.
서브장벽 유닛 내에는 제1 서브장벽층이 1개 적층된다. 다만, 제2 서브장벽층과 제3 서브장벽층은 복수개 적층될 수 있다.
본 발명의 장벽층과 우물층이 교대 적층된 구조의 활성층에 있어서, 장벽층 중 전자 차단층에 가장 인접한 장벽층은 서브 장벽 유닛이 적층된 구조를 갖는다. 서브 장벽 유닛의 수는 예를 들어, 3~8을 제시할 수 있고, 전체 두께는 20nm 이하일 수 있다.
도 6 내지 도 10은 다양한 서브 장벽 유닛들을 예시한 것이다.
예를 들어, 도 6에 도시된 서브 장벽 유닛을 A라 할 때, 전자 차단층에 가장 인접한 장벽층을 형성하기 위하여, A 서브 장벽 유닛만 이용하면, AAAAA…와 같은 구조를 갖게 되고, 이는 도 4 내지 도 5과 큰 차이점이 없다.
그러나, 도 7에 도시된 서브 장벽 유닛을 B라고 할 때, 전자 차단층에 가장 인접한 장벽층을 형성하기 위하여, A 서브 장벽 유닛 및 B 서브 장벽 유닛을 이용하면, ABABAB…, AAABBBAAA…, AABABBAAAB… 등과 같이 규칙적으로 혹은 랜덤한 형태로 서브 장벽 유닛의 적층이 가능하다. 나아가, 서브 장벽 유닛의 종류가 증가할수록 가능한 경우의 수는 기하급수적으로 증가할 수 있다.
한편, 서브 장벽 유닛 중 하나 이상에는, 제1 서브장벽층(510)보다 밴드갭이 낮고, 제2 서브장벽층(520)보다 밴드갭이 높은 제3 서브장벽층(530)이 더 포함될 수 있다.
상기와 같은 서브 장벽 유닛이 적층된 전자 차단층에 가장 인접한 장벽층 구조는 전자 차단층에 가장 인접한 장벽층 이외의 나머지 장벽층 중 하나 이상에도 적용 가능하다. 다만, n형 반도체층에 가장 인접한 장벽층은 단일층으로 형성될 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
125 : 전자 차단층
130 : 활성층
210-1, … , 210-n : 우물층
220-1, … , 220-n : 장벽층
310 : 제1 서브장벽층
320 : 제2 서브장벽층
510 : 제1 서브장벽층
520 : 제2 서브장벽층
530 : 제3 서브장벽층

Claims (15)

  1. n형 반도체층과 p형 반도체층 사이에 활성층이 있고, 상기 p형 반도체층과 활성층 사이에 전자 차단층이 형성되어 있으며,
    상기 활성층은 우물층과 장벽층이 교대로 형성된 구조를 가지며,
    상기 장벽층 중 상기 전자 차단층에 가장 인접한 장벽층은 서브 장벽 유닛이 적어도 1개 이상 적층된 구조를 가지되, 각각의 서브 장벽 유닛에는 밴드갭이 유닛 내 다른 서브장벽층들 보다 크며 터널링에 의하여 정공을 통과시키는 제1 서브장벽층과, 밴드갭이 유닛 내 다른 서브장벽층들 보다 작으며 정공을 가속시키는 제2 서브 장벽층이 포함되어 있고,
    상기 서브 장벽 유닛 중 적어도 하나 이상에는, 상기 제1 서브장벽층보다 밴드갭이 낮고, 상기 제2 서브장벽층보다 밴드갭이 높은 제3 서브장벽층이 포함되는 것을 특징으로 하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 서브 장벽 유닛 중 적어도 하나 이상에는, 제2 서브장벽층이 제1 서브장벽층보다 p형 반도체층에 더 가까운 것을 특징으로 하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 서브 장벽 유닛 중 적어도 하나 이상에는, 제2 서브장벽층과 제3 서브장벽층이 복수로 포함되는 것을 특징으로 하는 반도체 발광소자.
  4. 제3항에 있어서,
    상기 제2 서브장벽층과 제3 서브장벽층이 복수로 교번적층 되는 것을 특징으로 하는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 서브 장벽 유닛 내 상기 제1 서브장벽층, 제2 서브장벽층 및 제3 서브장벽층은 단원자층(1ML), 2원자층(2ML) 또는 3원자층(3ML)으로 형성되는 것을 특징으로 하는 반도체 발광소자.
  6. 제5항에 있어서,
    상기 서브 장벽 유닛 중 적어도 하나 이상에는, 제2 서브장벽층의 두께가 상기 제1 서브장벽층 보다 두꺼운 것을 특징으로 하는 반도체 발광소자.
  7. 제1항에 있어서,
    상기 서브 장벽 유닛의 수는 3~8이며 전체 두께는 20nm 이하인 것을 특징으로 하는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 전자 차단층에 가장 인접한 장벽층 이외의 나머지 장벽층 중 하나 이상이, 서브 장벽 유닛이 적층된 구조를 가지되, 각각의 서브 장벽 유닛에는 터널링에 의하여 정공을 통과시키는 제1 서브장벽층과 정공을 가속시키는 제2 서브 장벽층이 포함되어 있고, 상기 서브 장벽 유닛 중 적어도 하나 이상에는, 상기 제1 서브장벽층보다 밴드갭이 낮고, 상기 제2 서브장벽층보다 밴드갭이 높은 제3 서브장벽층이 포함되는 것을 특징으로 하는 반도체 발광소자.
  9. n형 반도체층과 p형 반도체층 사이에 활성층이 있고, 상기 p형 반도체층과 활성층 사이에 전자 차단층이 형성되어 있으며,
    상기 활성층은 우물층과 장벽층이 교대로 형성된 구조를 가지며,
    상기 장벽층 중 상기 전자 차단층에 가장 인접한 장벽층은 서브 장벽 유닛이 적어도 1개 이상 적층된 구조를 가지되, 각각의 서브 장벽 유닛에는 밴드갭이 유닛 내 다른 서브장벽층들 보다 크며 터널링에 의하여 정공을 통과시키는 제1 서브장벽층과, 밴드갭이 유닛 내 다른 서브장벽층들 보다 작으며 정공을 가속시키는 제2 서브 장벽층이 포함되어 있고, 서브 장벽 유닛 중 적어도 하나에는 제2 서브장벽층의 두께가 상기 제1 서브장벽층 보다 두꺼운 것을 특징으로 하는 반도체 발광소자.
  10. 제9항에 있어서,
    상기 제1 서브장벽층은 상기 전자 차단층에 가장 인접한 장벽층을 단일층으로 형성했을 때 요구되는 밴드갭보다 큰 밴드갭을 갖는 것을 특징으로 하는 반도체 발광소자.
  11. 제9항에 있어서,
    상기 제1 서브장벽층은 Al을 포함하는, 3성분계 또는 4성분계 질화물 반도체로 형성되는 것을 특징으로 하는 반도체 발광소자.
  12. 제9항에 있어서,
    상기 서브 장벽 유닛 내 제1 서브장벽층 및 제2 서브장벽층은 단원자층(1ML), 2원자층(2ML) 또는 3원자층(3ML)으로 형성되는 것을 특징으로 하는 반도체 발광소자.
  13. 제9항에 있어서,
    상기 서브 장벽 유닛의 수는 3~8이며 전체 두께는 20nm 이하인 것을 특징으로 하는 반도체 발광소자.
  14. 제9항에 있어서,
    상기 전자 차단층에 가장 인접한 장벽층 이외의 나머지 장벽층 중 하나 이상이, 전자 차단층보다 밴드갭이 작은 제1 서브장벽층과, 상기 제1 서브장벽층보다 밴드갭이 작은 제2 서브장벽층을 포함하는 서브 장벽 유닛이 적층된 구조를 갖고, 서브 장벽 유닛 중 적어도 하나에는 제2 서브장벽층의 두께가 상기 제1 서브장벽층 보다 두꺼운 것을 특징으로 하는 반도체 발광소자.
  15. 제14항에 있어서,
    상기 n형 반도체층에 가장 인접한 장벽층이 단일층으로 형성된 것을 특징으로 하는 반도체 발광소자.
KR1020140178640A 2014-08-20 2014-12-11 정공 주입 효율이 강화된 활성층을 가지는 반도체 발광소자 KR20160022750A (ko)

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WO2017204522A1 (ko) * 2016-05-26 2017-11-30 서울바이오시스주식회사 고효율 장파장 발광 소자
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CN116365363A (zh) * 2023-03-22 2023-06-30 江苏第三代半导体研究院有限公司 激光器外延结构及激光器

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