KR20160020832A - 인쇄 회로 기판 및 이를 이용한 반도체 패키지 - Google Patents

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Abstract

인쇄 회로 기판 및 이를 이용한 반도체 패키지가 제공된다. 상기 반도체 패키지는 적어도 하나의 연결 패드를 포함하는 기판, 상기 기판 상에 실장되는 반도체 칩, 상기 반도체 칩과 상기 기판 사이를 채우는 언더필 레이어, 상기 언더필 레이어 내에서 상기 연결 패드와 상기 반도체 칩을 전기적으로 연결하는 솔더 범프를 포함하되, 상기 기판은 상기 언더필 레이어 하부에서 상기 기판의 상면에서 돌출되는 보이드 방지 패턴을 포함한다.

Description

인쇄 회로 기판 및 이를 이용한 반도체 패키지{Printed citcuit board and Semiconductor package using the same}
본 발명은 인쇄 회로 기판 및 이를 이용한 반도체 패키지에 관한 것이다.
반도체 패키지의 칩과 기판을 연결하는 방법은 와이어 본딩(wire-bonding)기술을 사용하였으나, 반도체 패키지 공정에서 입출력 패드의 증가 등으로 인하여 와이어의 집적도가 증가하게 되었다.
와이어의 집적도가 늘어남에 따라 반도체 패키지 공정이 어려워지므로, 이를 극복하기 위해 플립칩 본딩(flipchip bonding) 방식이 개발되었다. 플립칩 본딩 방식은 칩 전면에 솔더 범프(Solder Bump)를 형성하여 기판과 직접적으로 연결하는 기술이다. 플립칩 본딩 방식에 사용되는 솔더 범프는 브리틀(Brittle)한 특성을 가지고 있어서 충격에 대해 약할 수 있다. 따라서, 칩의 하부에 물질을 채워 솔더 범프를 보호하는 언더필 기술이 필요하다. 구체적으로, 언더필 영역은 칩 사이드에 액체 타입의 언더필 물질을 디스펜싱(dispensing)을 하여 모세관 현상(capillary effect)을 이용하여 칩의 하부를 채워 형성한다.
이러한 언더필 물질이 언더필 영역을 채우는데 솔더 범프 자체는 언더필 물질의 이동을 저하하는 요소가 되고, 이러한 솔더 범프의 배치에 따라 언더필 물질의 이동속도가 달라져서 칩의 하부에 보이드(void)가 형성될 수도 있다.
본 발명이 해결하려는 과제는, 칩의 하부에 보이드 형성이 방지되어 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 칩의 하부에 보이드 형성이 방지되어 신뢰성이 개선된 반도체 패키지을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 적어도 하나의 연결 패드를 포함하는 기판, 상기 기판 상에 실장되는 반도체 칩, 상기 반도체 칩과 상기 기판 사이를 채우는 언더필 레이어, 상기 언더필 레이어 내에서 상기 연결 패드와 상기 반도체 칩을 전기적으로 연결하는 솔더 범프를 포함하되, 상기 기판은 상기 언더필 레이어 하부에서 상기 기판의 상면에서 돌출되는 보이드 방지 패턴을 포함한다.
상기 보이드 방지 패턴의 상면은 상기 반도체 칩의 저면과 비접촉될 수 있다.
상기 기판은 표면에 평평하게 형성되는 솔더 레지스트 레이어를 포함하고,
상기 보이드 방지 패턴은 상기 솔더 레지스트 레이어 상에 형성될 수 있다.
상기 솔더 레지스트 레이어와 상기 보이드 방지 패턴은 동일한 물질을 포함할 수 있다.
상기 솔더 레지스트 레이어의 상면은 상기 연결 패드의 상면보다 높을 수 있다.
상기 보이드 방지 패턴의 상면은 상기 솔더 레지스트 레이어의 상면보다 높거나 같을 수 있다.
상기 보이드 방지 패턴의 높이는 3μm 내지 30μm일 수 있다.
상기 보이드 방지 패턴이 형성된 영역은 상기 연결 패드가 형성된 영역과 비오버랩될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 패키지는 상면에 서로 오버랩되지 않는 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역에서 서로 이격되어 형성되는 복수의 연결 패드 및 상기 제2 영역에 상기 기판의 상면에 돌출되는 보이드 방지 패턴을 포함한다.
여기서, 상기 기판 상에서 상기 제1 및 제2 영역과 오버랩되게 실장(mount)되는 반도체 칩을 더 포함할 수 있다.
상기 반도체 칩은 저면에 상기 연결 패드와 접촉하는 솔더 범프를 포함할 수 있다.
상기 보이드 방지 패턴은 일정한 간격으로 서로 분리된 막대 형상의 바(bar) 패턴을 포함할 수 있다.
상기 바 패턴은 서로 평행하게 하나의 방향으로 연장될 수 있다.
상기 바 패턴 중 적어도 일부는 상기 바 패턴을 분리시키는 적어도 하나의 트렌치를 포함할 수 있다.
상기 보이드 방지 패턴은 서로 동일한 형상의 아일랜드 형상의 복수의 점(dot) 패턴을 포함하고, 상기 복수의 점 패턴은 일정한 주기로 균일하게 배치될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 인쇄 회로 기판은 내부 레진(resin)막, 상기 내부 레진막의 표면에 형성되는 제1 도전 코팅막, 상기 제1 도전 코팅막을 덮는 외부 레진막, 상기 외부 레진막 상에 평평하게 형성되는 제1 솔더 레지스트 레이어 및 상기 제1 솔더 레지스트 레이어 상에 돌출되어 형성되는 제2 솔더 레지스트 레이어를 포함한다.
여기서, 상기 외부 레진막은 상기 제1 도전 코팅막을 노출시키는 비아를 포함하고, 상기 비아의 내벽 및 상기 외부 레진막의 표면을 덮고, 상기 제1 도전 코팅막과 접촉하는 제2 도전 코팅막과, 상기 제2 도전 코팅막 및 상기 외부 레진막 상에서 상기 제2 도전 코팅막과 접촉하는 연결 패드를 더 포함할 수 있다.
상기 제1 솔더 레지스트 레이어는 상기 연결 패드와 비오버랩될 수 있다.
상기 제2 솔더 레지스트 레이어 상에 돌출되어 형성되는 제3 솔더 레지스트 레이어를 포함할 수 있다.
상기 제2 솔더 레지스트 레이어는 상기 제1 솔더 레지스트 레이어 상의 언더필 레이어가 형성되는 영역에 패턴화될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 구조를 설명하기 위한 단면도이다.
도 2는 도 1의 A 부분을 세부적으로 설명하기 위한 확대도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 칩의 하부의 솔더 범프의 배치를 설명하기 위해 보이드 방지 패턴을 제외한 평면 투시도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 패키지의 칩의 하부에서의 언더필 물질의 흐름을 설명하기 위해 보이드 방지 패턴을 제외한 예시도이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 10은 본 발명의 제5 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 11은 본 발명의 일 실시예에 따른 인쇄 회로 기판을 설명하기 위한 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 인쇄 회로 기판을 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 14 및 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지(1)는 기판(100), 반도체 칩(200), 언더필 레이어(300) 및 리드(400)를 포함한다.
기판(100)은 패키지용 기판일 수 있으며, 예를 들어, 인쇄 회로 기판(500) 또는 세라믹 기판일 수 있다. 기판(100)은 단층 또는 다층으로 구성될 수 있다. 기판(100)은 서로 대향되는 상면과 하면을 포함한다. 기판(100)은 복수의 연결 패드(120)를 포함할 수 있다. 연결 패드(120)는 기판(100)의 상면에 위치할 수 있다.
연결 패드(120)는 기판(100)과 기판(100) 상에 실장되는 반도체 칩(200)을 전기적으로 연결하기 위한 패드일 수 있다. 따라서, 연결 패드(120)는 전기가 흐르는 도전체로 형성될 수 있다. 연결 패드(120)는 기판(100) 상에 형성되는 전기적인 회로 즉, 배선 패턴 등과 연결될 수 있고, 연결 패드(120)는 이러한 배선 패턴이 외부로 연결되는 부분일 수 있다.
기판(100)의 하면에는 솔더볼 패드가 형성될 수 있다. 솔더볼 패드는 복수일 수 있다. 솔더볼 패드는 기판(100)과 다른 장치를 전기적으로 연결하기 위한 패드일 수 있다. 솔더볼 패드는 솔더볼(110)이 기판(100)과 접촉되는 부분일 수 있다. 즉, 솔더볼(110)은 기판(100)의 하면에 접촉될 수 있다. 솔더볼 패드는 기판(100) 아래에 형성되는 전기적인 회로 즉, 배선 패턴 등과 연결될 수 있고, 솔더볼 패드는 이러한 배선 패턴이 외부로 연결되는 부분일 수 있다.
반도체 칩(200)은 기판(100)의 상면 상에 실장된다. 반도체 칩(200)은 소정 접착 수단에 의하여 실장될 수 있다. 상기 소정 접착 수단은 예를 들어 액상의 에폭시, 접착 테이프, 또는 도전성 매개체일 수 있다. 단, 이에 제한되는 것은 아니다.
반도체 칩(200)은 기판(100)의 상면의 중앙 영역 상에 실장될 수 있다. 그러나, 이에 한정되는 것은 아니다. 반도체 칩(200)의 하면 상에는 솔더 범프(210)가 형성될 수 있다. 반도체 칩(200)은 솔더 범프(210)를 이용하여 기판(100)과 전기적으로 연결될 수 있다. 즉, 반도체 칩(200)은 솔더 범프(210)와 전기적으로 연결되고, 솔더 범프(210)는 기판(100)과 전기적으로 연결될 수 있다.
솔더 범프(210)는 기판(100)의 연결 패드(120)에 대응되게 위치할 수 있다. 솔더 범프(210)는 연결 패드(120)와 일대일로 연결될 수 있다. 즉, 솔더 범프(210)는 복수일 수 있다. 각각의 솔더 범프(210)는 복수의 연결 패드(120) 위에 위치할 수 있다. 솔더 범프(210)는 연결 패드(120)와 직접적으로 접촉하여 전기적 연결을 수행할 수 있다.
솔더 범프(210)는 전기가 흐르는 도전체로 형성될 수 있다. 솔더 범프(210)는, 예를 들어, 금, 은, 니켈, 구리, 주석 또는 이들의 합금으로 형성될 수 있다. 구체적으로, 솔더 범프(210)는 구리-니켈-리드(Cu-Ni-Pb), 구리-니켈-금(Cu-Ni-Au), 구리-니켈(Cu-Ni), 니켈-금(Ni-Au), 또는 니켈-은(Ni-Ag) 등으로 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
솔더 범프(210)는 기판(100) 상에 실장되는 반도체 칩(200)을 지지할 수 있다. 즉, 반도체 칩(200)은 솔더 범프(210) 상에 위치하므로, 솔더 범프(210)가 반도체 칩(200)을 지지하는 역할을 할 수 있따.
언더필 레이어(300)는 반도체 칩(200)의 하부에 형성될 수 있다. 언더필 레이어(300)는 기판(100)의 상부에 형성될 수 있다. 즉, 언더필 레이어(300)는 반도체 칩(200)과 기판(100) 사이에 형성될 수 있다. 언더필 레이어(300)는 솔더 범프(210)의 사이사이를 채울 수 있다. 즉, 언더필 레이어(300)는 기판(100)과 반도체 칩(200) 사이의 빈 공간을 메우는 역할을 할 수 있다.
언더필 레이어(300)는 반도체 칩(200)과 기판(100)의 서로 다른 열팽창 계수(Coefficient of Thermal Expansion, CTE)로 인하여 솔더 접합 신뢰도가 저하되는 것을 방지하기 위하여 형성된다. 즉, 반도체 칩(200)과 기판(100) 사이에 필러(Filler) 등이 포함된 액상의 에폭시(Epoxy) 계열 물질이 충진된 후 경화(Cure)됨으로써 언더필 레이어(300)를 형성하도록 하여 반도체 칩(200)과 기판(100) 사이의 열팽창 계수의 상이함을 보상하는 것이다. 다시 말하면, 언더필 레이어(300)는 액상의 에폭시 수지에 약 50∼70%의 필러가 혼합되어 구성됨으로써 솔더와 비슷한 정도의 열팽창 계수 값을 갖게할 수 있다. 이에 따라 반도체 칩(200)과 기판(100)의 열팽창 계수의 상이함이 줄어들어 솔더 접합의 신뢰도가 향상될 수 있다.
상기 언더필 물질의 충진은 모세관 현상(capillary effect)를 이용할 수 있다. 모세관 현상이란, 액체의 응집력과 벽의 액체 사이의 부착력의 차이에 의해 일어난다. 언더필 물질의 응집력이 기판(100)의 상면과 반도체 칩(200)의 하면과의 부착력 보다 낮기 때문에 언더필 물질은 기판(100)의 상면과 반도체 칩(200)의 하면을 모두 채우도록 확산될 수 있다.
나아가, 언더필 레이어(300)는 각각의 솔더 범프(210)를 감싸면서 상호 절연을 수행할 수 있다. 즉, 솔더 범프(210) 간의 단락을 방지할 수 있다. 이와 동시에 언더필 레이어(300)는 솔더 범프(210)를 견고하게 잡아주는 역할도 할 수 있다. 즉, 솔더 범프(210)가 반도체 칩(200)을 지지하는 역할을 하므로, 이러한 지지를 언더필 레이어(300)가 더욱 견고하게 보강해줄 수 있다.
리드(400)는 반도체 칩(200)의 커버부재일 수 있다. 리드(400)는 반도체 칩(200)을 덮을 수 있다. 리드(400)의 중앙 부분은 평평할 수 있다. 상기 평평한 부분은 하부에 반도체 칩(200)을 덮는 부분일 수 있다. 리드(400)의 테두리 부분은 오프셋(offset)되어 하향절곡될 수 있다.
즉, 도 1에 도시되었듯이, 리드(400)의 중앙 부분은 반도체 칩(200)의 상면에 접착되어 밀착될 수 있다. 상기 반도체 칩(200)의 상면과 리드(400)의 중앙 부분은 접착수단에 의해 접착될 수 있다.
리드(400)의 테두리는 기판(100)의 상면 테두리에 접착될 수 있다. 리드(400)의 테두리는 기판(100)의 상면과 접착부재에 의해 접착될 수 있다. 즉, 상기와 같이 리드(400)는 중앙 부분은 반도체 칩(200)의 상면과 고정되고, 테두리는 기판(100)의 상면과 고정될 수 있다.
리드(400)의 중앙 부분은 반도체 칩(200)의 상면보다 넓을 수 있다. 따라서, 리드(400)의 중앙 부분의 일부분과 리드(400)의 테두리의 하부에는 기판(100)과의 사이에 빈 공간이 위치할 수 있다. 단, 이에 제한되는 것은 아니다.
도 2는 도 1의 A 부분을 세부적으로 설명하기 위한 확대도이다.
도 2를 참조하면, 기판(100)은 상면에 연결 패드(120)를 포함할 수 있다. 연결 패드(120)의 상면은 기판(100)의 다른 부분의 상면보다 낮을 수 있다. 즉, 도시되었듯이, 연결 패드(120)의 상면은 기판(100)의 상면에서 움푹 들어간 리세스를 형성하는 위치에 형성될 수 있다. 이는 솔더 범프(210)가 연결 패드(120)와 접속하는 것을 좀더 견고하고 확실하게 하는 효과를 불러올 수 있다.
기판(100)은 제1 보이드 방지 패턴(130a)을 포함할 수 있다. 제1 보이드 방지 패턴(130a)은 기판(100)의 상면에 위치할 수 있다. 제1 보이드 방지 패턴(130a)은 기판(100)의 상면에서 돌출되는 형상을 가질 수 있다. 즉, 제1 보이드 방지 패턴(130a)의 상면은 기판(100)의 상면 보다 높거나 같을 수 있다. 제1 보이드 방지 패턴(130a)의 높이는, 예를 들어, 3μm 내지 30μm일 수 있다. 제1 보이드 방지 패턴(130a)의 높이는 솔더 레지스트 막을 적층하여 형성할 수 있으므로 3μm이상일 수 있다. 또한, 제1 보이드 방지 패턴(130a)의 높이는 반도체 칩(200)의 저면에 비접촉되어야 하므로 30μm이하 일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 보이드 방지 패턴(130a)은 반도체 칩(200)의 하부에 위치할 수 있다. 제1 보이드 방지 패턴(130a)은 즉, 반도체 칩(200)의 하부의 언더필 레이어(300)의 아래에 위치할 수 있다. 제1 보이드 방지 패턴(130a)의 상면은 반도체 칩(200)의 상면과는 접촉하지 않을 수 있다. 이는, 반도체 패키지(1)의 메커니컬 스트레스(mechanical stress)를 가중시키지 않기 위함이다.
언더필 레이어(300)는 액체 타입의 언더필 물질을 반도체 칩(200)과 기판(100) 사이의 측면에서 디스펜싱하여 확산시키고 이를 경화시켜 형성할 수 있다. 이러한 언더필 물질은 점성이 있는 액체로서, 확산 속도가 중요하게된다. 즉, 언더필 물질의 확산이 고르게되지 않으면 언더필 물질이 채워지지 않는 보이드가 형성될 수 있다. 따라서, 제1 보이드 방지 패턴(130a)은 이러한 보이드를 방지하는 역할을 할 수 있다.
이하, 도 3 내지 도 5를 참조하여, 제1 보이드 방지 패턴(130a)이 보이드를 방지하는 방법을 설명한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 칩의 하부의 솔더 범프의 배치를 설명하기 위해 보이드 방지 패턴을 제외한 평면 투시도이고, 도 4는 본 발명의 제1 실시예에 따른 반도체 패키지의 칩의 하부에서의 언더필 물질의 흐름을 설명하기 위해 보이드 방지 패턴을 제외한 예시도이다. 도 5는 본 발명의 제1 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 3은, 칩의 하부의 범프의 배치를 나타내는 도면이므로, 언더필 레이어(300)의 일부분의 평면도와도 일치할 수 있다. 구체적으로 도 3은 도 2의 B 방향에서 내려다본 도면으로서, 반도체 칩(200)이 투시되는 뷰를 나타내고 있다. 도 3을 참고하면, 도시되었듯이, 반도체 칩(200)의 하부에는 솔더 범프(210)가 여러가지 간격 및 패턴으로 위치하고 있을 수 있다. 반도체 칩(200)의 내부 구조에 따라 솔더 범프(210)의 밀도는 어느 부분에서는 밀(密)하고, 어느 부분에서는 소(疏)할 수 있다. 즉, 솔더 범프(210)는 상대적으로 서로 간의 간격이 넓은 영역도 있을 수 있고, 서로 간의 간격이 가까운 영역도 있을 수 있다. 나아가, 반도체 칩(200)의 하부에는 솔더 범프(210)가 아예 존재하지 않는 영역도 있을 수 있다.
상술한 바와 같이, 반도체 칩(200)의 하부와 기판(100)의 상부 사이는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 솔더 범프(210)가 존재하지 않는 영역일 수 있다. 제1 영역(Ⅰ)과 같이 솔더 범프(210)가 없는 영역은 반도체 칩(200)의 내부 구조에 따라 존재할 수 있다. 즉, 반도체 칩(200) 내부에 솔더 범프(210)의 영역과 오버랩되지 않는 것이 반도체 칩(200)의 신뢰성을 향상시키는 경우에는 그 하부에 솔더 범프(210)가 존재하지 않을 수 있다. 제1 영역(Ⅰ)은 솔더 범프(210)가 존재하지 않으므로 이에 대응하여 연결 패드(120)도 존재하지 않을 수 있다.
이에 반해, 제2 영역(Ⅱ)은 솔더 범프(210)가 존재하는 영역일 수 있다. 또한, 이에 대응하여, 제2 영역(Ⅱ)은 연결 패드(120)도 존재할 수 있다. 제2 영역(Ⅱ)은 제1 영역(Ⅰ)과 배타적인 영역으로, 제1 영역(Ⅰ)과 오버랩되지 않을 수 있다. 제2 영역(Ⅱ)의 내에도 제1 영역(Ⅰ)과 같이 부분적으로 솔더 범프(210)가 존재하지 않는 부분이 있을 수 있지만, 제1 영역(Ⅰ)의 넓이보다는 상대적으로 좁은 부분에 형성될 수 있다. 즉, 대체적으로 제2 영역(Ⅱ)에서는 솔더 범프(210)가 다양한 밀도를 가지면서 형성될 수 있으나, 제1 영역(Ⅰ)에서는 아예 솔더 범프(210)가 존재하지 않을 수 있다.
도 4를 참조하면, 제1 영역(Ⅰ)에는 보이드(310)가 형성될 수 있다. 도 4의 화살표는 언더필 물질의 흐름을 나타낸다. 언더필 물질이 도 4의 윗 부분에서 디스펜싱된다고 하면, 일반적으로 디스펜싱되는 부분에서의 액체 타입의 언더필 물질의 속도는 일정하다고 볼 수 있다.
이러한 언더필 물질의 흐름에 원칙적으로 솔더 범프(210)는 방해물로 작용할 수 있다. 즉, 언더필 물질이 모세관 현상을 이용하여 기판(100)의 상면과 반도체 칩(200)의 하면을 채우도록 확산되는데 솔더 범프(210)가 이러한 언더필 물질의 확산 속도를 낮출 수 있다.
이러한 속도는 솔더 범프(210)의 밀도와 관련될 수 있다. 즉, 언더필 물질의 유량은 언더필 물질이 지나는 영역의 단면적과 언더필 물질의 확산 속도에 비례할 수 있다. 이 때, 솔더 범프(210)의 밀도가 높은 부분에서는 언더필 물질이 지나는 영역의 단면적이 작을 수 있고, 솔더 범프(210)의 밀도가 낮은 부분에서는 언더필 물질의 지나는 영역의 단면적이 클 수 있다. 언더필 물질의 유량은 일정하므로, 솔더 범프(210)의 밀도가 큰 부분에서는 언더필 물질의 확산 속도는 높아질 수 있다. 이와 반대로, 솔더 범프(210)의 밀도가 작은 부분에서는 언더필 물질의 확산 속도는 낮아질 수 있다.
도 4에서 제2 영역(Ⅱ)과 제1 영역(Ⅰ)의 경계에서는 언더필 물질의 확산속도가 각각 달라질 수 있다. 제2 영역(Ⅱ)에서도 솔더 범프(210)의 밀도가 위치에 따라 다르기 때문이다. 제2 영역(Ⅱ)에서 제1 영역(Ⅰ)으로 언더필 물질이 확산되면, 솔더 범프(210)가 제1 영역(Ⅰ)에는 존재하지 않기 때문에 단면적이 넓어져 확산속도가 느려질 수 있다.
그러나, 제1 영역의 경계에서 언더필 물질의 확산속도가 각각 다르게 되므로 상기 확산속도의 차이 때문에 보이드(310)가 형성될 수 있다.
보이드(310)는 내부가 비어있는 부분일 수 있다. 즉, 보이드(310)는 언더필 레이어(300) 내부에 형성될 수 있다. 보이드(310)는 언더필 물질이 채워지지 않는 부분일 수 있다.
언더필 레이어(300)의 보이드(310)는 그 자체로서 반도체 칩(200)이나 기판(100) 등의 반도체 패키지(1)의 구동에 직접적인 영향을 끼치지는 않을 수 있다. 그러나, 반도체 칩(200) 및 기판(100)의 구동에 따라 반도체 패키지 내의 온도가 변하게 되고, 보이드 내부의 공기(air) 등에 의해 반도체 패키지(1)의 내구성이 크게 낮아질 수 있다. 구체적으로, 내부의 공기가 온도에 따라 팽창 및 수축하면서 언더필 레이어(300)에 크랙을 형성할 수도 있고, 극단적으로는 보이드(310)에 의해 반도체 패키지(1) 전체가 손상을 입을 수도 있다. 따라서, 언더필 레이어(300)를 형성할 때, 이러한 보이드(310)가 형성되지 않게 하는 방안이 필요하다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지(1)는 제1 보이드 방지 패턴(130a)를 포함한다.
제1 보이드 방지 패턴(130a)는 반도체 칩(200)의 하부에 형성될 수 있다. 제1 보이드 방지 패턴(130a)는 제1 영역(Ⅰ)에 형성될 수 있다. 제1 보이드 방지 패턴(130a)은 일정한 간격으로 분리된 복수의 패턴일 수 있다. 각각의 제1 보이드 방지 패턴(130a)은 바(bar) 형상의 패턴일 수 있다. 각각의 제1 보이드 방지 패턴(130a)은 제1 방향(C)으로 연장되는 형상일 수 있다. 제1 보이드 방지 패턴(130a)은 제1 방향(C)으로 들어오는 언더필 물질을 더 빠르게 확산시킬 수 있는 형태로 배치될 수 있다.
제1 방향(C)은 언더필 물질의 디스펜싱 방향일 수 있다. 즉, 제1 방향(C)은 반도체 칩(200)과 기판(100) 사이에서 언더필 물질이 주입되는 방향일 수 있다. 도 5에서는 윗부분에서 제1 방향(C)으로 언더필 물질이 주입될 수 있다.
이러한 경우에, 제1 영역(Ⅰ)에 제1 방향(C)으로 언더필 물질이 주입되므로, 제1 방향(C)으로 연장된 제1 보이드 방지 패턴(130a)을 따라 상기 언더필 물질이 확산될 수 있다. 이러한 경우에 제1 영역(Ⅰ)에 보이드(도 4의 310)가 형성되지 않을 수 있다.
제1 보이드 방지 패턴(130a)은 반도체 칩(200)의 저면과 비접촉되므로 언더필 물질이 각각의 제1 보이드 방지 패턴(130a)에 의해 분리된 영역으로만 확산되는 것은 아니다. 제1 보이드 방지 패턴(130a) 상에도 언더필 물질이 흐를 수 있는 영역이 있으므로 제1 보이드 방지 패턴(130a) 상에도 언더필 물질이 흐르고 채워질 수 있다.
본 발명의 제1 실시예에 따른 반도체 패키지(1)는 제1 보이드 방지 패턴(130a)을 언더필 레이어(300)의 내부에 위치시켜 언더필 물질의 확산에 도움을 줄 수 있다. 이에 따라, 언더필 레이어(300)에 보이드(도 4의 310)의 생성을 방지하여 반도체 패키지(1)의 신뢰성을 높일 수 있다.
이하, 도 6을 참조하여, 본 발명의 제2 실시예의 반도체 패키지(2)를 설명한다. 상술한 제1 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 6은 본 발명의 제2 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 6을 참조하면, 제1 영역(Ⅰ)은 제2 보이드 방지 패턴(130b)을 포함한다. 제2 보이드 방지 패턴(130b)는 반도체 칩(200)의 하부에 형성될 수 있다. 제2 보이드 방지 패턴(130b)는 제1 영역(Ⅰ)에 형성될 수 있다. 제2 보이드 방지 패턴(130b)은 일정한 간격으로 분리된 복수의 패턴일 수 있다. 각각의 제2 보이드 방지 패턴(130b)은 바(bar) 형상의 패턴일 수 있다. 각각의 제2 보이드 방지 패턴(130b)은 제2 방향(D)으로 연장되는 형상일 수 있다. 제2 보이드 방지 패턴(130b)은 제2 방향(D)으로 들어오는 언더필 물질을 더 빠르게 확산시킬 수 있는 형태로 배치될 수 있다.
제2 방향(D)은 언더필 물질의 디스펜싱 방향일 수 있다. 즉, 제2 방향(D)은 반도체 칩(200)과 기판(100) 사이에서 언더필 물질이 주입되는 방향일 수 있다. 도 6에서는 좌측부분에서 제2 방향(D)으로 언더필 물질이 주입될 수 있다.
이러한 경우에, 제1 영역(Ⅰ)에 제2 방향(D)으로 언더필 물질이 주입되므로, 제2 방향(D)으로 연장된 제2 보이드 방지 패턴(130b)을 따라 상기 언더필 물질이 확산될 수 있다. 이러한 경우에 제1 영역(Ⅰ)에 보이드(도 4의 310)가 형성되지 않을 수 있다.
제2 보이드 방지 패턴(130b)은 반도체 칩(200)의 저면과 비접촉되므로 언더필 물질이 각각의 제2 보이드 방지 패턴(130b)에 의해 분리된 영역으로만 확산되는 것은 아니다. 제2 보이드 방지 패턴(130b) 상에도 언더필 물질이 흐를 수 있는 영역이 있으므로 제2 보이드 방지 패턴(130b) 상에도 언더필 물질이 흐르고 채워질 수 있다.
이하, 도 7을 참조하여, 본 발명의 제3 실시예의 반도체 패키지(3)를 설명한다. 상술한 제1 및 제2 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 7은 본 발명의 제3 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 7을 참조하면, 제1 영역(Ⅰ)은 제3 보이드 방지 패턴(130c)을 포함한다. 제3 보이드 방지 패턴(130c)는 반도체 칩(200)의 하부에 형성될 수 있다. 제3 보이드 방지 패턴(130c)는 제1 영역(Ⅰ)에 형성될 수 있다. 제3 보이드 방지 패턴(130c)은 일정한 간격으로 분리된 복수의 패턴일 수 있다. 각각의 제3 보이드 방지 패턴(130c)은 바(bar) 형상의 패턴일 수 있다. 각각의 제3 보이드 방지 패턴(130c)은 제3 방향(E)으로 연장되는 형상일 수 있다. 제3 보이드 방지 패턴(130c)은 제3 방향(E)으로 들어오는 언더필 물질을 더 빠르게 확산시킬 수 있는 형태로 배치될 수 있다.
제3 방향(E)은 언더필 물질의 디스펜싱 방향일 수 있다. 즉, 제3 방향(E)은 반도체 칩(200)과 기판(100) 사이에서 언더필 물질이 주입되는 방향일 수 있다. 도 7에서는 윗부분 및 좌측부분에서 제3 방향(E)으로 언더필 물질이 주입될 수 있다.
이러한 경우에, 제1 영역(Ⅰ)에 제3 방향(E)으로 언더필 물질이 주입되므로, 제3 방향(E)으로 연장된 제3 보이드 방지 패턴(130c)을 따라 상기 언더필 물질이 확산될 수 있다. 이러한 경우에 제1 영역(Ⅰ)에 보이드(도 4의 310)가 형성되지 않을 수 있다.
제3 보이드 방지 패턴(130c)은 반도체 칩(200)의 저면과 비접촉되므로 언더필 물질이 각각의 제3 보이드 방지 패턴(130c)에 의해 분리된 영역으로만 확산되는 것은 아니다. 제3 보이드 방지 패턴(130c) 상에도 언더필 물질이 흐를 수 있는 영역이 있으므로 제3 보이드 방지 패턴(130c) 상에도 언더필 물질이 흐르고 채워질 수 있다.
이하, 도 8을 참조하여, 본 발명의 제4 실시예의 반도체 패키지(4)를 설명한다. 상술한 제1 내지 제3 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 8은 본 발명의 제4 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 8을 참조하면, 제1 영역(Ⅰ)은 제4 보이드 방지 패턴(130d)을 포함한다. 제4 보이드 방지 패턴(130d)는 반도체 칩(200)의 하부에 형성될 수 있다. 제4 보이드 방지 패턴(130d)는 제1 영역(Ⅰ)에 형성될 수 있다. 제4 보이드 방지 패턴(130d)은 일정한 간격으로 분리된 복수의 패턴일 수 있다. 각각의 제4 보이드 방지 패턴(130d)은 점(dot) 형상의 패턴일 수 있다. 각각의 제4 보이드 방지 패턴(130d)은 어느 방향으로도 연장되지 않은 점 패턴일 수 있다. 각각의 제4 보이드 방지 패턴(130d)은 각각 분리되어 아일랜드 형상일 수 있다. 제4 보이드 방지 패턴(130d)은 제1 영역(Ⅰ)으로 유입되는 언더필 물질을 빠르게 확산시킬 수 있는 형태로 배치될 수 있다.
즉, 상기 언더필 물질은 제2 영역에서 솔더 범프(210)의 배치 밀도 차이에 따라 여러 부분의 확산 속도가 달라질 수 있다. 따라서, 상기 언더필 물질의 디스펜싱 방향과 제1 영역(Ⅰ)의 경계에서의 상기 언더필 물질의 확산 방향은 정확히 일치하지 않을 수 있다. 따라서, 특정한 방향으로 제4 보이드 방지 패턴(130d)을 연장시키지 않을 수 있다. 즉, 제4 보이드 방지 패턴(130d)을 통해 상기 언더필 물질의 지나는 영역의 단면적을 좁혀 보이드 형성을 방지할 수 있다.
제4 보이드 방지 패턴(130d)은 반도체 칩(200)의 저면과 비접촉되므로 언더필 물질이 각각의 제4 보이드 방지 패턴(130d)에 의해 분리된 영역으로만 확산되는 것은 아니다. 제4 보이드 방지 패턴(130d) 상에도 언더필 물질이 흐를 수 있는 영역이 있으므로 제4 보이드 방지 패턴(130d) 상에도 언더필 물질이 흐르고 채워질 수 있다.
이하, 도 9를 참조하여, 본 발명의 제5 실시예의 반도체 패키지(5)를 설명한다. 상술한 제1 내지 제4 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 9는 본 발명의 제5 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 9를 참조하면, 제1 영역(Ⅰ)은 제5 보이드 방지 패턴(130e)을 포함한다. 제5 보이드 방지 패턴(130e)는 반도체 칩(200)의 하부에 형성될 수 있다. 제5 보이드 방지 패턴(130e)는 제1 영역(Ⅰ)에 형성될 수 있다. 제5 보이드 방지 패턴(130e)은 일정한 간격으로 분리된 복수의 패턴일 수 있다. 각각의 제5 보이드 방지 패턴(130e)은 바(bar) 형상의 패턴일 수 있다. 각각의 제5 보이드 방지 패턴(130e)은 일정한 방향으로 연장되는 형상일 수 있다. 제5 보이드 방지 패턴(130e)은 상기 일정한 방향으로 들어오는 언더필 물질을 더 빠르게 확산시킬 수 있는 형태로 배치될 수 있다.
상기 일정한 방향은 언더필 물질의 디스펜싱 방향일 수 있다. 즉, 상기 일정한 방향은 반도체 칩(200)과 기판(100) 사이에서 언더필 물질이 주입되는 방향일 수 있다. 도 9에서는 윗부분에서 상기 일정한 방향으로 언더필 물질이 주입될 수 있다.
이러한 경우에, 제1 영역(Ⅰ)에 상기 일정한 방향으로 언더필 물질이 주입되므로, 상기 일정한 방향으로 연장된 제5 보이드 방지 패턴(130e)을 따라 상기 언더필 물질이 확산될 수 있다. 이러한 경우에 제1 영역(Ⅰ)에 보이드(도 4의 310)가 형성되지 않을 수 있다.
즉, 상기 언더필 물질은 제2 영역에서 솔더 범프(210)의 배치 밀도 차이에 따라 여러 부분의 확산 속도가 달라질 수 있다. 따라서, 상기 언더필 물질의 디스펜싱 방향과 제1 영역(Ⅰ)의 경계에서의 상기 언더필 물질의 확산 방향은 정확히 일치하지 않을 수 있다. 따라서, 상기 일정한 방향으로 제5 보이드 방지 패턴(130e)을 연장시킴과 더불어, 제5 보이드 방지 패턴(130e)의 바 패턴을 분리시키는 트렌치를 포함시킬 수 있다. 상기 트렌치를 통해서, 상기 일정한 방향 외의 방향 성분을 가지는 언더필 물질의 확산 속도가 유지될 수 있다.
제5 보이드 방지 패턴(130e)은 반도체 칩(200)의 저면과 비접촉되므로 언더필 물질이 각각의 제5 보이드 방지 패턴(130e)에 의해 분리된 영역으로만 확산되는 것은 아니다. 제5 보이드 방지 패턴(130e) 상에도 언더필 물질이 흐를 수 있는 영역이 있으므로 제5 보이드 방지 패턴(130e) 상에도 언더필 물질이 흐르고 채워질 수 있다.
이하, 도 10을 참조하여, 본 발명의 제6 실시예의 반도체 패키지(6)를 설명한다. 상술한 제1 내지 제5 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 10은 본 발명의 제5 실시예에 따른 반도체 패키지의 보이드 방지 패턴을 설명하기 위한 평면 투시도이다.
도 10을 참조하면, 제1 영역(Ⅰ)은 제6 보이드 방지 패턴(130f)을 포함한다. 제6 보이드 방지 패턴(130f)는 반도체 칩(200)의 하부에 형성될 수 있다. 제6 보이드 방지 패턴(130f)는 제1 영역(Ⅰ)에 형성될 수 있다. 제6 보이드 방지 패턴(130f)은 일정한 간격으로 분리된 복수의 패턴일 수 있다. 각각의 제6 보이드 방지 패턴(130f)은 바(bar) 형상의 패턴일 수 있다. 각각의 제6 보이드 방지 패턴(130f)은 일정한 방향으로 연장되는 형상일 수 있다. 제6 보이드 방지 패턴(130f)은 상기 일정한 방향으로 들어오는 언더필 물질을 더 빠르게 확산시킬 수 있는 형태로 배치될 수 있다.
상기 일정한 방향은 언더필 물질의 디스펜싱 방향일 수 있다. 즉, 상기 일정한 방향은 반도체 칩(200)과 기판(100) 사이에서 언더필 물질이 주입되는 방향일 수 있다. 도 10에서는 윗부분에서 상기 일정한 방향으로 언더필 물질이 주입될 수 있다.
이러한 경우에, 제1 영역(Ⅰ)에 상기 일정한 방향으로 언더필 물질이 주입되므로, 상기 일정한 방향으로 연장된 제6 보이드 방지 패턴(130f)을 따라 상기 언더필 물질이 확산될 수 있다. 이러한 경우에 제1 영역(Ⅰ)에 보이드(도 4의 310)가 형성되지 않을 수 있다.
즉, 상기 언더필 물질은 제2 영역에서 솔더 범프(210)의 배치 밀도 차이에 따라 여러 부분의 확산 속도가 달라질 수 있다. 따라서, 상기 언더필 물질의 디스펜싱 방향과 제1 영역(Ⅰ)의 경계에서의 상기 언더필 물질의 확산 방향은 정확히 일치하지 않을 수 있다. 따라서, 상기 일정한 방향으로 제6 보이드 방지 패턴(130f)을 연장시킴과 더불어, 제6 보이드 방지 패턴(130f)의 바 패턴을 분리시키는 트렌치를 포함시킬 수 있다. 상기 트렌치를 통해서, 상기 일정한 방향 외의 방향 성분을 가지는 언더필 물질의 확산 속도가 유지될 수 있다.
복수의 제6 보이드 방지 패턴(130f)의 바 패턴과 상기 바 패턴을 분리시키는 트렌치는 정렬될 수 있다. 상기 바 패턴과 트렌치가 정렬됨에 따라 상기 언더필 물질이 방향과 무관하게 더 빠르게 확산될 수 있다.
제6 보이드 방지 패턴(130f)은 반도체 칩(200)의 저면과 비접촉되므로 언더필 물질이 각각의 제6 보이드 방지 패턴(130f)에 의해 분리된 영역으로만 확산되는 것은 아니다. 제6 보이드 방지 패턴(130f) 상에도 언더필 물질이 흐를 수 있는 영역이 있으므로 제6 보이드 방지 패턴(130f) 상에도 언더필 물질이 흐르고 채워질 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 패키지는 상기와 같이 언더필 물질의 흐름에 도움을 주어 언더필 레이어(300) 내에 보이드(310)의 형성을 방지할 수 있다. 이를 통해서, 반도체 패키지의 신뢰도 및 내구성을 높일 수 있다.
이하, 도 11을 참조하여, 본 발명의 일 실시예에 따른 인쇄 회로 기판을 설명한다. 상기 인쇄회로 기판은 본 발명의 제1 내지 제6 실시예에 따른 반도체 패키지의 기판에 해당될 수 있다.
도 11은 본 발명의 일 실시예에 따른 인쇄 회로 기판을 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 인쇄 회로 기판(500)은 내부 레진막(510), 제1 도전 코팅막(520, 540), 외부 레진막(550) 및 제1 솔더 레지스트 레이어(580)를 포함한다.
내부 레진막(510)은 인쇄 회로 기판(500)의 가장 안쪽막일 수 있다. 내부 레진막(510)은 레진(resin)을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 내부 레진막(510)은 복수의 관통홀(530)을 포함할 수 있다. 내부 레진막(510)은 상면과 하면에 제1 도전 코팅막(520, 540)이 형성될 수 있다.
관통홀(530)은 내부 레진막(510)과 제1 도전 코팅막(520, 540) 중 표면 코팅막(520)을 관통할 수 있다. 관통홀(530)은 인쇄 회로 기판(500)의 상면과 하면을 연결하기 위한 전기적 통로의 역할을 할 수 있다. 관통홀(530)의 내벽에는 제1 도전 코팅막(520, 540) 중 홀 코팅막(540)이 형성될 수 있다.
제1 도전 코팅막(520, 540)은 내부 레진막(510)의 표면에 내부 레진막(510)과 비교하여 얇게 코팅될 수 있다. 제1 도전 코팅막(520, 540)은 도전체를 포함할 수 있다. 상기 도전체는 예를 들어, Cu를 포함할 수 있다. 제1 도전 코팅막(520, 540)은 내부 레진막(510)의 상면 또는 하면에 위치하는 표면 코팅막(520)과 관통홀(530)의 내벽 및 표면 코팅막(520) 상에 형성되는 홀 코팅막(540)을 포함할 수 있다.
표면 코팅막(520)은 구체적으로, 내부 레진막(510)의 상면 및 하면 중 적어도 하나에 박막형태로 위치할 수 있다. 표면 코팅막(520)이 내부 레진막(510)의 상면 또는 하면 중 어느 하나에만 위치하는 경우에는 인쇄 회로 기판(500)은 단면만 사용할 수 있다. 그러나, 표면 코팅막(520)이 상기 내부 레진막(510)의 상면 및 하면 모두에 위치하는 경우에는 인쇄 회로 기판(500)의 양면 모두를 사용할 수 있다.
홀 코팅막(540)은 관통홀(530)의 내벽에 형성될 수 있다. 홀 코팅막(540)은 표면 코팅막(520)의 상면에 형성될 수 있다. 구체적으로, 홀 코팅막(540)은 상면과 하면의 표면 코팅막(520)을 서로 연결해 줄 수 있다.
외부 레진막(550)은 제1 도전 코팅막(520, 540)을 덮을 수 있다. 구체적으로 외부 레진막(550)은 내부 레진막(510) 및 제1 도전 코팅막(520, 540)을 덮을 수 있다. 외부 레진막(550)은 내부 레진막(510)의 관통홀(530)도 메울 수 있다. 외부 레진막(550)은 내부 레진막(510)의 상면과 하면 상에 모두 형성될 수 있다. 즉, 외부 레진막(550)은 내부 레진막(510)의 상면의 제1 도전 코팅막(520, 540)과 하면의 제1 도전 코팅막(520, 540) 상에 형성될 수 있다. 이에 따라, 제1 도전 코팅막(520, 540)은 원칙적으로 외부에서 노출되지 않을 수 있다.
외부 레진막(550)은 내부 레진막(510)과 동일한 물질을 포함할 수 있다. 이에 제한되는 것은 아니지만 외부 레진막(550)은 내부 레진막(510)과 동일한 물질일 수 있다. 외부 레진막(550)은 내부 레진막(510)과 같이 레진(resin)을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
외부 레진막(550)은 비아(560)를 포함할 수 있다. 비아(560)는 제1 도전 코팅막(520, 540)을 외부로 노출시킬 수 있다. 외부 레진막(550)의 비아(560)는 외부 레진막(550)의 상면 및 하면 중 적어도 하나에 위치할 수 있다.
제2 도전 코팅막(570)은 외부 레진막(550) 상에 형성될 수 있다. 제2 도전 코팅막(570)은 외부 레진막(550)의 표면에 외부 레진막(550)과 비교하여 얇게 코팅될 수 있다. 구체적으로 제2 도전 코팅막(570)은 외부 레진막(550)의 상면 및 하면에 형성될 수 있다. 제2 도전 코팅막(570)은 도전체를 포함할 수 있다. 상기 도전체는 예를 들어, Cu를 포함할 수 있다.
제2 도전 코팅막(570)은 인쇄 회로 기판(500)의 회로 또는 배선 패턴을 형성할 수 있다. 즉, 제2 도전 코팅막(570)은 인쇄 회로 기판(500)의 기능에 따라 여러 가지 패턴으로 인쇄될 수 있다. 즉, 제2 도전 코팅막(570)은 외부 레진막(550)의 상면의 전체를 커버하는 것이 아니라, 일부를 커버할 수 있다. 즉, 제2 도전 코팅막(570)은 서로 분리된 복수의 패턴을 형성할 수도 있다.
제2 도전 코팅막(570)은 비아(560)의 내벽에도 형성될 수 있다. 제2 도전 코팅막(570)은 비아(560) 바닥면에도 형성될 수 있다. 비아(560)의 바닥면은 제1 도전 코팅막(520, 540)이 노출되어 있으므로, 제2 도전 코팅막(570)은 노출된 제1 도전 코팅막(520, 540)의 상면에 형성될 수 있다. 이를 통해 제2 도전 코팅막(570)은 제1 도전 코팅막(520, 540)과 전기적으로 연결될 수 있다.
제1 솔더 레지스트 레이어(580)는 제2 도전 코팅막(570) 및 외부 레진막(550)의 상면에 형성될 수 있다. 원칙적으로 제1 솔더 레지스트 레이어(580)는 제2 도전 코팅막(570)과 외부 레진막(550)을 모두 덮을 수 있다. 예외적으로 제1 솔더 레지스트 레이어(580)는 연결 패드(595)가 형성되는 부분을 덮지 않을 수 있다. 따라서, 연결 패드(595)가 형성되는 부분을 제외하고 모든 부분을 제1 솔더 레지스트 레이어(580)가 덮을 수 있다. 제1 솔더 레지스트 레이어(580)는 인쇄 회로 기판(500)의 상면을 이루는 막이므로 평평하게 형성될 수 있다.
제1 솔더 레지스트 레이어(580)는 필름 형태 또는 액상의 솔더 레지스트 물질을 도포하고 이를 노광, 식각 및 경화하여 형성할 수 있다. 제1 솔더 레지스트 레이어(580)는 인쇄 회로 기판(500) 내부를 흡습으로부터 보호하고, 제2 도전 코팅막(570)의 각 패턴을 절연하는 역할을 할 수 있다.
연결 패드 개구(590)는 제1 솔더 레지스트 레이어(580)가 형성되지 않은 영역에 형성될 수 있다. 연결 패드 개구(590)는 제2 도전 코팅막(570)을 외부로 노출시키는 개구일 수 있다. 연결 패드 개구(590)는 인쇄 회로 기판(500)의 상면에 위치할 수 있다. 연결 패드 개구(590)에 의해 노출된 제2 도전 코팅막(570)은 외부의 솔더 범프와 연결될 수 있다.
솔더볼 패드 개구(595)는 제1 솔더 레지스트 레이어(580)가 형성되지 않은 영역에 형성될 수 있다. 솔더볼 패드 개구(595)는 제2 도전 코팅막(570)을 외부로 노출시키는 개구일 수 있다. 솔더볼 패드 개구(595)는 인쇄 회로 기판(500)의 하면에 위치할 수 있다. 솔더볼 패드 개구(595)에 의해 노출된 제2 도전 코팅막(570)은 외부의 솔더볼과 연결될 수 있다.
제2 솔더 레지스트 레이어(600)는 제1 솔더 레지스트 레이어(580) 상에 형성될 수 있다. 제2 솔더 레지스트 레이어(600)는 인쇄 회로 기판(500)의 상면에 형성될 수 있다. 즉, 제1 솔더 레지스트 레이어(580)는 인쇄 회로 기판(500)의 상면과 하면에 모두 위치할 수 있지만, 제2 솔더 레지스트 레이어(600)는 인쇄 회로 기판(500)의 상면에 위치한 제1 솔더 레지스트 레이어(580) 상에 형성될 수 있다. 제2 솔더 레지스트 레이어(600)는 연결 패드(595)가 형성되지 않는 영역에 형성될 수 있다.
제2 솔더 레지스트 레이어(600)는 제1 솔더 레지스트 레이어(580)와 동일한 물질을 포함할 수 있다. 제2 솔더 레지스트 레이어(600)는 제1 솔더 레지스트 레이어(580)와 동일한 과정으로 형성될 수 있다. 단, 제1 솔더 레지스트 레이어(580)는 인쇄 회로 기판(500)의 상면을 이루는 막이므로 평평하게 형성될 수 있다. 이에 반해, 제2 솔더 레지스트 레이어(600)는 제1 솔더 레지스트 레이어(580)의 상면에 돌출되는 형상으로 형성될 수 있다.
제2 솔더 레지스트 레이어(600)는 연결 패드(595)가 형성되지 않는 영역에 형성될 수 있다. 제2 솔더 레지스트 레이어(600)는 반도체 패키지 공정 중 언더필 공정에서 보이드 방지 패턴의 역할을 할 수 있다.
구체적으로, 인쇄 회로 기판(500)은 상면에 반도체 칩을 실장할 수 있고, 이러한 반도체 칩과 인쇄 회로 기판(500)의 사이에 언더필 레이어를 형성하여 반도체 패키지의 내구성 및 신뢰도를 향상시킬 수 있다. 이러한 언더필 레이어는 언더필 물질의 충진 및 경화에 의해 형성되고, 이러한 물질의 충진에는 언더필 물질의 액체 특성 상 보이드가 형성될 가능성이 있다.
따라서, 이러한 보이드의 형성을 방지하기 위해 인쇄 회로 기판(500)의 상면에 제2 솔더 레지스트 레이어(600)를 형성하여 상기 언더필 물질의 확산을 도와줄 수 있다. 이를 통해 언더필 레이어에 보이드 생성을 방지할 수 있다. 즉, 제2 솔더 레지스트 레이어(600)는 상술한 제1 내지 제6 실시예의 반도체 패키지의 제1 내지 제6 보이드 방지 패턴(도 5 내지 도 10의 130a~130f)에 해당할 수 있다.
이하, 도 12를 참조하여, 본 발명의 다른 실시예에 따른 인쇄 회로 기판(500)을 설명한다. 상술한 실시예의 인쇄 회로 기판과 중복되는 설명은 간략히 하거나 생략한다.
도 12는 본 발명의 다른 실시예에 따른 인쇄 회로 기판을 설명하기 위한 단면도이다.
도 12를 참고하면, 본 발명의 다른 실시예에 따른 인쇄 회로 기판(500)은 제3 솔더 레지스트 레이어(610)를 포함한다.
제3 솔더 레지스트 레이어(610)는 제2 솔더 레지스트 레이어(600) 상에 형성될 수 있다. 제3 솔더 레지스트 레이어(610)는 제1 솔더 레지스트 레이어(580) 또는 제2 솔더 레지스트 레이어(600)와 동일한 물질로 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
제3 솔더 레지스트 레이어(610)는 제2 솔더 레지스트 레이어(600) 상에 형성되므로, 제3 솔더 레지스트 레이어(610)의 상면은 제1 솔더 레지스트 레이어(580) 및 제2 솔더 레지스트 레이어(600) 보다 높게 형성될 수 있다.
제3 솔더 레지스트 레이어(610)를 통해서 본 실시예의 인쇄 회로 기판(500)은 2층 구조의 보이드 방지 패턴을 형성할 수 있다. 즉, 제2 솔더 레지스트 레이어(600)와 제3 솔더 레지스트 레이어(610)는 2층 구조로서 보이드 방지 패턴을 형성할 수 있다.
본 실시예에서는 제2 솔더 레지스트 레이어(600) 및 제3 솔더 레지스트 레이어(610)로 2개의 층을 가지는 인쇄 회로 기판(500)을 설명하였지만, 이는 예시에 불과하다. 즉, 제3 솔더 레지스트 레이어(610) 상에 추가적으로 더 많은 솔더 레지스트 레이어가 형성될 수 있다. 이러한 솔더 레지스트 레이어는 인쇄 회로 기판(500)의 상면에 실장되는 반도체 칩의 저면에 접촉되지 않는 범위에서는 층 수의 제한이 없이 형성될 수 있다. 복수의 층으로 보이드 방지 패턴을 형성하는 경우에는 좀더 언더필 물질과 같은 유체의 흐름을 미세하게 제어할 수 있어 언더필 레이어에 보이드를 효율적으로 방지할 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 14는 태블릿 PC이고, 도 15는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 패키지(1~6) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 솔더볼
120: 연결 패드 200: 반도체 칩
210: 솔더 범프 300: 언더필 레이어
310: 보이드 400: 리드
500, 501: 인쇄 회로 기판 510: 내부 레진막
520, 540: 제1 도전 코팅막 530: 관통홀
550: 외부 레진막 560: 비아
570: 제2 도전 코팅막 580: 제1 솔더 레지스트 레이어
590: 연결 패드 개구 600: 제2 솔더 레지스트 레이어

Claims (20)

  1. 적어도 하나의 연결 패드를 포함하는 기판;
    상기 기판 상에 실장되는 반도체 칩;
    상기 반도체 칩과 상기 기판 사이를 채우는 언더필 레이어;
    상기 언더필 레이어 내에서 상기 연결 패드와 상기 반도체 칩을 전기적으로 연결하는 솔더 범프를 포함하되,
    상기 기판은 상기 언더필 레이어 하부에서 상기 기판의 상면에서 돌출되는 보이드 방지 패턴을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 보이드 방지 패턴의 상면은 상기 반도체 칩의 저면과 비접촉되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 기판은 표면에 평평하게 형성되는 솔더 레지스트 레이어를 포함하고,
    상기 보이드 방지 패턴은 상기 솔더 레지스트 레이어 상에 형성되는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 솔더 레지스트 레이어와 상기 보이드 방지 패턴은 동일한 물질을 포함하는 반도체 패키지.
  5. 제 3항에 있어서,
    상기 솔더 레지스트 레이어의 상면은 상기 연결 패드의 상면보다 높은 반도체 패키지.
  6. 제 5항에 있어서,
    상기 보이드 방지 패턴의 상면은 상기 솔더 레지스트 레이어의 상면보다 높거나 같은 반도체 패키지.
  7. 제 1항에 있어서,
    상기 보이드 방지 패턴의 높이는 3μm 내지 30μm인 반도체 패키지.
  8. 제 1항에 있어서,
    상기 보이드 방지 패턴이 형성된 영역은 상기 연결 패드가 형성된 영역과 비오버랩되는 반도체 패키지.
  9. 상면에 서로 오버랩되지 않는 제1 및 제2 영역을 포함하는 기판;
    상기 제1 영역에서 서로 이격되어 형성되는 복수의 연결 패드; 및
    상기 제2 영역에 상기 기판의 상면에 돌출되는 보이드 방지 패턴을 포함하는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 기판 상에서 상기 제1 및 제2 영역과 오버랩되게 실장(mount)되는 반도체 칩을 더 포함하는 반도체 패키지.
  11. 제 10항에 있어서,
    상기 반도체 칩은 저면에 상기 연결 패드와 접촉하는 솔더 범프를 포함하는 반도체 패키지.
  12. 제 9항에 있어서,
    상기 보이드 방지 패턴은 일정한 간격으로 서로 분리된 막대 형상의 바(bar) 패턴을 포함하는 반도체 패키지.
  13. 제 12항에 있어서,
    상기 바 패턴은 서로 평행하게 하나의 방향으로 연장되는 반도체 패키지.
  14. 제 12항에 있어서,
    상기 바 패턴 중 적어도 일부는 상기 바 패턴을 분리시키는 적어도 하나의 트렌치를 포함하는 반도체 패키지.
  15. 제 12항에 있어서,
    상기 바 패턴 중 적어도 일부는 상기 바 패턴을 분리시키는 적어도 하나의 트렌치를 포함하는 반도체 패키지.
  16. 내부 레진(resin)막;
    상기 내부 레진막의 표면에 형성되는 제1 도전 코팅막;
    상기 제1 도전 코팅막을 덮는 외부 레진막;
    상기 외부 레진막 상에 평평하게 형성되는 제1 솔더 레지스트 레이어; 및
    상기 제1 솔더 레지스트 레이어 상에 돌출되어 형성되는 제2 솔더 레지스트 레이어를 포함하는 인쇄 회로 기판.
  17. 제 16항에 있어서,
    상기 외부 레진막은 상기 제1 도전 코팅막을 노출시키는 비아를 포함하고,
    상기 비아의 내벽 및 상기 외부 레진막의 표면을 덮고, 상기 제1 도전 코팅막과 접촉하는 제2 도전 코팅막과,
    상기 제2 도전 코팅막 및 상기 외부 레진막 상에서 상기 제2 도전 코팅막과 접촉하는 연결 패드를 더 포함하는 인쇄회로 기판.
  18. 제 17항에 있어서,
    상기 제1 솔더 레지스트 레이어는 상기 연결 패드와 비오버랩되는 인쇄회로 기판.
  19. 제 16항에 있어서,
    상기 제2 솔더 레지스트 레이어 상에 돌출되어 형성되는 제3 솔더 레지스트 레이어를 포함하는 인쇄 회로 기판.
  20. 제 16항에 있어서,
    상기 제2 솔더 레지스트 레이어는 상기 제1 솔더 레지스트 레이어 상의 언더필 레이어가 형성되는 영역에 패턴화되는 인쇄 회로 기판.
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