KR20160011154A - 관통 전극을 갖는 반도체 장치 및 그의 제조 방법 - Google Patents

관통 전극을 갖는 반도체 장치 및 그의 제조 방법 Download PDF

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KR20160011154A
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Abstract

반도체 패키지, 그 제조 방법, 및 그를 포함하는 반도체 패키지 구조체를 제공한다. 이 방법은 서로 옆으로 이격된 복수의 패키지 보드부들(package board parts)을 포함하는 모 기판(parent substrate)을 준비하는 것, 상기 각 패키지 보드부 상에 적어도 하나의 관통-비아 전극을 포함하는 제1 칩을 실장 하되, 상기 관통-비아 전극들은 상기 제1 칩들의 후면들에 의해 덮히는 것, 상기 제1 칩들을 갖는 상기 모 기판 상에 제1 몰드막을 형성하는 것, 상기 제1 몰드막을 평탄화시켜 상기 제1 칩들의 후면들을 노출시키는 것, 상기 제1 칩들의 노출된 후면들 식각하여, 상기 제1 칩들을 얇게 하고 상기 관통-비아 전극들의 후면들을 노출시키는 것, 상기 평탄화된 제1 몰드막, 상기 제1 칩들의 식각된 후면들, 및 상기 관통-비아 전극들의 후면들 상에 패시베이션막을 형성하는 것, 및 상기 관통-비아 전극들의 후면들 상의 상기 패시베이션막을 선택적으로 제거하여 상기 관통-비아 전극들의 후면들을 노출시키는 것을 포함할 수 있다.

Description

관통 전극을 갖는 반도체 장치 및 그의 제조 방법{Semiconductor device including a through-via electrode and fabrication method thereof}
본 발명은 관통 전극을 갖는 반도체 장치 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 관통 전극에 인접하여 반도체 기판과 패시베이션층이 박리되거나 패시베이션층에 크랙이 발생하는 것을 방지할 수 있고 리프레시 특성이 개선된 반도체 장치 및 그의 제조 방법에 관한 것이다.
본 발명은 관통 전극을 갖는 반도체 장치 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 관통 전극에 인접하여 반도체 기판과 패시베이션층이 박리되거나 패시베이션층에 크랙이 발생하는 것을 방지할 수 있고 리프레시 특성이 개선된 반도체 장치 및 그의 제조 방법에 관한 것이다.
소형화 및 고속화의 요구가 높아짐에 따라 다양한 패키징 기술들이 반도체 칩들에 대하여 시도되고 적용되고 있다. 특히, 반도체 기술에 있어서 관통 전극(through-via electrode)은 소형화 및 고속화에 적합한 연결 기술로서 기판을 관통하는 전극을 형성하기 위하여 배면의 일부를 제거하여 관통 전극을 돌출시키고 그 위에 패시베이션층과 금속 배선을 연결하는 방법이 이용된다. 이러한 관통 전극 기술은 반도체 소자 뿐만 아니라 인터포저 등에 폭넓게 응용 가능한데, 기계적 강도나 전기적 특성 측면에서 아직도 여전히 개선될 부분들이 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 관통 전극에 인접하여 반도체 기판과 패시베이션층이 박리되거나 패시베이션층에 크랙이 발생하는 것을 방지할 수 있고 리프레시 특성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 상기 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 태양은, 제 1 면 및 상기 제 1 면의 반대면인 제 2 면을 포함하는 기판; 배선 금속층 및 상기 배선 금속층의 측면을 둘러싸는 장벽 금속층을 갖고 상기 제 2 면을 관통하여 돌출된 관통 전극; 상기 관통 전극의 외부 측벽 상에 제공되는 스페이서 절연막; 상기 제 2 면 위에서 상기 관통 전극과 연결되고 상기 제 2 면과 평행하게 상기 스페이서 절연막 위로 연장되는 관통 전극 패드; 및 상기 제 2 면 위에 적층된 제 1 실리콘 산화막 및 실리콘 질화막을 포함하는 반도체 장치를 제공한다. 이 때, 상기 제 1 실리콘 산화막의 두께는 상기 실리콘 질화막의 두께보다 더 클 수 있다. 또, 상기 기판은 반도체 기판 또는 인터포저 기판일 수 있다.
또, 상기 제 1 실리콘 산화막은 상기 제 2 면과 직접 접촉할 수 있고, 상기 실리콘 질화막과 상기 제 1 실리콘 산화막이 직접 접촉할 수 있다. 상기 제 1 실리콘 산화막은 상기 관통 전극의 외주를 따라 상기 제 2 면으로부터 상기 관통 전극 패드의 하부 표면까지 연장될 수 있다. 이 때 상기 실리콘 질화막의 상부 표면과 상기 관통 전극 패드의 하부 표면은 실질적으로 동일 평면에 위치할 수 있다. 또한, 상기 제 1 실리콘 산화막의 상기 제 2 면을 따라 연장되는 부분의 두께와 상기 제 1 실리콘 산화막이 연장되어 상기 관통 전극 패드의 하부 표면과 접촉하는 부분의 폭은 실질적으로 동일할 수 있다. 또, 상기 제 1 실리콘 산화막과 상기 관통 전극 사이에 스페이서 절연층이 더 제공될 수 있다.
상기 제 1 실리콘 산화막의 두께는 상기 실리콘 질화막의 두께의 약 2배 내지 약 8배일 수 있다. 특히, 상기 제 1 실리콘 산화막의 모듈러스는 약 55 GPa 내지 약 65 GPa일 수 있고, 경도(hardness)는 약 5.5 GPa 내지 약 6.2 GPa일 수 있다.
상기 반도체 장치는 상기 제 2 면의 직접 위에 제공되는 제 2 실리콘 산화막을 더 포함할 수 있다. 상기 제 2 실리콘 산화막 위에 상기 실리콘 질화막 및 상기 제 1 실리콘 산화막이 순차 제공될 수 있다. 이 때 상기 제 2 실리콘 산화막은 상기 관통 전극의 외주를 따라 상기 제 2 면으로부터 상기 관통 전극 패드의 하부 표면까지 연장될 수 있다. 이 때 상기 제 1 실리콘 산화막의 상부 표면과 상기 관통 전극 패드의 하부 표면은 실질적으로 동일 평면에 위치할 수 있다. 또, 상기 제 2 실리콘 산화막의 두께는 상기 실리콘 질화막의 두께보다 얇을 수 있다. 이 때, 상기 제 1 실리콘 산화막의 두께는 상기 실리콘 질화막의 두께의 약 10배 내지 약 30배일 수 있다.
또, 상기 관통 전극 패드의 하부 표면은 상기 제 1 실리콘 산화막, 상기 실리콘 질화막 및 상기 제 2 실리콘 산화막과 직접 접촉할 수 있다. 특히, 상기 제 1 실리콘 산화막, 상기 실리콘 질화막 및 상기 제 2 실리콘 산화막과 상기 관통 전극 패드가 접촉하는 각 접촉면들은 동심원을 이룰 수 있다. 또, 상기 제 1 실리콘 산화막의 상부 표면은 일부가 상기 관통 전극 패드의 하부 표면과 접촉하고, 나머지는 상기 관통 전극 패드의 하부 표면과 동일 평면 상에서 상기 제 2 면과 평행한 방향으로 연장될 수 있다.
또, 상기 실리콘 질화막은 제 1 실리콘 질화막이고, 상기 제 1 실리콘 산화막의 상부 표면 위에 구비된 제 2 실리콘 질화막을 더 포함할 수 있다. 이 때, 상기 제 2 실리콘 질화막의 적어도 일부는 상기 관통 전극 패드의 하부 표면과 접촉할 수 있다. 또, 상기 제 2 실리콘 질화막과 상기 관통 전극 패드의 접촉면은 상기 관통 전극 패드의 측벽을 따라 실질적으로 일정한 폭으로 제공될 수 있다.
본 발명의 다른 태양은, 활성면인 제 1 면 및 상기 제 1 면의 반대면인 제 2 면을 포함하는 반도체 기판; 상기 반도체 기판의 제 1 면 상에 형성된 배선층; 일단이 상기 배선층에 전기적으로 연결되고 타단이 상기 반도체 기판의 제 2 면으로 돌출되며, 배선 금속층 및 상기 배선 금속층의 측면을 둘러싸는 장벽 금속층을 갖는 관통 전극; 상기 관통 전극의 외부 측벽 상에 제공되는 스페이서 절연막; 상기 제 2 면 위에서 상기 관통 전극과 연결되고 상기 제 2 면과 평행하게 상기 스페이서 절연막 위로 연장되는 관통 전극 패드; 상기 반도체 기판의 제 2 면 위에 제공된 제 1 절연층; 상기 제 1 절연층 위에 제공된 패시베이션층을 포함하는 반도체 장치를 제공한다. 이 때, 상기 제 1 절연층과 상기 반도체 기판 사이의 결합력이 상기 패시베이션층과 상기 반도체 기판 사이의 결합력보다 더 크도록 상기 제 1 절연층이 선택될 수 있다.
본 발명의 또 다른 태양은, 패키지 기판; 상기 패키지 기판 위에 실장된 적어도 하나의 반도체 장치; 및 상기 반도체 장치를 봉지하는 봉지재(encapsulant)를 포함하는 반도체 패키지를 제공한다. 상기 반도체 장치는 본 발명의 기술적 사상에 따른 반도체 장치일 수 있다.
본 발명의 또 다른 태양은, 제어부; 데이터를 입력 또는 출력할 수 있는 입출력부; 데이터를 저장할 수 있는 메모리부; 외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및 상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스를 포함하는 전자 시스템을 제공한다. 이 때, 상기 제어부 및 상기 메모리부 중의 적어도 하나가 본 발명의 기술적 사상에 따른 반도체 장치를 포함할 수 있다.
본 발명의 다른 태양은, 반도체 기판의 제 1 면 상에 반도체 소자를 형성하는 단계; 상기 반도체 소자와 전기적으로 연결되고, 상기 반도체 기판의 제 1 면의 반대쪽 면인 제 2 면을 향하여 연장되는 관통 전극을 형성하는 단계; 상기 제 2 면 쪽으로부터 상기 반도체 기판의 일부를 제거하여 상기 관통 전극을 상기 제 2 면으로부터 돌출시키는 단계; 상기 제 2 면 위에 실리콘 질화막 및 상기 실리콘 질화막보다 더 두꺼운 두께의 제 1 실리콘 산화막을 형성하는 단계; 상기 관통 전극을 상기 제 1 실리콘 산화막 및 상기 실리콘 질화막으로부터 노출시키는 단계; 및 노출된 상기 관통 전극과 전기적으로 연결되는 관통 전극 패드를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
상기 관통 전극을 상기 제 1 실리콘 산화막 및 상기 실리콘 질화막으로부터 노출시키는 단계는 화학적 기계적 연마(chemical mechanical polishing, CMP)에 의하여 수행될 수 있다. 또, 상기 화학적 기계적 연마는 타이밍 연마에 의하여 수행될 수 있다.
또, 상기 제 2 면 위에 실리콘 질화막 및 상기 실리콘 질화막보다 더 두꺼운 두께의 제 1 실리콘 산화막을 형성하는 단계는, 상기 제 2 면 위에 제 1 실리콘 산화막을 형성하는 단계; 및 상기 제 1 실리콘 산화막 위에 실리콘 질화막을 형성하는 단계를 포함할 수 있다. 이 때, 상기 제 1 실리콘 산화막의 두께는 상기 실리콘 질화막의 두께의 약 2배 내지 약 8배일 수 있다.
선택적으로, 상기 제 2 면 위에 실리콘 질화막 및 상기 실리콘 질화막보다 더 두꺼운 두께의 제 1 실리콘 산화막을 형성하는 단계는, 상기 제 2 면 위에 실리콘 질화막을 형성하는 단계; 및 상기 실리콘 질화막 위에 제 1 실리콘 산화막을 형성하는 단계를 포함할 수 있다. 이 때, 상기 제 1 실리콘 산화막의 두께는 상기 실리콘 질화막의 두께의 약 10배 내지 약 30배일 수 있다. 또한, 상기 제 2 면 위에 실리콘 질화막을 형성하는 단계는, 상기 제 2 면 위에 제 2 실리콘 산화막을 형성하는 단계; 및 상기 제 2 실리콘 산화막 위에 실리콘 질화막을 형성하는 단계를 포함할 수 있다.
또, 상기 제 2 면 위에 실리콘 질화막 및 상기 실리콘 질화막보다 더 두꺼운 두께의 제 1 실리콘 산화막을 형성하는 단계에 있어서, 상기 실리콘 질화막 및 상기 제 1 실리콘 산화막은 실질적으로 콘포말(conformal)하게 형성되고, 제 2 면으로부터 돌출된 상기 관통 전극의 종횡비보다 작은 종횡비를 갖도록 하는 돌출부가 얻어질 수 있다. 이 때, 상기 돌출부의 종횡비는 약 0.3 내지 약 0.7일 수 있다.
상술된 바와 같이, 상기 제1 칩이 상기 제1 모 기판 상에 실장되고, 상기 제1 칩을 박형화할 수 있다. 이때, 상기 박형화된 제1 칩의 식각된 면 상에 상기 패시베이션막이 형성될 수 있다. 이로써, 두꺼운 상기 제1 칩을 상기 모 기판 상에 실장할 수 있어, 상기 제1 칩의 핸들링이 용이하다. 또한, 상기 박형화된 제1 칩의 식각된 면 상에 상기 패시베이션막이 형성됨으로써, 상기 박형화된 제1 칩이 보호 될 수 있다. 그 결과, 제조 수율을 증가시킬 수 있으며 제조 시간을 단축시켜 생산성을 향상시킬 수 있다. 또한, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
이에 더하여, 상기 제1 칩을 상기 모 기판에 실장하기 전에, 상기 모 기판은 상기 캐리어 기판에 본딩될 수 있다. 이로 인하여, 상기 모 기판이 얇을지라도, 상기 캐리어 기판이 상기 모 기판을 보강해주어 상기 모 기판의 휨 현상을 방지할 수 있다. 또한, 상기 캐리어 기판이 상기 모 기판을 지지함으로써, 상기 모 기판 상의 상기 제1 칩들에 수행되는 박형 공정의 마진을 향상시킬 수 있다. 결과적으로, 제조 수율을 향상시킬 수 있으며, 제조 시간을 단축시켜 생산성을 향상시킬 수 있다. 또한, 반도체 패키지 및/또는 반도체 패키지 구조체의 신뢰성을 향상시킬 수 있다.
본 발명의 반도체 장치 및 그의 제조 방법을 이용하면 관통 전극에 인접하여 반도체 기판과 패시베이션층이 박리되거나 패시베이션층에 크랙이 발생하는 것을 방지할 수 있으며, 반도체 장치의 리프레시 특성이 개선되는 효과가 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 10은 도 1에 개시된 모 기판의 일 예를 나타내는 사시도이다.
도 11a는 도 1에 개시된 제1 칩의 일 예를 나타내는 단면도이다.
도 11b는 도 1에 개시된 제1 칩의 다른 예를 나타내는 단면도이다.
도 11c는 도 1에 개시된 제1 칩의 또 다른 예를 나타내는 단면도이다.
도 12 및 13은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 일 변형예를 설명하기 위한 단면도들이다.
도 14 및 15은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 16 및 17은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지의 일 변형예를 나타내는 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지의 다른 변형예를 나타내는 단면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지의 또 다른 변형예를 나타내는 단면도이다.
도 22 내지 도 26는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 27은 도 25에 개시된 구조물을 나타내는 사시도이다.
도 28 및 도 29는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 일 변형예를 나타내는 단면도들이다.
도 30은 본 발명의 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 다른 변형예를 나타내는 단면도이다.
도 31은 본 발명의 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 또 다른 변형예를 나타내는 단면도이다.
도 32 및 도 33은 본 발명의 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 또 다른 변형예를 나타내는 단면도들이다.
도 34 내지 도 38은 본 발명의 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 또 다른 변형예를 나타내는 단면도들이다.
도 39는 본 발명의 실시예에 따른 반도체 패키지들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 40은 본 발명의 실시예에 따른 반도체 패키지들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 41은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 단면 사시도이다.
도 42a는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 나타낸 측단면도이다.
도 42b는 도 42a의 관통 전극과 그 주변의 상부 표면을 나타낸 사시도이다.
도 43은 본 발명의 기술적 사상에 따른 또 다른 실시예의 반도체 장치(400b)를 나타낸 측단면도이다.
도 44a는 본 발명의 기술적 사상에 따른 반도체 패키지의 일 실시예를 나타낸 측단면도이다.
도 44b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지를 나타낸 측단면도이다.
도 44c는 도 44b의 B 부분을 확대하여 나타낸 부분 확대 단면도이다.
도 44d는 본 발명의 또 다른 실시예에 따른, 시스템-인-패키지 (system-in-package, SIP) 형태의 반도체 패키지의 일 실시예를 나타낸 측단면도이다.
도 44e는 본 발명의 또 다른 실시예에 따른, 하이브리드 메모리 큐빅 (hybrid memory cubic, HMC) 형태의 반도체 패키지의 일 실시예를 나타낸 측단면도이다.
도 45는 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 일 실시예를 나타낸 흐름도이다.
도 46a 내지 도 46f는 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 일 실시예를 순서에 따라 나타낸 측단면도들이다.
도 47a 내지 도 47c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 장치의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 48은 본 발명의 기술적 사상에 따른 또 다른 실시예의 반도체 장치를 나타낸 측단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
[제1 실시예]
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 10은 도 1에 개시된 모 기판의 일 예를 나타내는 사시도이다.
도 1을 참조하면, 모 기판(100, parent substrate)이 준비된다. 상기 모 기판(100)은 서로 옆으로 이격된 복수의 패키지 보드부들(101, package board parts)을 포함한다. 또한, 상기 모 기판(100)은 상기 패키지 보드부들(101) 사이의 스크라이브 영역(103, scribe region)을 포함한다. 상기 스크라이브 영역(103)에 의하여 상기 패키지 보드부들(101)은 서로 격리될 수 있다. 일 실시예에서, 상기 각 패키지 보드부(101)는 인쇄 회로 보드(printed circuit board)일 수 있다. 따라서, 상기 모 기판(100)은 상기 스크라이브 영역(103)에 의해 서로 연결된 복수의 인쇄 회로 보드들을 포함할 수 있다.
상기 각 패키지 보드부(101)는 적어도 하나의 외부 접속 패드(105) 및 적어도 하나의 내부 접속 패드(107)을 포함할 수 있다. 상기 외부 접속 패드(105)은 상기 각 패키지 보드부(101)의 하부면에 배치될 수 있으며, 상기 내부 접속 패드(107)는 상기 각 패키지 보드부(101)의 상부면에 배치될 수 있다. 내부 배선들이 상기 각 패키지 보드부(101) 내부에 배치되어 상기 내부 접속 패드(107)를 상기 외부 접속 패드(105)에 전기적으로 접속시킬 수 있다.
일 실시예에서, 도 10에 개시된 바와 같이, 상기 모 기판(100)은 원형 판(circular plate) 형태일 수 있다. 예컨대, 상기 모 기판(100)은 칩들이 형성되는 웨이퍼(wafer) 형태를 가질 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 모 기판(100)은 다양한 형태로 구현될 수 있다.
다시 도 1을 참조하면, 제1 칩(110)이 상기 각 패키지 보드부(101) 상에 실장될 수 있다. 상기 제1 칩(110)은 상기 패키지 보드부(101)에 인접한 제1 면 및 상기 제1 면에 대향된 제2 면(BS)을 가질 수 있다. 상기 제1 칩(110)은 적어도 하나의 관통-비아 전극(112, through-via electrode)를 포함할 수 있다. 상기 관통-비아 전극(112)은 상기 제1 칩(110)의 상기 제1 면으로부터 상기 제2 면(BS)을 향하여 연장될 수 있다. 상기 제1 칩(110)의 두께는 상기 관통-비아 전극(112)의 높이 보다 클 수 있다. 상기 제1 칩(110)의 상기 제2 면(BS)은 상기 관통-비아 전극(112)을 덮어, 상기 관통-비아 전극(112)은 노출되지 않을 수 있다. 즉, 상기 제1 칩(110)은 상기 관통-비아 전극(112)의 높이 보다 큰 두께를 가짐으로써, 상기 제1 칩(110)은 충분히 두꺼울 수 있다. 이로써, 상기 제1 칩(110)의 핸들링 용이할 수 있다.
상기 제1 칩(110)은, 상기 제1 칩(110)의 상기 제1 면에 배치되고 상기 관통 비아-전극(112)의 일단에 전기적으로 접속된 제1 칩-범프(114, first chip-bump)를 포함할 수 있다. 상기 제1 칩(110)은, 반도체 기억 소자, 논리 소자, 또는 다양한 기능을 수행하는 시스템 온 칩(system on chip; SOC)과 같은 반도체 칩일 수 있다. 이와는 달리, 상기 제1 칩(110)은 인터포저(interposer)일 수도 있다.
상기 제1 칩(110)의 관통-비아 전극(112)의 형태에 따라 다양한 구조들을 가질 수 있다. 이를 도 11a 내지 도 11c를 참조하여 설명한다.
도 11a는 도 1에 개시된 제1 칩의 일 예를 나타내는 단면도이다.
도 11a를 참조하면, 본 예에 따른 제1 칩(110)은 반도체 기판(10)을 포함할 수 있다. 상기 반도체 기판(10)은 서로 대향된 전면(front side) 및 후면(back side)을 가질 수 있다. 상기 반도체 기판(10)의 후면은 상기 제1 칩(110)의 상기 제2 면(BS)일 수 있다. 집적회로가 상기 반도체 기판(10)의 상기 전면 상에 배치될 수 있으며, 제1 층간 절연막(20)이 상기 반도체 기판(10)의 상기 전면 상에 배치되어 상기 집적회로를 덮을 수 있다. 상기 집적회로는 메모리 셀들 및/또는 논리 회로 등을 포함할 수 있다. 상기 제1 층간 절연막(20)은 단일층 또는 다층일 수 있다.
본 예에 따른 관통-비아 전극(112)은, 상기 집적회로 및 상기 제1 층간 절연막(20)을 형성한 후 및 금속 배선(50)이 형성되기 전에 형성되는 비아-미들 구조(via-middle structure)를 가질 수 있다. 예컨대, 상기 관통-비아 전극(112)은 상기 제1 층간 절연막(20)의 상부면으로부터 상기 반도체 기판(10) 내로 연장되는 비아-홀(30) 내에 배치될 수 있다. 비아 절연막(40)이 상기 비아-홀(30)의 내면과 상기 관통-비아 전극(112) 사이에 배치될 수 있다. 이때, 상기 비아-홀(30)의 바닥면은 상기 제1 칩(110)의 상기 제2 면(BS)과 이격될 수 있다. 예컨대, 도 11a에서 상기 비아-홀(30)의 바닥면은 상기 제1 칩(110)의 상기 제2 면(BS) 보다 높은 레벨에 위치할 수 있다.
상기 금속 배선(50)이 상기 제1 층간 절연막(60) 상에 배치되어, 상기 관통-비아 전극(112)을 상기 집적회로에 전기적으로 접속시킬 수 있다. 상기 금속 배선(50)은 단일층 또는 다층일 수 있다. 제2 층간 절연막(60)이 상기 금속 배선(50)을 덮을 수 있다. 상기 제2 층간 절연막(60)은 단일층 또는 다층일 수 있다. 상기 제2 층간 절연막(60) 상에 칩-패드(70)가 배치될 수 있다. 상기 칩-패드(70)는 상기 금속 배선(50)가 전기적으로 접속될 수 있다. 칩-보호막(80, chip-protecting layer)이 상기 제2 층간 절연막(60) 상에 배치될 수 있다. 상기 칩-보호막(80)은 상기 칩-패드(70)를 노출시키는 개구부를 포함할 수 있다. 상기 제1 칩-범프(114)는 상기 개구부를 통하여 상기 칩-패드(70)에 접속될 수 있다. 일 실시예에서, 상기 제1 칩-범프(114)는 솔더볼(solder ball)일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 11b는 도 1에 개시된 제1 칩의 다른 예를 나타내는 단면도이다.
도 11b를 참조하면, 본 예에 따른 제1 칩(110a)은 비아-퍼스트 구조(via-first structure)의 관통-비아 전극(112a)을 포함할 수 있다. 본 예에 따른 관통-비아 전극(112a)은 상기 반도체 기판(10) 내에 형성된 비아-홀(30a) 내에 배치될 수 있다. 상기 비아 절연막(40)은 상기 비아-홀(30a)의 내면과 상기 관통-비아 전극(112a) 사이에 개재될 수 있다. 상기 제1 층간 절연막(20)이 상기 관통-비아 전극(112a)을 덮을 수 있다. 하부 배선(15)이 상기 관통-비아 전극(112a)과 상기 제1 층간 절연막(20) 사이에 개재될 수 있다. 상기 금속 배선(50)은 상기 하부 배선(15)을 통하여 상기 관통-비아 전극(112a)을 상기 제1 층간 절연막(20)에 의해 덮혀진 상기 집적회로에 전기적으로 접속시킬 수 있다.
도 11c는 도 1에 개시된 제1 칩의 또 다른 예를 나타내는 단면도이다.
도 11c를 참조하면, 본 예에 따른 제1 칩(110b)은 비아-라스트 구조(via-last structure)의 관통-비아 전극(112b)을 포함할 수 있다. 본 예에 따른 관통-비아 전극(112b)은 적어도 상기 제2 및 제1 층간 절연막들(60, 20) 및 상기 반도체 기판(10) 내에 연속적으로(successively) 형성된 비아-홀(30b) 내에 배치될 수 있다. 상기 비아 절연막(40)이 상기 비아-홀(30b)의 내면 및 상기 관통-비아 전극(112b) 사이에 개재될 수 있다. 도시된 바와 같이, 상기 관통-비아 전극(112b) 및 상기 비아-홀(30b)은 위로 연장되어 상기 칩-보호막(80)을 관통할 수도 있다. 상호 연결 패드(90, interconnecting pad)이 상기 관통-비아 전극(112b)을 상기 칩-패드(70)에 전기적으로 접속시킬 수 있다. 상기 제1 칩-범프(114)는 상기 상호 연결 패드(90) 상에 형성될 수 있다.
상술된 도 11a 내지 도 11c의 제1 칩들(110, 110a, 110b) 중에 하나가 도 1의 상기 각 패키지 보드부(101) 상에 배치될 수 있다.
계속해서, 도 1을 참조하면, 상기 제1 칩(110)은 상기 패키지 보드부(101) 상에 플립 칩 본딩 방법(flip-chip bonding method)에 의해 실장될 수 있다. 이로써, 상기 제1 칩-범프(114)가 상기 패키지 보드부(101)의 상기 내부 접속 단자(107)에 접속될 수 있다. 즉, 상기 제1 칩(110)은 상기 제1 칩-범프(114)를 통하여 상기 패키지 보드부(101)와 전기적으로 접속될 수 있다. 일 실시예에서, 상기 제1 칩(110)을 상기 패키지 보드부(101)에 실장하는 것은 상기 제1 칩(110)을 상기 패키지 보드부(101) 상에 로딩하여 상기 제1 칩-범프(114)를 상기 내부 접속 단자(107)에 접속시키는 것; 및 상기 제1 칩(110) 및 상기 패키지 보드부(101) 사이에 제1 언더필러(118, first underfiller)를 채우는 것을 포함할 수 있다. 상기 제1 언더필러(118)는 에폭시 몰딩 화합물들(epoxy molding compounds, EMC) 중에서 적어도 하나를 포함할 수 있다.
도 2를 참조하면, 상기 실장된 제1 칩들(110)을 포함하는 상기 모 기판(100) 상에 제1 몰드막(120)을 형성할 수 있다. 상기 제1 몰드막(120)은 상기 제1 칩들(110)의 측면들 및 제2 면들(BS)을 덮을 수 있다. 상기 제1 몰드막(120)은 에폭시 몰딩 화합물들 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 제1 몰드막(120)은 상기 제1 언더필러(118)과 동일한 에폭시 몰딩 화합물로 형성될 수 있다. 이와는 달리, 상기 제1 몰드막(120)은 상기 제1 언더필러(118)의 에폭시 몰딩 화합물과 다른 에폭시 몰딩 화합물로 형성될 수도 있다.
도 3을 참조하면, 상기 제1 몰드막(120)을 평탄화시켜 상기 제1 칩들(110)을 노출시킬 수 있다. 이때, 상기 제1 칩들(110)의 상기 제2 면들(BS)이 노출될 수 있다. 상기 제1 몰드막(120)은 그라인딩 공정, 에치백 공정 또는 화학적 기계적 연마 공정 등에 의해 평탄화될 수 있다. 상기 평탄화된 제1 몰드막(120a)은 상기 제1 칩들(110)의 상기 노출된 제2 면들(BS)과 실질적으로 공면을 이룰 수 있다.
도 4를 참조하면, 상기 제1 칩들(110)의 상기 노출된 제2 면들(BS)을 식각하여, 상기 제1 칩들(110)을 얇게 한다. 이때, 상기 관통-비아 전극들(112)이 노출된다. 상기 관통-비아 전극(112)은 상기 제1 칩-범프(114)에 전기적으로 접속된 제1 면 및 상기 제1 면에 대향된 제2 면을 가질 수 있다. 상기 관통-비아 전극(112)의 제1 면 및 제2 면은 상기 관통-비아 전극(112)의 전면 및 후면에 각각 해당할 수 있다. 상기 제1 칩들(110)이 얇아진 후에, 상기 관통-비아 전극들(112)의 상기 제2 면들이 노출될 수 있다. 일 실시예에서, 상기 얇아진 제1 칩(110T)의 상기 식각된 면은 상기 관통-비아 전극(112)의 상기 제2 면 보다 낮을 수 있다. 이로써, 상기 관통-비아 전극(112)의 일부분이 돌출될 수 있다. 상기 평탄화된 제1 몰드막(120a)은 상기 제1 칩(110)과 다른 물질로 형성됨으로써, 상기 얇아진 제1 칩(110T)의 상기 식각된 면은 상기 평탄화된 제1 몰드막(120a)의 상부면 보다 낮을 수 있다.
상기 제1 칩들(110)의 상기 노출된 제2 면들(BS)은 건식 식각 공정에 의해 식각될 수 있다. 이와는 달리, 상기 제1 칩들(110)의 상기 노출된 제2 면들(BS)은 에천트(etchant)를 사용하는 습식 식각 공정에 의해 식각될 수도 있다. 예컨대, 상기 제1 칩(110)의 상기 노출된 면이 실리콘으로 형성된 경우에, 상기 습식 식각 공정의 에천트는 TMAH(tetramethyl ammounium hydroxide)일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 5를 참조하면, 이어서, 상기 모 기판(100)의 전면(entire surface) 상에 패시베이션막(125, passivation layer)을 형성할 수 있다. 상기 패시베이션막(125)은 고분자 절연막을 포함할 수 있다. 일 실시예에서, 상기 제1 패시베이션막(125)은 차례로 적층된 제1 서브-패시베이션막(122, first sub-passivation layer) 및 제2 서브-패시베이션막(124)을 포함할 수 있다. 상기 제1 서브-패시베이션막(122)은 화학기상증착 공정으로 형성된 CVD(chemical vapor deposition) 절연막을 포함할 수 있다. 특히, 상기 제1 서브-패시베이션막(122)은 PE-CVD (plasma enhanced-CVD) 절연막을 포함할 수 있다. 예컨대, 상기 제1 서브-패시베이션막(122)은 PE-CVD 산화막, PE-CVD 질화막, 및/또는 PE-CVD 산화질화막을 포함할 수 있다. 상기 제2 서브-패시베이션막(124)은 상기 고분자 절연막을 포함할 수 있다. 예컨대, 상기 제2 서브-패시베이션막(124)은 폴리이미드막(polyimide layer)을 포함할 수 있다. 상기 제2 서브-패시베이션막(124)은 코팅 공정 또는 테이프 래미네이션 공정(tape lamination process)에 의해 형성될 수 있다.
상기 코팅 공정 또는 테이프 래미네이션 공정으로 인하여, 상기 얇아진 제1 칩(110T)의 상기 식각된 면 상의 상기 제2 서브-패시베이션막(124)이 상기 관통-비아 전극(112)의 상기 제2 면 상의 상기 제2 서브-패시베이션막(124) 보다 두꺼울 수 있다. 이에 더하여, 상기 평탄화된 제1 몰드막(120a)의 상부면의 평면적이 상기 관통-비아 전극(112)의 상기 제2 면의 평면적 보다 넓음으로써, 상기 평탄화된 제1 몰드막(120a)의 상부면 상의 상기 제2 서브-패시베이션막(124)도 상기 관통-비아 전극(112)의 상기 제2 면 상의 상기 제2 서브-패시베이션막(124) 보다 두꺼울 수 있다.
상기 제1 서브-패시베이션막(122)은, 상기 고분자 절연막의 상기 제2 서브-패시베이션막(124)에 의해 야기될 수 있는 오염으로부터 상기 얇아진 제1 칩(110T)을 보호할 수 있다. 다른 실시예에 따르면, 상기 제1 서브-패시베이션막(122)은 생략될 수도 있다.
상기 패시베이션막(125)으로 인하여, 상기 얇아진 제1 칩들(110T)은 보호될 수 있다. 이로 인하여, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 6을 참조하면, 상기 관통-비아 전극(112)의 상기 제2 면 상에 위치한 상기 패시베이션막(125)을 제거하여, 상기 관통-비아 전극(112)의 상기 제2 면을 노출시킬 수 있다. 이때, 상기 얇아진 제1 칩(110T)의 상기 식각된 면 상의 상기 패시베이션막(125)의 적어도 일부가 잔존된다. 일 실시예에 따르면, 도 6a에 개시된 바와 같이, 상기 관통-비아 전극(112)의 상기 제2 면 상의 상기 패시베이션막(125)이 제거된 후에, 상기 평탄화된 제1 몰드막(120a)의 상부면 상의 상기 패시베이션막(125)의 적어도 일부가 잔존될 수도 있다.
일 실시예에서, 상기 관통-비아 전극(112) 상의 상기 패시베이션막(125)은 에치백 공정에 의해 제거될 수 있다. 구체적으로, 상술된 바와 같이 상기 관통-비아 전극(112)의 상기 제2 면 상의 상기 제2 서브-패시베이션막(124)은 상기 얇아진 제1 칩(110T)의 상기 식각된 면 및 상기 평탄화된 제1 몰드막(120a)의 상부면 상의 상기 제2 서브-패시베이션막(124) 보다 얇을 수 있다. 이에 따라, 상기 제2 서브-패시베이션막(124)에 제1 에치백 공정을 수행하여 상기 관통-비아 전극(112)의 상기 제2 면 상의 상기 제2 서브-패시베이션막(124)을 제거한 후에, 상기 얇아진 제1 칩(110T) 및 상기 평탄화된 제1 몰드막(120a) 상의 상기 제2 서브-패시베이션막(124)의 일부가 잔존될 수 있다. 결과적으로, 상기 관통-비아 전극(112) 상의 상기 제1 서브-패시베이션막(122)이 노출되는 반면에, 상기 얇아진 제1 칩(110T) 및 상기 평탄화된 제1 몰드막(120a) 상의 상기 제1 서브-패시베이션막(122)은 상기 잔존된 제2 서브-패시베이션막(124)에 의해 덮혀질 수 있다. 이어서, 제2 에치백 공정을 수행하여, 상기 관통-비아 전극(112) 상의 상기 노출된 제1 서브-패시베이션막(122)을 제거할 수 있다. 이로써, 상기 관통-비아 전극(112)의 상기 제2 면이 노출될 수 있다. 이때, 상기 얇아진 제1 칩(110T)의 상기 식각된 면 및 상기 평탄화된 제1 몰드막(120a)의 상부면은 상기 제1 서브-패시베이션막(122) 및 상기 잔존된 제2 서브-패시베이션막(124)에 의해 덮혀져 있다.
다른 실시예에서, 상기 관통-비아 전극(112) 상의 상기 패시베이션막(125)은 선택적 식각 공정에 의해 제거될 수도 있다. 구체적으로, 상기 모 기판(100) 상에 마스크막을 형성할 수 있으며, 상기 마스크막을 패터닝하여 상기 각 관통-비아 전극(112) 상의 상기 패시베이션막(125)을 노출시키는 개구부를 형성할 수 있다. 이어서, 상기 개구부들을 갖는 마스크막을 식각 마스크로 사용하여 상기 노출된 패시베이션막(125)을 식각하여, 상기 관통-비아 전극들(112)의 상기 제2 면을 노출시킬 수 있다. 이어서, 상기 마스크막을 제거할 수 있다.
도 7을 참조하면, 칩간 패드(130)가 상기 각 노출된 관통-비아 전극(112) 상에 형성될 수 있다. 상기 관통-비아 전극들(112)과 각각 접속된 상기 칩간 패드들(130)은 서로 이격 된다. 상기 칩간 패드(130)는 금속을 포함할 수 있다. 예컨대, 상기 칩간 패드(130)는 구리 또는 솔더(solder)를 포함할 수 있다. 상기 칩간 패드(130)는 도금 공정, 잉크젯 공정(inkjet process), 또는 패터닝 공정과 같은 다양한 공정들 중에 하나로 형성될 수 있다.
상기 패시베이션막(125)으로 인하여, 상기 칩간 패드(130)과 상기 얇아진 제1 칩(110T)의 식각된 면 사이의 절연성이 향상될 수 있다. 이로써, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 8을 참조하면, 제2 칩(140)이 상기 각 제1 칩(110T) 상에 실장될 수 있다. 상기 제2 칩(140)은 적어도 하나의 제2 칩-범프(145)를 포함할 수 있다. 일 실시예에서, 상기 제2 칩(140)을 상기 제1 칩(110T) 상에 로딩하여 상기 제2 칩-범프(145)를 상기 칩간 패드(130) 상에 접속시키고, 상기 제1 칩(110T) 및 상기 제2 칩(140) 사이의 공간을 제2 언더필러(147)로 채울 수 있다. 이로써, 상기 제2 칩(140)이 상기 제1 칩(110T) 상에 실장될 수 있다. 상기 제2 칩(140)은 상기 제1 칩(110T) 상에 플립 칩 본딩 방법에 의해 실장될 수 있다.
상기 제2 칩(140)은 반도체 기억 소자, 논리 소자, 또는 시스템 온 칩과 같은 반도체 칩일 수 있다. 이와는 달리, 상기 제2 칩(140)은 인터포저일 수도 있다. 상기 제2 칩(140)의 종류는 상기 제1 칩(110T)의 종류와 같거나 다를 수 있다. 상기 제2 칩-범프(145)는 솔더볼일 수 있다. 상기 제2 언더필러(147)는 에폭시 몰딩 화합물들 중에 적어도 하나로 형성될 수 있다.
도 9를 참조하면, 상기 제2 칩들(140)을 포함하는 상기 모 기판(100)의 전면 상에 제2 몰드막(150)을 형성할 수 있다. 상기 제2 몰드막(150)은 상기 제2 칩들(140)의 측면들과 상부면들을 덮을 수 있다. 일 실시예에서, 도 9에 도시된 바와 같이, 상기 패시베이션막(125)이 상기 평탄화된 제1 몰드막(120a)과 상기 제2 몰드막(150) 사이에 개재될 수 있다.
이어서, 싱귤레이션 공정(singulation process)을 상기 제1 및 제2 칩들(110T, 140)을 포함하는 상기 모 기판(100)에 수행할 수 있다. 이로써, 상기 모 기판(100)은 복수의 반도체 패키지들로 나누어질 수 있다. 상기 싱귤레이션 공정 시에, 상기 제2 몰드막(150), 상기 패시베이션막(125), 상기 평탄화된 제1 몰드막(120a), 및 상기 모 기판(100)은 상기 모 기판(100)의 상기 스크라이브 영역(103)을 따라 커팅(cutting)될 수 있다. 상기 싱귤레이션 공정을 수행한 후에, 상기 각 반도체 패키지의 상기 패키지 보드(101)의 상기 외부 접속 패드(105)에 외부 범프(EXT, external bump)를 장착할 수 있다. 이로써, 도 18에 개시된 반도체 패키지(200)를 구현할 수 있다.
상술된 반도체 패키지의 제조 방법에 따르면, 상기 제1 모 기판(100) 상에 제1 칩(110)을 실장한 후에, 상기 제1 칩(110)을 식각 공정에 의하여 얇게 한다. 즉, 두꺼운 상기 제1 칩(110)을 상기 모 기판(100) 상에 실장 한다. 따라서, 상기 제1 칩(110)의 핸들링이 용이하다. 또한, 상기 제1 및 제2 칩들(110, 140)을 상기 패키지 보드부들(103)을 포함하는 상기 모 기판(100) 상에 적층시킴으로써, 상기 제1 및 제2 칩들(110, 140)의 칩 디자인(또는 칩 크기)의 자유도가 증가될 수 있다. 결과적으로, 제조 수율을 증가시킬 수 있으며 제조 시간을 단축시켜 생산성을 향상시킬 수 있다. 또한, 상기 반도체 패키지(200)의 신뢰성을 향상시킬 수 있다.
다음으로, 본 실시예의 여러 변형예들을 도면들을 참조하여 설명한다.
도 12 및 13은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 일 변형예를 설명하기 위한 단면도들이다. 본 변형예에 따른 제조 방법은 도 1 내지 도 5를 참조하여 설명한 공정들을 포함할 수 있다.
도 5 및 도 12를 참조하면, 상기 평탄화된 제1 몰드막(120a) 상의 상기 패시베이션막(125)도 제거될 수 있다. 이때, 상기 얇아진 제1 칩(110T)의 식각된 면 상의 상기 패시베이션막(125)은 잔존된다. 상기 평탄화된 제1 몰드막(120a)은 선택적 식각 공정에 의해 제거될 수 있다. 예컨대, 마스크막을 상기 모 기판(100) 상에 형성하고, 상기 마스크막을 패터닝하여 상기 평탄화된 제1 몰드막(120a) 상의 상기 패시베이션막(125)을 노출시키는 개구부를 형성하고, 상기 노출된 패시베이션막(125)을 식각하여 제거할 수 있다. 상기 관통-비아 전극(112) 상의 패시베이션막(125)을 제거한 후 또는 제거하기 전에, 상기 평탄화된 제1 몰드막(120a) 상의 상기 패시베이션막(125)이 제거될 수 있다. 이와는 달리, 상기 관통-비아 전극(112) 상의 패시베이션막(125) 및 상기 평탄화된 제1 몰드막(120a) 상의 패시베이션막(125)은 동시에 제거될 수도 있다. 구체적으로, 상기 모 기판(100) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여, 제1 개구부 및 제2 개구부를 형성할 수 있다. 상기 제1 개구부는 상기 관통-비아 전극(112) 상의 패시베이션막(125)을 노출시킬 수 있으며, 상기 제2 개구부는 상기 평탄화된 제1 몰드막(120a) 상의 패시베이션막(125)을 노출시킬 수 있다. 상기 제1 및 제2 개구부들을 갖는 마스크막을 식각 마스크로 사용하여 상기 패시베이션막(125)을 식각하여 제거할 수 있다.
도 13을 참조하면, 도 7 및 도 8을 참조하여 설명한 것과 같이, 상기 칩간 패드들(130)을 형성할 수 있으며 상기 제2 칩(140)을 상기 제1 칩(110T) 상에 실장할 수 있다. 이어서, 상기 제2 몰드막(150)을 상기 모 기판(100) 상에 형성할 수 있다. 상기 제2 몰드막(150)은 상기 평탄화된 제1 몰드막(120a)의 상부면과 접촉할 수 있다. 이때, 상기 제2 몰드막(150) 및 상기 평탄화된 제1 몰드막(120a) 사이에 경계면이 존재한다. 상기 평탄화된 제1 몰드막(120a)의 상기 상부면이 상기 경계면에 해당할 수 있으며, 및/또는 상기 평탄화된 제1 몰드막(120a)에 접촉된 상기 제2 몰드막(150)의 하부면이 상기 경게면에 해당할 수 있다.
이어서, 도 9를 참조하여 설명한 상기 싱귤레이션 공정을 상기 모 기판(100)에 수행하여 복수의 서로 분리된 반도체 패키지들을 형성할 수 있다. 상기 싱귤레이션 공정을 수행한 후에, 상기 각 반도체 패키지의 상기 패키지 보드(101)의 상기 외부 접속 패드(105)에 외부 범프(EXT)를 장착할 수 있다. 이로써, 도 19에 개시된 반도체 패키지(201)를 구현할 수 있다.
도 14 및 15은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다. 본 변형예에서는, 3개 이상의 칩들이 상기 각 패키지 보드부(105)에 차례로 적층될 수 있다. 본 변형예에 따른 제조 방법은 도 1 내지 도 8을 참조하여 설명한 공정들을 포함할 수 있다.
도 14를 참조하면, 제2 칩(140a)은 적어도 하나의 제2 관통-비아 전극(143)을 포함할 수 있다. 상기 제2 칩(140a)은 서로 대향된 제1 면 및 제2 면을 가질 수 있으며, 상기 제2 칩(140a)의 상기 제1 면은 상기 제1 칩(110T)에 인접할 수 있다. 상기 제2 관통-비아 전극(143)의 일단은 상기 제2 칩(140a)의 제2 칩-범프(147)와 전기적으로 접속될 수 있다. 상기 제2 칩(140a)의 두께는 상기 제2 관통-비아 전극(143)의 높이 보다 클 수 있다. 즉, 상기 제2 칩(140a)은 두꺼운 두께를 가질 수 있다.
도 15를 참조하면, 도 2 내지 도 7을 참조하여 설명한 공정들을 반복적으로 수행할 수 있다. 이로써, 제2 몰드막(150)이 평탄화되어 제2 칩들(140a)이 노출되고, 노출된 제2 칩들(140a)이 얇아 지게 되어 상기 제2 관통-비아 전극들(143)이 노출될 수 있다. 그리고, 제2 패시베이션막(155)이 형성될 수 있으며, 제2 칩간 패드(160)이 상기 각 노출된 제2 관통-비아 전극(143) 상에 형성될 수 있다. 상기 평탄화된 제2 몰드막(150a)은 상기 얇아진 제2 칩들(140T)의 식각된 면들을 덮지 않는다. 상기 제2 패시베이션막(155)은 차례로 적층된 제1 서브-패시베이션막(152) 및 제2 서브-패시베이션막(154)을 포함할 수 있다. 상기 제2 패시베이션막(155)의 상기 제1 및 제2 서브-패시베이션막들(152, 154)은 상기 패시베이션막(125)의 상기 제1 및 제2 서브-패시베이션막들(122, 124)과 각각 동일한 물질로 형성될 수 있다. 상기 제2 패시베이션막(155)의 상기 제1 패시베이션막(152)은 생략될 수도 있다.
상기 각 얇아진 제2 칩(140T) 상에 제3 칩(170)을 실장할 수 있다. 상기 제3 칩(170)은 반도체 기억 소자, 논리 소자, 또는 시스템 온 칩과 같은 반도체 칩일 수 있다. 이와는 달리, 상기 제3 칩(170)은 인터포저일 수도 있다. 상기 제3 칩(170)의 제3 칩-범프(175)는 상기 제2 칩간 패드(160) 상에 접속되고, 제3 언더필러(177)가 상기 제2 칩(140T) 및 제3 칩(170) 사이를 채울 수 있다. 상기 제3 언더필러(177)는 에폭시 몰딩 화합물들 중에서 적어도 하나로 형성될 수 있다. 이어서, 제3 몰드막(180)을 상기 모 기판(100)의 전면 상에 형성할 수 있다. 상기 제3 몰드막(180)은 에폭시 몰딩 화합물들 중에서 적어도 하나로 형성될 수 있다.
도 15에 도시된 바와 같이, 상기 제2 패시베이션막(155)이 상기 제3 몰드막(180)과 상기 평탄화된 제2 몰드막(150a) 사이에 개재될 수 있다. 이와는 달리, 도 12 및 도 13을 참조하여 설명한 것과 마찬가지로, 상기 제2 평탄화된 제2 몰드막(150a) 상의 상기 제2 패시베이션막(155)은 제거될 수도 있다. 이 경우에, 상기 제3 몰드막(180)은 상기 평탄화된 제2 몰드막(150a)과 접촉될 수도 있다. 이때, 경계면이 상기 제3 몰드막(180) 및 상기 평탄화된 제2 몰드막(150a) 사이에 존재할 수 있다.
이어서, 도 9를 참조하여 설명한 상기 싱귤레이션 공정을 수행하여, 상기 제1 내지 제3 칩들(110T, 140T, 170)을 포함하는 상기 모 기판(100)을 복수의 반도체 패키지들로 분리시킬 수 있다. 이어서, 상기 각 반도체 패키지의 패키지 보드(101)의 외부 접속 패드(105)에 상기 외부 범프(EXT)를 장착하여, 도 20에 개시된 반도체 패키지(202)를 구현할 수 있다.
도 16 및 17은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 또 다른 변형예를 설명하기 위한 단면도들이다. 본 변형예에 따른 제조 방법은 도 1 내지 도 7을 참조하여 설명한 공정들을 포함할 수 있다.
도 16을 참조하면, 상기 제1 칩(110T) 상에 제2 칩(140b)을 실장할 수 있다. 상기 제2 칩(140b)은 적어도 하나의 제2 관통-비아 전극(143)을 포함할 수 있다. 또한, 상기 제2 칩(140b)은 상기 제2 관통-비아 전극(143)의 하단에 전기적으로 접속된 제2 칩-범프(145) 및 상기 제2 관통-비아 전극(143)의 상단에 전기적으로 접속된 제2 칩간 패드(161)를 포함할 수 있다. 즉, 상기 제2 칩(140b)이 상기 제1 칩(110T)에 실장 되기 전에, 상기 제2 칩 범프(145) 및 상기 제2 칩간 패드(161) 상기 제2 칩(140b)의 제1 면 및 제2 면 상에 각각 형성될 수 있다.
도 17을 참조하면, 상기 각 제2 칩(140b) 상에 제3 칩(170)이 실장될 수 있다. 제3 언더필러(177)가 상기 제2 및 제3 칩들(140b, 170) 사이를 채울 수 있다.
이어서, 제2 몰드막(151)을 상기 모 기판(100)의 전면 상에 형성할 수 있다. 상기 제2 몰드막(151)은 적층된 제2 및 제3 칩들(140b, 170)을 덮는다. 상기 제2 몰드막(151)은 상기 평탄화된 제1 몰드막(120a) 상의 상기 패시베이션막(125)도 덮을 수 있다. 다른 실시예에서, 도 12 및 도 13을 참조하여 설명한 것과 마찬가지로, 상기 평탄화된 제1 몰드막(120a) 상의 패시베이션막(125)이 제거될 수 있다. 이 경우에, 상기 제2 몰드막(151)은 상기 평탄화된 제1 몰드막(120a)의 상부면과 접촉될 수 있다. 이때, 경계면이 상기 제2 몰드막(151)과 상기 평탄화된 제1 몰드막(120a)에 존재하며, 상기 평탄화된 제1 몰드막(120a)의 상부면은 상기 경계면에 해당할 수 있다.
이어서, 도 9를 참조하여 설명한 싱귤레이션 공정 및 외부 범프(EXT)를 장착하는 공정을 수행하여, 도 21의 반도체 패키지(203)를 구현할 수 있다.
다음으로, 본 발명의 실시예들에 따른 반도체 패키지를 도면들을 참조하여 설명한다.
도 18은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 18을 참조하면, 실시예들에 따른 반도체 패키지(200)는 패키지 보드(101) 상에 실장된 제1 칩(110T) 및 상기 제1 칩(110T) 상에 실장된 제2 칩(140)을 포함할 수 있다. 상기 패키지 보드(101)는 그것의 하부면에 배치된 외부 접속 패드들(105) 및 그것의 상부면에 배치된 내부 접속 패드들(107)을 포함할 수 있다. 상기 제1 칩(110T)은 서로 대향된 제1 면 및 제2 면을 가질 수 있다. 상기 제1 칩(110T)의 제1 면은 상기 패키지 보드부(101)에 인접할 수 있다. 상기 제1 칩(110T)은 상기 제1 칩(110)을 관통하는 관통-비아 전극들(112)을 포함할 수 있다. 상기 제1 칩(110T)은 그것의 상기 제1 면 상에 배치된 제1 칩-범프들(114)을 포함할 수 있다. 상기 제1 칩-범프들(114)은 상기 관통-비아 전극들(112)의 하단들과 각각 전기적으로 접속될 수 있다. 상기 제1 칩(110T)의 상기 제1 칩-범프들(114)은 상기 패키지 보드(101)의 내부 접속 패드들(107)에 각각 접속될 수 있다. 제1 언더필러(118)가 상기 제1 칩(110T) 및 상기 패키지 보드(101) 사이의 공간을 채울 수 있다. 상기 제1 칩-범프들(114)은 상기 제1 언더필러(118)에 의해 둘러싸일 수 있다.
제1 몰드막(120a)이 상기 패키지 보드(101) 상에 배치되어 상기 제1 칩(110T)의 측면을 둘러싼다. 상기 제1 몰드막(120a)은 상기 패키지 보드(101)의 상부면의 가장자리 영역 상에 배치될 수 있다. 상기 제1 몰드막(120a)은 평탄화된 상부면을 갖는다. 상기 제1 몰드막(120a)의 평탄화된 상부면은 상기 제1 칩(110)의 외부에 배치될 수 있다. 상기 제1 몰드막(120a)은 상기 제1 칩(110T)의 상기 제2 면을 덮지 않는다. 상기 제1 몰드막(120a)의 상기 평탄화된 상부면은 상기 제1 칩(110T)의 상기 제2 면 보다 높은 레벨에 위치할 수 있다.
제1 패시베이션막(125)이 상기 제1 칩(110T)의 상기 제2 면 상에 배치될 수 있다. 일 실시예에서, 상기 제1 패시베이션막(125)은 연장되어, 상기 제1 몰드막(120a)의 평탄화된 상부면을 덮을 수 있다. 상기 제1 패시베이션막(125)은 차례로 적층된 제1 서브-패시베이션막(122) 및 제2 서브-패시베이션막(124)을 포함할 수 있다. 상기 제2 서브-패시베이션막(124)은 고분자 절연막을 포함할 수 있다. 예컨대, 상기 제2 서브-패시베이션막(124)은 폴리이미드막을 포함할 수 있다. 상기 제1 서브-패시베이션막(122)은 CVD 절연막을 포함할 수 있다. 예컨대, 상기 제1 서브-패시베이션막(122)은 CVD 산화막, CVD 질화막, 및/또는 CVD 산화질화막을 포함할 수 있다.
칩간 패드들(130)이 상기 제1 칩(110T) 및 상기 제2 칩(140) 사이에 개재될 수 있다. 상기 각 칩간 패드(130)는 상기 관통-비아 전극(112)의 상단에 접속될 수 있다. 상기 칩간 패드(130)는 상기 패시베이션막(125) 상에 배치될 수 있다.
상기 제2 칩(140)의 제2 칩-범프들(145)은 상기 칩간 패드들(130) 상에 각각 접속될 수 있다. 제2 언더필러(147)가 상기 제1 칩(110T) 및 상기 제2 칩(140) 사이의 공간을 채울 수 있다.
제2 몰드막(150)이 상기 제1 몰드막(120a) 상에 배치될 수 있다. 상기 제2 몰드막(150)은 상기 제2 칩(140)의 적어도 측면을 둘러쌀 수 있다. 일 실시예에서, 도 18에 도시된 바와 같이, 상기 제2 몰드막(150)은 상기 제2 칩(140)의 상부면을 덮을 수 있다.
일 실시예에서, 상기 패시베이션막(125)은 상기 제2 몰드막(150)과 상기 제1 몰드막(120a)의 평탄화된 상부면 사이에 개재될 수 있다. 이로써, 상기 제1 몰드막(120a)은 상기 제2 몰드막(150)으로부터 구별될 수 있다.
상기 패키지 보드부(101)의 외부 단자 패드(105)들에 외부 범프(EXT)들이 각각 장착된다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지의 일 변형예를 나타내는 단면도이다.
도 19를 참조하면, 본 변형예에 따른 반도체 패키지(201)에서, 상기 제2 몰드막(150)은 상기 제1 몰드막(120a)의 평탄화된 상부면에 접촉될 수 있다. 이때, 경계면이 상기 제1 몰드막(120a) 및 상기 제2 몰드막(150) 사이에 존재한다. 상기 제1 몰드막(120a)의 상기 평탄화된 상부면은 상기 경계면에 해당할 수 있으며, 및/또는 상기 제1 몰드막(120a)에 접촉된 상기 제2 몰드막(150)의 하부면이 상기 경계면에 해당할 수 있다.
본 변형예에서, 패시베이션막(125)은 상기 제1 칩(110T)의 상기 제2 면 상에 한정적으로 배치될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지의 다른 변형예를 나타내는 단면도이다.
도 20을 참조하면, 본 변형예에 따른 반도체 패키지(202)는 패키지 보드(101) 상에 차례로 적층된 제1 칩(110T), 제2 칩(140T), 및 제3 칩(170)을 포함할 수 있다. 상기 제1 칩(110T)은 제1 관통-비아 전극들(112) 및 상기 제1 관통-비아 전극들(112)의 하단들에 각각 전기적으로 접속된 제1 칩-범프들(114)을 포함할 수 있다. 상기 제2 칩(140T)은 제2 관통-비아 전극들(143) 및 상기 제2 관통-비아 전극들(143)의 하단들에 각각 전기적으로 접속된 제2 칩-범프들(145)을 포함할 수 있다. 상기 제3 칩(170)은 제3 칩-범프들(175)을 포함할 수 있다. 제1 칩간 패드(145)가 상기 제1 관통-비아 전극(112)과 상기 제2 칩-범프(145) 사이에 배치될 수 있으며, 제2 칩간 패드(160)가 상기 제2 관통-비아 전극(143)과 상기 제3 칩-범프(175) 사이에 배치될 수 있다.
제1 언더필러(114)가 상기 제1 칩(110T) 및 상기 패키지 보드(101) 사이의 공간을 채울 수 있으며, 제2 언더필러(147)가 상기 제1 칩(110T) 및 상기 제2 칩(140T) 사이의 공간을 채울 수 있으며, 제3 언더필러(177)가 상기 제2 칩(140T) 및 상기 제3 칩(170) 사이의 공간을 채울 수 있다.
제1 몰드막(120a)이 상기 패키지 보드(101)의 상부면의 가장자리 영역 상에 배치되어 상기 제1 칩(110T)의 측면을 둘러쌀 수 있다. 상기 제1 몰드막(120a)은 평탄화된 상부면을 가지며, 상기 제1 칩(110T)의 상기 제2 면을 덮지 않는다. 상기 제2 몰드막(150a)이 상기 제1 몰드막(120a) 상에 배치되며, 상기 제2 칩(140T)의 측면을 둘러쌀 수 있다. 상기 제2 몰드막(150a)도 평탄화된 상부면을 가질 수 있다. 상기 제2 칩(140T)은 상기 제1 칩(110T)에 인접한 제1 면 및 상기 제1 면에 대향된 제2 면을 갖는다. 상기 제2 몰드막(150a)은 상기 제2 칩(140T)의 상기 제2 면을 덮지 않을 수 있다. 제3 몰드막(180)이 상기 제 몰드막(150a) 상에 배치되며 상기 제3 칩(170)의 적어도 측면을 둘러쌀 수 있다. 일 실시예에서, 상기 제3 몰드막(180)은 연장되어 상기 제2 칩(170)의 상부면을 덮을 수 있다.
제1 패시베이션막(125)이 상기 제1 몰드막(120a)의 평탄화된 상부면과 상기 제2 몰드막(150a) 사이에 개재될 수 있다. 제2 패시베이션막(155)이 상기 제2 몰드막(150a)의 평탄화된 상부면과 상기 제3 몰드막(180) 사이에 개재될 수 있다. 상기 제2 패시베이션막(155)은 상기 제2 칩(140T)의 상기 제2 면 상에도 배치될 수 있다. 상기 제2 패시베이션막(155)은 차례로 적층된 제1 및 제2 서브-패시베이션막들(152, 154)을 포함할 수 있으며, 상기 제2 패시베이션막(155)의 상기 제1 및 제2 서브-패시베이션막들(152, 154)은 상기 제1 패시베이션막(125)의 상기 제1 및 제2 서브-패시베이션막들(122, 124)과 각각 동일한 물질로 형성될 수 있다.
다른 실시예에 따르면, 상기 제1 및 제2 몰드막들(120a, 150a) 사이의 제1 패시베이션막(125) 및/또는 상기 제2 및 제3 몰드막(150a, 180) 사이의 제2 패시베이션막(155)이 제거될 수도 있다. 이 경우에, 상기 제1 및 제2 몰드막들(120a, 150a)이 서로 접촉될 수 있으며, 및/또는 상기 제2 및 제3 몰드막들(150a, 180)이 서로 접촉될 수 있다. 이 경우에, 경게면이 상기 제1 및 제2 몰드막들(120a, 150a) 사이 및/또는 상기 제2 및 제3 몰드막들(150a, 180) 사이에 존재할 수 있다.
본 변형예에서, 상기 반도체 패키지(202)는 적층된 3개의 칩들(110T, 140T, 179)을 포함한다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 반도체 패키지(202)는 적층된 4개 이상의 칩들을 포함할 수도 있다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지의 또 다른 변형예를 나타내는 단면도이다.
도 21을 참조하면, 본 변형예에 따른 반도체 패키지(203)는 패키지 보드(101) 상에 차례로 적층된 제1, 제2 및 제3 칩들(110T, 140b, 170)을 포함할 수 있다. 제1 몰드막(120a)이 상기 패키지 보드(101)의 상부면의 가장자리 영역 상에 배치되며 상기 제1 칩(110T)의 측면을 둘러싸고, 제2 몰드막(151)이 상기 제1 몰드막(120a) 상에 배치되며, 상기 제2 및 제3 칩들(140b, 170)의 측면들을 둘러쌀 수 있다. 상기 제2 몰드막(151)은 연장되어 상기 제3 칩(170)의 상부면을 덮을 수 있다. 도시된 바와 같이, 상기 패시베이션막(125)이 상기 제1 몰드막(120a)의 평탄화된 상부면과 상기 제2 몰드막(151) 사이에 개재될 수 있다. 이와는 달리, 상기 제1 및 제2 몰드막들(120a) 및 제2 몰드막(151) 사이의 상기 패시베이션막(125)이 제거되어, 상기 제2 몰드막(151)이 상기 제1 몰드막(120a)의 평탄화된 상부면과 접촉될 수도 있다. 이 경우에, 경계면이 상기 제1 및 제2 몰드막들(120a, 151) 사이에 존재할 수 있다.
본 변형예에서, 상기 반도체 패키지(203)는 적층된 3개의 칩들(110T, 140T, 179)을 포함한다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 반도체 패키지(202)는 적층된 4개 이상의 칩들을 포함할 수도 있다.
[제2 실시예]
본 실시예에서, 설명의 편의를 위하여 상술된 제1 실시예와 동일한 구성들은 동일한 참조부호를 사용하고, 이에 대한 설명은 생략하거나 간략히 설명한다.
도 22 내지 도 26는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 27은 도 25에 개시된 구조물을 나타내는 사시도이다.
도 22를 참조하면, 복수의 패키지 보드부들(101) 및 이들 사이의 스크라이브 영역(103)을 포함하는 모 기판(100)을 준비한다. 상기 모 기판(100)을 상기 캐리어 기판(300, carrier substrate) 상에 접착(bonding)시킬 수 있다. 일 실시에에서, 상기 캐리어 기판(300) 상에 접착층(305, adhesive layer)을 형성하고, 상기 접착층(305)을 이용하여 상기 모 기판(100)을 상기 캐리어 기판(300) 상에 접착시킬 수 있다.
상기 캐리어 기판(300)은 유리 및/또는 반도체 물질로 형성될 수 있다. 예컨대, 상기 캐리어 기판(300)은 유리 기판 또는 실리콘 기판일 수 있다. 상기 접착층(305)은 열 또는 빛에 의해 접착력을 상실할 수 있는 접착 물질로 형성될 수 있다.
상기 패키지 보드부들(101)의 외부 접속 패드들(105)이 형성된 상기 모 기판(100)의 하부면이 상기 캐리어 기판(300) 상에 접착될 수 있다.
도 23을 참조하면, 도 1을 참조하여 설명한 것과 같이, 제1 칩(110)을 상기 각 패키지 보드부(101) 상에 실장할 수 있다. 일 실시예에서, 상기 제1 칩(110)의 두께는 상기 제1 칩(110) 내 관통-비아 전극(112)의 높이 보다 클 수 있다.
도 24를 참조하면, 도 2 내지 도 6을 참조하여 설명한 공정들이 상기 캐리어 기판(300)에 본딩된 상기 모 기판(100)에 수행될 수 있다. 이로써, 상기 제1 칩(110)을 둘러싸는 평탄화된 제1 몰드막(120a)을 형성한 후에, 상기 제1 칩(110)에 박형 공정(thinning process)을 수행할 수 있다. 상기 제1 칩(110)이 얇아져 상기 관통-비아 전극(112)이 노출될 수 있다. 또한, 상기 패시베이션막(125)이 형성된 후에, 상기 관통-비아 전극(112)을 다시 노출시킬 수 있다.
도 25를 참조하면, 도 7 내지 도 9를 참조하여 설명한 것과 같이, 칩간 패드(130)를 상기 각 관통-비아 전극(112) 상에 형성하고, 제2 칩(140)을 상기 각 얇아진 제1 칩(110T) 상에 실장하고, 상기 제2 몰드막(150)을 상기 캐리어 기판(300)에 본딩된 상기 모 기판(100) 상에 형성할 수 있다. 이로써, 복수의 반도체 패키지들을 포함하는 반도체 패키지 구조체가 형성될 수 있다. 도 25는 상기 반도체 패키지 구조체의 일 예를 보여준다. 즉, 상기 반도체 패키지 구조체는 상기 캐리어 기판(300), 상기 모 기판(100), 상기 모 기판(100)의 각 패키지 보드부(101) 상에 적층된 복수의 칩들(110T, 140), 상기 제1 몰드막(120a) 및 상기 제2 몰드막(150)을 포함할 수 있다. 일 실시예에서, 상기 반도체 패키지 구조체는 도 27에 개시된 바와 같이 원판 형태를 가질 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 반도체 패키지 구조체는 다른 형태를 가질 수도 있다. 다른 실시예에 따르면, 상기 반도체 패키지 구조체는 후술되는 도 29, 도 30, 도 31, 도 33, 및 도 37에 개시된 반도체 패키지 구조체들의 어느 하나로 구현될 수도 있다.
도 26을 참조하면, 패키징 공정을 수행한 후에, 상기 캐리어 기판(300)을 상기 모 기판(100)으로부터 분리시킬 수 있다. 일 실시예에서, 상기 접착층(305)에 열을 공급하여 상기 접착층(305)의 접착력이 상실될 수 있다. 이로써, 상기 캐리어 기판(300)이 상기 모 기판(100)으로부터 분리될 수 있다. 다른 실시예에서, 상기 캐리어 기판(300)이 유기 기판인 경우에, 상기 캐리어 기판(300)의 후면을 통하여 자외선 등의 빛을 상기 접착층(305)에 조사하여, 상기 접착층(305)의 접착력이 상실될 수 있다. 이로써, 캐리어 기판(300)이 상기 모 기판(100)으로 분리될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 캐리어 기판(300)은 물리적 분리법 및/또는 화학적 분리법 등에 의해 상기 모 기판(100)으로부터 분리될 수도 있다.
이어서, 도 9를 참조하여 설명한 상기 싱귤레이션 공정을 수행할 수 있으며, 외부 범프(EXT)를 상기 패키지 보드(101)의 외부 접속 패드(105)에 장착하여, 도 18에 개시된 반도체 패키지(200)를 구현할 수 있다.
본 실시예에 따르면, 상기 모 기판(100)을 상기 캐리어 기판(300)에 접착한 후에, 상기 모 기판(100) 상에 패키징 공정을 수행할 수 있다. 이로 인하여, 상기 모 기판(100)이 얇을지라도, 상기 캐리어 기판(300)이 상기 모 기판(100)의 보강해주어 상기 모 기판(100)의 휨 현상을 방지할 수 있다. 또한, 상기 캐리어 기판(300)이 상기 모 기판(100)을 지지함으로써, 상기 모 기판(100) 상의 상기 제1 칩들(110)에 수행되는 박형 공정의 마진을 향상시킬 수 있다. 결과적으로, 제조 수율을 향상시킬 수 있으며, 제조 시간을 단축시켜 생산성을 향상시킬 수 있다. 또한, 반도체 패키지 및/또는 반도체 패키지 구조체의 신뢰성을 향상시킬 수 있다.
다음으로, 본 실시예의 변형예들을 도면들을 참조하여 설명한다.
도 28 및 도 29는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 일 변형예를 나타내는 단면도들이다.
도 28을 참조하면, 도 12 및 도 13을 참조하여 설명한 것과 같이, 상기 캐리어 기판(300)에 본딩된 모 기판(100) 상에서, 상기 평탄화된 제1 몰드막(120a) 상의 상기 패시베이션막(125)이 제거될 수 있다.
도 29를 참조하면, 이어서, 도 13을 참조하여 설명한 것과 같이, 상기 제2 칩(140)을 상기 제1 칩(110T) 상에 실장하고, 상기 제2 몰드막(150)을 형성할 수 있다. 이로써, 도 29에 개시된 반도체 패키지 구조체를 구현할 수 있다.
이 후에, 도 26을 참조하여 설명한 것과 같이, 상기 캐리어 기판(300)을 상기 모 기판(300)으로부터 분리시킬 수 있다. 이어서, 도 9를 참조하여 설명한 싱귤레이션 공정을 수행하고 상기 외부 범프(EXT)를 패키지 보드(101)의 외부 접속 패드(105)에 장착할 수 있다. 이로써, 도 19에 도시된 반도체 패키지(201)를 구현할 수 있다.
도 30은 본 발명의 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 다른 변형예를 나타내는 단면도이다. 본 변형예에 따른 제조 방법은 도 22 내지 도 24를 참조하여 설명한 공정들을 포함할 수 있다.
도 30을 참조하면, 도 24에 개시된 구조물에 도 14 및 도 15를 참조하여 설명한 공정들을 수행하여, 상기 캐리어 기판(300)에 본딩된 상기 모 기판(100)의 각 패키지 보드부(101) 상에 상기 제1, 제2, 및 제3 칩들(110T, 140T, 170)을 차례로 적층시킬 수 있다. 또한, 상기 제1, 제2, 및 제3 몰드막들(120a, 150a, 180)을 형성할 수 있다. 이로써, 도 30에 개시된 반도체 패키지 구조체를 구현할 수 있다.
이 후에, 도 26을 참조하여 설명한 것과 같이, 상기 캐리어 기판(300)을 상기 모 기판(100)으로부터 분리 시킬 수 있으며, 도 9를 참조하여 설명한 싱귤레이션 공정을 수행할 수 있다. 이어서, 외부 범프(EXT)를 상기 패키지 보드(101)의 외부 접속 패드(105)에 접속시킬 수 있다. 이로써, 도 20에 개시된 반도체 패키지(202)를 구현할 수 있다.
도 31은 본 발명의 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 또 다른 변형예를 나타내는 단면도이다. 본 변형예에 따른 제조 방법은 도 22 내지 도 24를 참조하여 설명한 공정들을 포함할 수 있다.
도 31을 참조하면, 도 24에 개시된 구조물에 도 16 및 도 17을 참조하여 설명한 공정을 수행하여, 상기 캐리어 기판(300)에 본딩된 상기 모 기판(100)의 각 패키지 보드부(101) 상에 상기 제1, 제2, 및 제3 칩들(110T, 140b, 170)을 적층시킬 수 있다. 또한, 상기 제1 및 제2 몰드막들(120a, 151)을 형성할 수 있다. 이로써, 31에 개시된 반도체 패키지 구조체를 구현할 수 있다.
이 후에, 도 26을 참조하여 설명한 것과 같이, 상기 캐리어 기판(300)을 상기 모 기판(100)으로부터 분리 시킬 수 있으며, 도 9를 참조하여 설명한 싱귤레이션 공정을 수행할 수 있다. 이어서, 외부 범프(EXT)를 상기 패키지 보드(101)의 외부 접속 패드(105)에 접속시킬 수 있다. 이로써, 도 21에 개시된 반도체 패키지(203)를 구현할 수 있다.
도 32 및 도 33은 본 발명의 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 또 다른 변형예를 나타내는 단면도들이다. 본 변형예에서는, 상기 모 기판(100)을 상기 캐리어 기판(300)에 접착시키기 전에, 상기 외부 범프(EXT)를 상기 모 기판(100)의 외부 접속 패드(105)에 장착시킬 수 있다.
도 32를 참조하면, 상기 모 기판(100)의 외부 접속 패드들(105)에 외부 범프들(EXT)을 각각 장착할 수 있다. 이어서, 상기 외부 범프들(EXT)을 갖는 상기 모 기판(100)을 상기 캐리어 기판(300)에 접착시킬 수 있다. 본 변형예에서, 상기 외부 범프들(EXT)은 상기 모 기판(100) 및 상기 캐리어 기판(300) 사이의 접착층(305a) 내에 배치될 수 있다.
도 33을 참조하면, 이어서, 도 23 내지 도 25를 참조하여 설명한 공정들을 수행할 수 있다. 이로써, 도 31에 개시된 반도체 패키지 구조체를 구현할 수 있다.
이 후에, 도 26을 참조하여 설명한 것과 같이, 상기 캐리어 기판(300)을 상기 모 기판(100) 및 외부 범프들(EXT)로부터 분리시킬 수 있다. 이어서, 도 9를 참조하여 설명한 싱귤레이션 공정을 수행할 수 있다.
본 변형예에 따른 외부 범프(EXT)의 형성 방법은 도 28 내지 도 31을 참조하여 설명한 변형예들에 적용될 수도 있다.
도 34 내지 도 38은 본 발명의 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 또 다른 변형예를 나타내는 단면도들이다. 본 변형예에서는, 관통-비아 전극이 제1 칩이 모 기판(100)에 실장된 후에 형성될 수 있다.
도 34를 참조하면, 상기 모 기판(100)을 상기 캐리어 기판(300)에 접착한 후에, 제1 칩(110e)을 상기 모 기판(100)의 각 패키지 보드부(101)에 실장할 수 있다. 이때, 상기 제1 칩(110e)은 관통-비아 전극을 포함하지 않을 수 있다. 상기 제1 칩(110e)은 제1 칩 범프(114)를 포함할 수 있으며, 상기 제1 칩(110e)의 제1 칩-범프(114)는 상기 패키지 보드부(101)의 내부 접속 패드(107)에 접속될 수 있다. 제1 언더필러(118)가 상기 제1 칩(110e) 및 상기 패키지 보드부(101) 사이의 공간에 채워질 수 있다.
이어서, 상기 모 기판(100) 전면 상에 제1 몰드막을 형성하고, 상기 제1 몰드막을 상기 제1 칩들(110e)이 노출될 때까지 평탄화시킬 수 있다.
도 35를 참조하면, 상기 패시베이션막(125)이 상기 평탄화된 제1 몰드막(120b) 및 상기 제1 칩들(110e)의 노출된 면들 상에 형성될 수 있다.
이어서, 상기 패시베이션막(125) 및 상기 제1 칩(110e)을 관통하는 비아-홀(30f)을 형성할 수 있다. 상기 비아-홀(30f)은 상기 제1 칩-범프(114)를 노출시킬 수 있다. 이와는 달리, 상기 비아-홀(30f)은 도 11a에 개시된 금속 배선(50), 도 11b에 개시된 하부 배선(15), 또는 도 11c의 상호 연결 패드(90)를 노출시킬 수도 있다.
도 36을 참조하면, 이어서, 상기 비아-홀(30f) 내에 관통-비아 전극(112e)을 형성할 수 있다. 상기 관통-비아 전극(112e)은 상기 제1 칩-범프(114)에 전기적으로 접속될 수 있다. 상기 관통-비아 전극(112e)을 형성하기 전에, 상기 비아-홀(30f) 내부에 비아 절연막을 콘포말하게 형성하고, 상기 비아 절연막을 상기 비아-홀(30f)의 도전체가 노출될 때까지 이방성 식각할 수 있다. 이로써, 상기 비아 절연막은 상기 비아-홀(30f)의 내측벽 및 상기 관통-비아 전극(112e) 사이에 한정적으로 위치할 수 있다. 따라서, 상기 관통-비아 전극(112e)은 상기 제1 칩(110e)과 절연되고 상기 비아-홀(30f) 아래의 도전체와 접속될 수 있다.
도 37을 참조하면, 이어서, 상기 각 관통-비아 전극(112e) 상에 칩간 패드(130)를 형성하고, 제2 칩(140)을 상기 각 제1 칩(110e) 상에 실장시킬 수 있다. 이어서, 제2 몰드막(150)을 형성하여, 도 37에 개시된 반도체 패키지 구조체를 구현할 수 있다.
이 후에, 도 26을 참조하여 설명한 것과 같이, 상기 캐리어 기판(300)을 상기 모 기판(100)으로부터 분리시킬 수 있다. 이어서, 도 9를 참조하여 설명한 싱귤레이션 공정을 수행하고, 외부 범프(EXT)를 상기 패키지 보드(101)의 외부 접속 패드(105)에 장착할 수 있다. 그 결과, 도 38에 개시된 반도체 패키지가 구현될 수 있다.
도 38에 개시된 반도체 패키지에서는, 평탄화된 제1 몰드막(120b)의 상부면이 상기 제1 칩(110e)의 상부면과 실질적으로 공면을 이룰 수 있다. 이로써, 패시베이션막(125)도 실질적으로 평탄할 수 있다.
도 39는 본 발명의 실시예에 따른 반도체 패키지들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 39를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상술된 실시예들에 따른 반도체 패키지들이 논리 소자들을 포함하는 경우에, 상기 컨트롤러(1110)는 상기 실시예들에 다른 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다.
상술된 반도체 패키지들이 반도체 기억 소자들을 포함하는 경우에, 상기 기억 장치(1130)는 상술된 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 40은 본 발명의 실시예에 따른 반도체 패키지들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 40을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상술된 실시예들에 따른 반도체 패키지들이 반도체 기억 소자들을 포함하는 경우에, 상기 기억 장치(1210)는 상술된 실시예들에 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 상술된 실시예들에 따른 반도체 패키지들이 논리 소자들을 포함하는 경우에, 상기 프로세싱 유닛(1222)은 상술된 실시예들에 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
본 발명의 기술적 사상에 따른 일 실시예는 관통 전극을 포함하는 반도체 장치를 제공한다. 도 41은 본 발명의 일 실시예에 따른 반도체 장치(400)를 나타낸 단면 사시도이다.
도 41을 참조하면, 본 실시예의 반도체 장치(400)는 반도체 기판(410), 회로층(420), 배선층(430), 관통 전극(440), 제 1 절연막(450), 패시베이션층(455), 및 관통 전극 패드(460)를 포함할 수 있다.
상기 반도체 기판(410)은 반도체 웨이퍼를 기반으로 구성될 수 있다. 예를 들면, 상기 반도체 기판(410)은 IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 보다 구체적으로, 상기 반도체 기판(410)은 Si, SiC, SiGe, SiGeC, Ge 합금들, GaAs, InAs, TnP, 기타 III족-V족 또는 II족-VI족 화합물 반도체들, 또는 유기 반도체 기판일 수 있다. 또한, 상기 반도체 기판(410)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로부터 형성될 수 있다. 그러나, 상기 반도체 기판(410)은 단결정 웨이퍼에 한정되지 않고, 에피택셜 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(annealed) 웨이퍼, 실리콘-온-절연체(silicon-on-insulator, SOI) 웨이퍼 등 다양한 웨이퍼들로부터 제공될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 기판 상에 결정성 물질을 성장시킨 웨이퍼를 의미한다.
상기 반도체 기판(410)은 제 1 면(401) 및 상기 제 1 면(401)의 반대면인 제 2 면(402)을 가질 수 있다. 또한, 상기 반도체 기판(410)의 제 1 면(401)은 활성면으로서 그 위에 회로층(420)이 형성될 수 있다. 회로층(420)이 형성되는 상기 반도체 기판(410)의 제 1 면(401)에는 인(P), 비소(As), 안티몬(Sb)과 같은 p-형 불순물 및/또는 붕소(B), 인듐(In), 갈륨(Ga)과 같은 n-형 불순물이 도핑된 도핑 영역들이 형성될 수 있다. 한편, 상기 제 1 면(401)의 반대쪽 면인 상기 제 2 면(402)에는 불순물이 도핑되지 않을 수 있다. 이하에서는 경우에 따라 상기 제 1 면(401)을 활성면이라 부르고, 제 2 면(402)을 비활성면이라고 부를 수 있다.
상기 회로층(420)은 층간 절연층(422) 및 반도체 소자부(424)를 포함할 수 있다.
상기 층간 절연층(422)은 상기 제 1 면(401) 상의 반도체 소자부(424)를 덮도록 형성될 수 있다. 이러한 층간 절연층(422)은 반도체 소자부(424) 내의 회로 소자들을 물리적으로 및/또는 전기적으로 서로 절연시키는 기능을 수행할 수 있다. 또한, 상기 층간 절연층(422)은 배선층(430) 내의 일층 또는 다층의 배선들과 반도체 소자부(424) 내의 회로 소자들을 이격 배치시키는 역할을 할 수 있다. 다시 말해, 단일층 또는 다층의 배선층(430)은 상기 층간 절연층(422)에 의하여 반도체 소자부(424)의 회로 소자들로부터 절연된다. 이러한 층간 절연층(422)은 산화물, 질화물, 저유전체, 고유전체, 또는 이들의 조합과 같은 물질로 형성된 다양한 층들이 적층된 적층 구조를 가질 수 있다.
상기 반도체 소자부(424)는 반도체 기판(410)의 상기 제 1 면(401) 상의 층간 절연층(422) 내에 형성될 수 있고, 다수의 회로 소자들을 포함할 수 있다. 반도체 소자부(424)는 반도체 소자의 종류에 따라 다양한 회로 소자들, 예를 들면 트랜지스터, 다이오드와 같은 능동소자, 및/또는 커패시터, 리지스터와 같은 수동 소자들을 포함할 수 있다. 반도체 소자부(424)의 구성에 따라서 시스템 LSI (large scale integration), 로직 회로, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, ReRAM, HBM(high bandwidth memory), HMC(hybrid memory cubic) 등과 같은 메모리 소자, 또는 MEMS (microelectromechanical system) 소자 중에서 선택되는 하나 이상을 포함할 수 있다.
상기 반도체 소자부(424)의 회로 소자들은 비아 콘택과 같은 도전성 연결체를 통하여 배선층(430) 내의 배선들과 전기적으로 연결될 수 있다.
상기 배선층(430)은 금속간 절연층(432), 배선(434) 및 수직 플러그(436)를 포함할 수 있다.
금속간 절연층(432)은 회로층(420) 위에, 즉 층간 절연층(422) 위에 형성되고, 배선(434)을 덮도록 형성될 수 있다. 상기 금속간 절연층(432)은 둘 이상의 배선(434)을 서로 이격시키는 역할을 할 수 있다. 도 41에서는 상기 금속간 절연층(432)이 하나의 층으로 도시되었지만, 다층으로 형성될 수도 있다. 예를 들면, 금속간 절연층(432)은 배선(434)이 형성되는 층수에 대응하여 둘 이상의 층으로 제공될 수 있다.
상기 배선(434)은 적어도 한 층으로 형성될 수 있고, 반도체 소자부(424) 내의 회로 소자들에 전기적으로 연결되어 소정의 회로를 구성하거나 또는 이러한 회로 소자들을 외부의 장치들과 전기적으로 연결하기 위하여 사용될 수 있다. 본 실시예에서는 1개 층의 배선, 예컨대, 제 1 배선(434)만이 도시되었으나, 상기 제 1 배선(434)과 다른 층에 추가적인 배선들이 형성될 수 있고, 이러한 추가적인 배선들은 수직 플러그 등을 통하여 상기 제 1 배선(434)과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선(434)은 수직 플러그(436)를 통하여 전극 패드(470)에 연결될 수 있다. 이러한 제 1 배선(434)은 구리, 알루미늄, 텅스텐 등과 같은 금속으로 형성될 수 있다.
이상에서 배선 및 배선의 재료에 대하여 설명하였지만, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다. 또한, 도시된 배선 및 수직 플러그의 구조나 연결 관계는 예시적인 것으로서, 통상의 기술자는 본 발명의 기술적 사상의 배선, 수직 플러그의 구조, 연결 관계 등이 도 41의 구조에 한정되는 것이 아님을 이해할 것이다.
한편, 배선(434) 및 수직 플러그(436)는 동일한 물질로 구성되거나 또는 서로 상이한 물질로 구성될 수 있다. 배선(434) 및 수직 플러그(436)는 배선을 구성하는 중심 금속 외에 중심 금속을 둘러싸며 중심 금속의 확산을 방지하는 적어도 하나의 장벽 금속층(barrier metal layer)을 포함할 수 있다.
관통 전극(440)은 회로층(420), 반도체 기판(410) 및 패시베이션층(455)을 관통하도록 구성될 수 있으며, 예를 들면 쓰루-실리콘 비아(through silicon via, TSV)일 수 있다. 상기 관통 전극(440)의 일단은 상기 배선(434)과 전기적으로 연결될 수 있다. 또한 상기 관통 전극(440)의 타단은 상기 제 2 면(402)으로부터 돌출될 수 있다. 이 때 상기 관통 전극(440)의 타단의 돌출 높이(H1)는 수 ㎛ 내지 수십 ㎛일 수 있다. 예를 들면 상기 돌출 높이(H1)은 약 3㎛ 내지 약 10㎛일 수 있다.
상기 관통 전극(440)은 적어도 하나의 금속을 포함할 수 있다. 구체적으로, 상기 관통 전극(440)은 중심의 배선 금속층(442) 및 상기 배선 금속층(442)을 둘러싸는 장벽 금속층(444)을 포함할 수 있다. 상기 배선 금속층(442)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 상기 배선 금속층(442)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
또한, 상기 장벽 금속층(444)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나 상기 배선 금속층(442) 및 상기 장벽 금속층(444)의 재질이 상기 물질들에 한정되는 것은 아니다. 나아가, 상기 배선 금속층(442)을 이루는 금속의 선택에 따라 장벽 금속층(444)은 생략될 수도 있다.
또한 상기 장벽 금속층(444)의 외부 표면에는 스페이서 절연층(445)이 제공될 수 있다. 상기 스페이서 절연층(445)은 반도체 기판(410) 또는 회로층(420) 내의 회로 소자들과 관통 전극(440)이 직접 접촉되는 것을 방지할 수 있다. 이러한 스페이서 절연층(445)은 상기 장벽 금속층(444)의 표면을 따라 연장될 수 있으며, 예를 들면 관통 전극 패드(460)의 하부 표면까지 연장될 수 있다. 이러한 스페이서 절연층(445)은 산화막 또는 질화막으로 형성될 수 있다. 예컨대, 상기 스페이서 절연층(445)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
도 41에 도시된 실시예에서는 관통 전극(440)이 비아-미들 구조(via-middle structure)를 갖는 것으로 도시하였다. 즉, 상기 반도체 소자부(424) 및 층간 절연층(422)을 형성한 후, 그리고 상기 배선층(430)을 형성하기 전에 관통 전극(440)이 형성될 수 있다. 하지만, 본 발명의 기술적 사상은 여기에 한정되지 않으며, 비아-퍼스트 구조(via-first structure)나 비아-라스트 구조(via-last structure)에도 적용될 수 있다. 비아-퍼스트 구조와 비아-라스트 구조는 본 발명이 속하는 기술 분야의 통상의 기술자에게 잘 알려져 있으므로 여기서는 상세한 설명을 생략한다.
상기 반도체 기판(410)의 제 2 면(402)은 패시베이션층(455)으로 피복될 수 있다. 상기 패시베이션층(455)은 상기 반도체 장치(400)의 제 2 면(402)을 외부의 충격이나 습기 등으로부터 보호하고, 추후 관통 전극 패드(460)를 형성하기 위한 포토리소그래피 공정에서 폴리머가 반도체 기판이나 관통 전극으로 침투하는 것을 방지할 수 있다. 또한, 상기 관통 전극(440)의 측방을 지지함으로써 화학적 기계적 연마 등의 공정에서 관통 전극(440)이 부러지는 것을 막을 수 있다. 상기 패시베이션층(455)은 예를 들면 실리콘 질화물, 폴리머, 또는 이들의 조합으로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
상기 패시베이션층(455)으로서 또는 그의 일부분으로서 폴리머가 사용되는 경우, 상기 폴리머는 폴리이미드(polyimide), 폴리스티렌(polystyrene), 또는 폴리-2-메톡시에틸아크릴레이트(poly-2-methoxyethylacrylate, PMEA)일 수 있으며, 예를 들면, 위상 반전 마스크(phase shift mask, PSM)을 이용한 노광 공정을 통하여 패시베이션층(455)으로 형성될 수 있다.
상기 제 2 면(402)과 상기 패시베이션층(455) 사이에는 제 1 절연막(450)이 개재될 수 있다. 상기 제 1 절연막(450)은, 예를 들면, 실리콘 산화막일 수 있다. 상기 제 1 절연막(450)이 실리콘 산화막이면 상기 반도체 기판(410)과의 접합성이 우수하기 때문에 상기 반도체 기판(410)과 상기 패시베이션층(455) 사이의 박리가 예방될 수 있다. 예를 들면, 상기 제 1 절연막(450)과 상기 제 2 면(402) 사이의 결합력이 상기 패시베이션층(455)과 상기 제 2 면(402) 사이의 결합력보다 더 크도록 상기 제 1 절연막(450)이 선택될 수 있다.
상기 제 1 절연막(450)을 이루는 실리콘 산화막은 모듈러스가 약 55 GPa 내지 약 65 GPa일 수 있다. 또한 상기 제 1 절연막(450)을 이루는 실리콘 산화막의 경도(hardness)는 나노압입(nanoindentation) 시험 방법(ISO-14577)을 이용하여 측정하였을 때 약 5.5 GPa 내지 약 6.2 GPa를 가질 수 있다.
이러한 물성을 갖는 제 1 절연막(450)은, 예를 들면, 약 3 Torr 내지 약 10 Torr의 압력에서 약 130℃ 내지 약 200℃의 온도로 화학기상증착(chemical vapor deposition, CVD)을 수행함으로써 얻어질 수 있다.
상기 제 1 절연막(450)은 상기 제 2 면(402)을 따라 수평 방향으로 연장될 수 있으며, 상기 관통 전극(440)까지 연장될 수 있다. 앞에서 설명한 바와 같이 상기 관통 전극 패드(460)의 표면에 스페이서 절연층(445)이 제공되므로, 상기 제 1 절연막(450)은 수평 방향으로 상기 스페이서 절연층(445)까지 연장될 수 있다. 또한 상기 제 1 절연막(450)은 상기 관통 전극(440)의 외주를 따라서 상기 관통 전극 패드(460)의 하부 표면까지 수직 방향으로 연장될 수 있다.
또한, 상기 제 1 절연막(450)은 상기 제 2 면(402)과 직접 접촉할 수 있다. 나아가 상기 제 1 절연막(450)의 일부는 상기 제 2 면(402)의 표면으로부터 상기 관통 전극 패드(460)의 하부 표면까지 연장될 수 있으며, 선택적으로(optionally) 콘포말(conformal)하게 연장될 수 있다. 상기 제 1 절연막(450)의 상기 제 2 면(402)을 따라 연장되는 부분의 두께(T1)와 상기 제 1 절연막(450)이 연장되어 상기 관통 전극 패드(460)의 하부 표면과 접촉하는 부분의 폭(W1)은 실질적으로 서로 동일할 수 있다.
특히, 상기 제 1 절연막(450)의 두께(T1)는 상기 패시베이션층(455)의 두께인 (H1-T1)의 약 2배 내지 약 8배일 수 있다. 만일 상기 제 1 절연막(450)의 두께(T1)가 너무 얇으면 제조시에 돌출되는 관통 전극과 관련된 종횡비 감소 효과가 미흡하여 노출되는 관통 전극의 단면에 결함이 발생할 수 있다. 만일 상기 제 1 절연막(450)의 두께(T1)가 너무 두꺼우면 제조 공정에 있어서 관통 전극이 노출될 때 패시베이션층(455)이 존재하지 않게 될 수 있다.
상기 패시베이션층(455)은 상기 제 1 절연막(450)과 직접 접촉하면서 상기 제 2 면(402)과 평행한 방향으로 연장될 수 있다. 또한 상기 패시베이션층(455)은 상기 관통 전극 패드(460)의 하부까지 연장될 수 있다. 특히, 상기 패시베이션층(455)은 상기 관통 전극 패드(460)의 하부 표면의 적어도 일부분과 접촉할 수 있다. 이 때 상기 패시베이션층(455)의 상부 표면과 상기 관통 전극 패드(460)의 하부 표면은 실질적으로 동일 평면에 위치할 수 있다.
상기 관통 전극 패드(460)는, 예를 들면, Cu, Au, Ni/Au, 및 Ni/Pd/Au 중의 어느 하나로 형성될 수 있다. 상기 관통 전극 패드(460)는 상기 관통 전극(440) 또는 상기 관통 전극(440) 상에 제공된 씨드 금속을 이용하여 전기 도금(electroplating)을 통해 형성될 수 있다. 상기 관통 전극 패드(460)는 수 ㎛ 내지 수십 ㎛의 두께를 가질 수 있다.
상기 관통 전극(440)의 상부 표면은 OSP (organic solderable preservatives) 표면 처리될 수 있다. 또한 상기 관통 전극 패드(460)의 표면은 DIG (direct immersion gold), ENIG (electroless nickel immersion gold), ENEPIG (electroless nickel electroless palladium immersion gold) 등의 표면처리 방법에 의하여 범프 또는 솔더볼과 보다 견고하게 부착되도록 처리될 수 있다.
상기 전극 패드(470)는 금속간 절연층(432) 상에 형성될 수 있고, 수직 플러그(436)를 통해 상기 배선층(430) 내의 배선(434)에 전기적으로 연결될 수 있다. 경우에 따라, 금속간 절연층(432)과 상기 전극 패드(470) 사이에 추가적인 층간 절연층이 더 개재될 수 있고, 그러한 층간 절연층을 관통하는 수직 콘택을 통해 전극 패드(470)와 배선(434)이 전기적으로 연결될 수 있다.
한편, 금속간 절연층(432)의 하면 및 상기 전극 패드(470)의 측면에 패시베이션층(472)이 형성될 수 있다. 상기 패시베이션층(472)은 반도체 칩의 활성면을 보호하며, 산화막, 질화막 또는 이들의 조합으로부터 형성될 수 있다.
전극 패드(470) 상에는 연결 부재(480)가 형성될 수 있다. 상기 연결 부재(480)는 금속 필라(pillar)(482) 및 마이크로 범프(484)를 포함할 수 있다. 상기 금속 필라(482)는 전해 도금을 통해 형성될 수 있고, 원기둥 형상을 가질 수 있다. 본 실시예에서 상기 금속 필라(482)는 구리(Cu) 필라일 수 있다. 그러나 상기 금속 필라(482)의 재질이 Cu에 한정되는 것은 아니다. 예컨대, 상기 금속 필라(482)는 알루미늄(Al), 니켈(Ni), 금(Au) 또는 이들의 합금 등으로도 형성될 수 있다. 한편, 상기 금속 필라(482)의 형상도 원기둥 형상뿐만 아니라 직각 기둥, 타원형 기둥 등 다양한 형상으로 형성될 수 있음은 물론이다.
상기 마이크로 범프(484)는 상기 금속 필라(482) 상에 형성되고, 예를 들면, 주석(Sn)으로 형성될 수 있다. 때에 따라, 상기 마이크로 범프(484)는 주석(Sn), 팔라듐(Pd), 니켈(Ni), 은(Ag), 또는 이들의 합금으로도 형성될 수도 있다. 상기 마이크로 범프(484)는 반구형의 형상을 가질 수 있다. 상기 마이크로 범프(484)는 리플로우 공정을 통해 반구형의 형상을 가지게 되는데, 리플로우 공정에 따라 반구형과는 조금 다른 형상이 형성될 수도 있다. 예컨대, 상기 마이크로 범프(484)가 약간 리플로우되어 금속 필라(482)의 측면으로 확장된 형태로 형성될 수도 있다.
도 42a는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치(400a)를 나타낸 측단면도이다.
도 42a를 참조하면, 상기 반도체 장치(400a)는 제 2 면(402) 위에 제 2 절연막(455a) 및 제 3 절연막(455b)을 포함할 수 있다. 즉, 제 2 절연막(455a) 위에 제 3 절연막(455b)이 구비될 수 있다. 이와 같이 제 2 절연막(455a) 위에 제 3 절연막(455b)이 형성된 점을 제외하면 도 1을 참조하여 설명한 실시예와 거의 동일하기 때문에 중복되는 설명은 간결함을 위하여 생략한다.
상기 제 3 절연막(455b)은 예를 들면 실리콘 산화막일 수 있으며, 상기 제 2 절연막(455a)과 직접 접촉하며 상기 제 2 면(402)과 평행한 방향으로 연장될 수 있다. 상기 제 3 절연막(455b)은 도 41을 참조하여 설명한 제 1 절연막(450)과 동일한 물성을 갖는 실리콘 산화막일 수 있다.
상기 제 2 절연막(455a)은 예를 들면 실리콘 질화막일 수 있으며, 상기 제 1 절연막(450)과 직접 접촉하며 상기 제 2 면(402)과 평행한 방향으로 연장될 수 있다.
도 41을 참조하여 설명한 바와 같이 상기 제 1 절연막(450)은 제 2 면(402)을 따라 관통 전극(440) 또는 이를 둘러싸고 있는 스페이서 절연막(445)까지 연장되며, 그 이후에는 상기 관통 전극(440) 또는 이를 둘러싸고 있는 스페이서 절연막(445)의 외주를 따라 상기 제 2 면(402)에 수직한 방향으로 연장될 수 있다.
상기 제 2 절연막(455a)은 상기 제 2 면(402)과 평행한 방향으로 제 1 절연막(450)의 수직 방향으로 연장되는 부분까지 연장될 수 있다. 또한, 상기 제 2 절연막(455a)은 상기 제 1 절연막(450)의 수직 방향으로 연장되는 연장부를 따라 상기 제 2 면(402)에 수직인 방향으로 연장될 수 있다. 이 때, 상기 제 2 절연막(455a)은 도 42a에 도시된 바와 같이 상기 관통 전극 패드(440)의 하부 표면까지 연장될 수 있다.
또한, 상기 제 2 절연막(455a)은 상기 제 1 절연막(450)의 표면을 따라 연장될 수 있으며, 선택적으로(optionally) 콘포말(conformal)하게 형성될 수 있다. 상기 제 2 절연막(455a)의 상기 제 2 면(402)과 평행하게 연장되는 부분의 두께(T2)는 상기 제 2 절연막(455a)이 상기 관통 전극 패드(460)의 하부 표면과 접촉하는 부분의 폭(W2)과 실질적으로 동일할 수 있다.
상기 제 3 절연막(455b)은 위에서 설명한 바와 같이 상기 제 2 면(402)과 평행한 방향으로 될 수 있으며, 상기 관통 전극 패드(460)의 하부 표면의 적어도 일부분과 접촉할 수 있다. 그 결과 상기 관통 전극 패드(460)의 하부 표면은 상기 제 1 절연막(450), 제 2 절연막(455a), 및 상기 제 3 절연막(455b)과 직접 접촉할 수 있다. 또한, 상기 제 3 절연막(455b)의 상부 표면과 상기 관통 전극 패드(460)의 하부 표면은 실질적으로 동일 평면에 위치할 수 있다.
도 42b는 도 42a의 관통 전극(440)과 그 주변의 상부 표면을 나타낸 사시도이다. 도 42b를 참조하면, 상기 관통 전극 패드(460)의 하부 표면은 관통 전극(440)의 상부 표면과 접촉할 뿐만 아니라, 상기 제 1 절연막(450), 제 2 절연막(455a), 및 상기 제 3 절연막(455b)과 직접 접촉함을 볼 수 있다. 또한, 상기 관통 전극 패드(460)의 하부 표면과 접촉하는 상기 제 1 절연막(450), 제 2 절연막(455a), 및 상기 제 3 절연막(455b)의 상부면은 원의 형태를 가질 수 있으며, 특히 동일한 중심을 갖는 동심원의 형태를 가질 수 있다.
다시 도 42a를 참조하면, 상기 제 3 절연막(455b)의 두께는 제 1 절연막(450)의 두께 및/또는 제 2 절연막(455a)의 두께와 비교하여 충분히 크도록 구성될 수 있다. 예를 들면, 상기 제 3 절연막(455b)의 두께(T3)는 상기 제 2 절연막(455a)의 두께(T2)의 약 10배 내지 약 30배일 수 있다. 또한 상기 제 1 절연막(450)의 두께는 상기 제 2 절연막(455a)의 두께보다 더 얇을 수 있다. 만일 상기 제 3 절연막(455b)의 두께(T3)가 너무 얇으면 제조시에 돌출되는 관통 전극과 관련된 종횡비 감소 효과가 미흡하여 노출되는 관통 전극(440)의 단면에 결함이 발생할 수 있다. 만일 상기 제 3 절연막(455b)의 두께(T3)가 너무 두꺼우면 제조에 시간이 많이 걸려 경제성이 떨어질 수 있다.
또한 상기 제 3 절연막(455b)의 상부 표면의 일부는 상기 관통 전극 패드(460)의 하부 표면과 접촉하지만 상기 제 3 절연막(455b)의 상부 표면의 나머지 부분은 상기 관통 전극 패드(460)의 하부 표면과 동일 평면 상에서 상기 제 2 면(402)과 평행한 방향으로 연장될 수 있다.
도 43은 본 발명의 기술적 사상에 따른 또 다른 실시예의 반도체 장치(400b)를 나타낸 측단면도이다.
도 43을 참조하면, 상기 제 2 면(402) 위에 제 1 절연막(450a)이 제공되며, 상기 제 1 절연막(450a)은 상기 제 2 면(402)을 따라 수평 방향으로 일관되게 연장된다. 다시 말해, 상기 제 1 절연막(450a)은 상기 관통 전극(440) 또는 이를 둘러싸고 있는 스페이서 절연막(445)까지 연장되지만, 도 41에 나타낸 실시예와는 달리 제 2 면(402)에 수직인 방향으로 연장되지 않는다.
상기 제 1 절연막(450a)은 도 41을 참조하여 설명한 제 1 절연막(450)에 대응될 수 있으며, 여기서는 상세한 설명을 생략한다.
또한 상기 제 1 절연막(450a) 위에 제공되는 패시베이션층(455')은 상기 제 2 면(402)에 평행하게 상기 제 1 절연막(450a)을 따라 수평 방향으로 연장될 수 있다. 또한, 상기 패시베이션층(455')은 상기 관통 전극(440) 또는 이를 둘러싸고 있는 스페이서 절연막(445)까지 연장될 수 있다. 또한, 상기 패시베이션층(455')은 관통 전극 패드(460)의 하부 표면의 적어도 일부와 접촉할 수 있다.
나아가, 도 43에 나타낸 바와 같이 상기 관통 전극 패드(460)의 하부 표면은 상기 제 1 절연막(450a)과 접촉하지 않도록 구성될 수 있다.
상기 제 1 절연막(450a)은 예를 들면 실리콘 산화물로 이루어질 수 있으며, 스핀온 글래스(spin-on glass, SOG)의 스핀 코팅 및 경화에 의하여 형성될 수 있지만 이러한 방법에 한정되는 것은 아니다. 상기 패시베이션층(455')은 예를 들면 실리콘 질화물, 폴리머, 또는 이들의 조합으로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
특히, 상기 제 1 절연막(450a)의 두께는 상기 패시베이션층(455')의 두께의 약 2배 내지 약 8배일 수 있다. 만일 상기 제 1 절연막(450a)의 두께가 너무 얇으면 제조 시에 돌출되는 관통 전극과 관련된 종횡비 감소 효과가 미흡하여 노출되는 관통 전극(440)의 단면에 결함이 발생할 수 있다. 만일 상기 제 1 절연막(450a)의 두께가 너무 두꺼우면 경제적으로 불리할 수 있다.
도 44a는 본 발명의 기술적 사상에 따른 반도체 패키지(500)의 일 실시예를 나타낸 측단면도이다.
도 44a를 참조하면, 기판(510) 위에 순차 적층되어 실장된 반도체 장치들(520, 530)이 제공된다. 이 때 제 1 반도체 장치(520)와 제 2 반도체 장치(530)는 각각 활성면이 아래를 향하도록 배치될 수 있다.
상기 기판(510)은 인쇄회로 기판(printed circuit board, PCB) 또는 연성 인쇄회로 기판(flexible printed circuit board, FPCB)일 수 있으며, 상기 기판(510)의 기재(512)는 여러 물질들의 층이 적층된 적층 구조일 수 있다. 상기 층들은 하나 이상의 금속 배선층과 하나 이상의 프리프레그(prepreg, PPG) 층을 포함할 수 있다. 상기 금속 배선층을 이루는 금속은, 예를 들면, 구리(Cu), 금(Au), 백금(Pt), 은(Ag), 니켈(Ni), 알루미늄(Al), 인바(invar) 등일 수 있으나 여기에 한정되는 것은 아니다.
상기 기재(512)의 최외곽에는 솔더 레지스트(solder resist, SR)의 층이 형성될 수 있다. 상기 SR 층은 상기 기재(512)의 두 주 표면 (main surface) 중의 어느 한 쪽에만 형성될 수도 있고 두 주 표면의 모두에 형성될 수도 있다.
상기 SR 층은 아크릴계 수지, 에폭시계 수지, 우레탄계 수지, 실리콘(silicone)계 수지, 파라자일렌계 수지, 파릴렌(parylene)계 수지 등일 수 있으며 디핑(dipping), 스프레이, 흐름 코팅(flow coating), 진공 코팅(vacuum coating) 등의 방법으로 형성될 수 있다. 또한, 상기 SR 층은 상기 기판(510)을 기계적으로 보호하고, 부식을 방지하며 전기적인 특성을 개선하는 역할을 담당할 수 있다.
상기 기판(510)의 상부 표면에는 상기 상부 표면 상에 실장되는 반도체 칩과의 전기적 연결을 위한 접속 패드(516)가 구비될 수 있다.
상기 접속 패드(516)는 전도성의 패드로서 예를 들면 금속 패드일 수 있다. 보다 구체적으로, 상기 접속 패드(516)는 예를 들면, 구리(Cu) 패드이거나 니켈(Ni) 패드이거나 니켈이 도금된 알루미늄(Al) 패드일 수 있다. 그러나 여기에 한정되는 것은 아니다.
또한, 상기 기판(510)의 하부 표면에는 외부 장치와의 전기적 연결을 위한 접속 패드(514)가 구비될 수 있다. 상기 기판(510)의 하부 표면에 구비된 접속 패드(514)도 상부 표면에 구비된 접속 패드(516)와 마찬가지로 전도성의 패드로서 예를 들면 금속 패드일 수 있다. 보다 구체적으로, 상기 접속 패드(514)는 예를 들면, 구리(Cu) 패드이거나 니켈(Ni) 패드이거나 니켈이 도금된 알루미늄(Al) 패드일 수 있다. 그러나 여기에 한정되는 것은 아니다.
상기 접속 패드(514) 상에는 외부 장치와 접속되기 위한 솔더 범프(501)가 구비될 수 있다. 상기 솔더 범프(501)는 주석(Sn)계의 솔더 범프일 수 있다. 보다 구체적으로, 상기 솔더 범프(501)는 은(Ag) 및/또는 구리(Cu)를 포함하고 주석(Sn)을 주성분으로 하는 솔더 범프일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 패키지 기판(510) 위에 실장되는 상기 제 2 반도체 장치(530)는 다양한 반도체 소자들을 포함할 수 있으며, 예를 들면 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다. 상기 메모리 소자의 예로서는, 예컨대 DRAM, SRAM 등과 같은 휘발성 반도체 메모리 소자와 예컨대 EPROM, EEPROM, Flash EEPROM 등과 같은 비휘발성 메모리 소자를 들 수 있다. 선택적으로, 상기 반도체 기판(522)의 활성면에는 시스템 LSI(large-scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system) 소자, 능동 소자, 수동 소자 등을 포함할 수 있다.
상기 제 1 반도체 장치(520)는 제 1 면(521)과 그에 대향하는 제 2 면(522)을 가질 수 있고 도 41을 참조하여 설명한 반도체 장치일 수 있으며, A로 표시한 부분이 도 41에 도시된 부분에 대응될 수 있다. 그러나, 통상의 기술자는 A로 표시된 부분이 도 42a 또는 도 43에 도시된 부분에도 선택적으로 대응될 수 있음을 이해할 것이다.
상기 제 1 반도체 장치(520)에 관해서는 도 41을 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 44a에서 보는 바와 같이 제 1 반도체 장치(520) 및 제 2 반도체 장치(530)의 하부에는 언더필(underfill)이 주입될 수 있다.
상기 패키지 기판(510)의 상부면과 상기 제 1 반도체 장치(520) 및 제 2 반도체 장치(530)는 봉지재(encapsulant)(540)에 의하여 봉지될 수 있다. 상기 봉지재(540)는, 예를 들면, 에폭시 몰딩 수지(epoxy molding compound, EMC)와 같은 폴리머 재료일 수 있지만 여기에 한정되는 것은 아니다.
도 44b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지(600)를 나타낸 측단면도이다. 또, 도 44c는 도 44b의 B 부분을 확대하여 나타낸 부분 확대 단면도이다.
도 44b 및 도 44c를 참조하면 패키지 기판(610) 위에 배치된 반도체 기판들(632, 634, 636)이 제공된다. 상기 반도체 기판들(632, 634, 636)의 활성면에는 반도체 소자들이 형성되어 있을 수 있다. 또한, 상기 패키지 기판(610)과 상기 반도체 기판들(632, 634, 636)의 사이에는 인터포저(interposer)(620)가 배치될 수 있다.
상기 패키지 기판(610)은 기재(612) 및 접속 패드들(614, 616)을 포함할 수 있으며, 이들에 대해서는 도 44a를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 반도체 기판들(632, 634, 636)은 각각의 활성면에 다양한 반도체 소자들을 포함할 수 있으며, 예를 들면 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다. 이들에 대해서는 도 44a를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 패키지 기판(610)과 상기 반도체 기판들(632, 634) 사이에는 인터포저(620)가 개재될 수 있다.
상기 인터포저(620)는 제 1 면(601) 및 제 2 면(602)을 갖는 인터포저 기판(622)과 상기 제 1 면(601)로부터 제 2 면(602)을 관통하여 돌출된 관통전극(624)을 포함할 수 있다. 상기 인터포저(620)는 상기 반도체 기판들(632, 634, 636)과 상기 패키지 기판(610) 사이의 전기적인 연결을 매개하는 역할을 할 뿐만 아니라, 인터포저(620) 위에 수평으로 배열된 반도체 기판(632)과 반도체 기판(634) 사이의 전기적인 연결을 매개하는 역할도 한다. 즉 인터포저(620)의 직접 위에 적층되는 반도체 기판은 둘 이상일 수 있는데, 이러한 둘 이상의 반도체 기판들 사이의 전기적 연결이 인터포저(620)에 의하여 이루어질 수 있다. 보다 구체적으로, 이러한 전기적인 연결은 상기 인터포저 내에 형성된 도전 배선에 의하여 달성될 수 있다.
도 44b에서 상기 인터포저(620)의 B로 표시된 부분을 상세하게 나타낸 도 44c를 참조하면, 인터포저 기판(622)을 관통하여 돌출되는 관통 전극(624)이 제공된다. 비록 도 44c에는 상세하게 도시되지 않았지만, 전기적인 절연을 위하여 상기 관통 전극(624)의 외주를 따라서 스페이서 절연층이 더 구비될 수 있다. 또한 상기 관통 전극(624)은 구성하는 도전성 금속의 성질에 따라 장벽 금속층을 포함할 수 있다.
상기 제 2 면(602) 위에는 상기 관통 전극(624)과 전기적으로 연결되는 관통 전극 패드(660)가 제공된다. 상기 관통 전극 패드(660)에 관해서는 도 41을 참조하여 상세하게 설명하였고, 제조 방법에 관해서는 뒤에서 상세하게 설명한다.
상기 제 2 면(602) 위에는 상기 제 2 면(602)을 따라 연장되는 실리콘 산화막(650)이 제공될 수 있다. 상기 실리콘 산화막(650)의 상부에는 실리콘 질화막(655)이 배치된다. 상기 실리콘 질화막(655)은 상기 관통 전극 패드(660)의 하부 표면의 적어도 일부분과 접촉할 수 있다. 상기 인터포저 기판(622)은, 예를 들면, 실리콘(silicon) 기판일 수 있지만 여기에 한정되는 것은 아니다.
상기 실리콘 산화막(650)은 상기 제 2 면(602)을 따라 수평 방향으로 연장될 수 있으며, 상기 관통 전극(620)까지 연장될 수 있다. 상기 실리콘 산화막(650)은 상기 제 2 면(602)과 직접 접촉할 수 있으며, 상기 실리콘 산화막(650)은 상기 제 2 면(602)의 표면으로부터 상기 관통 전극 패드(660)의 하부 표면까지 콘포말(conformal)하게 연장될 수 있다.
상기 실리콘 질화막(655)은 상기 실리콘 산화막(650)과 직접 접촉하면서 상기 제 2 면(602)과 평행한 방향으로 연장될 수 있다. 또한 상기 실리콘 질화막(655)은 상기 관통 전극 패드(660)의 하부까지 연장될 수 있다. 특히, 상기 실리콘 질화막(655)은 상기 관통 전극 패드(660)의 하부 표면의 적어도 일부분과 접촉할 수 있다. 이 때 상기 실리콘 질화막(655)의 상부 표면과 상기 관통 전극 패드(660)의 하부 표면은 실질적으로 동일 평면에 위치할 수 있다.
통상의 기술자는 도 44c에 나타낸 실리콘 산화막(650)과 실리콘 질화막(655)의 구성이 도 41의 구성과 유사함을 이해할 것이다. 또한, 통상의 기술자는 도 42a 또는 도 43의 구성을 상기 인터포저(620)의 제 2 면(602) 위에 응용할 수 있음을 이해할 것이다.
상기 패키지 기판(610)의 상부면과 상기 반도체 기판들(632, 634, 636)은 봉지재(640)에 의하여 봉지될 수 있다. 상기 봉지재(640)는, 예를 들면 EMC와 같은 폴리머 재료일 수 있지만 여기에 한정되는 것은 아니다.
도 44d는 본 발명의 또 다른 실시예에 따른, 시스템-인-패키지 (system-in-package, SIP) 형태의 반도체 패키지(701)의 일 실시예를 나타낸 측단면도이다.
도 44d를 참조하면, 기판(710) 위에 복수의 반도체 칩들(720, 730)이 적층될 수 있다. 특히, 상기 반도체 패키지(701)는 기판(710)의 직접 위에 메모리 컨트롤러와 같은 로직 장치(720)가 실장되고, 그 위에 복수의 메모리 장치들(730)이 수직 적층되도록 구성될 수 있다.
특히, 상기 로직 장치(720)와 복수의 메모리 장치들(730)은 관통 전극(740)을 통하여 상호 연결되고, 상기 관통 전극(740)을 통하여 신호를 주고받을 수 있도록 구성될 수 있다.
또한 상기 복수의 메모리 장치들(730)은 마스터 메모리 장치(730a)와 슬레이브 메모리 장치들(730b, 730c, 730d)을 포함할 수 있다. 상기 마스터 메모리 장치(730a)는 상기 로직 장치(720)와 직접 인터페이스되면서 슬레이브 메모리 장치들(730b, 730c, 730d)과의 전기적인 연결을 매개할 수 있다.
통상의 기술자는 상기 로직 장치(720) 및/또는 상기 복수의 메모리 장치들(730)의 표면 및 관통 전극(740)이 도 44c에 도시한 바와 같이 구성될 수 있음을 알 수 있을 것이다. 나아가, 통상의 기술자는 도 44c의 구성을 대신하여 도 42a 또는 도 43의 구성이 상기 로직 장치(720) 및/또는 상기 복수의 메모리 장치들(730)의 표면 및 관통 전극(740)에 대하여 적용될 수 있음을 알 수 있을 것이다.
도 44e는 본 발명의 또 다른 실시예에 따른, 하이브리드 메모리 큐빅 (hybrid memory cubic, HMC) 형태의 반도체 패키지(703)의 일 실시예를 나타낸 측단면도이다.
도 44e를 참조하면, 기판(710) 위에 중앙처리장치(central processing unit, CPU)(722) 및 메모리 컨트롤러와 같은 로직 장치(720)가 배치될 수 있다. 또한, 상기 로직 장치(740)의 상부에는 직접 복수의 메모리 장치들(730)이 수직 적층되도록 구성될 수 있다.
특히, 상기 로직 장치(720)와 복수의 메모리 장치들(730)은 관통 전극(740)을 통하여 상호 연결되고, 상기 관통 전극(740)을 통하여 신호를 주고받을 수 있도록 구성될 수 있다. 또한 상기 복수의 메모리 장치들(730)의 구성에 대해서는 도 44d를 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.
통상의 기술자는 상기 로직 장치(720) 및/또는 상기 복수의 메모리 장치들(730)의 표면 및 관통 전극(740)이 도 44c에 도시한 바와 같이 구성될 수 있음을 알 수 있을 것이다. 나아가, 통상의 기술자는 도 44c의 구성을 대신하여 도 42a 또는 도 43의 구성이 상기 로직 장치(720) 및/또는 상기 복수의 메모리 장치들(730)의 표면 및 관통 전극(740)에 대하여 적용될 수 있음을 알 수 있을 것이다.
도 45는 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 일 실시예를 나타낸 흐름도이다. 도 46a 내지 도 46f는 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 일 실시예를 순서에 따라 나타낸 측단면도들이다.
도 45와 도 46a를 참조하면, 우선 반도체 기판(410)의 제 1 면(401) 상에 반도체 소자부(424)를 형성하고, 층간절연층(422)을 형성함으로써 회로층(420)을 형성할 수 있다(S1).
상기 반도체 기판(410) 및 반도체 소자부(424)에 대해서는 도 41을 참조하여 상세하게 설명하였으므로, 여기서는 구체적인 설명을 생략한다. 또한 상기 반도체 기판(410) 위에 반도체 소자부(424)를 형성하는 것도 본 발명이 속하는 기술 분야의 통상의 기술자에게 알려져 있으므로 상세한 설명을 생략한다.
상기 층간절연층(422)은 전기적 절연체일 수 있으며, 예를 들면, 실리콘 산화물일 수 있다.
도 45와 도 46b를 참조하면, 상기 반도체 소자부(424)와 전기적으로 연결되는 관통 전극(440a)을 형성할 수 있다(S2). 상기 관통 전극(440a)은 제 2 면(402a)을 향하여 연장될 수 있으며, 비아-미들 공정(via-middle process)에 의하여 진행되는 경우 회로층(420)의 상부면까지 연장될 수 있다. 통상의 기술자는 비아-퍼스트 공정에 의하여 진행되는 경우 관통 전극이 반도체 기판(410)의 상부면까지 연장되고, 비아-라스트 공정에 의하여 진행되는 경우 관통 전극이 배선층(430)의 내부 또는 상부면까지 연장될 수 있음을 이해할 것이다.
상기 관통 전극(440a)을 형성하기 위하여, 비아홀(443)을 형성한 후 내부에 먼저 스페이서 절연층(445)을 형성하고, 그 위에 장벽금속층(444a)을 형성한다. 그리고, 비아홀(443)의 나머지 내부에 배선 금속층(442a)을 충진할 수 있다. 상기 장벽금속층(444a)은 상기 배선 금속층(442a)의 금속들이 주변으로 확산되는 것을 방지하기 위한 것이므로, 배선 금속층(442a)을 이루는 금속의 성질에 따라 생략될 수 있다.
상기 관통 전극(440a)을 형성한 후에는 상기 회로층(420)의 상부에 배선층(430)을 형성할 수 있다. 도 41을 참조하여 설명한 바와 같이 상기 배선층(430)은 둘 이상의 배선들의 층으로 구성될 수도 있으며 여기서는 상세한 설명을 생략한다.
도 45와 도 46c를 참조하면, 상기 반도체 기판(410a)의 일부를 제거함으로써 상기 관통 전극(440a)이 제 2 면(402) 외부로 돌출되도록 할 수 있다(S3). 이는 도 46b의 제 2 면(402a)으로부터 상기 반도체 기판(410)의 일부를 제거함으로써 달성될 수 있다.
예를 들면, 상기 반도체 기판(410)의 제 2 면(402a)에 대하여 그라인딩(grinding), 화학적 기계적 연마 (chemical mechanical polishing CMP) 및/또는 에치백(etch-back)을 수행함으로써 상기 관통 전극(440a)이 돌출되도록 할 수 있다. 상기 CMP 및/또는 에치백은 상기 반도체 기판(410)의 식각이 상기 스페이서 절연층(445)에 대하여 선택적으로 일어날 수 있도록 하는 조건에서 수행될 수 있다.
이를 통하여 상기 관통 전극(440a)의 일부가 제 2 면(402)의 외부로 돌출될 수 있으며, 돌출되는 높이는 대략 3 ㎛ 내지 20 ㎛일 수 있으나 여기에 한정되는 것은 아니다.
도 45 및 도 46d를 참조하면, 상기 제 2 면(402)의 위에 제 1 절연층(450) 및 패시베이션층(455)을 형성할 수 있다(S4, S5). 제 1 절연층(450) 및 패시베이션층(455)의 형성은, 예를 들면, 각각 독립적으로 화학기상증착(chemical vapor deposition, CVD), 물리기상증착(physical vapor deposition, PVD), 원자층 증착(atomic layer deposition, ALD) 등의 방법에 의하여 수행될 수 있으며, 여기에 한정되지 않고 기타 다른 방법에 의하여 수행될 수도 있다.
상기 패시베이션층(455)은 실리콘 질화물층(455c) 및 실리콘 산화물층(455d)을 포함할 수 있다. 이 때, 상기 제 1 절연층(450)의 위에 실리콘 질화물층(455c)이 형성되고, 상기 실리콘 질화물층(455c)의 위에 실리콘 산화물층(455d)이 형성될 수 있다.
상기 제 1 절연층(450)의 두께는, 예를 들면, 약 0.5㎛ 내지 약 5㎛일 수 있으나 여기에 한정되는 것은 아니다. 상기 패시베이션층(455)의 실리콘 질화물층(455c)은 상기 제 1 절연층(450)의 직접 위에 형성될 수 있으며, 예를 들면, 약 0.1㎛ 내지 약 3㎛의 두께를 가질 수 있다. 그러나, 본 발명이 상기 두께에 한정되는 것은 아니다. 상기 실리콘 질화물층(455c)의 두께는 상기 제 1 절연층(450)의 두께의 약 0.1 배 내지 약 0.7배일 수 있다.
도 46d에서 보는 바와 같이 관통 전극(440a)과 스페이서 절연층(445)의 제 2 면(402) 위로 돌출된 부분의 종횡비는 (A1/B1)으로 정의될 수 있다. 만일 상기 종횡비값 (A1/B1)이 충분히 작지 않다면 관통 전극(440a)의 배선 금속층(442a)을 노출시키기 위하여, 예를 들면, 화학적 기계적 연마(CMP)와 같은 평탄화 공정에서 돌출된 부분의 일부가 절단됨으로써 배선 금속층(442a)의 노출면이 손상될 수 있다.
따라서, 이러한 절단을 방지하기 위하여 상기 돌출된 부분의 측면과 상부면에 제 1 절연층(450) 및 패시베이션층(455)을 형성함으로써 종횡비를 감소시킬 수 있다. 상기 제 1 절연층(450)과 패시베이션층(455)은 각각 콘포말하게 형성될 수 있다. 이 경우 상기 제 1 절연층(450)과 패시베이션층(455)을 형성한 후의 돌출된 높이(A2)는 관통 전극(440a)과 스페이서 절연층(445)의 제 2 면(402) 위로 돌출된 높이(A1)과 실질적으로 동일하다. 반면 상기 제 1 절연층(450)과 패시베이션층(455)을 형성한 후의 돌출부의 수평 방향 길이(B2)는 관통 전극(440a)과 스페이서 절연층(445)의 제 2 면(402) 위로 돌출된 부분의 수평 방향 길이(B1)에 비하여 현저하게 증가한다. 보다 구체적으로 상기 수평 방향 길이는 퇴적된 상기 제 1 절연층(450)과 패시베이션층(455)의 두께의 2배만큼 증가하게 된다. 따라서, 상기 제 1 절연층(450)과 패시베이션층(455)이 퇴적된 후의 종횡비는 (A2/B2)로서 퇴적되기 전의 종횡비인 (A1/B1)보다 크게 감소하게 되며, CMP와 같은 공정을 수행하더라도 돌출부의 부러짐 없이 연마됨을 통해 배선 금속층(442a)이 노출될 수 있다.
상기 제 1 절연층(450)과 패시베이션층(455)이 퇴적된 후의 돌출부의 종횡비는, 예를 들면, 약 0.3 내지 0.7일 수 있다. 상기 종횡비가 너무 크면 위에서 설명한 바와 같이 CMP 공정 중에 돌출부가 부러질 수 있다. 상기 종횡비가 너무 작으면 퇴적된 제 1 절연층(450)및/또는 패시베이션층(455)의 두께가 너무 두꺼워서 CMP 공정에 많은 시간이 소요될 수 있다.
도 45 및 도 46e를 참조하면, 관통 전극(440)을 상기 패시베이션층(455) 및 상기 제 1 절연층(450)으로부터 노출시킬 수 있다(S6).
상기 관통 전극(440)을 상기 패시베이션층(455) 및 상기 제 1 절연층(450)으로부터 노출시키기 위하여 실리콘 질화물층(455c)을 연마 정지막으로 하여 화학적 기계적 연마를 수행할 수 있다. 그 결과 도 46e에서 보는 바와 같이 상기 실리콘 질화물층(455c)의 상부 표면이 노출될 수 있다. 다만, 화학적 기계적 연마 이후의 패시베이션층(455)의 두께는 약간의 오버 폴리싱(over-polishing)에 의하여 최초 형성되었던 상기 실리콘 질화물층(455c)의 두께보다 약간 더 작을 수 있다.
상기 화학적 기계적 연마에 의하여 도 46d에 도시한 관통 전극(440d)에서 상기 제 2 면(402)과 평행한 방향으로 연장되는 스페이서 절연층(445) 및 장벽 금속층(444a)이 제거될 수 있다. 또한 상기 화학적 기계적 연마에 의하여 관통 전극(440)의 배선금속층(442)이 노출될 수 있다. 나아가, 상기 화학적 기계적 연마에 의하여 도 46d에 도시한 실리콘 산화물층(455d)이 실질적으로 전부 제거될 수 있다.
도 45 및 도 46f를 참조하면, 노출된 상기 관통 전극(440)과 전기적으로 연결되는 관통 전극 패드(460)를 형성한다(S7). 상기 관통 전극 패드(460)는 다양한 방법으로 형성될 수 있으며, 특정 방법에 한정되지 않는다.
예를 들면, 상기 관통 전극 패드(460)는 전기도금(electroplating)에 의하여 형성될 수 있다. 구체적으로, 노출된 상기 관통 전극(440)과 제 1 절연층(450) 및 상기 패시베이션층(455)의 표면에 씨드층을 형성하고, 상기 관통 전극 패드(460)를 형성하고자 하는 위치를 개방하는 몰딩층을 형성한 후 전기도금을 수행함으로써 상기 개방부 내에 관통 전극 패드(460)를 형성할 수 있다.
그런 다음, 상기 몰딩층과 몰딩층 하부에 있던 씨드층을 제거함으로써 전기적으로 상호 이격된 복수의 관통 전극 패드(460)들을 얻을 수 있다.
상기 씨드층은 Cu, Ti/Cu, Ta/Cu, TaN 등일 수 있으나, 여기에 한정되는 것은 아니다. 또한, 상기 몰딩층은, 예를 들면, 포토레지스트를 이용하여 형성할 수 있으며, 상기 개방부는 포토리소그래피 공정에 의하여 형성할 수 있다.
또한, 상기 전극 패드(470)에 전기적으로 연결된 연결 부재(480)가 형성될 수 있다. 상기 연결 부재(480)는 금속 필라(482)를 형성한 후 그 위에 마이크로 범프(484)를 부착함으로써 얻어질 수 있다. 금속 필라(482)와 마이크로 범프(484)의 형성 방법은 통상의 기술자에게 잘 알려져 있으므로, 여기서는 상세한 설명을 생략한다.
도 47a 내지 도 47c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 장치의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
본 실시예에서는 관통 전극(440a)을 돌출시키는 단계까지는 도 46a 내지 도 46c를 참조하여 설명한 바와 동일하다. 따라서, 반도체 기판의 제 1 면(401) 상에 반도체 소자를 형성하는 단계(S1), 상기 반도체 소자와 전기적으로 연결되는 관통 전극(440a)을 형성하는 단계(S2), 및 상기 관통 전극(440a)을 제 2 면(402)으로부터 돌출시키는 단계(S3)에 대해서는 추가적인 설명을 생략한다.
계속하여, 도 45 및 도 47a를 참조하면, 상기 제 2 면(402)의 위에 제 1 절연층(450) 및 패시베이션층(455)을 형성할 수 있다(S4, S5). 상기 제 1 절연층(450) 및 패시베이션층(455)의 형성은, 예를 들면, 각각 독립적으로 CVD, PVD, ALD 등의 방법에 의하여 수행될 수 있으며, 여기에 한정되지 않고 기타 다른 방법에 의하여 수행될 수도 있다.
또한 상기 패시베이션층(455)은 실리콘 질화물층(455a) 및 실리콘 산화물층(455b)을 포함할 수 있다. 이 때, 상기 제 1 절연층(450)의 위에 실리콘 질화물층(455a)이 형성되고, 상기 실리콘 질화물층(455a)의 위에 실리콘 산화물층(455b)이 형성될 수 있다.
여기서, 상기 제 1 절연층(450)의 두께는, 예를 들면, 약 0.01㎛ 내지 약 0.5㎛일 수 있지만 여기에 한정되는 것은 아니다. 또, 상기 패시베이션층(455)의 실리콘 질화물층(455a)은 상기 제 1 절연층(450)의 직접 위에 형성될 수 있으며, 예를 들면, 약 0.02㎛ 내지 약 1㎛의 두께를 가질 수 있다. 상기 제 1 절연층(450) 및 상기 실리콘 질화물층(455a)은 상기 제 2 면(402) 및 관통 전극(440a)에 대하여 콘포말(conformal)하게 형성될 수 있다.
또한 상기 패시베이션층(455)의 실리콘 산화물층(455b)은 상기 실리콘 질화물층(455a)의 직접 위에 형성될 수 있으며, 예를 들면, 약 0.5㎛ 내지 약 15㎛의 두께를 가질 수 있다. 그러나, 본 발명이 상기 두께에 한정되는 것은 아니다. 상기 실리콘 산화물층(455b)은 콘포할하지 않게 형성될 수 있으며, 이 경우 상기 실리콘 산화물층(455b)의 두께는 가장 높은 레벨과 가장 낮은 레벨 사이의 레벨 차이로 정의한다.
상기 패시베이션층(455)의 두께는 상기 제 1 절연층(450)의 두께의 약 30배 내지 약 80배일 수 있다. 여기서 상기 패시베이션층(455)의 두께는 패시베이션층(455)의 가장 높은 레벨과 가장 낮은 레벨 사이의 레벨 차이로 정의한다.
특히, 상기 제 1 절연층(450) 및 상기 실리콘 질화물층(455a)의 두께는 상기 관통 전극들(440a) 사이의 중간 지점(C)에서의 상기 실리콘 질화물층(455a)의 레벨이 상기 배선 금속층(442a)의 최상부 표면보다 낮도록 조절될 수 있다.
또한, 상기 실리콘 산화물층(455b)의 두께는 상기 실리콘 산화물층(455b)의 상부 표면 중 가장 낮은 곳의 레벨이 상기 관통 전극(440a)의 배선 금속층(442a)의 상부 표면의 레벨보다 더 높도록 결정될 수 있다. 도 47a에서는 상기 실리콘 산화물층(455b)의 상부 표면이 평탄한 것으로 도시되었지만, 상기 실리콘 산화물층(455b) 하부의 지형(feature)에 따라 상기 상부 표면 내에 상대적인 레벨 차이가 있을 수 있다.
도 45 및 도 47b를 참조하면, 관통 전극(440)을 상기 패시베이션층(455) 및 상기 제 1 절연층(450)으로부터 노출시킬 수 있다(S6).
특히, 관통 전극(440)을 상기 패시베이션층(455) 및 상기 제 1 절연층(450)으로부터 노출시키기 위하여 상기 패시베이션층(455), 제 1 절연층(450), 스페이서 절연층(445), 및 관통 전극(440a)에 대하여 타이밍 연마를 수행할 수 있다. 다시 말해, 도 47b에 도시한 바와 같이 상기 관통 전극(440)의 배선 금속층(442)이 노출되도록 하는 시간 동안 상기 패시베이션층(455)으로부터 CMP를 수행할 수 있다. 상기 CMP에 의하여 상기 배선 금속층(442)의 상부 표면이 노출될 수 있다.
상기 CMP에 의하여 상기 실리콘 질화물층(455a) 및 상기 제 1 절연층(450)의 최상 레벨에 위치하는 부분은 연마되어 제거될 수 있다. 또한 상기 CMP에 의하여 상기 제 2 면(402)과 평행하게 연장되는 상기 장벽 금속층(444a), 스페이서 절연층(445)의 부분들이 제거될 수 있다. 나아가, 상기 배선 금속층(442a)의 상단부의 일부도 연마되어 제거될 수 있다.
도 45 및 도 47c를 참조하면, 노출된 상기 관통 전극(440)과 전기적으로 연결되는 관통 전극 패드(460)를 형성한다(S7). 상기 관통 전극 패드(460)의 형성 방법은 도 46f를 참조하여 위에서 설명하였으므로 여기서는 상세한 설명을 생략한다.
또한, 상기 전극 패드(470)에 전기적으로 연결된 연결 부재(480)가 형성될 수 있다. 금속 필라(482)와 마이크로 범프(484)의 형성 방법은 통상의 기술자에게 잘 알려져 있으므로, 여기서는 상세한 설명을 생략한다.
이상에서 설명한 바와 같이 돌출된 관통 전극을 갖는 반도체 장치의 제조에 있어서 패시베이션 층과 반도체 기판 사이에 개재되는 제 1 절연층, 보다 구체적으로는 실리콘 산화물층을 제공함으로써 패시베이션층의 박리를 방지할 수 있을 뿐만 아니라, 반도체 장치의 리프레시(refresh) 특성도 개선되는 것도 발견하였다.
도 48은 본 발명의 기술적 사상에 따른 또 다른 실시예의 반도체 장치(400c)를 나타낸 측단면도이다.
도 48을 참조하면, 상기 반도체 장치(400c)는 상기 제 2 면(402) 위에 제 1 절연막(450), 제 2 절연막(455a), 제 3 절연막(455b) 및 제 4 절연막(455e)을 순차 포함할 수 있다. 제 3 절연막(455b) 위에 제 4 절연막(455e)을 더 포함하는 것을 제외하면 도 42a를 참조하여 설명한 실시예와 동일하기 때문에 중복되는 설명은 간결함을 위하여 생략한다.
상기 제 4 절연막(455e)은 예를 들면 실리콘 질화막일 수 있으며, 상기 제 3 절연막(455b)과 직접 접촉하며 상기 제 2 면(402)과 평행한 방향으로 연장될 수 있다.
도 41을 참조하여 설명한 바와 같이, 상기 제 1 절연막(450)은 제 2 면(402)을 따라 관통 전극 또는 이를 둘러싸고 있는 스페이서 절연막(445)까지 연장될 수 있다. 또한 상기 제 2 절연막(455a)은 상기 제 1 절연막(450)의 표면을 따라 상기 제 2 면(402)과 평행한 방향으로 연장될 수 있다.
또, 제 3 절연막(455b)은 제 2 절연막(455a)의 표면을 따라 상기 제 2 면(402)과 평행한 방향으로 연장될 수 있으며, 선택적으로(optionally) 콘포말(conformal)하게 형성될 수 있다. 상기 제 3 절연막(455b)의 상기 제 2 면(402)과 평행하게 연장되는 부분의 두께(T4)는 상기 제 3 절연막(455b)이 상기 관통 전극 패드(460)의 하부 표면과 접촉하는 부분의 폭(W3)과 실질적으로 동일할 수 있다.
또, 상기 관통 전극 패드(460)의 하부 표면은 상기 제 1 절연막(450), 제 2 절연막(455a), 상기 제 3 절연막(455b), 및 상기 제 4 절연막(455e)과 직접 접촉할 수 있다. 이 때 상기 제 4 절연막(455e)의 상부 표면과 상기 관통 전극 패드(460)의 하부 표면은 실질적으로 동일 평면에 위치할 수 있다.
또, 상기 제 4 절연막(455e)과 상기 관통 전극 패드(460)의 하부 표면의 접촉면은 상기 관통 전극 패드(460)의 측벽을 따라 실질적으로 일정한 폭(W4)으로 제공될 수 있다. 상기 폭(W4)을 갖는 상기 제 4 절연막(455e)과 상기 관통 전극 패드(460)의 접촉 부분은 원의 형태를 가질 수 있으며, 상기 관통 전극 패드(460)와 접촉하는 상기 제 1 절연막(450), 제 2 절연막(455a), 및 상기 제 3 절연막(455b)의 상부면과 동일한 중심을 갖는 동심원일 수 있다.
제 3 절연막(455b)의 상부에 제 4 절연막(455e)을 구비함으로써 전체적인 경도가 향상되는 것은 물론 구리와 같은 이종 물질의 확산이 억제될 수 있다. 또한 실리콘 산화막을 통해서는 수분이 쉽게 침투될 수 있고 여기에 열이 가해지는 경우 상변화에 따른 압력으로 실리콘 산화막 자체 내에 크랙이 발생하기 쉬운데, 외부로 노출되는 실리콘 산화막을 실리콘 질화막으로 덮음으로써 보다 신뢰도가 높은 반도체 장치를 제조하는 것이 가능하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.

Claims (20)

  1. 제 1 면 및 상기 제 1 면의 반대면인 제 2 면을 포함하는 기판;
    배선 금속층 및 상기 배선 금속층의 측면을 둘러싸는 장벽 금속층을 갖고 상기 제 2 면을 관통하여 돌출된 관통 전극;
    상기 관통 전극의 외부 측벽 상에 제공되는 스페이서 절연막;
    상기 제 2 면 위에서 상기 관통 전극과 연결되고 상기 제 2 면과 평행하게 상기 스페이서 절연막 위로 연장되는 관통 전극 패드; 및
    상기 제 2 면 위에 적층된 제 1 실리콘 산화막 및 실리콘 질화막;
    을 포함하고 상기 제 1 실리콘 산화막의 두께가 상기 실리콘 질화막의 두께보다 더 큰 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 실리콘 산화막이 상기 제 2 면과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 실리콘 질화막과 상기 제 1 실리콘 산화막이 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 실리콘 산화막은 상기 관통 전극의 외주를 따라 상기 제 2 면으로부터 상기 관통 전극 패드의 하부 표면까지 연장되는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 실리콘 질화막의 상부 표면과 상기 관통 전극 패드의 하부 표면은 실질적으로 동일 평면에 위치하는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 실리콘 산화막의 상기 제 2 면을 따라 연장되는 부분의 두께와 상기 제 1 실리콘 산화막이 연장되어 상기 관통 전극 패드의 하부 표면과 접촉하는 부분의 폭이 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제 1 실리콘 산화막과 상기 관통 전극 사이에 스페이서 절연층이 더 개재되는 것을 특징으로 하는 반도체 장치.
  8. 제 2 항에 있어서,
    상기 제 1 실리콘 산화막의 두께는 상기 실리콘 질화막의 두께의 약 2배 내지 약 8배인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 실리콘 산화막의 모듈러스가 약 55 GPa 내지 약 65 GPa인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 1 실리콘 산화막의 경도(hardness)가 약 5.5 GPa 내지 약 6.2 GPa인 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 2 면의 직접 위에 제공되는 제 2 실리콘 산화막을 더 포함하고,
    상기 제 2 실리콘 산화막 위에 상기 실리콘 질화막 및 상기 제 1 실리콘 산화막이 순차 제공되는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 실리콘 산화막은 상기 관통 전극의 외주를 따라 상기 제 2 면으로부터 상기 관통 전극 패드의 하부 표면까지 연장되는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 1 실리콘 산화막의 상부 표면과 상기 관통 전극 패드의 하부 표면은 실질적으로 동일 평면에 위치하는 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 2 실리콘 산화막의 두께는 상기 실리콘 질화막의 두께보다 얇은 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 관통 전극 패드의 하부 표면은 상기 제 1 실리콘 산화막, 상기 실리콘 질화막 및 상기 제 2 실리콘 산화막과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 실리콘 산화막, 상기 실리콘 질화막 및 상기 제 2 실리콘 산화막과 상기 관통 전극 패드가 접촉하는 각 접촉면들이 동심원을 이루는 것을 특징으로 하는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제 1 실리콘 산화막의 상부 표면은 일부가 상기 관통 전극 패드의 하부 표면과 접촉하고, 나머지는 상기 관통 전극 패드의 하부 표면과 동일 평면 상에서 상기 제 2 면과 평행한 방향으로 연장되는 것을 특징으로 하는 반도체 장치.
  18. 패키지 기판;
    상기 패키지 기판 위에 실장된 적어도 하나의 제 1 항에 따른 반도체 장치; 및
    상기 반도체 장치를 봉지하는 봉지재(encapsulant);
    를 포함하는 반도체 패키지.
  19. 제어부;
    데이터를 입력 또는 출력할 수 있는 입출력부;
    데이터를 저장할 수 있는 메모리부;
    외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및
    상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스;
    를 포함하는 전자 시스템으로서,
    상기 제어부 및 상기 메모리부 중의 적어도 하나가 제 1 항의 반도체 장치를 포함하는 것을 특징으로 하는 전자 시스템.
  20. 반도체 기판의 제 1 면 상에 반도체 소자를 형성하는 단계;
    상기 반도체 소자와 전기적으로 연결되고, 상기 반도체 기판의 제 1 면의 반대쪽 면인 제 2 면을 향하여 연장되는 관통 전극을 형성하는 단계;
    상기 제 2 면 쪽으로부터 상기 반도체 기판의 일부를 제거하여 상기 관통 전극을 상기 제 2 면으로부터 돌출시키는 단계;
    상기 제 2 면 위에 실리콘 질화막 및 상기 실리콘 질화막보다 더 두꺼운 두께의 제 1 실리콘 산화막을 형성하는 단계;
    상기 관통 전극을 상기 제 1 실리콘 산화막 및 상기 실리콘 질화막으로부터 노출시키는 단계; 및
    노출된 상기 관통 전극과 전기적으로 연결되는 관통 전극 패드를 형성하는 단계;
    를 포함하는 반도체 장치의 제조 방법.
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