KR20160009217A - 액정표시장치의 픽셀 어레이 - Google Patents

Abstract

본 발명은 제1 데이터전압이 충전되는 제1 화소전극, 상기 제1 화소전극과 대향하여 전계를 형성하는 상부 공통전극, 상기 상부 공통전극에 공통전압을 인가하는 하부 공통전극, 상기 제1 데이터전압을 소정 기간 동안 유지시키기 위한 제1 스토리지 커패시터를 포함한 제1 화소; 및 제2 데이터전압이 충전되는 제2 화소전극, 상기 제2 화소전극과 대향하여 전계를 형성하는 상기 상부 공통전극, 상기 상부 공통전극에 공통전압을 인가하는 상기 하부 공통전극, 상기 제2 데이터전압을 소정 기간 동안 유지시키기 위한 제2 스토리지 커패시터를 포함하는 제2 화소를 구비하고; 상기 제1 및 제2 스토리지 커패시터는 수평 방향으로 서로 이웃한 상기 제1 및 제2 화소 사이의 스토리지 영역에 형성되고, 상기 스토리지 영역에는 상기 제1 및 제2 화소를 구동하기 위한 데이터라인과 게이트라인이 형성되지 않으며, 상기 제1 스토리지 커패시터는 상기 제1 화소전극으로부터 분기된 제1 브랜치 화소전극을 일측 전극으로 포함하고, 상기 제2 스토리지 커패시터는 상기 제2 화소전극으로부터 분기된 제2 브랜치 화소전극을 일측 전극으로 포함한다.

Description

액정표시장치의 픽셀 어레이{Pixel Array Of Liquid Crystal Display Divice}

본 발명은 액정표시장치의 픽셀 어레이에 관한 것이다.

표시장치는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다. 이 중에서 액정표시장치는 액정 분자에 인가되는 전계를 데이터전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되어 가장 널리 이용되고 있다.

액정표시장치는 도 1과 같이 데이터라인(DL)과 게이트라인(GL)의 교차 영역마다 형성되는 화소를 구비한다. 화소는 화소전극(UPXL), 화소전극(UPXL)과 대향하여 액정 구동용 전계를 형성하는 상부 공통전극(UCOM), 상부 공통전극(UCOM)에 콘택되는 하부 공통전극(DCOM), 게이트라인(GL)으로부터의 게이트펄스(스캔펄스)에 응답하여 데이터라인(DL)과 화소전극(UPXL) 간 전류 흐름을 스위칭하는 TFT(Thin Film Transistor)를 포함할 수 있다. 데이터라인(DL)에는 데이터전압이 인가되고, 하부 공통전극(DCOM)에는 공통전압이 인가된다. 화소전극(UPXL)은 콘택홀(CT)을 통해 TFT의 드레인전극(또는 소스전극)에 접속되어, TFT를 통해 인가되는 데이터라인(DL) 상의 데이터전압을 인가받는다. 상부 공통전극(UCOM)은 도시하지 않는 콘택홀을 통해 하부 공통전극(DCOM)에 연결되어, 하부 공통전극(DCOM)으로부터 공통전압을 인가받는다.

각 TFT는 1 프레임 중 일부 기간(예컨대, 1 수평기간)(이하, 충전 기간) 동안에만 온 상태를 유지하고 1 프레임 중 나머지 기간 동안에는 오프 상태를 유지한다. 따라서, 각 화소에는 충전 기간 동안 화소전극(UPXL)에 충전된 데이터전압이 상기 나머지 기간 동안에도 유지되도록 스토리지 커패시터가 형성된다. 이러한 데이터전압 유지를 위해, 스토리지 커패시터는 그 일측 전극이 화소전극(UPXL)에 접속되어야 하고, 그 타측 전극이 공통전극(UCOM 또는 DCOM)에 접속되어야 한다.

이를 위해 종래 액정표시장치는 도 1 및 도 2와 같이 화소전극(UPXL)에 연결된 TFT의 드레인전극(MPXL)을 일측 전극으로, 그리고 하부 공통전극(DCOM)을 타측 전극으로 하는 스토리지 커패시터(Cst)를 게이트라인(GL) 근처에 형성하고 있다. 도 2에서, 'GLS'는 기판을, 'GI'는 게이트 절연막을, 그리고 'PAS'는 무기 절연막을 각각 나타낸다.

스토리지 커패시터(Cst)의 용량은 스토리지 커패시터(Cst)를 구성하는 양 전극들 간 중첩 면적에 비례하며, 그들 간 이격 거리에 반비례한다. 이러한 스토리지 커패시터(Cst)의 용량은 공정상 어쩔 수 없이 발생되는 기생 용량에 의해 변동될 수 있다. 여기서, 기생 용량은 스토리지 커패시터(Cst)를 구성하는 양 전극들과 스토리지 커패시터(Cst)를 구성하지 않는 다른 전극 사이에 형성되는 것으로, 예컨대 게이트라인(GL)과 드레인전극(MPXL) 간 기생용량(Cgd), 게이트라인(GL)과 TFT의 소스전극 간 기생용량(Cgs) 등이 있다. 기생 용량의 영향이 크면 스토리지 커패시터(Cst)의 전압 유지력이 떨어지므로, 원하는 전압 유지력을 얻기 위해서는 스토리지 커패시터(Cst)의 면적이 증대되어야 한다.

종래 액정표시장치에서는 게이트라인(GL) 근처에 스토리지 커패시터(Cst)를 형성하였기 때문에, 게이트라인(GL)으로 인해 스토리지 커패시터(Cst)의 전압 유지력이 낮았다. 종래 액정표시장치는 이를 보완하기 위해 큰 면적으로 스토리지 커패시터(Cst)를 형성하였는데, 그에 따라 개구율이 저하되는 문제가 있었다.

따라서, 본 발명의 목적은 스토리지 커패시터로 인한 개구율 저하를 최소화할 수 있도록 한 액정표시장치의 픽셀 어레이를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 제1 데이터전압이 충전되는 제1 화소전극, 상기 제1 화소전극과 대향하여 전계를 형성하는 상부 공통전극, 상기 상부 공통전극에 공통전압을 인가하는 하부 공통전극, 상기 제1 데이터전압을 소정 기간 동안 유지시키기 위한 제1 스토리지 커패시터를 포함한 제1 화소; 및 제2 데이터전압이 충전되는 제2 화소전극, 상기 제2 화소전극과 대향하여 전계를 형성하는 상기 상부 공통전극, 상기 상부 공통전극에 공통전압을 인가하는 상기 하부 공통전극, 상기 제2 데이터전압을 소정 기간 동안 유지시키기 위한 제2 스토리지 커패시터를 포함하는 제2 화소를 구비하고; 상기 제1 및 제2 스토리지 커패시터는 수평 방향으로 서로 이웃한 상기 제1 및 제2 화소 사이의 스토리지 영역에 형성되고, 상기 스토리지 영역에는 상기 제1 및 제2 화소를 구동하기 위한 데이터라인과 게이트라인이 형성되지 않으며, 상기 제1 스토리지 커패시터는 상기 제1 화소전극으로부터 분기된 제1 브랜치 화소전극을 일측 전극으로 포함하고, 상기 제2 스토리지 커패시터는 상기 제2 화소전극으로부터 분기된 제2 브랜치 화소전극을 일측 전극으로 포함한다.

상기 제1 및 제2 브랜치 화소전극은 제1 절연막을 사이에 두고 상기 하부 공통전극의 위에 형성되고, 적어도 하나 이상의 제2 절연막을 사이에 두고 상기 상부 공통전극의 아래에 형성되며; 상기 제1 스토리지 커패시터는, 상기 제1 브랜치 화소전극과 상기 상부 공통전극을 양측 전극으로 하는 제1 상부 스토리지 커패시터와 상기 제1 브랜치 화소전극과 상기 하부 공통전극을 양측 전극으로 하는 제1 하부 스토리지 커패시터를 포함하고; 상기 제2 스토리지 커패시터는, 상기 제2 브랜치 화소전극과 상기 상부 공통전극을 양측 전극으로 하는 제2 상부 스토리지 커패시터와 상기 제2 브랜치 화소전극과 상기 하부 공통전극을 양측 전극으로 하는 제2 하부 스토리지 커패시터를 포함한다.

상기 스토리지 영역에는 상기 상부 공통전극과 상기 하부 공통전극에 연결되며 수직 방향으로 연장되는 중간부 공통전극이 더 형성되고; 상기 제1 및 제2 브랜치 화소전극)은 제1 절연막을 사이에 두고 상기 중간부 공통전극의 아래에 형성되되, 상기 하부 공통전극과 동일층 상에 형성되며; 상기 제1 스토리지 커패시터는, 상기 제1 브랜치 화소전극과 상기 중간부 공통전극을 양측 전극으로 포함하고; 상기 제2 스토리지 커패시터는, 상기 제2 브랜치 화소전극과 상기 중간부 공통전극을 양측 전극으로 포함한다.

상기 스토리지 영역 내에서, 상기 제1 브랜치 화소전극은 상기 제2 화소전극보다 상기 제1 화소전극에 더 가깝게 형성되고, 상기 제2 브랜치 화소전극은 상기 제1 화소전극보다 상기 제2 화소전극에 더 가깝게 형성된다.

상기 스토리지 영역 내에서, 상기 제1 및 제2 스토리지 커패시터의 용량 조절을 위해 상기 상부 공통전극과 상기 하부 공통전극 중 적어도 어느 하나는 2 이상의 전극 패턴들로 분할된다.

본 발명은 수평 방향으로 이웃한 화소들 사이들 중에서 데이터라인이 형성되지 않는 스토리지 영역에 양방향 또는 단방향 형태의 스토리지 커패시터를 형성함으로써 스토리지 커패시터의 용량을 늘릴 수 있고, 증가된 스토리지 커패시터의 용량을 고려하여 스토리지 커패시터의 형성 면적을 줄일 수 있어, 스토리지 커패시터로 인한 개구율 저하를 최소화할 수 있다.

본 발명은 스토리지 커패시터의 일측 전극 역할을 하는 브랜치 화소전극을, 이웃 화소의 전계 간섭 영향을 최대한 덜 받도록 자기 화소에 가깝게 형성함으로써 전압 유지력을 크게 높일 수 있다.

도 1은 종래 액정표시장치에서 한 화소의 평면 어레이를 보여주는 도면.
도 2는 도 1을 Ⅰ-Ⅰ'에 따라 절취한 단면을 보여주는 도면.
도 3은 본 발명의 실시예에 따른 액정표시장치를 보여주는 도면.
도 4는 본 발명에서 스토리지 커패시터가 형성되는 영역을 보여주는 도면.
도 5a 및 도 5b는 스토리지 커패시터의 일측 전극으로 기능하는 브랜치 화소전극의 형성 예들을 보여주는 도면들.
도 6 내지 도 8은 본 발명의 스토리지 커패시터가 형성되는 픽셀 어레이의 일 예들을 보여주는 도면들.
도 9는 도 6의 'XY' 부분에 대한 구체적 평면 어레이를 보여주는 도면.
도 10은 도 9를 Ⅱ-Ⅱ'에 따라 절취한 단면을 보여주는 도면.
도 11a 내지 도 11c는 스토리지 커패시터의 용량 조절을 위한 전극 분할 예들을 보여주는 도면들.
도 12는 본 발명의 스토리지 커패시터가 형성되는 픽셀 어레이의 다른 예를 보여주는 도면.
도 13은 도 12의 'XY' 부분에 대한 구체적 평면 어레이에 대한 일 예를 보여주는 도면.
도 14는 도 13을 Ⅲ-Ⅲ'에 따라 절취한 단면을 보여주는 도면.
도 15는 도 13의 변형 예를 보여주는 도면.
도 16은 도 15를 Ⅲ-Ⅲ'에 따라 절취한 단면을 보여주는 도면.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 3은 본 발명의 실시예에 따른 액정표시장치를 보여준다. 도 4는 본 발명에서 스토리지 커패시터가 형성되는 영역을 보여준다. 도 5a 및 도 5b는 스토리지 커패시터의 일측 전극으로 기능하는 브랜치 화소전극의 형성 예들을 보여준다.

도 3 및 도 4를 참조하면, 본 발명의 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(Timing Controller,11), 데이터 구동회로(12), 및 게이트 구동회로(13)을 구비한다.

본 발명의 액정표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 모든 액정모드로 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.

액정표시패널(10)은 액정셀(Clc)을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 액정표시패널(10)에서 영상 데이터는 매트릭스 형태로 화소들이 배치된 픽셀 어레이에 표시된다. 픽셀 어레이는 하부 기판에 형성된 TFT 어레이와, 상부 기판에 형성된 컬러필터 어레이를 포함한다. COT(Color filter on TFT) 공정을 이용하면, 컬러 필터는 하부 기판의 TFT 어레이에 형성될 수 있다.

TFT 어레이에는 수직 배선들과 수평 배선들을 포함한다. 수직 배선들은 액정표시패널(10)의 수직 방향(Y축 방향)을 따라 형성된다. 수평 배선들은 액정표시패널(10)의 수평 방향(X축 방향)을 따라 형성되어 수직 배선들과 직교된다. 수직 배선들은 데이터라인들(DL)을 포함하고, 수평 배선들은 게이트라인들(GL)을 포함한다.

TFT 어레이에서, 데이터라인들(DL)과 게이트라인들(GL)의 교차부마다 TFT들(Thin Film Transistor)이 형성된다. TFT는 게이트라인(GL)으로부터의 게이트 펄스에 응답하여 데이터라인(DL)으로부터의 데이터 전압을 액정셀(Clc)의 화소전극(1)에 공급한다. 화소로 기능하는 액정셀들(Clc) 각각은 TFT를 통해 데이터 전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동된다. 공통전압(Vcom)은 공통전압 공급 라인을 통해 화소들의 공통전극(2)에 공급된다. 공통전극(2)은 동일층 상에서 화소전극(1)과 대향되게 형성되는 상부 공통전극(도 9 및 도 13의 UCOM)으로 구현될 수 있다. 공통전압 공급 라인은 동일층 상에서 게이트라인(GL)과 나란한 방향으로 형성되는 하부 공통전극(도 9, 도 13 및 도 15의 DCOM)을 포함하거나, 또는 동일층 상에서 데이터라인(DL)과 나란한 방향으로 형성되는 중간부 공통전극(도 13 및 도 15의 MCOM)을 더 포함하여 구현될 수 있다.

액정셀(Clc)에는 화소에 충전된 데이터전압을 1 프레임 기간 동안 유지시키는 스토리지 커패시터(Cst)가 접속된다. 컬러필터 어레이는 컬러필터와 블랙 매트릭스를 포함한다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

스토리지 커패시터(Cst)는 원하는 전압 유지력을 확보하면서 개구율 저하가 최소화되도록, 도 4와 같이 수평 방향(X축 방향)으로 서로 이웃한 2개의 화소들(P1,P2) 사에에 존재하는 스토리지 영역(AR)에 형성되는 특징이 있다. 수평 방향(X축 방향)으로 서로 이웃한 2개의 화소들 사이마다 사이 영역이 존재한다. 본 발명의 스토리지 영역(AR)은 상기 사이 영역들을 모두 가리키는 것이 아니라, 상기 사이 영역들 중에서 데이터라인(DL)과 게이트라인(GL)이 형성되지 않는 사이 영역들만을 가리킨다. 스토리지 영역(AR)이 형성되는 픽셀 어레이의 일 예들에 대해서는 도 6 내지도 8을 통해 후술한다.

본 발명의 액정표시장치는 데이터라인(DL)과 게이트라인(GL)으로부터 최대한 이격된 스토리지 영역(AR)에 스토리지 커패시터(Cst)를 형성함으로써, 신호라인들(DL,GL)에 의한 기생 용량의 영향을 최소화한다. 그 결과, 본 발명에 따른 스토리지 커패시터(Cst)의 형성 면적(커패시터 형성을 위한 전극들 간 오버랩 면적)은, 동일 용량의 종래 스토리지 커패시터의 그것에 비해 줄어들며, 그에 따라 개구율 향상이 용이하게 구현될 수 있다.

본 발명의 액정표시장치는 스토리지 영역(AR)에 스토리지 커패시터(Cst)를 형성하되, 도 9 및 도 10과 같이 화소전극으로부터 분기된 브랜치(branch) 화소전극(BRPXL)을 기준으로 그 상하에 형성된 상부 공통전극(UCOM) 및 하부 공통전극(DCOM)을 이용하여 양방향 스토리지 커패시터(CstA,CstB)를 형성함으로써 스토리지 커패시터(Cst)의 용량을 늘릴 수 있다. 그리고, 증가된 스토리지 커패시터의 용량을 고려하여 스토리지 커패시터의 형성 면적을 줄일 수 있어, 본 발명은 개구율을 더욱 향상시킬 수 있다. 이 경우, 본 발명은 스토리지 커패시터의 용량 조절이 용이하도록 상부 공통전극(UCOM) 및 하부 공통전극(DCOM) 중 적어도 어느 하나를 2 이상의 전극 패턴들로 분할할 수 있다.

본 발명의 액정표시장치가 공통전압 안정화를 위해 스토리지 영역(AR)에 중간부 공통전극(도 13 및 도 15의 MCOM)을 더 포함하여 구현될 때, 스토리지 영역(AR)에 형성되는 스토리지 커패시터(Cst)는 도 13 내지 도 16과 같이 화소전극으로부터 분기된 브랜치 화소전극(BRPXL)과 함께 중간부 공통전극(MCOM)을 양측 전극으로 이용할 수 있어 개구율 확보에 매우 유리하다.

본 발명의 스토리지 커패시터(Cst)에 있어 일측 전극 역할을 하는 브랜치 화소전극은, 이웃 화소의 전계 간섭 영향을 최대한 덜 받도록 자기 화소에 가깝게 형성됨으로써 전압 유지력을 크게 높일 수 있다. 예컨대, 도 5a와 같이 제1 화소(P1)로부터 분기된 제1 브랜치 화소전극(BRPXL1)은 제2 화소(P2)보다 제1 화소(P1)에 더 가깝게 형성되고, 제2 화소(P2)로부터 분기된 제2 브랜치 화소전극(BRPXL2)은 제1 화소(P1)보다 제2 화소(P2)에 더 가깝게 형성될 수 있다. 또한, 도 5b와 같이 제1 화소(P1)로부터 분기된 제1 브랜치 화소전극(BRPXL1)은 제2 화소(P2)보다 제1 화소(P1)에 더 가깝게 형성되고, 제2 화소(P2)로부터 분기된 제2 브랜치 화소전극(BRPXL2)은 제1 화소(P1)보다 제2 화소(P2)에 더 가깝게 형성될 수 있다. 도 5a 및 도 5b에서 브랜치 화소전극의 분기 위치는 TFT 배치 위치에 따라 결정되는 것으로, 도 5a는 도 6 및 도 12와 같은 픽셀 어레이에 대응될 수 있고, 도 5b는 도 7 및 도 8과 픽셀 어레이에 대응될 수 있다.

데이터 구동회로(12)는 다수의 소스 드라이버 IC(Integrated Circuit)들을 포함한다. 소스 드라이버 IC(SIC)는 타이밍 콘트롤러(11)의 제어 하에 입력 영상의 디지털 비디오 데이터들을 샘플링한 후에 래치(Latch)하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이버 IC(SIC)는 타이밍 콘트롤러(11)의 제어 하에 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 이용하여 디지털 비디오 데이터들을 아날로그 감마보상전압으로 변환하여 데이터 전압을 발생하고 그 데이터 전압을 데이터라인들(DL)에 공급한다.

게이트 구동회로(13)는 타이밍 콘트롤러(11)의 제어 하에 데이터 전압에 동기되는 게이트 펄스(또는 스캔펄스)를 게이트라인들(GL)에 라인 순차 방식으로 공급한다. 게이트 구동회로(13)는 GIP(Gate Driver In Panel) 방식에 따라 액정표시패널(10)에 직접 형성될 수 있다.

타이밍 콘트롤러(11)는 호스트 시스템으로부터 수신한 입력 영상의 디지털 비디오 데이터를 소스 드라이버 IC들에 전송한다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(DCLK) 등의 타이밍 신호들을 입력받는다. 이러한 타이밍 신호들은 입력 영상의 디지털 비디오 데이터와 동기된다. 타이밍 콘트롤러(11)는 타이밍 신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.

호스트 시스템(Host System, SYSTEM)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터(RGB)를 액정표시패널(10)에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(11)로 전송한다.

도 6 내지 도 8은 본 발명의 스토리지 커패시터가 형성되는 픽셀 어레이의 일 예들을 보여준다. 본 발명은 스토리지 커패시터가 형성되는 스토리지 영역(AR)을 확보하기 위해 도 6 내지 도 8과 같은 픽셀 어레이를 활용할 수 있다.

도 6을 참조하면, 본 발명의 픽셀 어레이는 데이터라인들의 개수를 정해진 수평 해상도 구현을 위한 화소들의 개수에 비해 1/2로 줄일 수 있고, 필요한 소스 드라이브 IC들의 개수도 1/2로 줄일 수 있다. 다만, 이 픽셀 어레이는 데이터라인들의 개수를 절반으로 줄이는 대신 게이트라인들의 개수를 정해진 수직 해상도 구현을 위한 화소들의 개수에 비해 2배로 늘려야 한다.

이 픽셀 어레이에서 수평 방향(X 방향)으로 이웃하는 화소쌍들은 동일한 데이터라인을 공유하여 그 데이터라인을 통해 시분할 방식으로 공급되는 데이터전압을 연속으로 충전한다. TFT2는 제1 게이트라인(GL1)으로부터의 스캔펄스에 응답하여 스위칭됨으로써, 데이터라인(DL1~DL3)과 그의 좌측에 배치된 화소(P2)를 전기적으로 연결하여 해당 화소에 데이터전압을 공급한다. TFT1은 제2 게이트라인(GL2)으로부터의 스캔펄스에 응답하여 스위칭됨으로써, 데이터라인(DL1~DL3)과 그의 우측에 배치된 화소(P1)를 전기적으로 연결하여 해당 화소에 데이터전압을 공급한다.

도 6의 픽셀 어레이에서 화소쌍들 사이에는 스토리지 영역(AR)이 존재하며, 이 스토리지 영역(AR)에는 게이트라인과 데이터라인이 형성되지 않는다. 본 발명은 스토리지 영역(AR)에 스토리지 커패시터를 형성하기 위해 스토리지 영역(AR)을 사이에 두고 수평 방향(X)으로 이웃한 화소(P1,P2)로부터 각각 분기된 브랜치 화소전극들을 구비하고, 이 브랜치 화소전극들을 스토리지 커패시터의 일측 전극으로 활용한다.

또한, 도 7을 참조하면, 본 발명의 픽셀 어레이는 데이터라인들의 개수를 정해진 수평 해상도 구현을 위한 화소들의 개수에 비해 1/3로 줄일 수 있고, 필요한 소스 드라이브 IC들의 개수도 1/3로 줄일 수 있다. 다만, 이 픽셀 어레이는 데이터라인들의 개수를 1/3로 줄이는 대신 게이트라인들의 개수를 정해진 수직 해상도 구현을 위한 화소들의 개수에 비해 3배로 늘려야 한다.

이 픽셀 어레이에서 수평 방향(X 방향)으로 이웃하는 3개의 화소들로 이루어진 각 화소군 내의 화소들은 동일한 데이터라인(DL1,DL2)을 공유하여 그 데이터라인을 통해 시분할 방식으로 공급되는 데이터전압을 연속으로 충전한다. TFT1은 제1 게이트라인(GL1)으로부터의 스캔펄스에 응답하여 스위칭됨으로써, 데이터라인(DL1)과 제1 화소를 전기적으로 연결하여 제1 화소에 데이터전압을 공급한다. TFT2는 제2 게이트라인(GL2)으로부터의 스캔펄스에 응답하여 스위칭됨으로써, 데이터라인(DL1)과 제2 화소를 전기적으로 연결하여 제2 화소에 데이터전압을 공급한다. 그리고, TFT3은 제3 게이트라인(GL3)으로부터의 스캔펄스에 응답하여 스위칭됨으로써, 데이터라인(DL1)과 제3 화소를 전기적으로 연결하여 제3 화소에 데이터전압을 공급한다.

도 7의 픽셀 어레이에서 동일 화소군 내에 속하는 화소들(P1,P2) 사이에는 스토리지 영역(AR)이 존재하며, 이 스토리지 영역(AR)에는 게이트라인과 데이터라인이 형성되지 않는다. 본 발명은 스토리지 영역(AR)에 스토리지 커패시터를 형성하기 위해 스토리지 영역(AR)을 사이에 두고 수평 방향(X)으로 이웃한 화소(P1,P2)로부터 각각 분기된 브랜치 화소전극들을 구비하고, 이 브랜치 화소전극들을 스토리지 커패시터의 일측 전극으로 활용한다.

또한, 도 8을 참조하면, 본 발명의 픽셀 어레이는 데이터라인들의 개수를 정해진 수평 해상도 구현을 위한 화소들의 개수와 동일하게 하되, 데이터라인들의 형성 위치를 조정하여 스토리지 영역(AR)을 확보할 수 있다. 예컨대, 도 8의 픽셀 어레이에서는, 기수 데이터라인들(DL1,DL3)이 기수번째 컬럼 라인들에 배치된 화소들의 좌측에 형성되고, 우수 데이터라인들(DL2,DL4)이 우수번째 컬럼 라인들에 배치된 화소들의 우측에 형성된다.

그에 따라 도 8의 픽셀 어레이에서 수평 방향으로 서로 이웃한 기수번째 컬럼 라인의 화소(P1)와 우수번째 컬럼 라인의 화소(P2) 사이에는 스토리지 영역(AR)이 존재하며, 이 스토리지 영역(AR)에는 게이트라인과 데이터라인이 형성되지 않는다. 본 발명은 스토리지 영역(AR)에 스토리지 커패시터를 형성하기 위해 스토리지 영역(AR)을 사이에 두고 수평 방향(X)으로 이웃한 화소(P1,P2)로부터 각각 분기된 브랜치 화소전극들을 구비하고, 이 브랜치 화소전극들을 스토리지 커패시터의 일측 전극으로 활용한다.

도 9는 스토리지 커패시터들이 스토리지 영역(AR)에 구체적으로 형성되는 일 예로서 도 6의 'XY' 부분에 대한 구체적 평면 어레이를 보여준다. 도 10은 도 9를 Ⅱ-Ⅱ'에 따라 절취한 단면을 보여준다. 그리고, 도 11a 내지 도 11c는 스토리지 커패시터의 용량 조절을 위한 전극 분할 예들을 보여준다.

도 9 및 도 10을 참조하면, 수평 방향(X)으로 이웃한 제1 화소(P1)와 제2 화소(P2)는 그들 사이에 스토리지 영역(AR)을 구비한다. 도 10의 'ACT'는 반도체 패턴을 지시한다.

제1 화소(P1)는 제1 데이터전압이 충전되는 제1 화소전극(UPXL1), 상기 제1 화소전극(UPXL1)과 대향하여 전계를 형성하는 상부 공통전극(UCOM), 상기 상부 공통전극(UCOM)에 공통전압을 인가하는 하부 공통전극(DCOM), 상기 제1 데이터전압을 소정 기간(1 프레임 기간) 동안 유지시키기 위한 제1 스토리지 커패시터(Cst1), 제1 TFT를 포함한다. 제1 TFT는 제2 게이트라인(GL2)으로부터의 스캔펄스에 응답하여 제1 데이터라인(DL1)과 제1 화소전극(UPXL1) 간의 전류 흐름을 스위칭함으로써 제1 데이터라인(DL1)의 제1 데이터전압을 제1 화소전극(UPXL1)에 공급한다. 제1 TFT는 제2 게이트라인(GL2)에 일체화된 게이트전극(G), 제1 데이터라인에 일체화된 드레인전극(D), 제1 콘택홀(CT1)을 통해 제1 화소전극(UPXL1)에 연결된 소스전극(S)을 포함한다.

제2 화소(P2)는 제2 데이터전압이 충전되는 제2 화소전극(UPXL2), 상기 제2 화소전극(UPXL2)과 대향하여 전계를 형성하는 상부 공통전극(UCOM), 상기 상부 공통전극(UCOM)에 공통전압을 인가하는 하부 공통전극(DCOM), 상기 제2 데이터전압을 소정 기간 동안 유지시키기 위한 제2 스토리지 커패시터(Cst2), 제2 TFT를 포함한다. 제2 TFT는 제1 게이트라인(GL1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(DL2)과 제2 화소전극(UPXL2) 간의 전류 흐름을 스위칭함으로써 제2 데이터라인(DL2)의 제2 데이터전압을 제2 화소전극(UPXL2)에 공급한다. 제2 TFT는 제1 게이트라인(GL1)에 일체화된 게이트전극(G), 제2 데이터라인에 일체화된 드레인전극(D), 제2 콘택홀(CT2)을 통해 제2 화소전극(UPXL2)에 연결된 소스전극(S)을 포함한다.

제1 및 제2 스토리지 커패시터(Cst1,Cst2)는 수평 방향(X)으로 서로 이웃한 제1 및 제2 화소(P1,P2) 사이의 스토리지 영역(AR)에 형성되고, 스토리지 영역(AR)에는 제1 및 제2 화소(P1,P2)를 구동하기 위한 데이터라인과 게이트라인이 형성되지 않는다. 그 결과, 신호라인들(DL,GL)에 의한 기생 용량의 영향이 최소화되어 제1 및 제2 스토리지 커패시터(Cst1,Cst2)의 용량이 실질적으로 증가되는 효과가 있다.

하부 공통전극(DCOM)은 게이트라인들(GL1,GL2), TFT들의 게이트전극(G)과 동일 재질 및 동일 공정으로 형성될 수 있다. 하부 공통전극(DCOM)은 수평 방향(X 방향)을 따라 게이트라인들(GL1,GL2)과 나란히 형성됨과 아울러 스토리지 영역(AR) 내에서 수직 방향(Y)을 따라 연장되도록 형성될 수 있다.

스토리지 영역(AR) 내에서 제1 및 제2 브랜치 화소전극(BRPXL1,BRPXL2)은 게이트 절연막(GI)을 사이에 두고 하부 공통전극(DCOM)의 위에 형성되고, 적어도 하나 이상의 무기 및 유기 절연막들(PAS,PAC)을 사이에 두고 상부 공통전극(UCOM)의 아래에 형성될 수 있다. 제1 및 제2 브랜치 화소전극(BRPXL1,BRPXL2)은 데이터라인들(DL1,DL2), TFT들의 소스전극(S) 및 드레인전극(D)과 동일 재질 및 동일 공정으로 형성될 수 있다. 제1 브랜치 화소전극(BRPXL1)은 제1 TFT의 드레인전극(D)에 일체화되도록 형성된 후 제1 콘택홀(CT1)을 통해 제1 화소전극(UPXL1)에 연결될 수 있다. 그리고, 제2 브랜치 화소전극(BRPXL2)은 제2 TFT의 드레인전극(D)에 일체화되도록 형성된 후 제2 콘택홀(CT2)을 통해 제2 화소전극(UPXL2)에 연결될 수 있다. 상부 공통전극(UCOM)은 제1 및 제2 화소전극(UPXL1,UPXL2)과 동일 재질 및 동일 공정으로 형성될 수 있다. 상부 공통전극(UCOM)은 제1 및 제2 화소전극(UPXL1,UPXL2)과 대향함과 아울러 스토리지 영역(AR) 내에서 수직 방향(Y)을 따라 연장되도록 형성될 수 있다.

이에 따라, 제1 스토리지 커패시터(Cst1)는, 제1 브랜치 화소전극(BRPXL1)과 상부 공통전극(UCOM)을 양측 전극으로 하는 제1 상부 스토리지 커패시터(CstA1)와, 제1 브랜치 화소전극(BRPXL1)과 하부 공통전극(DCOM)을 양측 전극으로 하는 제1 하부 스토리지 커패시터(CstB1)를 포함하여 양방향으로 형성될 수 있다. 그 결과, 제1 스토리지 커패시터(Cst1)의 용량이 증대되고, 그에 따라 제1 스토리지 커패시터(Cst1)의 형성 면적을 줄일 수 있게 된다.

또한, 제2 스토리지 커패시터(Cst2)는, 제2 브랜치 화소전극(BRPXL2)과 상부 공통전극(UCOM)을 양측 전극으로 하는 제2 상부 스토리지 커패시터(CstA2)와, 제2 브랜치 화소전극(BRPXL2)과 상기 하부 공통전극(DCOM)을 양측 전극으로 하는 제2 하부 스토리지 커패시터(CstB2)를 포함하여 양방향으로 형성될 수 있다. 그 결과, 제2 스토리지 커패시터(Cst2)의 용량이 증대되고, 그에 따라 제2 스토리지 커패시터(Cst2)의 형성 면적을 줄일 수 있게 된다.

한편, 이웃한 화소로부터 가해지는 전계 간섭의 영향을 최대한 억제하기 위해 스토리지 영역(AR) 내에서 제1 브랜치 화소전극(BRPXL1)과 제2 브랜치 화소전극(BRPXL2)은 비 대칭적으로 형성될 수 있다. 다시 말해, 제1 브랜치 화소전극(BRPXL1)은 제2 화소전극(UPXL2)보다 제1 화소전극(UPXL1)에 더 가깝게 형성되고, 제2 브랜치 화소전극(BRPXL2)은 제1 화소전극(UPXL1)보다 제2 화소전극(UPXL2)에 더 가깝게 형성될 수 있다.

한편, 제1 및 제2 스토리지 커패시터(Cst1,Cst2)는 각각 양방향 구조를 취하므로 필요 이상으로 용량이 커질 수 있다. 따라서, 본 발명은 스토리지 영역(AR) 내에서, 도 11a 내지 도 11c와 같이 상부 공통전극(UCOM)과 하부 공통전극(DCOM) 중 적어도 어느 하나를 2 이상의 전극 패턴들로 분할함으로써 제1 및 제2 스토리지 커패시터(Cst1,Cst2)의 용량을 용이하게 조절할 수 있다.

도 12는 본 발명의 스토리지 커패시터가 형성되는 픽셀 어레이의 다른 예를 보여준다. 도 13은 스토리지 커패시터들이 스토리지 영역(AR)에 구체적으로 형성되는 일 예로서 도 12의 'XY' 부분에 대한 구체적 평면 어레이를 보여준다. 도 14는 도 13을 Ⅲ-Ⅲ'에 따라 절취한 단면을 보여준다. 도 15는 도 13의 변형 예를 보여주고, 도 16은 도 15를 Ⅲ-Ⅲ'에 따라 절취한 단면을 보여준다.

도 12 내지 도 16을 참조하면, 수평 방향(X)으로 이웃한 제1 화소(P1)와 제2 화소(P2)는 그들 사이에 스토리지 영역(AR)을 구비한다. 도 14 및 도 16의 'ACT'는 반도체 패턴을 지시한다.

제1 화소(P1)는 제1 데이터전압이 충전되는 제1 화소전극(UPXL1), 상기 제1 화소전극(UPXL1)과 대향하여 전계를 형성하는 상부 공통전극(UCOM), 상기 상부 공통전극(UCOM)에 공통전압을 인가하는 하부 공통전극(DCOM), 상기 제1 데이터전압을 소정 기간(1 프레임 기간) 동안 유지시키기 위한 제1 스토리지 커패시터(Cst1), 제1 TFT를 포함한다. 제1 TFT는 제2 게이트라인(GL2)으로부터의 스캔펄스에 응답하여 제1 데이터라인(DL1)과 제1 화소전극(UPXL1) 간의 전류 흐름을 스위칭함으로써 제1 데이터라인(DL1)의 제1 데이터전압을 제1 화소전극(UPXL1)에 공급한다. 제1 TFT는 제2 게이트라인(GL2)에 일체화된 게이트전극(G), 제1 데이터라인에 일체화된 드레인전극(D), 제1-1 콘택홀(CT11)을 통해 제1 화소전극(UPXL1)에 연결된 소스전극(S)을 포함한다.

제2 화소(P2)는 제2 데이터전압이 충전되는 제2 화소전극(UPXL2), 상기 제2 화소전극(UPXL2)과 대향하여 전계를 형성하는 상부 공통전극(UCOM), 상기 상부 공통전극(UCOM)에 공통전압을 인가하는 하부 공통전극(DCOM), 상기 제2 데이터전압을 소정 기간 동안 유지시키기 위한 제2 스토리지 커패시터(Cst2), 제2 TFT를 포함한다. 제2 TFT는 제1 게이트라인(GL1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(DL2)과 제2 화소전극(UPXL2) 간의 전류 흐름을 스위칭함으로써 제2 데이터라인(DL2)의 제2 데이터전압을 제2 화소전극(UPXL2)에 공급한다. 제2 TFT는 제1 게이트라인(GL1)에 일체화된 게이트전극(G), 제2 데이터라인에 일체화된 드레인전극(D), 제2-1 콘택홀(CT21)을 통해 제2 화소전극(UPXL2)에 연결된 소스전극(S)을 포함한다.

제1 및 제2 스토리지 커패시터(Cst1,Cst2)는 수평 방향(X)으로 서로 이웃한 제1 및 제2 화소(P1,P2) 사이의 스토리지 영역(AR)에 형성되고, 스토리지 영역(AR)에는 제1 및 제2 화소(P1,P2)를 구동하기 위한 데이터라인과 게이트라인이 형성되지 않는다. 그 결과, 신호라인들(DL,GL)에 의한 기생 용량의 영향이 최소화되어 제1 및 제2 스토리지 커패시터(Cst1,Cst2)의 용량이 실질적으로 증가되는 효과가 있다.

스토리지 영역(AR)에는 상부 공통전극(UCOM)과 하부 공통전극(DCOM)에 연결되며 수직 방향(Y)으로 연장되는 중간부 공통전극(MVCOM)이 더 형성된다. 중간부 공통전극(MVCOM)은 데이터라인이 없는 스토리지 영역(AR)마다 데이터라인과 나란히 형성됨으로써, 픽셀 어레이에서 공통전압(Vcom)의 위치별 편차를 최소화한다.

스토리지 영역(AR) 내에서 제1 및 제2 브랜치 화소전극(BRPXL1,BRPXL2)은 게이트 절연막(GI)을 사이에 두고 중간부 공통전극(MCOM)의 아래에 형성되되, 하부 공통전극(DCOM)과 동일층 상에 형성될 수 있다.

제1 및 제2 브랜치 화소전극(BRPXL1,BRPXL2)은 하부 공통전극(DCOM), 게이트라인들(GL1,GL2), TFT들의 게이트전극 등과 동일 재질 및 동일 공정으로 형성될 수 있다. 하부 공통전극(DCOM)은 수평 방향(X 방향)을 따라 게이트라인들(GL1,GL2)과 나란히 형성되지만, 도 9와 달리 스토리지 영역(AR) 내에서 수직 방향(Y)을 따라 연장되도록 형성되지는 않는다. 제1 브랜치 화소전극(BRPXL1)은 중간부 공통전극(MCOM)과 중첩되도록 스토리지 영역(AR)에 형성되고, 제1-2 콘택홀(CT12)을 통해 제1 화소전극(UPXL1)에 연결될 수 있다. 그리고, 제2 브랜치 화소전극(BRPXL2)은 중간부 공통전극(MCOM)과 중첩되도록 스토리지 영역(AR)에 형성되고, 제2-2 콘택홀(CT22)을 통해 제2 화소전극(UPXL2)에 연결될 수 있다. 중간부 공통전극(MCOM)은 데이터라인들(DL1,DL2), TFT들의 소스전극(S) 및 드레인전극(D) 등과 동일 재질 및 동일 공정으로 형성될 수 있다. 상부 공통전극(UCOM)은 제1 및 제2 화소전극(UPXL1,UPXL2)과 동일 재질 및 동일 공정으로 형성될 수 있다. 상부 공통전극(UCOM)은 제1 및 제2 화소전극(UPXL1,UPXL2)과 대향함과 아울러 스토리지 영역(AR) 내에서 수직 방향(Y)을 따라 연장되도록 형성될 수 있다. 하부 공통전극(DCOM), 중간부 공통전극(MCOM) 및 상부 공통전극(UCOM)은 제1-3 및 제2-3 콘택홀(CT13,CT23)을 통해 서로 연결된다.

이에 따라, 제1 스토리지 커패시터(Cst1)는, 제1 브랜치 화소전극(BRPXL1)과 중간부 공통전극(MVCOM)을 양측 전극으로 포함하여 형성될 수 있고, 제2 스토리지 커패시터(Cst2)는, 제2 브랜치 화소전극(BRPXL1)과 중간부 공통전극(MVCOM)을 양측 전극으로 포함하여 형성될 수 있다.

한편, 이웃한 화소로부터 가해지는 전계 간섭의 영향을 최대한 억제하기 위해 스토리지 영역(AR) 내에서 제1 브랜치 화소전극(BRPXL1)과 제2 브랜치 화소전극(BRPXL2)은 비 대칭적으로 형성될 수 있다. 다시 말해, 도 15 및 도 16과 같이 제1 브랜치 화소전극(BRPXL1)은 제2 화소전극(UPXL2)보다 제1 화소전극(UPXL1)에 더 가깝게 형성되고, 제2 브랜치 화소전극(BRPXL2)은 제1 화소전극(UPXL1)보다 제2 화소전극(UPXL2)에 더 가깝게 형성될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.

10: 액정표시패널 11: 타이밍 콘트롤러
12: 데이터 구동회로 13: 게이트 구동회로
BRPXL1,BRPXL2: 브랜치 화소전극 DCOM,MCOM,UCOM: 공통전극

Claims (5)

1. 제1 데이터전압이 충전되는 제1 화소전극, 상기 제1 화소전극과 대향하여 전계를 형성하는 상부 공통전극, 상기 상부 공통전극에 공통전압을 인가하는 하부 공통전극, 상기 제1 데이터전압을 소정 기간 동안 유지시키기 위한 제1 스토리지 커패시터를 포함한 제1 화소; 및
   제2 데이터전압이 충전되는 제2 화소전극, 상기 제2 화소전극과 대향하여 전계를 형성하는 상기 상부 공통전극, 상기 상부 공통전극에 공통전압을 인가하는 상기 하부 공통전극, 상기 제2 데이터전압을 소정 기간 동안 유지시키기 위한 제2 스토리지 커패시터를 포함하는 제2 화소를 구비하고;
   상기 제1 및 제2 스토리지 커패시터는 수평 방향으로 서로 이웃한 상기 제1 및 제2 화소 사이의 스토리지 영역에 형성되고, 상기 스토리지 영역에는 상기 제1 및 제2 화소를 구동하기 위한 데이터라인과 게이트라인이 형성되지 않으며,
   상기 제1 스토리지 커패시터는 상기 제1 화소전극으로부터 분기된 제1 브랜치 화소전극을 일측 전극으로 포함하고, 상기 제2 스토리지 커패시터는 상기 제2 화소전극으로부터 분기된 제2 브랜치 화소전극을 일측 전극으로 포함하는 것을 특징으로 하는 액정표시장치의 픽셀 어레이.
2. 제 1 항에 있어서,
   상기 제1 및 제2 브랜치 화소전극은 제1 절연막을 사이에 두고 상기 하부 공통전극의 위에 형성되고, 적어도 하나 이상의 제2 절연막을 사이에 두고 상기 상부 공통전극의 아래에 형성되며;
   상기 제1 스토리지 커패시터는, 상기 제1 브랜치 화소전극과 상기 상부 공통전극을 양측 전극으로 하는 제1 상부 스토리지 커패시터와 상기 제1 브랜치 화소전극과 상기 하부 공통전극을 양측 전극으로 하는 제1 하부 스토리지 커패시터를 포함하고;
   상기 제2 스토리지 커패시터는, 상기 제2 브랜치 화소전극과 상기 상부 공통전극을 양측 전극으로 하는 제2 상부 스토리지 커패시터와 상기 제2 브랜치 화소전극과 상기 하부 공통전극을 양측 전극으로 하는 제2 하부 스토리지 커패시터를 포함하는 것을 특징으로 하는 액정표시장치의 픽셀 어레이.
3. 제 1 항에 있어서,
   상기 스토리지 영역에는 상기 상부 공통전극과 상기 하부 공통전극에 연결되며 수직 방향으로 연장되는 중간부 공통전극이 더 형성되고;
   상기 제1 및 제2 브랜치 화소전극)은 제1 절연막을 사이에 두고 상기 중간부 공통전극의 아래에 형성되되, 상기 하부 공통전극과 동일층 상에 형성되며;
   상기 제1 스토리지 커패시터는, 상기 제1 브랜치 화소전극과 상기 중간부 공통전극을 양측 전극으로 포함하고;
   상기 제2 스토리지 커패시터는, 상기 제2 브랜치 화소전극과 상기 중간부 공통전극을 양측 전극으로 포함하는 것을 특징으로 하는 액정표시장치의 픽셀 어레이.
4. 제 1 항에 있어서,
   상기 스토리지 영역 내에서,
   상기 제1 브랜치 화소전극은 상기 제2 화소전극보다 상기 제1 화소전극에 더 가깝게 형성되고,
   상기 제2 브랜치 화소전극은 상기 제1 화소전극보다 상기 제2 화소전극에 더 가깝게 형성되는 것을 특징으로 하는 액정표시장치의 픽셀 어레이.
5. 제 2 항에 있어서,
   상기 스토리지 영역 내에서,
   상기 제1 및 제2 스토리지 커패시터의 용량 조절을 위해 상기 상부 공통전극과 상기 하부 공통전극 중 적어도 어느 하나는 2 이상의 전극 패턴들로 분할되는 것을 특징으로 하는 액정표시장치의 픽셀 어레이.

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