KR20160008749A - 발광소자, 발광소자 제조방법 및 조명시스템 - Google Patents
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Abstract
실시예에 따른 발광소자는 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상에 활성층; 상기 활성층 상에 전자차단층; 상기 전자차단층 상에 제 2 도전형 반도체층; 및 상기 제 1 도전형 반도체층 내에 카본이 도핑된 전류확산층; 을 포함하고, 상기 전류확산층의 두께는 0.5nm 내지 10nm 사이이고, 상기 카본 도핑 농도는 1.0 X 1016 Atoms/cm3 내지 1.0 X 1018 Atoms/cm3 사이인 것을 특징으로 한다.
실시예에 따른 발광소자는 ESD 수율이 높고, 신뢰성과 발광효율이 향상되는 장점이 있다.
실시예에 따른 발광소자는 ESD 수율이 높고, 신뢰성과 발광효율이 향상되는 장점이 있다.
Description
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자(electron)와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 된다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
최근 고효율 LED 수요가 증가함에 광도 개선이 이슈가 되고 있다.
광도를 개선하는 방안으로 활성층(MQW) 구조 개선, 전자차단층(EBL)의 개선, 활성층의 개선 등의 시도가 있으나 큰 효과를 보지 못하는 상황이다.
실시예는 광도 및 ESD 내성을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는 제 1 도전형 반도체층(112); 상기 제 1 도전형 반도체층(112) 상에 활성층(114); 상기 활성층(114) 상에 전자차단층(128); 상기 전자차단층(128) 상에 제 2 도전형 반도체층(116); 및 상기 제 1 도전형 반도체층(112) 내에 카본이 도핑된 전류확산층(200); 을 포함하고, 상기 전류확산층(200)의 두께는 0.5nm 내지 10nm 사이이고, 상기 카본 도핑 농도는 1.0 X 1016 Atoms/cm3 내지 1.0 X 1018 Atoms/cm3 사이인 것을 특징으로 한다.
다른 측면에서, 실시예에 따른 발광소자는 제 1 도전형 반도체층(112); 상기 제 1 도전형 반도체층(112) 상에 전류확산층(200); 상기 전류확산층(200) 상에 전위제어층(124); 상기 전위제어층(124) 상에 활성층(114); 상기 활성층(114) 상에 전자차단층(128); 및 상기 전자차단층(128) 상에 제 2 도전형 반도체층(116); 을 포함하고, 상기 전류확산층(200)은 카본을 도펀트로 포함하고, 두께는 0.5nm 내지 10nm 사이이며, 카본 도핑 농도는 1.0 X 1016 Atoms/cm3 내지 1.0 X 1018 Atoms/cm3 사이인 것을 특징으로 한다.
실시예에 따른 발광소자 제조방법은 기판(105) 상에 제 1 도전형 반도체층(112)의 제 1 반도체층(112a)을 성장시키는 단계; 상기 제 1 반도체층(112a) 상에 카본이 도핑된 전류확산층(200)을 성장시키는 단계; 상기 전류확산층(200) 상에 상기 제 1 도전형 반도체층(112)의 제 2 반도체층(112b)을 성장시키는 단계; 상기 제 2 반도체층(112b) 상에 활성층(114)을 성장시키는 단계; 상기 활성층(114) 상에 전자차단층(128)을 성장시키는 단계; 및 상기 전자차단층(128) 상에 제 2 도전형 반도체층(116)을 성장시키는 단계; 를 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 조명유닛을 포함할 수 있다.
실시예에 의하면 광도를 증대시킬 수 있는 최적의 구조를 구비한 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
또한, 실시예에 의하면 절연성이 높은 전류확산층을 이용하여, 전류 확산을 촉진시킬 수 있고, ESD에 대한 내성을 향상시킬 수 있는 장점이 있다.
이를 통해, 실시예에 따른 발광소자는 ESD 수율이 높고, 신뢰성과 발광효율이 향상되는 장점이 있다.
도 1은 제 1 실시예에 따른 발광구조물의 단면도이다.
도 2는 제 1 실시예에 따른 제 1 도전형 반도체층과 전류확산층의 단면도를 나타낸다.
도 3은 제 1 실시예에 따른 발광구조물을 심스(SIMS)로 분석한 결과를 나타낸다.
도 4(a)는 실시예에 따른 전류확산층의 두께가 0.5nm일 때 ESD 수율을 나타내고, 도 4(b)는 실시예에 따른 전류확산층의 두께가 2.5nm일 때 ESD 수율을 나타내고, 도 4(c)는 실시예에 따른 전류확산층의 두께가 5nm일 때 ESD 수율을 나타내고, 도 4(d)는 실시예에 따른 전류확산층의 두께가 10nm일 때 ESD 수율을 나타낸다.
도 5는 전류확산층의 두께가 다를 때, ESD 전압 크기에 따른 ESD 레벨을 실험한 결과를 나타내는 데이터이다.
도 6은 제 2 실시예에 따른 제 1 도전형 반도체층과 전류확산층의 단면도이다.
도 7은 제 3 실시예에 따른 제 1 도전형 반도체층, 전류확산층 및 전위제어층의 단면도이다.
도 8은 제 1 실시예에 따른 발광소자의 단면도이다.
도 9는 제 2 실시예에 따른 발광소자의 단면도이다.
도 10 내지 도 14는 제 1 실시예에 따른 발광소자의 제조방법을 나타낸다.
도 2는 제 1 실시예에 따른 제 1 도전형 반도체층과 전류확산층의 단면도를 나타낸다.
도 3은 제 1 실시예에 따른 발광구조물을 심스(SIMS)로 분석한 결과를 나타낸다.
도 4(a)는 실시예에 따른 전류확산층의 두께가 0.5nm일 때 ESD 수율을 나타내고, 도 4(b)는 실시예에 따른 전류확산층의 두께가 2.5nm일 때 ESD 수율을 나타내고, 도 4(c)는 실시예에 따른 전류확산층의 두께가 5nm일 때 ESD 수율을 나타내고, 도 4(d)는 실시예에 따른 전류확산층의 두께가 10nm일 때 ESD 수율을 나타낸다.
도 5는 전류확산층의 두께가 다를 때, ESD 전압 크기에 따른 ESD 레벨을 실험한 결과를 나타내는 데이터이다.
도 6은 제 2 실시예에 따른 제 1 도전형 반도체층과 전류확산층의 단면도이다.
도 7은 제 3 실시예에 따른 제 1 도전형 반도체층, 전류확산층 및 전위제어층의 단면도이다.
도 8은 제 1 실시예에 따른 발광소자의 단면도이다.
도 9는 제 2 실시예에 따른 발광소자의 단면도이다.
도 10 내지 도 14는 제 1 실시예에 따른 발광소자의 제조방법을 나타낸다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(실시예)
도 1은 제 1 실시예에 따른 발광구조물의 단면도이다.
도 1을 참조하면, 제 1 실시예에 따른 발광구조물(110)은 제 1 도전형 반도체층(112)과, 상기 제 1 도전형 반도체층(112) 상에 전위제어층(124)과, 상기 전위제어층(124) 상에 활성층(114)과, 상기 활성층(114) 상에 전자차단층(128)과, 상기 전자차단층(128) 상에 제 2 도전형 반도체층(116)을 포함할 수 있다.
일반적으로 발광구조물은 사파이어나 실리콘으로 구성된 기판 상에서 성장시키는 방법으로 제조될 수 있다.
그런데, 상기 기판과 발광구조물 사이의 격자 불일치 및 열팽창 계수 차이 등에 의하여, 제조시 상기 발광구조물에는 스트레인(strain)이 가해질 수 있다. 그리고, 상기 스트레인에 의해, 발광구조물 내에는 전위(dislocation)나 크랙(crack)이 발생할 수 있다. 상기 크랙이나 전위는 누설전류를 발생시켜 ESD(electric static discharge) 내성을 악화시키는 등의 문제점을 야기하여 소자의 신뢰성 및 수율을 하락시키는 문제점이 있다.
또한, 상기 전위는 높은 전압의 전류가 인가되었을 때 전류를 발광구조물의 일부 영역에 집중(crowding)시키고, 발광구조물의 결정품질을 악화시켜 발광효율이 감소되는 원인이 될 수 있다.
이러한 문제들을 해결하기 위하여, 제 1 도전형 반도체층에 언도프드된 반도체층을 삽입하여 전류를 확산시키는 방안 등이 제안되었으나, 언도프드된 반도체층은 내부에 질소 공극(nitrogen vacancy)과 같은 도너(donor)에 의해 전하를 포함하는 한계가 있다.
실시예는, 상기 제 1 도전형 반도체층(112)에 도펀트로 카본을 포함하는 전류확산층(200)을 개재하고 상기 전류확산층(200) 상에 전위제어층(124)을 배치하여, 전류를 충분히 확산시켜 발광효율을 개선하고, ESD에 내성을 강화시켜 수율 및 신뢰성을 향상시킬 수 있는 발광소자 및 발광소자 제조방법을 제공하고자 한다.
도 2는 제 1 실시예에 따른 제 1 도전형 반도체층(112)과 전류확산층(200)의 단면도를 나타낸다.
도 1 내지 도 2를 참조하면, 제 1 실시예에 따른 제 1 도전형 반도체층(112)은 제 1 반도체층(112a)과, 제 2 반도체층(112b)을 포함할 수 있고, 상기 제 1 반도체층(112a)과 제 2 반도체층(112b) 사이에는 전류확산층(200)이 배치될 수 있다.
상기 제 1 도전형 반도체층(112)의 제 1 반도체층(112a)과 제 2 반도체층(112b)은 n형 도펀트를 포함할 수 있다. 그리고, 상기 제 1 도전형 반도체층(112)은 화합물 반도체로 구현될 수 있다. 상기 제 1 도전형 반도체층(112)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 그리고, 상기 제 1 도전형 반도체층(112)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제1 도전형 반도체층(111)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
이러한 상기 제 1 도전형 반도체층(112)의 제 1 반도체층(112a)과 제 2 반도체층(112b) 사이에는 전류확산층(200)이 배치될 수 있다.
상기 제 1 반도체층(112a)과 제 2 반도체층(112b) 사이에 전류확산층(200)을 언도프드 반도체층으로 개재하는 경우, 상기 언도프드 반도체층의 질소 공극 등이 도너(donor)로써 전자를 제공하여 언도프드 반도체층은 어느정도 도전성을 갖게 된다. 따라서, 언도프드 반도체층은 ESD에 취약하고, 전류 확산효과도 떨어지는 한계가 있다.
실시예의 전류확산층(200)은 카본을 도핑하고, 상기 카본을 억셉터(acceptor)로 상기 도너와 결합(compensation)시킴으로써, 상기 전류확산층(200)의 절연성을 향상시킬 수 있다. 즉, 실시예에 따른 상기 전류확산층(200)은 카본이 도핑된 화합물 반도체층일 수 있다.
예를 들어, 상기 전류확산층(200)은 도펀트로 카본을 포함하는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 또는 AlGaInP 등에서 선택될 수 있다. 상기 전류확산층(200)은 제 1 도전형 반도체층(112)의 조성식과 동일한 조성을 갖는 화합물 반도체층을 사용하여 격자상수 차이를 최소화 함으로써 결정품질을 향상시킬 수 있으나, 이에 한정하지는 않는다.
그리고, 상기 전류확산층(200)은 제 1 도전형 도펀트를 포함하지 않을 수 있다. 다만, 상기 제 1 반도체층(112a)과 제 2 반도체층(112b)에 포함된 제 1 도전형 도펀트가 확산되어, 상기 제 1 반도체층(112a)과 제 2 반도체층(112b)과 접하는 영역에는 소량의 제 1 도전형 도펀트를 포함할 수도 있다.
상기 전류확산층(200)의 도펀트인 카본이 억셉터(acceptor)로 전류확산층(200)에 포함되는 도너들을 상쇄시키기 위해서는, 상기 전류확산층(200)의 카본 도핑 농도는 언도프드 반도체층의 도너 농도와 동일하거나 유사할 수 있다.
다수의 언도프드 반도체층을 심스(SIMS)와 GDS로 분석한 결과, 도너(예컨데, 질소 공극)의 농도는 대략 1.0 X 1016 Atoms/cm3 내지 1.0 X 1018 Atoms/cm3 사이로 측정되었다. 더 구체적으로, 상기 도너의 농도는 9.0 X 1016 Atoms/cm3 내지 2.0 X 1017 Atoms/cm3 로 주로 측정되었다. 좀더 구체적으로, 대부분의 언도프드 반도체층의 상기 도너 농도는 1.0 X 1017 Atoms/cm3 부근으로 측정되었다.
따라서, 상기 전류확산층(200)의 절연성을 향상시키기 위해, 상기 전류확산층(200)의 도펀트인 카본 도핑 농도는 1.0 X 1016 Atoms/cm3내지 1.0 X 1018 Atoms/cm3사이일 수 있다. 바람직하게는, 상기 카본의 도핑 농도는 9.0 X 1016 Atoms/cm3 내지 2.0 X 1017 Atoms/cm3일 수 있다. 좀더 바람직하게는, 상기 카본의 도핑 농도는 1.0 X 1017 Atoms/cm3부근을 가져, 절연율을 최대로 높일 수 있다.
도 3은 제 1 실시예에 따른 발광구조물을 심스(SIMS)로 분석한 결과를 나타낸다.
도 3을 보면, 상기 발광구조물의 400~600 구간의 카본 농도는 1.0 X 1017 Atoms/cm3 부근에서 형성되는 것을 확인할 수 있다.
한편, 상기 전류확산층(200)의 두께는 0.5 내지 10nm로 형성될 수 있다. 상기 전류확산층(200)의 두께가 0.5nm 이하일 때에는 전류 차단효과가 부족하여 ESD 수율이 감소되고, 발광효율 또한 감소될 수 있다.
다만, 상기 카본은 불순물이기 때문에 상기 전류확산층이 두껍게 형성되었을 때, 상기 제 1 도전형 반도체층(112) 및 활성층(114)의 결정품질을 악화시킬 수 있다. 예를 들어, 상기 전류확산층(200)의 두께가 10nm 이상일 때 결정품질 저하되어 ESD 수율이 오히려 급격히 하락할 수 있다.
도 4(a)는 실시예에 따른 전류확산층(200)의 두께가 0.5nm일 때 ESD 수율을 나타내고, 도 4(b)는 실시예에 따른 전류확산층(200)의 두께가 2.5nm일 때 ESD 수율을 나타내고, 도 4(c)는 실시예에 따른 전류확산층(200)의 두께가 5nm일 때 ESD 수율을 나타내고, 도 4(d)는 실시예에 따른 전류확산층(200)의 두께가 10nm일 때 ESD 수율을 나타낸다.
도 5는 전류확산층(200)의 두께가 다를 때, ESD 전압 크기에 따른 ESD 레벨을 실험한 결과를 나타내는 데이터이다.
도 4(a)를 보면, 전류확산층(200)의 두께가 0.5nm일 때, ESD 수율이 70%이고, 도 4(b)를 보면, 전류확산층(200)의 두께가 2.5nm일 때, ESD 수율이 87%이고, 도 4(c)를 보면, 전류확산층(200)의 두께가 5nm일 때, ESD 수율이 85%이고, 도 4(b)를 보면, 전류확산층(200)의 두께가 10nm일 때, ESD 수율이 77%인 것을 확인할 수 있다.
또한, 도 5를 보면, 전류확산층(200)의 두께가 10nm 일 때, ESD 전압이 높아지면 급격하게 ESD 수율이 떨어지는 것을 알 수 있다.
도 4 내지 도 5의 데이터를 종합하였을 때, 상기 전류확산층(200)의 두께는 2.5nm 일 때 최적의 ESD 수율을 얻는 것을 알 수 있다.
따라서, ESD 수율을 높이기 위해서는 상기 전류확산층(200)의 두께의 상한은 10nm이고, 하한은 0.5nm일 수 있다. 바람직하게는, 상기 전류확산층(200)의 두께는 1nm 내지 5nm 사이일 수 있다. 좀더 바람직하게, 상기 전류확산층(200)의 두께는 2nm 내지 3nm 사이일 때 ESD 수율을 최대로 향상시킬 수 있다.
이러한 전류확산층(200)은 제 1 도전형 반도체층(112) 사이에서 순수 절연체로 작용하여, ESD 수율을 높일 수 있고, 전류를 확산시켜 발광효율을 향상시킬 수 있다.
이하에서는 이러한 전류확산층(200)의 다양한 구조를 실시예를 달리하여 설명한다. 이때, 상기 제 1 실시예의 구성과 동일한 개념의 구성은 동일한 도면부호를 부여하며, 중복되는 설명은 생략하기로 한다.
도 6은 제 2 실시예에 따른 제 1 도전형 반도체층(112)과 전류확산층(200)의 단면도이다.
도 6을 참조하면, 제 2 실시예에 따른 제 1 도전형 반도체층(112)은 적어도 3 이상의 반도체층(112-1, 112-2, ···, 112-n+1)을 포함하고, 상기 전류확산층(200)은 적어도 2 이상의 카본 도핑층(200-1, 200-2, ···, 200-n)이 개재될 수 있다.
좀더 상세히, 상기 제 1 도전형 반도체층(112)은 제 1 내지 제 n+1 반도체층(112-1, 112-2, ···, 112-n+1)을 포함할 수 있고, 상기 전류확산층(201)은 제 1 내지 n 카본 도핑층(200-1, 200-2, ···, 200-n)을 포함할 수 있다. 그리고, 상기 제 1 반도체층(112-1)과 제 2 반도체층(112-2) 사이에 제 1 카본 도핑층(200-1)이 배치되고, 상기 제 n 형 반도체층(112-n)과 제 n+1 반도체층(112-n+1) 사이에 제 n 카본 도핑층(200-n)이 배치될 수 있다.
즉, 제 2 실시예의 제 1 도전형 반도체층(112)과 전류확산층(201)은 제 1 도전형 반도체층(112)의 복수의 반도체층(112-1, 112-2, ···, 112-n+1)과 전류확산층(200)의 복수의 카본 도핑층(200-1, 200-2, ···, 200-n)은 교대로 적층되는 구조일 수 있다.
이때, 상기 카본 도핑층(200-1, 200-2, ···, 200-n)의 수(n)는 제 1 도전형 반도체층(112)의 결정품질에 영향을 주지 않는 선으로 제한될 수 있다.
그리고, 상기 카본 도핑층(200-1, 200-2, ···, 200-n)의 카본 도핑 농도는 1.0 X 1016 cm3 내지 1.0 X 1018 cm3 사이일 수 있다. 바람직하게는, 상기 카본의 도핑 농도는 9.0 X 1016 cm3 내지 2.0 X 1017 cm3일 수 있다. 좀더 바람직하게는, 상기 카본의 도핑 농도는 1.0 X 1017 cm3 부근을 가져, 절연율을 최대로 높일 수 있다.
또한, ESD 수율을 높이기 위한 상기 복수의 카본 도핑층(200-1, 200-2, ···, 200-n)의 각각의 두께는 상한이 10nm이고, 하한이 0.5nm일 수 있다. 바람직하게는, 상기 카본 도핑층(200-1, 200-2, ···, 200-n)의 두께는 1nm 내지 5nm 사이일 수 있다. 좀더 바람직하게, 상기 카본 도핑층(200-1, 200-2, ···, 200-n)의 두께는 2nm 내지 3nm 사이일 때 최적의 ESD 수율을 얻을 수 있다.
제 2 실시예의 전류확산층(200)은 복수의 카본 도핑층(200-1, 200-2, ···, 200-n)을 포함하여, 카본 도핑층(200-1, 200-2, ···, 200-n)을 얇은 두께로 형성하여도 충분한 전류 확산효과를 얻을 수 있어, ESD 수율 개선에 좀더 유리할 수 있다.
도 7은 제 3 실시예에 따른 제 1 도전형 반도체층(112), 전류확산층(202) 및 전위제어층(124)의 단면도이다.
도 7을 참조하면, 제 3 실시예에 따르면, 상기 제 1 도전형 반도체층(112) 상에는 전류확산층(202)이 배치되고, 상기 전류확산층(202) 상에는 전위제어층(124)이 배치될 수 있다.
좀더 구체적으로, 상기 전류확산층(202)은 제 1 도전형 반도체층(112)의 상면에 배치되고, 상기 전류확산층(202) 상면에는 전위제어층(124)이 배치될 수 있다.
상기 전류확산층(202)의 절연성을 향상시키기 위해, 상기 전류확산층(202)의 도펀트인 카본 도핑 농도는 1.0 X 1016 cm3 내지 1.0 X 1018 cm3 사이일 수 있다. 바람직하게는, 상기 카본의 도핑 농도는 9.0 X 1016 cm3 내지 2.0 X 1017 cm3일 수 있다. 좀더 바람직하게는, 상기 카본의 도핑 농도는 1.0 X 1017 cm3 부근을 가져, 절연율을 최대로 높일 수 있다.
ESD 수율을 높이기 위해서는 상기 전류확산층(202)의 두께의 상한은 10nm이고, 하한은 0.5nm일 수 있다. 바람직하게는, 상기 전류확산층(202)의 두께는 1nm 내지 5nm 사이일 수 있다. 좀더 바람직하게, 상기 전류확산층(202)의 두께는 2nm 내지 3nm 사이일 때 최적의 ESD 수율을 얻을 수 있다.
상기 전류확산층(202) 상면에는 상기 전위제어층(124)이 배치될 수 있다.
상기 전위제어층(124)은 패터닝된 마스크층을 포함하고, 상기 마스크층을 이용하여 측방 과성장(Epitaxial Lateral Over Growth: ELOG)된 반도체층을 포함하도록 구성될 수 있다. 또는, 상기 전위제어층(124)은 브이 핏(V-pit)을 발생시키는 반도체층을 포함하도록 구성될 수 있다.
상기 측방 과성장된 반도체층은 전위를 밴딩(bending)하여 전위 전파를 억제할 수 있고, 상기 브이 핏을 포함하는 반도체층은 전위를 브이 핏으로 모아서 제거할 수 있다.
이를 통해, 제 3 실시예는 상기 전류확산층(202)에 도펀트인 카본에 의해 악화된 결정품질을 상기 전위제어층(124)을 통해 개선할 수 있다.
또한, 상기 제 1 도전형 반도체층(112)에서 전파되는 전위를 상기 전류확산층(202)과 전위제어층(124)을 통해 전위 전파를 억제할 수 있다.
이하에서는 전류확산층을 포함하는 발광소자에 대해 설명한다. 이하, 설명하는 발광소자는 제 1 실시예의 발광구조물을 포함하나, 제 2 내지 제 3 실시예의 발광구조물으로 대체할 수 있음은 당연할 것이다.
도 8은 제 1 실시예에 따른 발광소자의 단면도이다.
도 8을 참조하면, 제 1 실시예에 따른 발광소자(10)는 PSS(Patterned Sapphire Substrate)(p)를 포함하는 기판(105)과, 상기 기판(105)상에 버퍼층(107)과, 상기 버퍼층(107) 상에 언도프드 반도체층(108)과, 상기 언도프드 반도체층(108) 상에 제 1 도전형 반도체층(112)과, 상기 제 1 도전형 반도체층(112) 상에 전위제어층(124)과, 상기 전위제어층(124) 상에 활성층(114)과, 상기 활성층(114) 상에 전자차단층(128)과, 상기 전자차단층(128) 상에 제 2 도전형 반도체층(116)과, 상기 제 2 도전형 반도체층(116) 상에 투광성 전극(130)과, 상기 투광성 전극(130) 상에 제 2 전극(132)과, 상기 제 1 도전형 반도체층(112) 상에 제 1 전극(131)을 포함할 수 있고, 상기 제 1 도전형 반도체층(112) 내에 개재된 전류확산층(200)을 포함할 수 있다.
상기 기판(105) 상에 발광구조물(110)이 성장할 때, 상기 기판(105)과 발광구조물(110) 사이의 격자 상수 차이 및 열팽창 계수 차이에 의해 전위가 발생할 수 있다. 상기 기판(105)은 전위 발생을 억제하기 위하여 PSS를 포함하나, 한계가 있다.
상기 전위에 의하여, 전류가 집중될 수 있고, 따라서, ESD 수율이 하락할 수 있다.
제 1 실시예의 발광소자의 제 1 도전형 반도체층(112) 내에 절연율이 높은 전류확산층(200)을 배치함으로써, 전류 확산을 원활하게 하고, ESD 수율을 향상시킬 수 있다.
상기 제 1 도전형 반도체층(112)과 전류확산층(200)의 구조는 전술한 실시예 모두가 적용될 수 있을 것이다.
도 9는 제 2 실시예에 따른 발광소자의 단면도이다.
도 9를 참조하면, 제 2 실시예에 따른 발광소자(11)는 지지부재(70), 상기 지지부재(70) 상에 본딩층(60), 상기 본딩층(60) 상에 금속층(50), 상기 금속층(50) 상에 채널층(30)과 제 2 전극(132)을 포함할 수 있고, 상기 제 1 전극(131) 상에는 제 1 도전형 반도체층(112)과 활성층(114)과 제 2 도전형 반도체층(116)을 포함하는 발광구조물(110)이 배치될 수 있으며, 상기 제 1 도전형 반도체층(112) 상에는 제 1 전극(131)을 더 포함할 수 있다. 그리고, 상기 제 2 실시예에 따른 발광소자는 상기 제 1 도전형 반도체층(112) 사이에 개재된 전류확산층(200)을 더 포함할 수 있다.
상기 전류확산층(200)은 제 1 전극(131)을 통해 주입된 전류를 충분히 확산시킨 후 상기 활성층(114)으로 주입하여, 발광효율을 향상시킬 수 있다.
또한, 상기 전류확산층(200)은 제 1 도전형 반도체층(112) 내에서 전파되는 전위에 의해 ESD 수율이 악화되는 것을 방지할 수 있다. 즉, 전위에 집중되는 전류 집중 현상을 완화할 수 있다.
상기 제 1 도전형 반도체층(112)과 전류확산층(200)의 구조는 전술한 실시예 모두가 적용될 수 있을 것이다.
도 10 내지 도 14는 제 1 실시예에 따른 발광소자의 제조방법을 나타낸다.
이하, 도 10 내지 도 14를 참조하여 제 1 실시예에 따른 발광소자(10)의 제조방법을 설명한다.
먼저, 도 10과 같이 기판(105)을 준비한다. 상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판(105) 또는 절연성 기판(105)일수 있다. 예를 들어, 상기 기판(105)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(105) 위에는 PSS(Patterned Sapphire Substrate)(P)가 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(105)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
이후, 상기 기판(105) 상에 제 1 도전형 반도체층(112), 전류확산층(200), 활성층(114) 및 제 2 도전형 반도체층(116)을 포함하는 발광구조물(110)을 형성할 수 있다.
이때, 상기 기판(105) 위에는 버퍼층(107)이 형성될 수 있다. 상기 버퍼층(107)은 상기 발광구조물(110)의 재료와 기판(105)의 격자 부정합을 완화시켜 줄 수 있으며, 버퍼층(107)의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
상기 버퍼층(107) 위에는 언도프드(undoped) 반도체층(108)이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
다음으로, 도 11 내지 12와 같이, 상기 언도프드 반도체층(108) 상에는 제 1 도전형 반도체층(112)의 제 1 반도체층(112a), 전류확산층(200) 및 제 1 도전형 반도체층(112)의 제 2 반도체층(112b)이 순차적으로 성장될 수 있다.
상기 제 1 도전형 반도체층(112)과 전류확산층(200)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있다. 상기 제 1 도전형 반도체층(112)에는 제 1 도전형 도펀트가 도핑될 수 있고, 상기 전류확산층(200)에는 카본이 도핑될 수 있다.
상기 제 1 도전형 반도체층(112)이 n형 반도체층인 경우, 상기 제 1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제 1 도전형 반도체층(112)과 전류확산층(200)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제 1 도전형 반도체층(112)과 전류확산층(200)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 제 1 도전형 반도체층(112)과 전류확산층(200)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 GaN층으로 형성될 수 있다. 이때, 상기 공정이 이루어지는 상기 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다. 상기 제 1 도전형 반도체층(112)과 전류확산층(200)은 동일한 챔버에서 단일 공정으로 성장될 수 있으므로, 동일한 조성식으로 형성될 수 있으나, 이에 한정하지는 않는다.
전술한 에피 성장공정에서, 상기 제 1 도전형 반도체층(112)의 제 1 반도체층(112a)은 저속 성장 조건(low growth rate)에서 성장될 수 있다. 즉, 고온에서 제 1 반도체층(112a)을 성장시켜 결정품질을 향상시킬 수 있다. 예를 들어, 상기 제 1 반도체층(112a)은 1000~1100도 사이에서 성장될 수 있다.
이후, 상기 제 1 반도체층(112a) 상에는 전류확산층(200)이 성장될 수 있다.
상기 전류확산층(200)을 고속 성장 조건(high growth rate)에서 성장시켜, 카본을 도핑할 수 있다. 구체적으로, 상기 전류확산층(200)은 7~9 Å/sec에서 성장될 수 있다. 고속 성장 조건으로, 성장 온도는 900~1000도 사이일 수 있고, V/III 비는 2000 이하일 수 있고, 성장 압력은 100~200torr 사이일 수 있다. 상기 전류확산층(200)이 고속으로 성장할 때, 상기 챔버 내의 분위기에 포함된 트리메틸갈륨가스 등에서 카본 원자가 분해되어, 상기 전류확산층(200)은 상기 카본 원자를 도펀트로 포함하여 성장될 수 있다.
그리고, 상기 고속 성장 조건을 제어하여, 상기 카본의 도핑 농도를 제어할 수 있다. 예를 들어, 상기 카본 도핑 농도를 높이기 위하여, 온도를 높일 수 있다. 즉, 상기 고속 성장 속도를 높여, 카본 도핑 농도를 증가시킬 수 있다.
구체적으로, 고속 성장 조건을 변경하여, 상기 전류확산층(200)의 카본 도핑 농도를 1.0 X 1016 cm3 내지 1.0 X 1018 cm3 사이로 형성할 수 있다. 더 바람직하게, 상기 카본의 도핑 농도는 9.0 X 1016 cm3 내지 2.0 X 1017 cm3일 수 있다. 좀더 바람직하게는, 상기 카본의 도핑 농도는 1.0 X 1017 cm3 부근으로 형성하여, 상기 전류확산층(200)의 절연율을 최대로 높일 수 있다.
또한, 상기 챔버 내에 카본을 포함하는 기체를 주입하여, 상기 전류확산층(200)에 카본을 강제적으로 도핑할 수도 있으나, 이에 한정하지는 않는다.
다음으로, 상기 제 1 전류확산층(200) 상에는 제 1 도전형 반도체층(112)의 제 2 반도체층(112b)이 성장될 수 있다. 상기 제 2 반도체층(112b)은 제 1 반도체층(112a)과 마찬가지로 저속 성장 조건(low growth rate)에서 성장될 수 있다.
이후, 도13 과같이 상기 제 2 반도체층(112b) 상에는 전위제어층(124)이 형성될 수 있다.
상기 전위제어층(124)은 저속 성장 조건에서 반도체층을 성장할 때 발생하는 다수의 브이 핏(V-pit)을 포함시키는 방법으로 형성할 수 있다. 상기 브이 핏을 포함하는 반도체층의 성장속도는 상기 제 1 도전형 반도체층(112)의 성장속도보다 느릴 수 있다. 상기 브이 핏은 전위의 전파를 억제함으로써, 전위를 전파를 제어할 수 있다.
또한, 상기 제 2 반도체층(112b) 상에 스트라이프, 격자 등의 패턴을 갖는 마스크층을 형성하고, 반도체층을 측방 과성장(ELOG)시켜, 전위제어층(124)을 형성할 수도 있다.
이후, 상기 전위제어층(124) 상에 활성층(114)을 형성할 수 있다.
상기 활성층(114)은 제 1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제 2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(114)(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(114)의 양자우물/양자벽은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 양자우물은 상기 양자벽의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
다음으로, 상기 활성층(114) 상에는 전자차단층(128) 및 상기 전자차단층(128) 상에 제 2 도전형 반도체층(116)을 형성할 수 있다.
상기 전자차단층(128)은 전자 차단(electron blocking) 및 활성층(114)의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선할 수 있다.
상기 전자차단층(128)은 상기 활성층(114)의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 가질 수 있다. 상기 전자차단층(128)은 초격자(superlattice)로 형성될 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 전자차단층(128) p형 불순물로 도핑될 수 있다. 예를 들어, 상기 전자차단층(128)은 Mg이 약 1018~1020/cm3 농도 범위로 이온주입 등의 방법을 사용하여 도핑되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다.
다음으로, 상기 전자차단층(128) 상에 제 2 도전형 반도체층(116)을 형성된다.
상기 제 2 도전형 반도체층(116)은 반도체 화합물로 형성될 수 있다. 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도전형 도펀트가 도핑될 수 있다.
예를 들어, 상기 제 2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제 2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제 2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
다음으로, 상기 제 2 도전형 반도체층(116) 상에 투광성 전극(130)을 형성되며, 상기 투광성 전극(130)은 투광성 오믹층을 포함할 수 있으며, 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다.
상기 투광성 전극(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
실시예에서 상기 제 1 도전형 반도체층(112)은 n형 반도체층, 상기 제 2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 상기 제 2 도전형 반도체층(116) 위에는 상기 제 2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
다음으로, 도 14와 같이, 상기 제 1 도전형 반도체층(112)이 노출되도록 투광성 전극(130), 제 2 도전형 반도체층(116), 전자차단층(128), 활성층(114) 및 전류확산층(200)의 일부를 제거할 수 있다.
다음으로, 상기 투광성 전극(130) 상에 제 2 전극(132)을 형성하고, 상기 노출된 제 1 도전형 반도체층(112) 상에 제 1 전극(131)을 형성하여 실시예에 따른 발광소자를 형성할 수 있다.
이러한 실시예에 따른 발광소자는 발광소자 패키지에 설치될 수 있다.
그리고, 실시예에 따른 발광소자가 설치된 발광소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
10, 11: 발광소자
110: 발광구조물
112: 제 2 도전형 반도체층
114: 활성층
116: 제 1 도전형 반도체층
124: 전위제어층
128: 전자차단층
130: 투광성 전극
131: 제 1 전극
132: 제 2 전극
200, 201, 202: 전류확산층
110: 발광구조물
112: 제 2 도전형 반도체층
114: 활성층
116: 제 1 도전형 반도체층
124: 전위제어층
128: 전자차단층
130: 투광성 전극
131: 제 1 전극
132: 제 2 전극
200, 201, 202: 전류확산층
Claims (13)
- 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 활성층;
상기 활성층 상에 전자차단층;
상기 전자차단층 상에 제 2 도전형 반도체층; 및
상기 제 1 도전형 반도체층 내에 카본이 도핑된 전류확산층; 을 포함하고,
상기 전류확산층의 두께는 0.5nm 내지 10nm 사이이고, 상기 카본 도핑 농도는 1.0 X 1016 Atoms/cm3 내지 1.0 X 1018 Atoms/cm3 사이인 발광소자. - 제 1 항에 있어서,
상기 전류확산층의 두께는 1nm 내지 5nm 사이인 것을 특징으로 하는 발광소자. - 제 2 항에 있어서,
상기 전류확산층의 카본 도핑 농도는 9.0 X 1016 Atoms/cm3 내지 2.0 X 1017 Atoms/cm3 사이인 것을 특징으로 하는 발광소자. - 제 3 항에 있어서,
상기 제 1 도전형 반도체층은 적어도 3 이상의 반도체층을 포함하고, 상기 전류확산층은 적어도 2 이상의 카본 도핑층을 포함하며,
상기 제 1 도전형 반도체층의 반도체층과 상기 카본 도핑층은 교대로 적층된 것을 특징으로 하는 발광소자. - 제 3 항에 있어서,
상기 제 1 도전형 반도체층과 상기 전류확산층은 동일한 조성식을 갖는 것을 특징으로 하는 발광소자. - 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 전류확산층;
상기 전류확산층 상에 전위제어층;
상기 전위제어층 상에 활성층;
상기 활성층 상에 전자차단층; 및
상기 전자차단층 상에 제 2 도전형 반도체층; 을 포함하고,
상기 전류확산층은 카본을 도펀트로 포함하고, 두께는 0.5nm 내지 10nm 사이이며, 카본 도핑 농도는 1.0 X 1016 Atoms/cm3 내지 1.0 X 1018 Atoms/cm3 사이인 것을 특징으로 하는 발광소자. - 제 6 항에 있어서,
상기 전위제어층은 브이 핏(V-pit)을 갖는 반도체층을 포함하는 것을 특징으로 하는 발광소자. - 제 6 항에 있어서,
상기 전위제어층은 패터닝된 마스크층과 측방 과성장된 반도체층을 포함하는 것을 특징으로 하는 발광소자. - 기판 상에 제 1 도전형 반도체층의 제 1 반도체층을 성장시키는 단계;
상기 제 1 반도체층 상에 카본이 도핑된 전류확산층을 성장시키는 단계;
상기 전류확산층 상에 상기 제 1 도전형 반도체층의 제 2 반도체층을 성장시키는 단계;
상기 제 2 반도체층 상에 활성층을 성장시키는 단계;
상기 활성층 상에 전자차단층을 성장시키는 단계; 및
상기 전자차단층 상에 제 2 도전형 반도체층을 성장시키는 단계; 를 포함하는 발광소자 제조방법. - 제 9 항에 있어서,
상기 제 1 도전형 반도체층을 성장하는 단계는 저속 성장 공정조건이 적용되고, 상기 전류확산층을 성장하는 단계는 고속 성장 공정조건이 적용되는 것을 특징으로 하는 발광소자 제조방법. - 제 10 항에 있어서,
상기 저속 성장 공정조건이 적용되는 챔버 내부의 온도는 1000~1100도 사이이고, 상기 고속 성장 공정조건이 적용되는 챔버 내부의 온도는 900~1000도 사이인 것을 특징으로 하는 발광소자 제조방법. - 제 9 항에 있어서,
상기 전류확산층은 7 내지 9 Å/sec의 속도로 성장하는 것을 특징으로 하는 발광소자 제조방법. - 제 1 항 또는 제 8 항에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명시스템.
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