KR20160006246A - 전위 벤딩 구조를 갖는 발광 디바이스 - Google Patents

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Abstract

방출 디바이스의 활성 영역 내의 전위(dislocation)들의 수를 감소시키기 위한 해법이 개시된다. 전위 벤딩 구조(dislocation bending structure)는 방출 디바이스 내의 기판과 활성 영역 사이에 포함될 수 있다. 전위 벤딩 구조는, 예를 들어, 충분한 양의 변형(strain)의 존재에 기인하여, 활성 영역에 도달하기 전에 전위들의 벤딩 및/또는 소멸을 유발하도록 구성될 수 있다. 전위 벤딩 구조는 2개의 층들 사이에서 상이한 개별적인 재료의 원소의 몰분율을 갖는 재료로 구성된 인접한 층들을 갖는 복수의 층들을 포함할 수 있다. 전위 벤딩 구조는 인접한 층들 사이에서 적어도 5 퍼센트만큼의 차이가 나는 원소의 몰분율들을 갖는 적어도 40쌍의 인접한 층들을 포함할 수 있다.

Description

전위 벤딩 구조를 갖는 발광 디바이스{LIGHT EMITTING DEVICE WITH DISLOCATION BENDING STRUCTURE}
관련 출원들에 대한 참조
본 출원은, 본 명세서에 참조로써 통합된, "Light Emitting Diodes with Dislocation Bending Structure"라는 명칭으로 2011년 2월 11일에 출원되어 함께 계류중인 미국 가특허출원 제61/441,674호에 대한 이익을 주장한다.
기술분야
본 발명은 전반적으로 방출 디바이스들에 관한 것이며, 보다 구체적으로, 디바이스의 광 출력을 개선할 수 있는 전위 벤딩 구조를 갖는 방출 디바이스에 관한 것이다.
발광 다이오드들(LED들) 및 레이저 다이오드들(LD들)과 같은 반도체 방출 디바이스들은 III-V족 반도체들로 구성된 고상(solid state) 방출 디바이스들을 포함한다. III-V족 반도체들의 서브세트는 III족 질화물 합금(nitride alloy)들을 포함할 수 있으며, 이들은, 인듐(In), 알루미늄(Al), 갈륨(Ga), 및 질소(N)의 이원(binary), 3원(ternary), 및 4원(quaternary) 합금들을 포함할 수 있다. 예시적인 III족 질화물 기반 LED들 및 LD들은 InyAlxGa1 -x- yN의 형태일 수 있으며, 여기서 x 및 y는 주어진 원소의 몰분율(molar fraction)을 나타내고, 0≤x, y≤1, 및 0≤x+y≤1이다. 다른 예시적인 III족 질화물 기반 LED들 및 LD들은 붕소(B) 질화붕소(BN)에 기반하며, GazInyAlxB1 -x-y- zN의 형태일 수 있고, 여기에서 0≤x, y, z≤1, 및 0≤x+y+z≤1이다.
LED는 전형적으로 층(layer)들로 구성된다. 각각의 층은 다양한 원소들에 대하여 특정한 몰분율들의 조합을 갖는다(예를 들어, x, y, 및/또는 z의 값들로서 주어지는). 2개의 층들 사이의 계면(interface)이 반도체 헤테로 접합으로서 규정된다. 계면에서, 몰분율들의 조합이 이산량으로 변화하는 것으로 추정된다. 몰분율들의 조합이 연속적으로 변화하는 층은 단계적(graded)으로 지칭된다.
반도체 합금들의 몰분율들의 변화들은 밴드 갭(band gap) 제어를 가능하게 하며, 장벽(barrier) 및 양자 우물(QW) 층들을 형성하는데 사용된다. 양자 우물은, 양자 우물의 밴드 갭 보다 큰 밴드 갭을 갖는 2개의 다른 반도체 층들 사이에 위치되는 반도체 층을 포함한다. 양자 우물의 전도 밴드 에너지 준위(conduction band energy level)와 이웃하는 반도체 층들의 전도 밴드 에너지 준위의 차이는 양자 우물의 깊이로서 지칭된다. 일반적으로, 양자 우물의 깊이는 양자 우물의 각 면(side)에 대하여 상이할 수 있다. 장벽은, 각각이 장벽의 밴드 갭 보다 작은 밴드 갭을 갖는 2개의 다른 반도체 층들 사이에 위치되는 반도체 층을 포함한다. 장벽의 전도 밴드 에너지 준위와 이웃하는 반도체 층의 전도 밴드 에너지 준위 사이의 차이는 장벽 높이로서 지칭된다. 일반적으로, 장벽의 장벽 높이는 장벽의 각각의 면들에 대해 상이할 수 있다.
반도체 층들의 스택(stack)은 몇몇의 n-타입으로 도핑된 층들 및 하나 또는 그 이상의 p-타입으로 도핑된 층들을 포함할 수 있다. LED의 활성 영역은 전자 및 홀 캐리어(hole carrier)들이 재결합하고 광을 방출하는 p-n 접합에 인접하여 형성된다. 활성 영역은 전형적으로 캐리어 정위(carrier localization) 및 개선된 방사성 재결합을 위한 양자 우물들 및 장벽들을 포함한다. 양자 우물 내부에서, 전자들 및 홀들은 파동 함수들에 관하여 기계적으로 기술되는(described) 양자이다. 각각의 파동 함수는 주어진 양자 우물 내부의 로컬(local) 에너지 준위와 연관된다. 전자 및 홀 파동 함수들의 중첩(overlap)은 방사성 재결합 및 광 생성을 가져온다.
III족 질화물 LED는 전형적으로 우르짜이트(wurtzite) 또는 섬아연광형(zinc blende) 결정 구조로서 성장된다. 헤테로 접합에서, 2개의 반도체 층들의 격자 불일치(lattice mismatch)는 결정 층들의 스트레스들 및 변형들을 초래하며, 내장(built-in) 전기장의 성장(development)을 가져온다. 이에 더하여, 우르짜이트 결정 구조는 자발적 분극(spontaneous polarization)에 기인하는 내부 전기장들을 보인다. 내부 전기장들은 전자 및 홀 파동 함수들의 감소된 중첩을 초래할 수 있으며, 그 결과, 감소된 광 방출을 초래할 수 있다.
또한, 반도체 층들의 스택은 전형적으로 사파이어 또는 실리콘 카바이드 기판 구조상에 성장된다. 기판과 반도체 층들 사이의 큰 격자 불일치는 디바이스의 광 방출을 감소시키는 전위들을 초래할 수 있다.
본 발명의 측면들은 방출 디바이스의 활성 영역 내의 전위들의 수를 감소시키기 위한 해법을 제공한다. 전위 벤딩 구조(dislocation bending structure)는 방출 디바이스 내의 기판과 활성 영역 사이에 포함될 수 있다. 전위 벤딩 구조는, 예를 들어, 충분한 양의 변형(strain)의 존재에 기인하여, 활성 영역에 도달하기 전에 전위들의 벤딩 및/또는 소멸을 유발하도록 구성될 수 있다. 전위 벤딩 구조는 2개의 층들 사이에서 상이한 개별적인 재료의 원소의 몰분율을 갖는 재료로 구성된 인접 층들을 갖는 복수의 층들을 포함할 수 있다. 전위 벤딩 구조는 인접 층들 사이에서 적어도 5 퍼센트만큼의 차이가 나는 원소의 몰분율들을 갖는 적어도 40쌍의 인접 층들을 포함할 수 있다.
본 발명의 제 1 측면은: 기판; 상기 기판의 제 1 면 상에 위치된 활성 영역; 및 상기 기판과 상기 활성 영역 사이에 위치된 전위 벤딩 구조를 포함하며, 상기 전위 벤딩 구조는 적어도 40쌍의 인접한 층들을 포함하고, 인접한 층들의 각각의 쌍은: 원소(element)를 포함하는 재료로 구성된 제 1 층; 및 상기 원소를 포함하는 재료로 구성된 제 2 층을 포함하고, 상기 원소의 몰분율이 상기 제 1 층과 상기 제 2 층에 대하여 적어도 5 퍼센트 차이가 나는, 방출 디바이스를 제공한다.
본 발명의 제 2 측면은: 기판; 상기 기판의 제 1 면 상에 위치된 활성 영역; 및 상기 기판과 상기 활성 영역 사이에 위치된 전위 벤딩 구조를 포함하며, 상기 전위 벤딩 구조는 상기 기판으로부터 전파하는(propagating) 적어도 일부 전위들을 상기 활성 영역에 도달하기 이전에 벤딩하거나 또는 소멸시키기는 것 중 적어도 하나를 유발하기 위한 수단을 포함하는, 방출 디바이스를 제공한다.
본 발명의 제 3 측면은: 기판의 제 1 면 상에 전위 벤딩 구조를 형성하는 단계로서, 상기 전위 벤딩 구조는 상기 기판으로부터 전파하는 적어도 일부 전위들을 상기 활성 영역에 도달하기 이전에 벤딩하거나 또는 소멸시키기는 것 중 적어도 하나를 유발하기 위한 수단을 포함하는, 단계; 및 상기 기판과 반대되는 상기 전위 벤딩 구조의 면 상에 활성 영역을 형성하는 단계를 포함하는, 방출 디바이스 제조방법을 제공한다.
본 발명의 예시적인 측면들은 본 명세서에서 설명되는 하나 이상의 문제들 및 논의되지 않는 하나 이상의 다른 문제들을 해결하기 위해 고안된다.
본 발명의 이러한 그리고 다른 특징들이 본 발명의 다양한 측면들을 묘사하는 첨부된 도면들과 함께 본 발명의 다양한 측면들에 대한 다음의 상세한 설명으로부터 보다 더 용이하게 이해될 것이다.
도 1은 일 실시예에 따른 시뮬레이팅된 광 방출 파워 및 외부 양자 효율 대 쓰레딩 전위 밀도(threading dislocation density)를 도시한다.
도 2는 일 실시예에 따른 방출 디바이스의 예시적인 설계를 도시한다.
도 3은 일 실시예에 따른 전위 벤딩 구조에 의해 유발되는 예시적인 밴드 벤딩을 도시한다.
도 4 내지 도 9는 일 실시예에 따른 전위 벤딩 구조의 예시적인 층 구성들에 대응하는 예시적인 에너지 밴드 다이어그램들을 도시한다.
도 10은 일 실시예에 따른 전위 벤딩 구조 내의 층들 사이의 계면들의 가능한 몇몇 구성들을 도시한다.
도 11은 일 실시예에 따른 도핑되지 않은 전위 벤딩 층에 대한 예시적인 시뮬레이팅된 에너지 밴드를 도시한다.
도 12는 일 실시예에 따른 도핑된 전위 벤딩 층에 대한 예시적인 시뮬레이팅된 에너지 밴드를 도시한다.
도 13은 일 실시예에 따른 회로 제조를 위한 예시적인 순서도를 도시한다.
도면들이 스케일링될 필요가 없을 수 있다는 것에 주의해야 한다. 도면들은 본 발명의 전형적인 측면들만을 묘사하도록 의도되며, 따라서, 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다. 도면들 내에서, 동일한 도면부호는 도면들 사이에서 동일한 구성요소들을 나타낸다.
이상에서 언급된 바와 같이, 본 발명의 측면들은 방출 디바이스의 활성 영역 내의 전위(dislocation)들의 수를 감소시키기 위한 해법을 제공한다. 전위 벤딩 구조(dislocation bending structure)는 방출 디바이스 내의 기판과 활성 영역 사이에 포함될 수 있다. 전위 벤딩 구조는, 예를 들어, 충분한 양의 변형(strain)의 존재에 기인하여, 활성 영역에 도달하기 전에 전위들의 벤딩 및/또는 소멸을 유발하도록 구성될 수 있다. 전위 벤딩 구조는 2개의 층들 사이에서 상이한 개별적인 재료의 원소의 몰분율을 갖는 재료로 구성된 인접 층들을 갖는 복수의 층들을 포함할 수 있다. 전위 벤딩 구조는 인접 층들 사이에서 적어도 5 퍼센트만큼의 차이가 나는 원소의 몰분율들을 갖는 적어도 40쌍의 인접 층들을 포함할 수 있다. 달리 언급되지 않는 한, 본 명세서에서 사용되는 바와 같은, 용어 "세트(set)"는 하나 이상(즉, 적어도 하나)을 의미하며, 구절 "임의의 해법"은 현재 공지된 또는 이후에 개발되는 해법을 의미한다.
도면들을 참조하면, 도 1은 일 실시예에 따른 시뮬레이팅된 광 방출 파워 및 외부 양자 효율 대 쓰레딩 전위 밀도(threading dislocation density)를 도시한다. 도시된 바와 같이, 쓰레딩 전위 밀도가 컷오프 지점(cutoff point), 예를 들어, 대략 108 cm- 2을 넘어 증가하면, 외부 양자 효율 및 광 방출 파워가 더 이상 개선되지 않는다.
도 2는 일 실시예에 따른 방출 디바이스(10)의 예시적인 설계를 도시한다. 일 실시예에 있어, 방출 디바이스(10)는 발광 다이오드(LED)로서 동작하도록 구성된다. 대안적으로, 방출 디바이스(10)가 레이저 다이오드(LD)로서 동작하도록 구성될 수 있다. 어느 경우에든, 방출 디바이스(100)의 동작 중 방출 디바이스(10)의 활성 영역(active region)(20)은 전자기 방사(electromagnetic radiation)를 방출한다. 방출 디바이스(10)에 의해 방출되는 전자기 방사는, 가시광, 자외선 복사, 깊은 자외선 복사, 적외선 광, 및/또는 이와 유사한 것을 포함하는, 임의의 범위의 파장들 내의 피크 파장을 포함할 수 있다.
도시된 바와 같이, 방출 디바이스(10)는 기판(12), 핵생성(nucleation)(개시(initiation)) 층(14), 버퍼 층(16), n-타입 클래딩(cladding) 층(18), 활성 영역(20), p-타입 블로킹 층(22), 및 p-타입 클래딩 층(24)을 포함할 수 있다. 일반적으로, 전위는 기판(12)과 핵생성 층(14)과 같은 인접한 층 사이의 계면(interface)에서 시작할 수 있으며, 변형(strain)에 기인하여 활성 영역(20)을 포함하는 다른 층들로 전파될 수 있다. 방출 디바이스(10)의 성능은 활성 영역(20) 내의 전위들의 밀도에 강하게 의존한다.
그 결과로서, 방출 디바이스(10)는 기판(12)과 활성 영역(20) 사이에 위치되는 전위 벤딩 구조(26)를 포함한다. 전위 벤딩 구조(26)는 변형에 기인하여 기판(12)으로부터의 전위들의 전파를 벤딩 및/또는 부분적으로 소멸시키도록 구성될 수 있다. 일 실시예에 있어, 전위 벤딩 구조(26)는 상이한 밴드갭들 및/또는 상이한 내장(built-in) 분극 필드들을 갖는 복수의 층들을 포함한다. 예를 들어, 전위 벤딩 구조(26) 내의 인접 층들은 재료의 상이한 조성(composition)들로 구성될 수 있다. 상이한 재료 조성들은 자발적 및/또는 압전기(piezoelectric) 분극에 기인하는 높은 전기장들을 초래할 수 있다. 인접한 층들 사이의 헤테로계면들에서의 분극 필드들 및/또는 조성 변화들은 전위 전파에 영향을 줄 수 있으며, 전위 벤딩을 초래할 수 있다. 추가적인 실시예에 있어, 전위 벤딩 구조(26)는 복수의 주기(period)들 각각이 적어도 2개의 상이한 조성들의 층들을 포함하는 주기 구조(periodic structure)를 포함할 수 있다.
전위 벤딩의 발생을 위하여, 전위 벤딩 구조(26)는 특정 임계 값을 초과하는 변형을 생성할 수 있다. 일반적으로, 변형은 층의 두께 및/또는 인접한 층들의 재료들의 차이(예를 들어, 전위 벤딩 구조(26)의 주기로)에 의존한다. 예를 들어, 변형은 층의 두께가 증가함에 따라 증가할 수 있다. 추가적으로, 재료로 구성된 인접 층들에 대하여, 변형은 각 층의 재료의 원소(element)의 몰분율의 차이가 증가함에 따라 증가할 수 있다. 일 실시예에 있어, 전위 벤딩 구조(26)는 크래킹(cracking)을 초래할 정도로는 크지는 않으면서, 전위 벤딩을 유도하기에 충분하게 큰 변형을 가지도록 구성된다. 일 실시예에 있어, 전위 벤딩 구조(26)의 층들의 치수들(예를 들어, 기판(12)으로부터 활성 영역(20) 방향으로 측정된 바와 같은, 두께)은, 층들의 조성, 전위 벤딩 구조(26) 내의 인접한 층들의 조성의 차이들, 및/또는 전위 벤딩 구조(26) 내에 존재하는 전위들의 전위 벤딩을 유도하기 위한 목표 변형에 기초하여 선택된다. 목표 변형은, 예를 들어, 전위 벤딩을 유도하기 위해 요구되는 변형의 양에 대응하는 최소 및 크래킹을 초래할 변형의 양에 대응하는 최대에 의해 정의되는 범위로서, 임의의 해법을 사용하여 정의될 수 있다.
도 3은 일 실시예에 따른 전위 벤딩 구조(26)에 의해 초래되는 예시적인 밴드 벤딩을 도시한다. 전위 벤딩 구조(26)는 복수의 층들(26A-26D)을 포함할 수 있다. 전위들(30A-30E)이 기판(12)(도 2)에 가장 가까운 면 상에 위치된 층(26A)에서 전위 벤딩 구조(26) 내로 전파되고 있는 것으로 도시된다. 예시된 바와 같이, 전위 벤딩이 전위 벤딩 구조(26) 내의 인접 층들(26A-26D)의 헤테로계면들에서 발생할 수 있다. 또한, 전위 벤딩은 상이한 방식들/상황들로 발생할 수 있다. 예를 들어, 층들(26A, 26B) 사이의 헤테로계면에서, 전위(30A)가 반대의 방향으로 그리고 다시 기판(12)을 향하여 벤딩(bending)하는 것이 도시된다. 유사하게, 층들(26B, 26C) 사이의 헤테로계면에서, 전위(30B)가 반대의 방향으로 그리고 다시 기판(12)을 향하여 벤딩하는 것이 도시된다. 층들(26C, 26D) 사이의 헤테로계면에 대체적으로 평행한 방향으로 전위(30C)가 벤딩하는 것이 도시된다. 또한, 층(26D)과 다른 층(미도시) 사이의 헤테로계면에 대체로 평행한 반대 방향들로 전위들(30D 및 30E)이 벤딩하는 것이 도시된다. 헤테로계면을 따라 반대 방향들로 벤딩함으로써, 전위들(30D, 30E)이 만나고 소멸한다. 도 3이 단지 밴드 벤딩만을 예시하고 있다는 것이 이해되어야 한다. 그 결과로, 전위들(30A-30C)은, 그들이 소멸할 때까지, 예를 들어, 기판(12)과 인접한 층 사이의 계면에 도달할 때까지, 방출 디바이스(10)의 외측 표면까지 연장할 때까지, 및/또는 이와 유사한 것까지, 벤딩 후에도 계속될 것이다.
도 3에 도시된 예에 있어, 전위들(30A-30E) 중 어떤 것도 기판(12)에 더 가까운 면 상에 위치된 층(26A) 내에 존재하지 않으며, 활성 영역(20)에 더 가까운 면 상에 위치된 층(26D)을 통과하지 않는다. 결과적으로, 활성 영역(20) 내에 존재하는 전위들의 수가, 전위 벤딩 구조(20)의 포함(inclusion) 없이 존재하게 되는 이러한 것들로부터 감소된다. 전위 벤딩들의 예시적인 조합이 도 3에 도시되었으나, 전위 벤딩 구조(26) 내에서 다양한 유형들의 전위 벤딩들의 임의의 조합이 일어날 수 있다는 것이 이해되어야 한다. 그 결과로, 전위들은 동일한 헤테로계면에서 상이한 유형의 전위 벤딩들을 겪을 수 있으며, 전위들은 임의의 방향으로 벤딩될 수 있고, 0 또는 그 이상의 전위들 중 임의의 수가 헤테로계면에서 벤딩될 수 있고, 및/또는 이와 유사한 것이다.
도 2로 돌아가면, 수많은 실시예들 중 임의의 실시예를 사용하여 전위 벤딩 구조(26)의 층들이 전위 벤딩을 유도하도록 구성될 수 있다. 일 실시예에 있어, 전위 벤딩 구조(26)는, 각각이 상이한 재료 조성들의 적어도 2개의 인접한 층들을 포함하며, 전위 벤딩 구조(26) 내에서 반복되는 복수의 주기(period)들을 포함할 수 있다. 대안적으로 층들은 비주기적일 수 있다. 각 층의 재료 조성은, 예를 들어, 인접한 층들의 몰분율이 상이한 3원 또는 4원 화합물을 포함할 수 있다. 2개의 인접한 층들 사이의 헤테로계면은, 몰분율이 급격히 변화되는 급격한 것일 수도 있으며, 또는 거리에 따라 몰분율이 변화되는 단계적인 것일 수도 있다. 유사하게, 전위 벤딩 구조(26) 내의 층은 도핑되거나 또는 도핑되지 않을 수 있다.
예시적인 실시예에 있어, 방출 디바이스(10)는 다양한 층들의 일부 또는 전부가 III-V족 재료들의 시스템으로부터 선택된 2원, 3원, 4원, 및/또는 이와 유사한 화합물로 형성되는, III-V족 재료 기반 디바이스일 수 있다. 더 구체적인 예시적 실시예에 있어, 방출 디바이스(10)의 다양한 층들은 III족 질화물 기반 재료들로 형성될 수 있다. III족 질화물 재료들은, BWAlXGaYINZN(여기서, 0≤W, X, Y, Z≤1, 및 W+X+Y+Z=1)과 같은, 하나 이상의 III족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함한다. 예시적인 III족 질화물 재료들은 III족 원소들의 임의의 몰분율을 갖는, AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, InGaN, AlGaInN, AlGaBN, AlInBN 및 AlGaInBN을 포함한다.
III족 질화물 기반 방출 디바이스(10)의 예시적인 실시예는 InyAlxGa1 -x- yN, GazInyAlxB1-x-y-zN, AlxGa1 - xN 반도체 합금, 또는 이와 유사한 것으로 구성되는 활성 영역(20)을 포함한다. 유사하게, n-타입 클래딩 층(18), p-타입 블로킹 층(22), 및 p-타입 클래딩 층(24)은 AlxGa1 - xN, InyAlxGa1 -x- yN 합금, GazInyAlxB1 -x-y- zN 합금, 또는 이와 유사한 것으로 구성될 수 있다. x, y, 및 z로 주어지는 몰분율들은 다양한 층들(18, 20, 22, 및 24) 사이에서 상이할 수 있다. 기판(12)은 사파이어, 실리콘 카바이드, 또는 다른 적절한 재료일 수 있다. 핵생성 층(14) 및/또는 버퍼 층(16)은 AlN, AlGaN/AlN 초격자(superlattice), 및/또는 이와 유사한 것으로 구성될 수 있다.
방출 디바이스(10) 내의 2개 이상의 층들 사이의 헤테로계면은 단계적인 조성을 가질 수 있다. 유사하게, 층은 단계적인 조성 및/또는 도핑을 가질 수 있다. 예를 들어, 층들(18, 22 및 24) 중 하나 이상은 단계적인 조성을 포함할 수 있다. 또한, 방출 디바이스(10) 내의 층들 중 하나 이상은 단주기 초격자 구조를 가질 수 있다. 일 실시예에 있어, p-타입 클래딩 층(24) 및/또는 p-타입 접촉부(contact)는 활성 영역(20)에 의해 생성되는 전자기 방사에 대하여 적어도 부분적으로 투과성(transparent)일 수 있다(예를 들어, 반-투과성 또는 투과성). 예를 들어, p-타입 클래딩 층(24) 및/또는 p-타입 접촉부는, 적어도 부분적으로 투과성의 마그네슘(Mg)으로 도핑된 AlGaN/AlGaN 단주기 초격자 구조(short period superlattice structure; SPSL)와 같은, 단주기 초격자 구조를 포함할 수 있다. 또한, p-타입 접촉부 및/또는 n-타입 접촉부는 활성 영역(20)에 의해 생성된 전자기 방사를 적어도 부분적으로 반사할 수 있다. 다른 실시예에 있어, n-타입 클래딩 층(18) 및/또는 n-타입 접촉부는, 활성 영역(20)에 의해 생성된 전자기 방사에 대하여 적어도 부분적으로 투과성인 AlGaN SPSL과 같은 단주기 초격자로 형성될 수 있다.
본 명세서에서 사용되는 바와 같이, 층이 복사 파장들의 대응하는 범위 내의 전자기 방사의 적어도 일부분이 층을 통과하도록 할 때, 층은 적어도 부분적으로 투과성이다. 예를 들어, 층은, 본 명세서에서 설명되는 활성 영역(20)에 의해 방출되는 광(자외선 광, 또는 깊은 자외선 광과 같은)에 대한 피크 방출 파장에 대응하는 복사 파장들의 범위(예를 들어, 피크 방출 파장 +/- 5 나노미터)에 대하여 적어도 부분적으로 투과성이 되도록 구성될 수 있다. 본 명세서에서 사용되는 바와 같이, 층이 복사의 약 0.5 퍼센트 이상을 통과시킬 때, 층은 복사에 대하여 적어도 부분적으로 투과성이다. 더 구체적인 실시예에 있어, 적어도 부분적으로 투과성인 층은 복사의 약 5 퍼센트 이상을 통과시키도록 구성된다. 유사하게, 층이 적절한 전자기 방사(예를 들어, 활성 영역의 피크 방출에 근접한 파장을 갖는 광)의 적어도 일부분을 반사할 때, 층은 적어도 부분적으로 반사적이다. 일 실시예에 있어, 적어도 부분적으로 반사적인 층은 복사의 적어도 약 5 퍼센트를 반사하도록 구성된다.
활성 영역(20)은 장벽들에 의해 분리된 복수의 양자 우물들로 형성될 수 있다. 일 실시예에 있어, 활성 영역(20)의 장벽들은, 장벽들 각각의 사이에서 상이한, 하나 이상의 대응하는 원소들에 대한 몰분율들을 갖는 재료들로 구성될 수 있다. 예를 들어, 장벽들은, 장벽들 간에 Al, Ga, In, 및/또는 B의 몰분율들 중 하나 이상이 상이한, GazInyAlxB1 -x-y-z로 구성될 수 있다. 또한, 장벽들 중 하나 이상은, 장벽 내의 원소(예를 들어, III족 원소)의 몰 농도가 장벽 내에서 변화하는, 단계적인 조성, 및/또는 도핑을 포함할 수 있다. 단계적인 조성의 변화는, 대응하는 장벽의 높이가 활성 영역(20)의 n-타입 면으로부터 활성 영역(20)의 p-타입 면으로의 방향으로 증가하거나 또는 감소하도록, 선택될 수 있다. 일 실시예에 있어, 활성 영역(20) 내의 장벽 층과 양자 우물 사이의 복수의 헤테로계면들의 각각에서의 밸런스 밴드 불연속성 및 전도 밴드 에너지 불연속성은, 활성 영역(20)의 재료 내의 경도 광학적 포논(longitudinal optical phonon)의 에너지의 2배보다 크게 구성된다.
일 실시예에 있어, 전위 벤딩 구조(26)는, 인접한 층들에 대하여 Al의 상이한 몰분율 x를 갖는 AlxGa1 - xN을 포함한다. 더 구체적인 예시적 실시예에 있어, 인접한 층들의 몰분율들은 적어도 5 퍼센트만큼 차이가 난다. 또 다른 구체적인 예시적 실시예에 있어, 인접한 층들의 몰분율들은 50 퍼센트 이상 차이가 날 수 있으며, 이는 더 큰 전위 벤딩 효율을 제공할 수 있다. 전위 벤딩 구조(26)는, 각각이 임의의 대응하는 두께를 갖는 임의의 수의 층들을 포함할 수 있다. 일 실시예에 있어, 전위 벤딩 구조(26)는, 각각이 적어도 2개의 층들을 포함하고 약 10 나노미터(100 옹스트롬)와 약 1 마이크론 사이의 총 두께(주기 크기)를 갖는, 적어도 40개의 주기들을 포함하는 주기적 구조를 갖는다. 다른 실시예에 있어, 전위 벤딩 구조(26)는, 각각의 쌍이 약 10 나노미터(100 옹스트롬)와 약 1 마이크론 사이의 총 두께를 갖는, 층들의 적어도 40개의 쌍들을 포함하는 비주기적 구조를 갖는다. 전위 벤딩 구조(26)가 비주기적 구조를 가질 때, 인접한 층들의 상이한 쌍들은 상이한 총 두께들을 가질 수 있다. 인접한 층들의 상이한 쌍들에 대한 총 두께들은, 예를 들어, 약 50 퍼센트에 이르기까지 다를 수 있다.
전위 벤딩 구조(26)의 예시적인 실시예들의 추가적인 상세한 내용들이, 그 각각이 일 실시예에 따른 전위 벤딩 구조(26)의 예시적인 층 구성에 대응하는 예시적인 에너지 밴드 다이그램을 도시하는 도 4 내지 도 9를 참조하여, 도시되고 설명된다.
도 4는 일 실시예에 따른 전위 벤딩 구조(26)(도 2)에 대응하는 예시적인 에너지 밴드 다이어그램을 도시한다. 전위 벤딩 구조(26)는, 그 각각이 2개의 층들을 포함하는, 복수의 주기들(32A-32D)을 포함할 수 있다. 일 실시예에 있어, 각 주기(32A-32D)의 층들은 각각의 층에 대하여 상이한 Al의 몰분율을 갖는 AlGaN으로 형성된다. 이러한 경우에 있어, 더 큰 Al 몰분율을 갖는 층은 더 낮은 Al 몰분율을 갖는 층보다 더 높은 밴드 갭을 갖는다. 본 명세서에서 설명되는 바와 같이, 주기(32A-32D) 내의 각 층의 Al 몰분율들은 적어도 5 퍼센트만큼 차이가 난다. 이와는 무관하게, 주기(32A-32D)의 층들 내의 상이한 Al 몰분율들이, Al 몰분율의 차이에 따라 증가하는 희망되는 양의 변형을 제공하기 위하여, 선택될 수 있다. 유사하게, 각 주기(32A-32D)의 주기 크기는, 대응하는 Al 몰분율들로 충분한 변형을 제공하기에 충분히 크도록, 그렇지만 크래킹을 초래할 정도로 크지는 않게 선택될 수 있다. 본 명세서에서 논의되는 바와 같이, 각 주기의 주기 크기는 약 1 마이크론보다 작을 수 있다.
도 5는 다른 실시예에 따른 전위 벤딩 구조(26)(도 2)에 대응하는 예시적인 에너지 밴드 다이어그램을 도시한다. 이러한 경우에 있어, 더 높은 밴드 갭을 갖는 층들이 단주기 초격자들로 형성된다. 예시된 바와 같이, 단주기 초격자는, 2개 이상의 밴드 갭들 사이에서 교번(alternate)하는 복수의 얇은 층들을 포함할 수 있다. 유사하게, 도 6은, 더 낮은 밴드 갭을 갖는 층들이 단주기 초격자들로 형성되는, 다른 실시예에 따른 전위 벤딩 구조(26)에 대응하는 예시적인 에너지 밴드 다이어그램을 도시한다. 추가적으로, 도 7은, 모든 층들이 단주기 초격자들로 형성되는, 다른 실시예에 따른 전위 벤딩 구조(26)에 대응하는 예시적인 에너지 밴드 다이어그램을 도시한다. 일 실시예에 있어, 단주기 초격자들은, 2개 이상의 몰분율들 사이에서 교번하는 단주기 초격자의 얇은 층들의 Al 몰분율들을 갖는, AlGaN으로부터 형성된다. 추가적인 예시적 실시예에 있어, 얇은 층들의 Al 몰분율들은 약 40 퍼센트 미만으로 차이가 난다. 더 구체적인 예시적 실시예에 있어, 얇은 층들의 Al 몰분율들은 약 10 퍼센트 미만으로 차이가 난다.
전위 벤딩 구조(26)의 층들이 다수의 가능한 구성들 중 임의의 구성을 포함할 수 있다는 것이 이해되어야 한다. 예를 들어, 도 8은, 층들의 각각이 단계적인 에너지 밴드를 갖는, 일 실시예에 따른 전위 벤딩 구조(26)에 대응하는 예시적인 에너지 밴드를 도시한다. 단계적인 에너지 밴드는, 단계적인 Al의 몰분율과 같은, 단계적인 조성을 갖는 대응하는 층에 의해 제공될 수 있다. 이러한 경우에 있어, 몰분율은 제 1 값으로부터 제 2 값까지 층의 두께에 걸쳐 꾸준하게 변화될 수 있다.
다른 실시예에 있어, 층의 부분들이 상이한 구성들을 가질 수 있다. 예를 들어, 도 9는, 더 큰 에너지 밴드 갭을 갖는 각각의 층이 단주기 초격자를 사용하여 형성된 제 1 부분 및 대체로 일정한 조성으로 형성된 제 2 부분을 갖는, 일 실시예에 따른 전위 벤딩 구조(26)에 대응하는 예시적인 에너지 밴드 다이어그램을 도시한다.
또한, 전위 벤딩 구조(26)의 층들 사이의 계면들이 다수의 가능한 구성들 중 임의 구성을 가질 수 있다는 것이 이해되어야 한다. 예를 들어, 도 10은, 일 실시예에 따른 전위 벤딩 구조(26) 내의 층들 사이의 계면들(36A-36D)의 몇몇 가능한 구성들을 도시한다. 그 결과로, 계면(36A)은 제 1 층의 에너지 밴드 다이어그램으로부터 제 2 층의 에너지 밴드 다이어그램으로의 급격한 변화를 예시하며, 반면 계면(36B)은 거리에 걸쳐 제 1 층의 에너지 밴드 다이어그램으로부터 제 2 층의 에너지 밴드 다이어그램으로의 점진적인 변화를 예시한다(예를 들어, 단계적인 계면). 또한, 계면들(36C, 36D)은, 전환(transition)이 중간 단계를 포함하는, 제 1 층의 에너지 밴드 다이어그램으로부터 제 2 층의 에너지 밴드 다이어그램으로의 변화들을 예시한다. 바람직한 계면은, 예를 들어, 층들의 각각 내의 원소(예를 들어, 알루미늄)의 개별적인 몰분율들, 층들의 성장 파라미터들, 및/또는 이와 유사한 것에 기초하여 선택될 수 있다. 계면들(36A-36D)이 단지 예시적이며, 다양한 대안적인 인터페이스들이 구현될 수 있다는 것이 이해되어야 한다. 예를 들어, 대안적인 계면들의 세트는 계면들(36A-36D)의 미러 이미지(mirror image)들을 포함하는 계면들을 포함할 수 있다. 그러나, 전위 벤딩 구조(26) 내의 층들 사이의 계면들의 다양한 추가적인 구성들이 가능하다.
본 명세서에서 설명되는 바와 같이, 전위 벤딩 구조(26)의 다양한 층들은 도핑되거나 또는 도핑되지 않을 수 있다. 그 결과, 도 11 및 도 12는 실시예들에 따라, 각기, 도핑되지 않은 전위 벤딩 층 및 n-타입으로 도핑된 전위 벤딩 층에 대한 예시적인 시뮬레이팅된 에너지 밴드 다이어그램들을 도시한다. 각각의 경우에 있어, 대응하는 전위 벤딩 층은, 각각의 계면에서의 전위들의 일부가 경험하는 벤딩에 기인하여, 기판(12)으로부터 전파하는 전위들의 순차적인(sequential) 여과 과정(filtration)을 제공할 수 있다.
도 2로 돌아가면, 방출 디바이스(10)가 임의의 해법을 사용하여 제조될 수 있다는 것이 이해되어야 한다. 예를 들어, 기판(12)이 획득될 수 있고, 그 위에 핵형성 층(14)이 형성될 수 있으며(예를 들어, 성장되거나, 증착되거나, 접착되거나, 및/또는 이와 유사하게), 버퍼 층(16)이 핵형성 층(14) 상에 형성될 수 있고, 그리고 전위 벤딩 구조(26)가 버퍼 층(16) 상에 형성될 수 있다. 대안적인 일 실시예에 있어, 방출 디바이스(10)가 핵형성 층(14) 없이 형성될 수 있으며, 버퍼 층(16)이 기판(12) 상에 직접적으로 형성될 수 있다. 또 다른 대안적인 실시예에 있어, 전위 벤딩 구조(26)의 층들은, 융합을 가능하게 하는 전환 층으로 커버될 수 있는 기판(12) 내에 융합될 수 있으며, 핵형성 층(14) 및/또는 버퍼 층(16)이 전위 벤딩 구조(26)를 뒤따를 수 있다.
어떠한 경우에도, n-타입 클래딩 층(18)이 전위 벤딩 구조(26) 위에 형성될 수 있다. 또한, 양자 우물들 및 장벽들을 포함할 수 있는 활성 영역(20)이 임의의 해법을 사용하여 n-타입 클래딩 층(18) 상에 형성될 수 있다. p-타입 블로킹 층(22)이 활성 영역(20) 상에 형성될 수 있으며, p-타입 클래딩 층(24)이 해법을 사용하여 p-타입 블로킹 층(22) 상에 형성될 수 있다. 방출 디바이스(10)의 제조가: 예를 들어, 증착 및 마스크 층과 같은 일시적인 층의 제거; 하나 이상의 층들의 패터닝; 도시되지 않은 하나 이상의 추가적인 층들/접촉부들의 형성; 서브마운트(submount)로의 어플리케이션(application)(예를 들어, 접촉 패드들을 통해); 및/또는 이와 유사한 것을 포함하는, 추가적인 프로세싱을 포함할 수 있다는 것을 이해해야 한다.
본 명세서에서 방출 디바이스의 설계 및/또는 제조의 방법으로서 도시되고 설명되었지만, 본 발명의 측면들이 다양한 대안적인 실시예들 추가로 제공한다는 것이 이해되어야 한다. 예를 들어, 일 실시예에 있어, 본 발명은, 본 명세서에서 설명된 바와 같이 설계 및 제조되는 방출 디바이스들 중 하나 이상을 포함하는 회로의 설계 및/또는 제조 방법을 제공한다.
그 결과, 도 13은 일 실시예에 따른 회로(126)의 제조를 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본 명세서에서 설명된 바와 같은 방출 디바이스에 대한 디바이스 설계(112)를 생성하기 위하여 디바이스 설계 시스템(110)을 사용할 수 있다. 디바이스 설계(112)는, 디바이스 설계(112)에 의해 정의된 특징들에 따라 물리적인 디바이스들(116)의 세트를 생성하기 위해 디바이스 제조 시스템(114)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(112)는, 사용자가 회로 설계(122)를 생성하기 위해 사용할 수 있는(예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함에 의해), 회로 설계 시스템(120)에 제공될 수 있다(예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서). 회로 설계(122)는 본 명세서에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(122) 및/또는 하나 이상의 물리적 디바이스들(116)이 회로 설계(122)에 따라 물리적 회로(126)를 생성할 수 있는 회로 제조 시스템(124)에 제공될 수 있다. 물리적 회로(126)는 본 명세서에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(116)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본 명세서에서 설명된 바와 같은 반도체 디바이스(116)를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 제공한다. 이러한 경우에 있어, 시스템(110, 114)은 본 명세서에서 설명된 바와 같은 반도체 디바이스(116)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본 명세서에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(116)를 포함하는 회로(126)를 제조하기 위한 회로 제조 시스템(124) 및/또는 설계하기 위한 회로 설계 시스템(120)을 제공한다. 이러한 경우에 있어, 시스템(120, 124)은 본 명세서에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(116)를 포함하는 회로를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본 명세서에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체 에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본 명세서에서 설명된 바와 같은 디바이스 설계(112)를 생성하도록 디바이스 설계 시스템(110)을 인에이블할 수 있다. 그 결과, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본 명세서에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본 명세서에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램의 카피를 제공하기 위한 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본 명세서에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본 명세서에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본 명세서에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 그 결과로서, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본 명세서에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (20)

  1. 사파이어 기판;
    상기 기판 상에 위치되는 전위 벤딩 구조(dislocation bending structure)로서, 상기 전위 벤딩 구조는 인접한 층(layer)들의 적어도 40개의 쌍들을 포함하고, 인접한 층들의 각각의 쌍은:
    알루미늄 및 갈륨을 포함하는 III족 질화물 재료를 포함하는 제 1 층으로서, 상기 알루미늄 또는 상기 갈륨 중 적어도 하나는 상기 제 1 층의 두께를 따른 단계적인(graded) 몰분율(molar fraction)을 갖는, 상기 제 1층; 및
    알루미늄 및 갈륨을 포함하는 III족 질화물 재료로 구성된 제 2 층으로서, 상기 제 1 층 내의 임의의 부분의 상기 알루미늄의 몰분율은 상기 제 2 층의 상기 알루미늄의 몰분율과 적어도 5 퍼센트만큼 차이가 나는, 상기 제 2 층을 포함하는, 상기 전위 벤딩 구조;
    상기 전위 벤딩 구조 상에 위치되며, 알루미늄 및 갈륨을 포함하는 III족 질화물 재료로 구성된 n-타입 클래딩 층; 및
    상기 n-타입 클래딩 층 상에 위치되는 활성 영역으로서, 상기 활성 영역은 III족 질화물 재료로 구성되며, 전자기 방사를 방출하도록 구성되는, 상기 활성 영역을 포함하는, 방출 디바이스.
  2. 청구항 1에 있어서,
    상기 전위 벤딩 구조 내의 인접한 층들의 각각의 쌍은 10 나노미터와 1 마이크론 사이의 총 두께를 포함하는, 방출 디바이스.
  3. 청구항 2에 있어서,
    인접한 층들의 상이한 쌍들에 대한 상기 총 두께들은 50 퍼센트까지 차이가 나는, 방출 디바이스.
  4. 청구항 1에 있어서,
    상기 기판과 상기 전위 벤딩 구조 사이에 위치된 중간 층을 더 포함하는, 방출 디바이스.
  5. 청구항 4에 있어서,
    상기 중간 층은 AlGaN/AlN 초격자(superlattice)를 포함하는, 방출 디바이스.
  6. 청구항 1에 있어서,
    상기 제 2 층은 알루미늄의 상이한 몰분율들을 갖는 갈륨 및 알루미늄을 포함하는 III족 질화물 재료의 얇은 층들로 형성된 단주기 초격자를 포함하는, 방출 디바이스.
  7. 청구항 1에 있어서,
    상기 제 2 층 내의 상기 알루미늄 또는 상기 갈륨 중 적어도 하나는 상기 제 2 층의 두께를 따라 단계적인 몰분율을 갖는, 방출 디바이스.
  8. 청구항 1에 있어서,
    상기 인접한 층들의 상기 쌍들의 상기 제 1 층 또는 상기 제 2 층 중 적어도 하나는 단계적인 도핑(doping)을 갖는, 방출 디바이스.
  9. 청구항 1에 있어서,
    상기 제 1 층과 상기 제 2 층 사이의 계면은 선형적으로 단계적인 계면을 포함하는, 방출 디바이스.
  10. 청구항 1에 있어서,
    상기 제 1 층 내의 임의의 부분의 상기 알루미늄의 상기 몰분율은 상기 제 2 층의 상기 알루미늄의 상기 몰분율과 적어도 50 퍼센트만큼 차이가 나는, 방출 디바이스.
  11. 방출 디바이스로서,
    기판;
    상기 기판 상에 위치되며 알루미늄 및 갈륨을 포함하는 III족 질화물 재료로 구성되는 전위 벤딩 구조로서, 상기 전위 벤딩 구조는, 상기 기판으로부터 전파하는(propagating) 적어도 일부 전위들을 상기 전위 벤딩 구조 내에서 벤딩하거나 또는 소멸시키기는 것 중 적어도 하나를 유발하기(causing) 위한 수단을 포함하며, 인접한 층들의 각각의 쌍은:
    알루미늄 및 갈륨을 포함하는 III족 질화물 재료로 구성되는 제 1 층으로서, 상기 알루미늄 또는 상기 갈륨 중 적어도 하나는 상기 제 1 층의 두께를 따른 단계적인 몰분율을 갖는, 상기 제 1층; 및
    알루미늄 및 갈륨을 포함하는 III족 질화물 재료로 구성된 제 2 층으로서, 상기 제 1 층 내의 임의의 부분의 상기 알루미늄의 몰분율은 상기 제 2 층의 상기 알루미늄의 몰분율과 적어도 5 퍼센트만큼 차이가 나는, 상기 제 2 층을 포함하는, 상기 전위 벤딩 구조;
    알루미늄 및 갈륨을 포함하는 III족 질화물 재료로 구성되며 상기 전위 벤딩 구조 바로 위에 위치되는 n-타입 층; 및
    상기 n-타입 층 상에 위치되는 활성 영역으로서, 상기 활성 영역은 III족 질화물 재료로 구성되며, 상기 디바이스의 동작 동안 전자기 방사를 방출하도록 구성되는, 상기 활성 영역을 포함하는, 방출 디바이스.
  12. 청구항 11에 있어서,
    상기 제 2 층 내의 상기 알루미늄 또는 상기 갈륨 중 적어도 하나는 상기 제 2 층의 두께를 따라 단계적인 몰분율을 갖는, 방출 디바이스.
  13. 청구항 11에 있어서,
    상기 인접한 층들의 상기 쌍들의 상기 제 1 층 또는 상기 제 2 층 중 적어도 하나는 단계적인 도핑을 갖는, 방출 디바이스.
  14. 청구항 11에 있어서,
    상기 몰분율들의 상기 차이는 크래킹(cracking)을 초래할 정도로는 크지는 않지만, 전위 벤딩을 유도하기에 충분히 큰 양의 변형(strain)을 제공하는, 방출 디바이스.
  15. 청구항 11에 있어서,
    상기 몰분율들의 상기 차이는 상기 제 1 층 또는 상기 제 2 층 중 적어도 하나의 두께, 및 변형의 상기 양에 기초하여 선택되는, 방출 디바이스.
  16. 청구항 11에 있어서,
    상기 복수의 층들은 적어도 40개의 주기(period)들을 포함하고,
    각각의 주기는 상기 복수의 층들 중 적어도 2개를 포함하는, 방출 디바이스.
  17. 기판 상에 전위 벤딩 구조를 형성하는 단계로서, 상기 전위 벤딩 구조는 인접한 층들의 적어도 40개의 쌍들을 포함하고, 상기 인접한 층들의 각각의 쌍은:
    알루미늄 및 갈륨을 포함하는 III족 질화물 재료를 포함하는 제 1 층으로서, 상기 알루미늄 또는 상기 갈륨 중 적어도 하나는 상기 제 1 층의 두께를 따른 단계적인 몰분율을 갖는, 상기 제 1층; 및
    알루미늄 및 갈륨을 포함하는 III족 질화물 재료로 구성된 제 2 층으로서, 상기 제 1 층 내의 임의의 부분의 상기 알루미늄의 몰분율은 상기 제 2 층의 상기 알루미늄의 몰분율과 적어도 5 퍼센트만큼 차이가 나는, 상기 제 2 층을 포함하는, 상기 기판 상에 전위 벤딩 구조를 형성하는 단계;
    상기 전위 벤딩 구조 바로 위에 알루미늄 및 갈륨을 포함하는 III족 질화물 재료로 구성된 n-타입 층을 형성하는 단계; 및
    상기 n-타입 층 상에 활성 영역을 형성하는 단계를 포함하는, 디바이스 제조 방법.
  18. 청구항 17에 있어서,
    크래킹을 초래할 정도로는 크지는 않지만, 전위 벤딩을 유도하기에 충분히 큰 양의 변형을 제공하기 위하여 상기 제 1 층 및 상기 제 2 층을 설계하는 단계를 더 포함하는, 디바이스 제조 방법.
  19. 청구항 18에 있어서,
    변형의 상기 양에 기초하여, 상기 제 1 층 또는 상기 제 2 층 중 적어도 하나의 두께 및 상기 몰분율들의 상기 차이를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
  20. 청구항 17에 있어서,
    상기 제 2 층 내의 상기 알루미늄 또는 상기 갈륨 중 적어도 하나는 상기 제 2 층의 두께를 따른 단계적인 몰분율을 갖는, 디바이스 제조 방법.
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