KR20160005548A - 메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템 - Google Patents

메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템 Download PDF

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Abstract

본 발명의 일 실시예에 따른 메모리 모듈 세트는, 전기적 신호를 송수신 하기 위하여, 메인IC(Intergrated Circuit), 상기 메인IC와 연결되는제1 핀부(PIN Unit) 및 적어도 하나 이상의 메모리 모듈을 포함하는 제1 메모리 모듈군; 및 상기 메인 IC와 연결되는 제2 핀부(PIN Unit) 및 적어도 하나 이상의 메모리 모듈을 포함하는 제2 메모리 모듈군;을 포함하며, 상기 제2 메모리 모듈군은, 상기 제1 메모리 모듈군의 위치를 기준으로, 제1 간격만큼 제1 방향으로 쉬프트하여 상기 제1 메모리 모듈군 상부에 해당하는 기판상에 배치되는 것을 특징으로 한다.

Description

메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템{Memory module set, semiconductor memory device and semiconductor memory system including the same}
본 발명은 메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템에 관한 것으로, 특히 인쇄회로기판(PCB)상의 전기 배선의 복잡도를 낮추고, 메모리의 동작 성능을 향상시킬 수 있는 메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템에 관한 것이다.
일반적으로, 디램(DRAM : dynamic random access memory) 등과 같은 메모리 칩들은 고성능 및 대용량화의 실현을 위하여, 다수의 메모리 칩들이 인쇄회로기판(PCB : printed circuit board) 상에 탑재되는 메모리 모듈(memory module)의 형태로 컴퓨터 시스템에 실장된다. 이러한 메모리 모듈은 인쇄회로기판의 한쪽 면에 다수 개의 메모리 칩들이 탑재되는 SIMM(single in memory module) 및 인쇄회로기판의 양면에 각각 다수 개의 메모리 칩들을 탑재되는 DIMM(dual in memory module) 등으로 구분될 수 있다. 이러한 메모리 모듈은 컴퓨터 장치의 메모리 용량을 증가시키기 위해서 제공된다. 메모리 용량이 증가함에 따라, 회로 기판상의 배선 복잡도가 증가하여, 메모리의 동작 속도가 저하되는 현상이 발생된다.
특히 회로 기판상의 전기 배선의 복잡도를 낮추고, 메모리의 동작 성능을 향상시킬 수 있는 메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템이 제공된다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 모듈 세트는 전기적 신호를 송수신 하는 메인IC(Intergrated Circuit)와 상기 메인IC와 연결되는제1 핀부(PIN Unit) 및 적어도 하나 이상의 메모리 모듈을 포함하는 제1 메모리 모듈군 및 상기 메인 IC와 연결되는 제2 핀부(PIN Unit) 및 적어도 하나 이상의 메모리 모듈을 포함하는 제2 메모리 모듈군을 포함하며, 상기 제2 메모리 모듈군은, 상기 제1 메모리 모듈군의 위치를 기준으로, 제1 간격만큼 제1 방향으로 쉬프트하여 상기 제1 메모리 모듈군 상부에 해당하는 기판상에 배치되는 것을 특징으로 한다.
바람직하게는, 상기 메인 IC와 연결되는 제3 핀부 및 적어도 하나 이상의 메모리 모듈을 포함하는 제3 메모리 모듈군을 포함하며, 상기 제3 메모리 모듈군은, 상기 제1 메모리 모듈군의 위치를 기준으로, 제2 간격만큼 제2 방향으로 쉬프트하여 상기 제1 메모리 모듈군 하부에 해당하는 상기 기판상에 배치되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 간격과 상기 제2 간격은 실질적으로 동일한 값의 간격을 가지며, 상기 제1 방향과 상기 제2 방향은 서로 반대 방향을 가지는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 간격과 상기 제2 간격은 실질적으로 동일한 값의 간격을 가지며, 상기 제1 방향과 상기 제2 방향은 실질적으로 동일한 방향을 가지는 것을 특징으로 한다.
또한 바람직하게는, 상기 제2 메모리 모듈군은, 제1 메모리 모듈 및 제2 메모리 모듈을 포함하고, 상기 제2 핀부는, 상기 제1 메모리 모듈에 데이터를 억세스하기 위한 다수의 메모리 핀들 및 상기 제2 메모리 모듈에 데이터를 억세스하기 위한 다수의 메모리 핀들을 포함하며, 상기 제1 메모리 모듈에 데이터를 억세스하기 위한 상기 다수의 메모리 핀들의 상기 제1 방향으로의 위치와 상기 제2 메모리 모듈에 데이터를 억세스하기 위한 상기 다수의 메모리 핀들의 상기 제1 방향으로의 위치가 실질적으로 동일한 것을 특징으로 한다.
또한 바람직하게는, 상기 제2 메모리 모듈군은, 제3 메모리 모듈을 포함하고, 상기 제2 핀부(PIN Unit)는, 상기 제3 메모리 모듈에 데이터를 억세스하기 위한 다수의 메모리 핀들을 포함하며, 상기 메인 IC와 상기 제3 메모리 모듈에 데이터를 억세스하기 위한 상기 다수의 메모리 핀들은 다수의 전기 배선들로 연결되고, 상기 다수의 전기 배선들의 각각 전기 배선은, 실질적으로 동일한 길이를 가지는 것을 특징으로 한다.
또한 바람직하게는, 상기 메인IC는, 상기 메모리 모듈을 제어하는 컨트롤러, 상기 메모리 모듈의 입출력 데이터를 저장하는 버퍼 및 외부 장치와의 데이터 송수신을 제어하는 인터페이스 중 적어도 하나인 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 모듈은, 적어도 하나의플래쉬 메모리 칩을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 모듈 세트는, 상기 제2 메모리 모듈군을 상기 제1 간격만큼 제1 방향으로 쉬프트하여 형성된 제1 공간을 포함하며, 상기 제1 공간은, 상기 메모리 모듈 이외의 다른 칩을 상기 기판상 배치할 수 있는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 모듈은, SIMM(Single inline memory module), DIMM(Dual inline memory module) 및 RIMM(Rambus inline memory module) 중 어느 하나인 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 메모리 모듈군 또는 상기 제2 메모리 모듈군에 포함된 상기 메모리 모듈 중 적어도 하나는, 상기 메모리 모듈의 동작의 오류 발생을 표시하는 오류 표시부; 및 상기 메모리 모듈의 동작의 오류 발생 여부를 기반으로, 상기 오류 표시부를 제어하는 표시 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 일 실시예에 따른 반도체 메모리 시스템은 다수의 메모리 모듈군들; 상기 메모리 모듈군들과 전기적 신호를 송수신 하기 위한 메인IC(Intergrated Circuit)를 포함하고, 상기 다수의 메모리 모듈군들 중 각각의 메모리 모듈군은, 적어도 하나의 메모리 모듈을 포함하며, 상기 메모리 모듈은, 다수의 메모리 칩 및 상기 메인 IC와 전기 배선부를 통하여 연결되는 다수의 메모리 핀을 포함하고,상기 다수의 메모리 모듈군은, 상기 메인 IC를 중심으로, 방사형으로 기판상에 배치되는 것을 특징으로 한다.
바람직하게는, 상기 전기 배선부는, 상기 다수의 메모리 핀에 각각 대응되어 연결되는 다수의 전기 배선들을 포함하고, 상기 다수의 전기 배선들은, 실질적으로 동일한 길이를 가지는 것을 특징으로 한다.
또한 바람직하게는, 상기 방사형은, 제1 방향으로 방사하는 형태의 제1 방사형 및 제2 방향으로 방사하는 형태의 제2 방사형을 포함하며, 상기 다수의 메모리 모듈군은, 상기 메인 IC 를 중심으로, 상기 제1 방사형 및 상기 제2 방사형 중 어느 하나로 상기 기판상에 배치되며, 상기 제1 방향 및 상기 제2 방향은, 서로 반대 방향을 가지는 것을 특징으로 한다.
또한 바람직하게는, 상기 다수의 메모리 모듈군은, 상기 메인 IC 를 중심으로, 상기 제1 방사형으로 상기 기판상에 배치되며, 상기 메인 IC 를 중심으로, 상기 제2 방향에는 상기 메모리 모듈 이외의 다른 칩이 상기 기판상에 배치되는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 모듈은, SIMM(Single inline memory module), DIMM(Dual inline memory module) 및 RIMM(Rambus inline memory module) 중 어느 하나인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 시스템은 제1 메모리 모듈 세트; 상기 제1 메모리 모듈세트의 제3 방향을 향하여 연속적으로 기판상에 배치된 제2 메모리 모듈 세트;를 포함하고,상기 제1 메모리 모듈 세트는, 외부에 대한 전기적 신호를 송수신하기 위한 제1 메인 IC; 및 상기 제1 메인 IC를 중심으로하여, 제1 방향으로 방사하는 형태의 제1방사형으로 상기 기판상에 배치되는 다수의 메모리 모듈을 포함하며, 상기 제2 메모리 모듈 세트는, 상기 외부에 대한 전기적 신호를 송수신하기 위한 제2 메인 IC; 및 상기 제2 메인 IC 를 중심으로, 상기 제1 방사형으로 상기 기판상에 배치되는 다수의 메모리 모듈을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 반도체 메모리 시스템은, 제3 메모리 모듈 세트를 더 포함하며, 상기 제3 메모리 모듈 세트는, 상기 외부에 대한 전기적 신호를 송수신하기 위한 제3 메인 IC; 및 상기 제3 메인 IC를 중심으로하여, 제2 방향으로 방사하는 형태의 제2 방사형으로 상기 기판상에 배치되는 다수의 메모리 모듈을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 메모리 모듈 세트 및 상기 제2 메모리 모듈 세트는, 상기 기판상의 일측에 배치되며, 상기 제3 메모리 모듈 세트는, 상기 기판상의 타측에 배치되는 것을 특징으로 한다.
또한 바람직하게는, 상기 반도체 메모리 시스템은, 상기 제1 메모리 모듈 세트 및 상기 제2 메모리 모듈 세트이 연속적으로 상기 기판상에 배치된 부분과 상기 제3 메모리 모듈 세트의 상기 기판상의 배치된 부분 사이에 공간을 포함하며, 상기 공간에, 상기 메모리 모듈 이외의 다른 칩이 상기 기판상에 배치된 것을 특징으로 한다.
일 실시예에 따른 메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템에 의하면 메모리 모듈의 배치를 부가적인 모듈 구성 없이도 메모리 동작의 성능을 향상시킬 수 있는 장점이 있다.
도1 은 본 발명의 일 실시예에 따른 메모리 모듈 세트의 기판상의 배치를 나타내는 도면이다.
도2 는 일 실시예에 따른 메모리 모듈 세트의 기판상의 배치를 나타내는 도면이다.
도3 은 일 실시예에 따른 메모리 모듈 세트의 기판상의 배치를 나타내는 도면이다.
도4a 는 일 실시예에 따른 메모리 모듈 세트의 기판상의 배치를 나타내는 도면이다.
도4b 는 일 실시예에 따른 도4a 의 제2 메모리 모듈군의 기판상의 배치를 나타내는 도면이다.
도5a 는 일 실시예에 따른 메모리 모듈 세트의 기판상의 배치를 나타내는 도면이다.
도5b 는 일 실시예에 따른 메모리 모듈 세트의 기판상의 배치를 나타내는 도면이다.
도6 은 반도체 메모리 시스템(700)의 기판상의 배치를 나타내는 도면이다.
도7 은 반도체 메모리 시스템(800)의 기판상의 배치를 나타내는 도면이다.
도8 은 반도체 메모리 시스템(900)의 기판상의 배치를 나타내는 도면이다.
도9 는 반도체 메모리 시스템(1000)의 기판상의 배치를 3D 모델링하여 나타낸 도면이다.
도10 은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도11 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도12 는 본 발명의 실시 예에 따른 컴퓨팅 시스템 장치(CSYS)를 나타내는 블록도이다.
도13 은 본 발명의 실시 예에 따른 메모리 카드를 나타내는 블록도이다.
도14 는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도15 은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도1 은 본 발명의 일 실시예에 따른 메모리 모듈 세트(100)의 기판상의 배치를 나타내는 도면이다.
도1 을 참조하면, 메모리 모듈 세트(100)는 제1 메모리 모듈군(110), 제2 메모리 모듈군(120) 및 메인 IC(Intergratend Circuit, 130)를 포함한다. 제1 메모리 모듈군(110)는 적어도 하나의 메모리 모듈(미도시) 및 각각의 메모리 모듈이 구성하는 메모리 핀들을 하나의 블록 구성으로 지칭하는 제1 핀부(115)를 포함한다. 제2 메모리 모듈군(120)는 적어도 하나의 메모리 모듈(미도시) 및 각각의 메모리 모듈이 구성하는 메모리 핀들을 하나의 블록 구성으로 지칭하는 제2 핀부(125)를 포함한다.
본 실시예에 따른 상기 메모리 모듈(미도시)은 인쇄회로기판(Printed Circuit Board: PCB) 및 메모리 칩을 포함할 수 있다. 인쇄회로기판은 페놀 또는 에폭시글래스(또는 FR-4) 수지 등을 일정 두께로 압축한 판 위에 동박(Cu foil)을 입혀서 만든 것으로, 동박이 패터닝되어 회로 배선이 만들어지고 그 위에 전자 부품, 예컨대 메모리 칩이 범프(bump) 등을 통해 실장되게 된다.
인쇄회로기판은 한쪽 면에만 배선을 형성한 단면 인쇄회로기판(Single layer PCB), 그리고 양쪽 면에 배선을 형성한 양면 인쇄회로기판(Double layer PCB)으로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 형성할 수 있고, 동박의 층수에 따라, 인쇄회로기판에 3개 이상의 배선층이 형성될 수도 있다. 또한, 인쇄회로기판의 메모리 칩의 배치에 따라, SIMM(Single inline memory module) 또는 DIMM(Dual inline memory module), 더 나아가 RIMM(Rambus inline memory module)의 특징을 가지는 메모리 모듈을 제공할 수 있다.
인쇄회로기판으로 실장되는 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다. 이러한 메모리 칩은 전술한 바와 같이 PCB의 어느 한쪽 면에만 실장될 수도 있고, 양쪽 면에 실장될 수도 있다. 또한, 다수의 메모리 칩이 인쇄회로기판에 실장될 수 있다.
메인 IC(130)는 메모리 컨트롤러, 프로세서 및 버퍼부 중 어느 하나일 수 있다. 메인 IC(130)가 메모리 컨트롤러에 해당하는 경우, 메인 IC(130)는 호스트 채널을 통해서 호스트와 통신하여, 커맨드 및 어드레스를 전송하고 데이터를 송수신할 수 있다. 메인 IC(130)는 제1 메모리 모듈군(110) 및 제2 메모리 모듈군(120)을 제어할 수 있다. 또한, 메인 IC(130)가 프로세서에 해당하는 경우, 메인 IC(130)는 미리 정해진 프로그램(펌웨어(firmware)라고 부를 수 있다.)을 수행하는 것으로서, 메인 IC(130)가 호스트로부터 수신한 커맨드에 대응하는 동작을 제1 메모리 모듈군(110) 및 제2 메모리 모듈군(120)에 대하여 수행할 수 있다. 또한, 메인 IC(130)가 버퍼부에 해당하는 경우, 메인 IC(130)는 제1 메모리 모듈군(110) 및 제2 메모리 모듈군(120)과 메모리 컨트롤러 사이에 배치되어 데이터 전송을 중계하는 기능을 한다. 예컨대, 메인 IC(130)는 AMB(Advanced Memory Buffer)일 수 있고, 이러한 AMB은 제1 메모리 모듈군(110) 및 제2 메모리 모듈군(120)에 장착된 모든 메모리 칩과 각각 제1 핀부(115) 및 제2 핀부(125)를 통하여 연결되고 메모리 컨트롤러로부터 전달된 데이터를 메모리 칩에 저장하고 요청된 데이터를 메모리 칩으로부터 읽어들여 메모리 컨트롤러로 전송할 뿐만 아니라, 다음 슬롯에 장착된 제3 메모리 모듈군(미도시)의 AMB로 메모리 컨트롤러의 데이터 저장 및 요청을 전달할 수도 있다. 이러한 메인 IC(130)가 구비됨으로써, 높은 전송 대역폭 및 고용량의 메모리 모듈의 구현을 가능케 한다. 앞으로 서술상의 편의를 위하여, 인쇄회로기판은 기판으로 지칭하도록 한다.
메모리 모듈 세트(100)의 배치에 관하여 서술하면, 제1 메모리 모듈군(110)을 메인 IC(130)의 D3 방향으로 배치할 수 있다. 다만, 이는 일 실시예로서, 메인 IC(130)는 제1 메모리 모듈군(210)의 위치를 기준으로, D1, D2, D3 및 D4 중 어느 하나의 방향으로 배치될 수 있다. 이에, 제1 메모리 모듈군(110)의 위치를 기준으로, 제1 간격(DT1)만큼 D1 방향으로 쉬프트(shift)하여, 제1 메모리 모듈군(110)의 D3 방향으로 제2 메모리 모듈군(120)을 기판상에 배치할 수 있다. 다만, 제2 메모리 모듈군(120)이 제1 메모리 모듈군(110)으로부터 D3 방향으로 배치될 때의 쉬프트 간격은 다양할 수 있으며, 최적의 효율을 낼 수 있는 배치에 해당한다. 기존에 제1 메모리 모듈군(110)과 제2 메모리 모듈군(120)을 일자로 줄을 맞춰 배치하는 것과 달리, 제2 메모리 모듈군(120)을 제1 메모리 모듈군(110) 기준으로, 제1 간격(DT1)만큼 쉬프트하여 기판상에 배치함으로써, 메인 IC(130)와 연결하기 위한 전기배선의 복잡도를 낮출 수 있다. 본 발명의 일 실시예로, 메모리 모듈 세트(100)는 제1 메모리 모듈군(110) 및 제2 메모리 모듈군(120) 이외에 다수의 메모리 모듈군을 더 포함할 수 있으며, 각각의 메모리 모듈군의 D4 방향의 가장 인접한 메모리 모듈군의 위치를 기준으로, D1 방향으로 제1 간격(DT1)만큼 쉬프트하여, 가장 인접한 메모리 모듈군의 D3 방향으로 각각의 메모리 모듈군은 기판상에 배치될 수 있다. 향후, 서술의 편의상 D1, D2, D3, D4의 방향의 위치를 기준으로 서술하도록 한다.
제1 메모리 모듈군(110)은 다수의 메모리 모듈을 포함할 수 있으며, 각각의 메모리 모듈은 일자로 줄을 맞춰 D3 또는 D4 방향으로 기판상에 배치될 수 있다. 이때, 각각의 메모리 모듈은 저장된 데이터에 접근하기 위한 메모리 핀들을 포함할 수 있으며, 각각의 메모리 모듈이 포함하는 메모리 핀들은 D3 또는 D4 방향으로 일자로 줄을 맞춰 나란하게 위치할 수 있다. 따라서, 제1 메모리 모듈군(110)에 포함되는 하나의 메모리 모듈에 연결되는 각각의 전기 배선은 실질적으로 동일한 길이를 가질 수 있다. 또한, 제2 메모리 모듈군(120)은 다수의 메모리 모듈을 포함할 수 있으며, 각각의 메모리 모듈은 일자로 줄을 맞춰 D3 또는 D4 방향으로 배치될 수 있다. 이때, 각각의 메모리 모듈은 저장된 데이터에 접근하기 위한 메모리 핀들을 포함할 수 있으며, 각각의 메모리 핀들은 D3 또는 D4 방향으로 나란하게 위치할 수 있다. 따라서, 제2 메모리 모듈군(120)에 포함되는 하나의 메모리 모듈에 연결되는 각각의 전기 배선은 동일한 길이를 가질 수 있다. 이에 따라, 전기 배선의 길이의 차이에 따른 신호 왜곡을 방지할 수 있다. 이에 관한 자세한 내용은 후술하기로 한다.
도2 는 일 실시예에 따른 메모리 모듈 세트(200)의 기판상의 배치를 나타내는 도면이다.
도2 를 참조하면, 메모리 모듈 세트(200)는 제1 메모리 모듈군(210), 제3 메모리 모듈군(220) 및 메인 IC(Intergratend Circuit, 230)를 포함한다. 제1 메모리 모듈군(210)는 적어도 하나의 메모리 모듈(미도시) 및 각각의 메모리 모듈이 구성하는 메모리 핀들을 하나의 블록 구성으로 지칭하는 제1 핀부(215)를 포함한다. 제3 메모리 모듈군(220)은 적어도 하나의 메모리 모듈(미도시) 및 각각의 메모리 모듈이 구성하는 메모리 핀들을 하나의 블록 구성으로 지칭하는 제3 핀부(225)를 포함한다. 제1 메모리 모듈군(210) 및 제3 메모리 모듈군(220)에 포함된 메모리 모듈과 메인 IC(230)는 도1 에서 자세히 서술한바 생략한다.
메모리 모듈 세트(200)의 배치에 관하여 서술하면, 제1 메모리 모듈군(210)을 메인 IC(230)의 D3 방향으로 배치할 수 있다. 다만, 이는 일 실시예로서, 메인 IC(230)는 제1 메모리 모듈군(210)의 위치를 기준으로, D1, D2, D3 및 D4 중 어느 하나의 방향으로 기판상에 배치될 수 있다. 이에, 제1 메모리 모듈군(210)의 위치를 기준으로, 제2 간격(DT2)만큼 D2 방향으로 쉬프트하여, 제1 메모리 모듈군(210)의 D4 방향으로 제3 메모리 모듈군(220)은 기판상에 배치될 수 있다. 다만, 제3 메모리 모듈군(220)이 제1 메모리 모듈군(210)으로부터 D4 방향으로 기판상에 배치될 때의 쉬프트 간격은 다양할 수 있으며, 최적의 효율을 낼 수 있는 배치에 해당한다. 기존에 제1 메모리 모듈군(210)과 제3 메모리 모듈군(220)을 일자로 줄을 맞춰 배치하는 것과 달리, 제3 메모리 모듈군(220)을 제1 메모리 모듈군(210) 기준으로, 제2 간격(DT2)만큼 쉬프트하여 배치함으로써, 메인 IC(230)와 연결하기 위한 전기배선의 복잡도를 낮출 수 있다. 본 발명의 일 실시예로, 메모리 모듈 세트(200)는 제1 메모리 모듈군(210) 및 제3 메모리 모듈군(220) 이외에 다수의 메모리 모듈군을 더 포함할 수 있으며, 각각의 메모리 모듈군이 배치된 위치에서 D3 방향의 가장 인접한 메모리 모듈군의 위치를 기준으로, D2 방향으로 제2 간격(DT2)만큼 쉬프트하여, 가장 인접한 메모리 모듈군의 D4 방향으로 각각의 메모리 모듈군을 배치할 수 있다. 이는 일 실시예로, 도1의 제1 간격(DT1)과 제2 간격(DT2)은 같은 값을 가질 수 있으며, 배치의 효율을 고려하여, 서로 다른 값을 가질 수 있다.
제1 메모리 모듈군(210)은 다수의 메모리 모듈을 포함할 수 있으며, 각각의 메모리 모듈은 일자로 줄을 맞춰 D3 또는 D4 방향으로 기판상에 배치될 수 있다. 이때, 각각의 메모리 모듈은 저장된 데이터에 접근하기 위한 메모리 핀들을 포함할 수 있으며, 각각의 메모리 모듈이 포함하는 메모리 핀들은 D1 또는 D2 방향으로 일자로 줄을 맞춰 나란하게 위치할 수 있다. 각각의 메모리 핀들은 일자로 줄을 맞춰 나란하게 위치할 수 있다. 따라서, 제1 메모리 모듈군(210)에 포함되는 하나의 메모리 모듈에 연결되는 각각의 전기 배선은 동일한 길이를 가질 수 있다. 또한, 제3 메모리 모듈군(220)은 다수의 메모리 모듈을 포함할 수 있으며, 각각의 메모리 모듈은 일자로 줄을 맞춰 D3 또는 D4 방향으로 배치될 수 있다. 이때, 각각의 메모리 모듈은 저장된 데이터에 접근하기 위한 메모리 핀들을 포함할 수 있으며, 각각의 메모리 핀들은 D3 또는 D4 방향으로 나란하게 위치할 수 있다. 따라서, 제3 메모리 모듈군(220)에 포함되는 하나의 메모리 모듈에 연결되는 각각의 전기 배선은 동일한 길이를 가질 수 있다. 이에 따라, 전기 배선의 길이의 차이에 따른 신호 왜곡을 방지할 수 있다. 이에 관한 자세한 내용은 후술하기로 한다.
도3 은 일 실시예에 따른 메모리 모듈 세트(300)의 기판상의 배치를 나타내는 도면이다.
도3 은 도1 및 도2 에서 서술한 배치 구성을 가지는 메모리 모듈 세트(300)를 나타낸다. 도3 을 참고하면, 메모리 모듈 세트(300)는 제1 메모리 모듈군(310), 제2 메모리 모듈군(320), 제3 메모리 모듈군(330) 및 메인 IC(Intergratend Circuit, 340)를 포함한다. 제1 메모리 모듈군(310)은 적어도 하나의 메모리 모듈(미도시) 및 각각의 메모리 모듈이 구성하는 메모리 핀들을 하나의 블록 구성으로 지칭하는 제1 핀부(315)를 포함한다. 제2 메모리 모듈군(320)은 적어도 하나의 메모리 모듈(미도시) 및 각각의 메모리 모듈이 구성하는 메모리 핀들을 하나의 블록 구성으로 지칭하는 제2 핀부(325)를 포함한다. 제3 메모리 모듈군(320)는 적어도 하나의 메모리 모듈(미도시) 및 각각의 메모리 모듈이 구성하는 메모리 핀들을 하나의 블록 구성으로 지칭하는 제3 핀부(325)를 포함한다. 제1 메모리 모듈군(310), 제2 메모리 모듈군(320) 및 제3 메모리 모듈군(330)에 포함된 메모리 모듈과 메인 IC(340)는 도1 에서 자세히 서술한바 생략한다.
메모리 모듈 세트(300)의 배치에 관하여 서술하면, 제1 메모리 모듈군(310)을 메인 IC(340)의 D3 방향으로 기판상에 배치할 수 있다. 다만, 이는 일 실시예로서, 메인 IC(230)는 제1 메모리 모듈군(210)의 위치를 기준으로, D1, D2, D3 및 D4 중 어느 하나의 방향으로 배치될 수 있다. 이에, 제1 메모리 모듈군(310)의 위치를 기준으로, 제1 간격(DT1)만큼 D1 방향으로 쉬프트하여, 제1 메모리 모듈군(310)의 D3 방향으로 제2 메모리 모듈군(320)은 배치될 수 있다. 다만, 제2 메모리 모듈군(320)이 제1 메모리 모듈군(310)으로부터 D3 방향으로 배치될 때의 쉬프트 간격은 다양할 수 있으며, 최적의 효율을 낼 수 있는 배치에 해당한다. 제1 메모리 모귤군(310)의 위치를 기준으로, 제2 간격(DT2)만큼 D2 방향으로 쉬프트하여, 제1 메모리 모듈군(310)의 D4 방향으로 제3 메모리 모듈군(330)은 배치될 수 있다. 다만, 제3 메모리 모둘군(330)이 제1 메모리 모듈군(310)으로부터 D4 방향으로 배치될 때의 쉬프트 간격은 다양할 수 있으며, 최적의 효울을 낼 수 있는 배치에 해당한다. 또한, 제2 메모리 모듈군(320)의 위치를 기준으로 제1 간격(DT1)만큼 D1 방향으로 쉬프트하여, 제2 메모리 모듈군(320)의 D3 방향으로 또 다른 메모리 모듈군(미도시)은 배치될 수 있다. 제3 메모리 모듈군(330)의 위치를 기준으로 제2 간격(DT2)만큼 D2 방향으로 쉬프트하여, 제3 메모리 모듈군(330)의 D4 방향으로 또 다른 메모리 모듈군(미도시)은 배치될 수 있다. 이와 같은, 배치 방식으로 다수의 메모리 모듈군(미도시)은 배치될 수 있다. 또한, 제1 간격(DT1)가 제2 간격(DT2)은 같은 값을 가질 수 있으며, 배치 효율을 고려하여 서로 다른 값을 가질 수 있다.
기존에 제1 메모리 모듈군(310), 제2 메모리 모듈군(320) 및 제3 메모리 모듈군(330)을 일자로 줄을 맞춰 배치하는 것과 달리, 제2 메모리 모듈군(320) 및 제3 메모리 모듈군(330)을 제1 메모리 모듈군(310) 기준으로, 각각 제1 간격(DT1) 및 제2 간격(DT2)만큼 쉬프트하여 배치함으로써, 메인 IC(340)와 연결하기 위한 전기 배선의 복잡도를 낮출 수 있다.
제1 메모리 모듈군(310)은 다수의 메모리 모듈을 포함할 수 있으며, 각각의 메모리 모듈은 일자로 줄을 맞춰 D3 또는 D4 방향으로 배치될 수 있다. 이때, 각각의 메모리 모듈은 저장된 데이터에 접근하기 위한 메모리 핀들을 포함할 수 있으며, 각각의 메모리 핀들은 D3 또는 D4 방향으로 나란하게 위치할 수 있다. 각각의 메모리 핀들은 일자로 줄을 맞춰 나란하게 위치할 수 있다. 따라서, 제1 메모리 모듈군(310)에 포함되는 다수의 메모리 모듈 중 하나의 메모리 모듈에 연결되는 각각의 전기 배선은 동일한 길이를 가질 수 있다. 또한, 제2 메모리 모듈군(320)은 다수의 메모리 모듈을 포함할 수 있으며, 각각의 메모리 모듈은 일자로 줄을 맞춰 D3 또는 D4 방향으로 배치될 수 있다. 이때, 각각의 메모리 모듈은 저장된 데이터에 접근하기 위한 메모리 핀들을 포함할 수 있으며, 각각의 메모리 핀들은 D3 또는 D4 방향으로 나란하게 위치할 수 있다. 따라서, 제2 메모리 모듈군(320)에 포함되는 하나의 메모리 모듈에 연결되는 각각의 전기 배선은 동일한 길이를 가질 수 있다. 또한, 제3 메모리 모듈군(330)은 다수의 메모리 모듈을 포함할 수 있으며, 각각의 메모리 모듈은 일자로 줄을 맞춰 D3 또는 D4 방향으로 배치될 수 있다. 이때, 각각의 메모리 모듈은 저장된 데이터에 접근하기 위한 메모리 핀들을 포함할 수 있으며, 각각의 메모리 핀들은 D3 또는 D4 방향으로 나란하게 위치할 수 있다. 따라서, 제3 메모리 모듈군(330)에 포함되는 하나의 메모리 모듈에 연결되는 각각의 전기 배선은 동일한 길이를 가질 수 있다. 이에 따라, 전기 배선의 길이의 차이에 따른 신호 왜곡을 방지할 수 있다. 이에 관한 자세한 내용은 후술하기로 한다.
도4a 는 일 실시예에 따른 메모리 모듈 세트(400)의 기판상의 배치를 나타내는 도면이다.
도4a 를 참고하면, 메모리 모듈 세트(400)는 제1 메모리 모듈군(410), 제2 메모리 모듈군(420), 제3 메모리 모듈군(430) 및 메인 IC(440)을 포함한다. 메모리 모듈 세트(400)의 각각의 메모리 모듈군의 배치는 도3에 자세하게 서술한 바 생략한다. 제2 메모리 모듈군(420)은 제1 메모리 모듈(421) 및 제2 메모리 모듈(422)을 포함한다. 다만, 이에 국한되지 않고, 다수의 메모리 모듈을 더 포함할 수 있다. 제1 메모리 모듈(421)은 제1 메모리 모듈(421)에 저장된 데이터에 접근하기 위한 제1 메모리 핀(421_a)를 포함한다. 제2 메모리 모듈(422)은 제2 메모리 모듈(422)에 저장된 데이터에 접근하기 위한 제2 메모리 핀(422_a)를 포함한다. 제1 메모리 핀(421_a) 및 제2 메모리 핀(422_a)은 다수의 메모리 핀들을 포함할 수 있으며, 제1 메모리 핀(421_a)의 메모리 핀(P0)과 대응되는 제2 메모리 핀(422_a)의 메모리 핀(P'0)은 위, 아래로 나란하게 위치할 수 있다. 메인 IC(440)와 제1 메모리 핀(421_a)은 제1 전기 배선(EL1)으로 연결되며, 메인 IC(440)와 제2 메모리 핀(422_a)은 제2 전기 배선(EL2)으로 연결된다.
제1 전기 배선(EL1) 및 제2 전기 배선(EL2)은 각각 제1 메모리 핀(421_a) 및 제2 메모리 핀(422_a)의 메모리 핀 수와 동일한 개수의 전기 배선들을 포함할 수 있으며, 다만, 이에 한정되지 않고, 전기 배선의 개수는 메모리 핀 수에 제한되지 않는다. 제1 전기 배선(EL1)이 포함하는 전기 배선들은 모두 동일한 길이를 가질 수 있으며, 제2 전기 배선(EL2)이 포함하는 전기 배선들도 모두 동일한 길이를 가질 수 있다. 이에 따라, 각각의 메모리 모듈에 대한 전기 배선의 길이의 차이에 따른 신호 왜곡을 방지하고, 메모리 동작의 성능을 향상 시킬 수 있다.
제1 메모리 모듈군(410) 및 제3 메모리 모듈군(430)은 서술한 제2 메모리 모듈군(420)의 구성을 가질 수 있다.
도4b 는 일 실시예에 따른 도4a 의 제2 메모리 모듈군(420)의 기판상의 배치를 나타내는 도면이다.
도4b 를 참조하면, 제2 메모리 모듈군(420)은 제1 메모리 모듈(421) 및 제2 메모리 모듈(422)를 포함한다. 다만, 이에 국한되지 않고, 다수의 메모리 모듈을 더 포함할 수 있다. 제1 메모리 모듈(421)은 제1 메모리 모듈(421)에 저장된 데이터에 접근하기 위한 제1 메모리 핀(421_a)를 포함한다. 제2 메모리 모듈(422)은 제2 메모리 모듈(422)에 저장된 데이터에 접근하기 위한 제2 메모리 핀(422_a)를 포함한다. 메인 IC(440)와 제1 메모리 핀(421_a)은 제1 전기 배선(EL1)으로 연결되며, 메인 IC(440)와 제2 메모리 핀(422_a)은 제2 전기 배선(EL2)으로 연결된다. 이때, 전기 배선(EL1) 및 전기 배선(EL2)을 직선형의 배선으로 형성하기 위하여, 제1 메모리 모듈(421)의 위치를 기준으로, 제2 메모리 모듈(422)를 D1 방향으로 쉬프트 시켜 기판 상에 배치할 수 있다. 이를 통하여, 전기 배선을 직선형으로 구성하여, 메모리 동작의 성능을 향상시킬 수 있다. 제1 메모리 모듈군(410) 및 제3 메모리 모듈군(430)은 서술한 제2 메모리 모듈군(420)의 구성을 가질 수 있다.
도5a 는 일 실시예에 따른 메모리 모듈 세트(500)의 기판상의 배치를 나타내는 도면이다.
도5a 를 참고하면, 메모리 모듈 세트(500)는 제1 메모리 모듈군(510), 제2 메모리 모듈군(520), 제3 메모리 모듈군(530), 제4 메모리 모듈군(540), 제5 메모리 모듈군(550) 및 메인 IC(560)을 포함한다. 각각의 메모리 모듈 세트에 포함되는 메모리 모듈과 메인 IC(560)에 대해서는 도1 에 자세하게 서술한 바, 생략하도록 한다.
메모리 모듈 세트(500)의 배치에 관하여 서술하면, 제1 메모리 모듈군(510)은 메인 IC(560)의 D2 방향에 배치될 수 있다. 제2 메모리 모듈군(520)은, 제1 메모리 모듈군(510)의 위치를 기준으로 D1 방향으로 제1 간격(DT1)만큼 쉬프트하여, 제1 메모리 모듈군(510)의 D3 방향에 배치될 수 있다. 제3 메모리 모듈군(530)은, 제2 메모리 모듈군(520)의 위치를 기준으로 D1 방향으로 제2 간격(DT2)만큼 쉬프트하여, 제2 메모리 모듈군(520)의 D3 방향에 배치될 수 있다. 제4 메모리 모듈군(540)은, 제1 메모리 모듈군(510)의 위치를 기준으로 D1 방향으로 제3 간격(DT3)만큼 쉬프트하여, 제1 메모리 모듈군(510)의 D4 방향에 배치될 수 있다. 제5 메모리 모듈군(550)은, 제4 메모리 모듈군(540)의 위치를 기준으로 D1 방향으로 제4 간격(DT4)만큼 쉬프트하여, 제4 메모리 모듈군(540)의 D4 방향에 배치될 수 있다. 이로써, 메인 IC(560)을 중심으로, 각각의 메모리 모듈군은 D2 방향으로 방사하는 형태인 제2 방사형의 배치 형태를 가질 수 있다. 다만, 이에 메모리 모듈군의 개수는 이에 국한되지 않으며, 다수의 메모리 모듈군을 더 포함할 수 있으며, 상기 서술한 배치 방법에 의하여 배치 될 수 있다.
제1 간격(DT1), 제2 간격(DT2), 제3 간격(DT3) 및 제4 간격(DT4)는 모두 동일한 값을 가질 수 있으며, 메모리 모듈의 배치 효율에 따라, 각각의 간격은 서로 다른 값을 가질 수 있다.
기존에 제1 메모리 모듈군(510), 제2 메모리 모듈군(520), 제3 메모리 모듈군(530), 제4 메모리 모듈군(540) 및 제5 메모리 모듈군(550)을 일자로 줄을 맞춰 배치하는 것과 달리, 각각의 메모리 모듈군을 특정한 간격을 두어, 쉬프트하여 배치함으로써, 메인 IC(560)와 연결하기 위한 전기 배선의 복잡도를 낮출 수 있다. 제2 메모리 모듈군(520)은 다수의 메모리 모듈을 포함할 수 있으며, 각각의 메모리 모듈은 일자로 줄을 맞춰 D3 또는 D4 방향으로 배치될 수 있다. 이때, 각각의 메모리 모듈은 저장된 데이터에 접근하기 위한 메모리 핀들을 포함할 수 있으며, 각각의 메모리 핀들은 D3 또는 D4 방향으로 나란하게 위치할 수 있다. 각각의 메모리 핀들은 일자로 줄을 맞춰 나란하게 위치할 수 있다. 따라서, 제2 메모리 모듈군(520)에 포함되는 다수의 메모리 모듈 중 하나의 메모리 모듈에 연결되는 각각의 전기 배선은 동일한 길이를 가질 수 있다. 또한, 제3 메모리 모듈군(530), 제4 메모리 모듈군(540), 제5 메모리 모듈군(550)은 제1 메모리 모듈군(510)의 상기한 특징적 구성을 포함할 수 있다. 이에 따라, 각각의 메모리 모듈에 연결된 전기 배선의 길이의 차이에 따른 신호 왜곡을 방지할 수 있다.
도5b 는 일 실시예에 따른 메모리 모듈 세트(600)의 기판상의 배치를 나타내는 도면이다.
도5b 를 참조하면, 메모리 모듈 세트(600)는 제1 메모리 모듈군(610), 제2 메모리 모듈군(620), 제3 메모리 모듈군(630), 제4 메모리 모듈군(640), 제5 메모리 모듈군(650) 및 메인 IC(660)을 포함한다. 각각의 메모리 모듈 세트에 포함되는 메모리 모듈과 메인 IC(660)에 대해서는 도1 에 자세하게 서술한 바, 생략하도록 한다.
메모리 모듈 세트(600)의 기판상의 배치에 관하여 서술하면, 제1 메모리 모듈군(610)은 메인 IC(660)의 D1 방향에 배치될 수 있다. 제2 메모리 모듈군(620)은, 제1 메모리 모듈군(610)의 위치를 기준으로 D2 방향으로 제1 간격(DT1)만큼 쉬프트하여, 제1 메모리 모듈군(610)의 D3 방향에 배치될 수 있다. 제3 메모리 모듈군(630)은, 제2 메모리 모듈군(620)의 위치를 기준으로 D2 방향으로 제2 간격(DT2)만큼 쉬프트하여, 제2 메모리 모듈군(620)의 D3 방향에 배치될 수 있다. 제4 메모리 모듈군(640)은, 제1 메모리 모듈군(610)의 위치를 기준으로 D2 방향으로 제3 간격(DT3)만큼 쉬프트하여, 제1 메모리 모듈군(610)의 D4 방향에 배치될 수 있다. 제5 메모리 모듈군(650)은, 제4 메모리 모듈군(640)의 위치를 기준으로 D2 방향으로 제4 간격(DT4)만큼 쉬프트하여, 제4 메모리 모듈군(640)의 D4 방향에 배치될 수 있다. 이로써, 메인 IC(660)을 중심으로, 각각의 메모리 모듈군은 D1 방향으로 방사하는 형태인 제1 방사형의 배치 형태를 가질 수 있다. 다만, 이에 메모리 모듈군의 개수는 이에 국한되지 않으며, 다수의 메모리 모듈군을 더 포함할 수 있으며, 상기 서술한 배치 방법에 의하여 배치 될 수 있다. 나머지 구성은 도5a 의 구성과 동일한 바, 생략하기로 한다.
도6 은 반도체 메모리 시스템(700)의 기판상의 배치를 나타내는 도면이다.
도6 을 참조하면, 반도체 메모리 시스템(700)은 제1 메모리 모듈 세트(700_a) 및 제2 메모리 모듈 세트(700_b)를 포함한다. 제1 메모리 모듈 세트(700_a)는 도5a 에서 언급하였듯이, 제1 메모리 모듈 세트(700_a)에 포함된 다수의 메모리 모듈군(705, 710, 715, 720, 725)이 제1 메인 IC(760)을 중심으로, D2 방향으로 방사하는 제2 방사형의 배치 형태를 가질 수 있다. 또한, 제2 메모리 모듈 세트(700_b)도 도5a 에서 언급하였듯이, 제2 메모리 모듈 세트(700_b)에 포함된 다수의 메모리 모듈군(730, 735, 740, 745, 750)이 제2 메인 IC(770)을 중심으로, D2 방향으로 방사하는 제2 방사형의 배치 형태를 가질 수 있다. 제1 메모리 모듈 세트(700_a)의 D4 방향으로 제2 메모리 모듈 세트(700_b)는 연속하여 배치될 수 있다. 다만, 제1 및 제2 메모리 모듈 세트(700_a, 700_b)은 다수의 메모리 모듈군을 더 포함할 수 있으며, 도5a 에서 언급했던 방식으로 배치할 수 있다.
다만, 또 다른 실시예로, 제1 메모리 모듈 세트(700_a) 는 도5b 에서 언급하였듯이, 제1 메모리 모듈 세트(700_a)에 포함된 다수의 메모리 모듈군(705, 710, 715, 720, 725)이 제1 메인 IC(760)을 중심으로, D1 방향으로 방사하는 제1 방사형의 배치 형태를 가질 수 있다. 또한, 제2 메모리 모듈 세트(700_b)에 포함된 다수의 메모리 모듈군(730, 735, 740, 745, 750)이 제2 메인 IC(770)을 중심으로, D1 방향으로 방사하는 제1 방사형의 배치 형태를 가질 수 있다.
도7 은 반도체 메모리 시스템(800)의 기판상의 배치를 나타내는 도면이다.
도7 을 참조하면, 반도체 메모리 시스템(800)은 제1 메모리 모듈 세트(800_a) 및 제2 메모리 모듈 세트(800_b)를 포함한다. 제1 메모리 모듈 세트(800_a)는 도5a 에서 언급하였듯이, 제1 메모리 모듈 세트(800_a)에 포함된 다수의 메모리 모듈군(805, 810, 815, 820, 825)이 제1 메인 IC(860)을 중심으로, D2 방향으로 방사하는 제2 방사형의 배치 형태를 가질 수 있다. 제2 메모리 모듈 세트(800_b)는 도5b 에서 언급하였듯이, 제2 메모리 모듈 세트(800_b)에 포함된 다수의 메모리 모듈군(830, 835, 840, 845, 850)이 제2 메인 IC(870)을 중심으로, D1 방향으로 방사하는 형태인 제1 방사형의 배치 형태를 가질 수 있다. 제1 메모리 모듈 세트(800_a)의 D4 방향으로 제2 메모리 모듈 세트(800_b)는 연속하여 배치될 수 있다. 다만, 제1 및 제2 메모리 모듈 세트(800_a, 800_b)은 다수의 메모리 모듈군을 더 포함할 수 있으며, 도5a 에서 언급했던 방식으로 배치할 수 있다.
다만, 또 다른 실시예로, 제1 메모리 모듈 세트(800_a) 는 도5b 에서 언급하였듯이, 제1 메모리 모듈 세트(800_a)에 포함된 다수의 메모리 모듈군(805, 810, 815, 820, 825)이 제1 메인 IC(860)을 중심으로, D1 방향으로 방사하는 형태인 제1 방사형의 배치 형태를 가질 수 있다. 또한, 제2 메모리 모듈 세트(800_b)는 도5 a 에서 언급하였듯이, 제2 메모리 모듈 세트(800_b)에 포함된 다수의 메모리 모듈군(830, 835, 840, 845, 850)이 제2 메인 IC(870)을 중심으로, D2 방향으로 방사하는 형태인 제2 방사형의 배치 형태를 가질 수 있다.
도8 은 반도체 메모리 시스템(900)의 기판상의 배치를 나타내는 도면이다.
도8 을 참조하면, 반도체 메모리 시스템(900)은 제1 메모리 모듈 세트(910), 제2 메모리 모듈 세트(920), 제3 메모리 모듈 세트(930), 제4 메모리 모듈 세트(940) 및 제5 메모리 모듈 세트(950)을 포함한다. 다만, 이에 국한되지 않으며 다수의 메모리 모듈 세트를 더 포함할 수 있다. 제1 메모리 모듈 세트(910) 및 제2 메모리 모듈 세트(920)은 도5a 에서 언급했듯이, 각 메인 IC를 기준으로 D1 방향으로 방사하는 형태인 제1 방사형으로, 각각 메모리 모듈군이 기판상에 배치된 구성을 가질 수 있다. 제1 메모리 모듈 세트(910) 및 제2 메모리 모듈 세트(920)가 반도체 메모리 시스템(900)이 구성된 기판상의 좌측 공간에 연속적으로 배치될 수 있다.
제3 메모리 모듈 세트(930), 제4 메모리 모듈 세트(940) 및 제5 메모리 모듈 세트(950)는 도5a 에서 언급했듯이, 각 메인 IC를 기준으로 D2 방향으로 방사하는 형태인 제2 방사형으로 각각의 메모리 모듈군이 기판상에 배치된 구성을 가질 수 있다. 제3 메모리 모듈 세트(930), 제4 메모리 모듈 세트(940) 및 제5 메모리 모듈 세트(950)가 연속적으로 반도체 메모리 시스템(900)의 우측 공간에 연속적으로 배치될 수 있다. 다만, 반도체 메모리 시스템(900)은 이에 국한되지 않으며, 다수의 메모리 모듈 세트를 더 포함할 수 있으며, 각각의 메모리 모듈 세트에서, 각각의 메모리 모듈군이 각각의 메인 IC를 기준으로, D1 방향으로 방사하는 형태인 제1 방사형으로 기판상에 배치하면 반도체 메모리 시스템(900)이 구성된 기판상의 좌측 공간에 연속적으로 배치될 수 있다. 또한, 이와 반대로, 각각의 메인 IC를 기준으로, D2 방향으로 방사하는 형태인 제2 방사형으로 기판상에 배치하면 반도체 메모리 시스템(900)이 구성된 기판상의 우측 공간에 연속적으로 배치될 수 있다.
도9 는 반도체 메모리 시스템(1000)의 기판상의 배치를 3D 모델링하여 나타낸 도면이다.
도9 를 참조하면, 반도체 메모리 시스템(1000)은 제1 메모리 모듈 세트(1100), 제2 메모리 모듈 세트(1200), 제3 메모리 모듈 세트 (1300), 제4 메모리 모듈 세트(1400), 제5 메모리 모듈 세트(1500) 및 제6 메모리 모듈 세트(1600)가 포함된다. 제1 메모리 모듈 세트(1100), 제2 메모리 모듈 세트(1200) 및 제3 메모리 모듈 세트(1300)의 각각에 포함된 메모리 모듈군은 제1 메인IC(MIC1), 제2 메인IC(MIC2) 및 제3 메인IC(MIC3)의 위치를 기준으로, D1 방향으로 방사하는 제1 방사형으로 배치된 구성을 가질 수 있다. 제4 메모리 모듈 세트(1400), 제5 메모리 모듈 세트(1500) 및 제6 메모리 모듈 세트(1600)의 각각에 포함된 메모리 모듈군은 제4 메인IC(MIC4), 제5 메인IC(MIC5) 및 제6 메인IC(MIC6)의 위치를 기준으로, D2 방향을 으로 방사하는 제2 방사형으로 배치된 구성을 가질 수 있다. 도면상에는, 편의상 각각의 메모리 모듈군은 각각 한 개의 메모리 모듈을 포함하는 것으로 나타내었으나, 메모리 모듈군에는 다수의 메모리 모듈군을 포함할 수 있다. 각각의 메모리 모듈 세트의 자세한 설명은 도6 및 도7 에 서술한바 생략한다.
제1 내지 제6 메모리 모듈 세트(1100~1600)의 본 발명의 실시예에 따른 기판상의 배치에 따라서, 즉, 특정한 메모리 모듈군의 위치를 기준으로 각각의 메모리 모듈군을 쉬프트하여 배치한 결과, 각각의 메인 IC(MIC1~MIC6) 주변의 기판상에 여분의 공간(1110, 1210, 1310, 1410, 1510, 1610)이 발생할 수 있다. 서술의 편의상, 도면상에는 일부의 공간으로 표시되어 있으나, 이에 한정되지 않고, 여분의 공간(1110, 1210, 1310, 1410, 1510, 1610)은 각각의 메인IC(MIC1~MIC6)의 위치를 기준으로 남는 기판상의 공간을 모두 포함할 수 있다. 본 발명의 실시예에 따라, 상기 여분의 공간(1110, 1210, 1310, 1410, 1510, 1610)에 메모리 모듈 이외의 적어도 하나의 다른 칩을 배치할 수 있다. 예를 들면, 그래픽 카드 또는 사운드 카드 등의 칩을 배치할 수 있다. 또한, 도면에는 제1 메모리 모듈 세트(1100), 제2 메모리 모듈 세트(1200) 및 제3 메모리 모듈 세트(1300)의 배치된 기판상의 좌측 공간과 제4 메모리 모듈 세트(1400), 제5 메모리 모듈 세트(1500) 및 제6 메모리 모듈 세트(1600)의 배치된 기판상의 우측 공간 사이에 여분의 공간(미도시)가 발생할 수 있다. 따라서, 일 실시예에 따라, 상기 여분의 공간(미도시)에도 적어도 하나의 다른 칩을 배치할 수 있다. 이와 같은 배치를 통하여, 기판상의 공간을 효율적으로 사용할 수 있다.
도10 은 본 발명의 일 실시예에 따른 메모리 모듈(1100)을 나타내는 도면이다.
도10 을 참조하면, 메모리 모듈(1100)은 도1 에서 언급했던 메모리 모듈군이 포함하는 메모리 모듈에 대응될 수 있으며, 표시 제어부(1110) 및 오류 표시부(1120)를 더 포함한다. 표시 제어부(1110)는 메모리 모듈(1100)이 포함하는 다수의 메모리 칩들의 각각의 동작 신호(OS)를 수신할 수 있다. 이 때, 적어도 하나의 메모리 칩에 문제가 발생하여, 상기 메모리 칩의 동작 신호(OS)를 수신하지 못한 경우, 표시 제어부(1110)는 오류 표시부(1120)에 제어 신호(CS)를 제공할 수 있다. 오류 표시부(1120)는 제어 신호(CS)에 기반하여, 메모리1모듈(1000)의 동작에 관하여 오류가 존재한다는 표시를 할 수 있다. 일 실시예로, 오류 표시부(1120)는 LED 소자(Light emitting diode)로 구성될 수 있으며, 메모리 모듈(1000)에 오류가 존재한다는 표시하기 위하여, LED 소자가 발광할 수 있다.
도11 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템(1200)을 나타내는 도면이다.
도11 을 참조하면, 반도체 메모리 시스템(1200)은 도10 에서 서술한, 메모리 모듈(1100)에 대응하는 하나의 메모리 모듈을 포함한 메모리 모듈군을 포함한다. 다만, 하나의 메모리 모듈만을 포함한 메모리 모듈군은 편의상 메모리 모듈로 지칭한다. 따라서, 반도체 메모리 시스템(1200)은 제1 메모리 모듈(1210), 제2 메모리 모듈(1220), 제3 메모리 모듈(1230), 제4 메모리 모듈(1240) 및 제5 메모리 모듈(1250)을 포함한다. 제1 메모리 모듈(1210)은 제1 오류 표시부(1215), 제2 메모리 모듈(1220)은 제2 오류 표시부(1225), 제3 메모리 모듈(1230)은 제3 오류 표시부(1235), 제4 메모리 모듈(1240)은 제4 오류 표시부(1245), 제5 메모리 모듈(1250)은 제5 오류 표시부(1255)를 포함한다. 각 메모리 모듈의 배치는 도5a 에 언급되었던 메모리 모듈군의 배치와 동일하며, 다만, 메모리 모듈군은 적어도 하나의 메모리 모듈을 포함하는 것으로써, 서술의 편의상 하나의 메모리 모듈을 포함하는 메모리 모듈군은 메모리 모듈이라 지칭할 수 있다. 제1 메모리 모듈(1210)의 중앙부분에 제1 오류 표시부(1215)가 위치하도록 구성할 수 있으며, 제2 내지 제5 메모리 모듈(1220~1250)도 제1 메모리 모듈(1210)과 동일하게 구성할 수 있다. 이로써, 각각 제1 메모리 모듈(1220)과 제2 메모리 모듈(1225)의 쉬프트된 간격만큼 제1 오류 표시부(1215)와 제2 오류 표시부(1225)는 쉬프트될 수 있다. 이와 같은 방식으로, 각각의 오류 표시부는 서로 쉬프트되어 위치하게 됨으로써, 기존의 오류 표시부가 일렬로 나란히 위치하는 구성보다 원활하게 오류 표시 여부를 확인할 수 있다.
다만, 이는 발명의 일 실시예로써, 각각의 메모리 모듈의 배치 방법에 따라, 오류 표시부의 위치를 다르게 구성하여, 원활하게 오류 표시 여부를 확인할 수 있도록 할 수 있으며, 두 개 이상의 메모리 모듈을 포함하는 메모리 모듈군을 포함하는 반도체 메모리 시스템(1200)에도 적용할 수 있음은 물론이다.
도12 는 본 발명의 실시 예에 따른 컴퓨팅 시스템 장치(CSYS)를 나타내는 블록도이다.
본 발명의 실시 예에 따른 컴퓨팅 시스템(CSYS)은 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 메모리 시스템(MSYS)을 구비한다. 메모리 시스템(MSYS)은 컨트롤러(Ctrl) 및 메모리(MEM)를 포함한다. 메모리 시스템(MSYS)은 도5a 등의 반도체 메모리 시스템에 대응하는 구성을 가질 수 있으며, 따라서, 메모리(MEM)는 도5a 에서 서술한 다수의 메모리 모듈 세트를 포함할 수 있으며, 다수의 메모리 모듈 세트는 다수의 메모리 모듈군 및 메인 IC를 포함하여, 상기 서술했던 방식으로 배치될 수 있다. 따라서, 컴퓨팅 시스템(CSYS)에 의하면, 부가적인 모듈의 추가 등이 수반되지 아니하고도 메모리(MEM)의 메모리 모듈의 배치만으로 메모리 시스템(MSYS)의 동작의 성능을 향상시킬 수 있다. 또한, 더 나아가, 메모리 시스템(MSYS)은 플래시 메모리 시스템에 해당할 수 있으며, 메모리(MEM)는 다수의 플래시 메모리 모듈들을 포함할 수 있다.
본 발명의 실시 예에 따른 컴퓨팅 시스템(CSYS)이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시 예에 따른 컴퓨팅 시스템(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도13 은 본 발명의 실시 예에 따른 메모리 카드를 나타내는 블록도이다.
도13 을 참조하면, 본 발명의 실시 예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(Ctrl) 및 메모리(MEM)를 구비한다. 메모리 컨트롤러(Ctrl)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트(미도시)의 요청에 응답하여 메모리(MEM)로의 데이터 기입 또는 메모리(MEM)로부터의 데이터 독출을 제어한다. 또한, 메모리 컨트롤러(Ctrl)는 메모리(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시 예에 따른 메모리(MEM)는 도5a 에서 서술한 다수의 메모리 모듈 세트를 포함할 수 있으며, 다수의 메모리 모듈 세트는 다수의 메모리 모듈군 및 메인 IC를 포함하여, 상기 서술했던 방식으로 배치될 수 있다. 메모리 컨트롤러(Ctrl)는 메모리(MEM)에 대한 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들(미도시), 및 램(RAM) 등을 구비할 수 있다. 본 발명의 실시 예에 따른 메모리 카드(MCRD)는 도 5a 등의 반도체 메모리 시스템으로 구현될 수 있다.
도13 의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다. 따라서, 도13 의 메모리 카드(MCRD)에 의하면, 부가적인 모듈의 추가 등이 수반되지 아니하고도 메모리(MEM)의 메모리 모듈의 배치만으로 메모리 시스템(MSYS)의 동작의 성능을 향상시킬 수 있다.
도14 는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도14 를 참조하면, 본 발명의 실시 예에 따른 SSD는 SSD 컨트롤러(SCTL) 및 플래시 메모리(MEM)를 포함한다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(Ctrl)를 구비할 수 있다. 프로세서(PROS)는 호스트(미도시)의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(Ctrl)가 플래시 메모리(MEM)와 데이터를 송수신하도록 제어한다. SSD의 프로세서(PROS) 및 메모리 컨트롤러(Ctrl)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 플래시 메모리(MEM)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 플래시 메모리(MEM)로 전송하고자 하거나, 플래시 메모리(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.
본 발명의 실시 예에 따른 SSD는 도 5a 등의 반도체 메모리 시스템으로 구현될 수 있다. 따라서, 도14 의 SSD에 의하면, 부가적인 모듈의 추가 등이 수반되지 아니하고도 플래시 메모리(MEM)의 메모리 모듈의 배치만으로 SSD의 동작의 성능을 향상시킬 수 있다.
도15 은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도15 를 참조하면, 본 발명의 실시 예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시 예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도15 의 SSD는 도14 의 SSD일 수 있다. 즉, 도15 의 SSD는 SSD 컨트롤러(SCTL) 및 플래시 메모리(MEM)를 포함하고, 플래시 메모리(MEM) 및 컨트롤러(SCTL)의 배치는 도5a 등의 배치 방법으로 구성된 반도체 메모리 시스템일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.

Claims (10)

  1. 전기적 신호를 송수신 하기 위하여, 메인IC(Intergrated Circuit);
    상기 메인IC와 연결되는제1 핀부(PIN Unit) 및 적어도 하나 이상의 메모리 모듈을 포함하는 제1 메모리 모듈군; 및
    상기 메인 IC와 연결되는 제2 핀부(PIN Unit) 및 적어도 하나 이상의 메모리 모듈을 포함하는 제2 메모리 모듈군;을 포함하며,
    상기 제2 메모리 모듈군은,
    상기 제1 메모리 모듈군의 위치를 기준으로, 제1 간격만큼 제1 방향으로 쉬프트하여 상기 제1 메모리 모듈군 상부에 해당하는 기판상에 배치되는 것을 특징으로 하는 메모리 모듈 세트.
  2. 제1 항에 있어서,
    상기 메인 IC와 연결되는 제3 핀부 및 적어도 하나 이상의 메모리 모듈을 포함하는 제3 메모리 모듈군을 포함하며,
    상기 제3 메모리 모듈군은,
    상기 제1 메모리 모듈군의 위치를 기준으로, 제2 간격만큼 제2 방향으로 쉬프트하여 상기 제1 메모리 모듈군 하부에 해당하는 상기 기판상에 배치되는 것을 특징으로 하는 메모리 모듈 세트.
  3. 제1 항에 있어서,
    상기 제2 메모리 모듈군은,
    제1 메모리 모듈 및 제2 메모리 모듈을 포함하고,
    상기 제2 핀부는,
    상기 제1 메모리 모듈에 데이터를 억세스하기 위한 다수의 메모리 핀들; 및
    상기 제2 메모리 모듈에 데이터를 억세스하기 위한 다수의 메모리 핀들을 포함하며,
    상기 제1 메모리 모듈에 데이터를 억세스하기 위한 상기 다수의 메모리 핀들의 상기 제1 방향으로의 위치와 상기 제2 메모리 모듈에 데이터를 억세스하기 위한 상기 다수의 메모리 핀들의 상기 제1 방향으로의 위치가 실질적으로 동일한 것을 특징으로 하는 메모리 모듈 세트.
  4. 제1 항에 있어서,
    상기 제2 메모리 모듈군은,
    제3 메모리 모듈을 포함하고,
    상기 제2 핀부(PIN Unit)는,
    상기 제3 메모리 모듈에 데이터를 억세스하기 위한 다수의 메모리 핀들을 포함하며,
    상기 메인 IC와 상기 제3 메모리 모듈에 데이터를 억세스하기 위한 상기 다수의 메모리 핀들은 다수의 전기 배선들로 연결되고,
    상기 다수의 전기 배선들의 각각 전기 배선은,
    실질적으로 동일한 길이를 가지는 것을 특징으로 하는 메모리 모듈 세트.
  5. 제1 항에 있어서,
    상기 메인IC는,
    상기 메모리 모듈을 제어하는 컨트롤러, 상기 메모리 모듈의 입출력 데이터를 저장하는 버퍼 및 외부 장치와의 데이터 송수신을 제어하는 인터페이스 중 적어도 하나인 것을 특징으로 하는 메모리 모듈 세트.
  6. 제1 항에 있어서,
    상기 메모리 모듈은,
    적어도 하나의플래쉬 메모리 칩을 포함하는 것을 특징으로 하는 메모리 모듈 세트.
  7. 제1 항에 있어서,
    상기 메모리 모듈 세트는,
    상기 제2 메모리 모듈군을 상기 제1 간격만큼 제1 방향으로 쉬프트하여 형성된 제1 공간을 포함하며,
    상기 제1 공간은,
    상기 메모리 모듈 이외의 다른 칩을 상기 기판상 배치할 수 있는 것을 특징으로 하는 메모리 모듈 세트.
  8. 제1 항에 있어서,
    상기 제1 메모리 모듈군 또는 상기 제2 메모리 모듈군에 포함된 상기 메모리 모듈 중 적어도 하나는,
    상기 메모리 모듈의 동작의 오류 발생을 표시하는 오류 표시부; 및
    상기 메모리 모듈의 동작의 오류 발생 여부를 기반으로, 상기 오류 표시부를 제어하는 표시 제어부를 포함하는 것을 특징으로 하는 메모리 모듈 세트.
  9. 다수의 메모리 모듈군들;
    상기 메모리 모듈군들과 전기적 신호를 송수신 하기 위한 메인IC(Intergrated Circuit)를 포함하고,
    상기 다수의 메모리 모듈군들 중 각각의 메모리 모듈군은,
    적어도 하나의 메모리 모듈을 포함하며,
    상기 메모리 모듈은,
    다수의 메모리 칩 및 상기 메인 IC와 전기 배선부를 통하여 연결되는 다수의 메모리 핀을 포함하고,
    상기 다수의 메모리 모듈군은,
    상기 메인 IC를 중심으로, 방사형으로 기판상에 배치되는 것을 특징으로 하는 반도체 메모리 시스템.
  10. 제9 항에 있어서,
    상기 전기 배선부는,
    상기 다수의 메모리 핀에 각각 대응되어 연결되는 다수의 전기 배선들을 포함하고,
    상기 다수의 전기 배선들은,
    실질적으로 동일한 길이를 가지는 것을 특징으로 하는 반도체 메모리 시스템.


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