JP2004355063A - 方向性結合器基板を用いたバスシステム - Google Patents
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Abstract
【課題】方向性結合器をマザーボードに構成する構造では層数も多く、配線密度も高いためマザーボードの価格を抑えることが困難であった。
【解決手段】方向性結合器を別基板とし、メモリコントローラ10−1とメモリ10−2〜10−5間のデータ転送に、4層のマザーボード1とこれに実装された高誘電体材料でできた方向性結合器を有する結合器基板100を用いる。これによりメモリシステムの実装面積を狭くでき、システムを安価に提供することができる。
【選択図】 図1
【解決手段】方向性結合器を別基板とし、メモリコントローラ10−1とメモリ10−2〜10−5間のデータ転送に、4層のマザーボード1とこれに実装された高誘電体材料でできた方向性結合器を有する結合器基板100を用いる。これによりメモリシステムの実装面積を狭くでき、システムを安価に提供することができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
パソコンなどの情報処理機器において、内部の機能回路同士を接続するためのバス接続技術、及び、その構成要素に関する。
【0002】
【従来の技術】
プリント基板に方向性結合器を用いてデータ転送する技術として特許文献1がある。本方式では方向性結合器をマザーボードの信号層に形成していた。このため、マザーボードの信号層は方向性結合器とその折り返しにより信号配線層数を多く取らなければならなかった。
【0003】
また、特許文献2の様に方向性結合器をメモリコントローラから見て遠端で折り返すことで、DIMMの間隔を狭める方式も提案されている。
【0004】
また、方向性結合器をマザーボード内に構成する場合、方向性結合器の結合度を20%など一定値以上に保つためにその特性インピーダンスは75Ωとなり、一般的な配線の特性インピーダンス50Ωに比べて大きな値となっていた。すなわち、方向性結合器の部位と、その他の信号の部位で特性インピーダンス(Zo)が異なっており、設計上の配線の難しさ、層厚の選択の難しさ、製造上のプロセスのバラツキが課題となっていた。
【0005】
図16に従来技術のマザーボードの例を示す。1はPCなどの情報処理機器に用いられるマザーボードで、プロセッサ10−0、メモリコントローラ(あるいはブリッジ)10−1、PCIコントローラ10−9を有する。メモリコントローラ10−1にはメモリモジュール2−2〜2−4が接続され、これらがメモリバス71を構成している。
【0006】
メモリバス71が方向性結合器を用いてデータ転送する場合、方向性結合器はマザーボード1に構成されていた。方向性結合器は結合度をかせぐため例えばその特性インピーダンスが75Ωと他の配線の典型的な特性インピーダンス50Ωに対して高かった。
【0007】
また、メモリバス71は、マザーボード1に方向性結合器を構成するため、ストリップライン型の配線で6層以上の多層基板を用いていた。更に、メモリバス71部では配線密度が他のバスに比べて高い。なぜなら、方向性結合器の結合度を高めるために隣接配線間隔を狭くし、また、方向性結合器を構成するために2本の信号線が1ビットに必要であるためである。
【0008】
すなわち、マザーボード1に方向性結合器を構成する場合、メモリバス71部のみ特殊な技術(多い配線層、高い配線密度、狭い配線間隔、75Ωと高いインピーダンス)を用いていたわけである。これに対して、マザーボード1の残りの部分は、クロストークノイズを低減するために配線間隔を広くし、高くない配線密度で、50Ωの特性インピーダンスで構成している。本明細書では、この「残りの部分」に用いられている基板製造技術を「通常技術」と呼ぶことにする。
【0009】
このように、マザーボード1の面積に対してメモリバス71の占める割合は多くても1/4程度であり、そのためマザーボード1を製造する場合、面積の小さなメモリバス部71に高い技術を用い、その他の広い面積を通常技術で製造することになっていた。
【0010】
【特許文献1】
特開平07−141079号公報
【特許文献2】
特開2001−027987号公報
【特許文献3】
特開2002−312087号公報
【0011】
【発明が解決しようとする課題】
従来例のマザーボードは上記のような構成をしていたため、マザーボード1の製造には6層以上の多層基板で、インピーダンスが50Ωと75Ω、高密度の配線とそれほど高くない密度の配線が混在し、高いコストがかかっていた。また、設計時においても50Ωと75Ωを同一信号層内に構成する場合配線幅もそれぞれに異なり、この設計と製造時の配線をエッチングするときのプロセス管理に負荷が掛かっていた。これは歩留まりの低下を意味し、コスト高をまねいていた。
【0012】
本発明が解決する第1の課題は、マザーボードに構成された方向性結合器を別部品とすることで、マザーボード全体を通常技術で均一に製造でき、信号線層の数を減らすことでマザーボードの値段を下げることにある。
【0013】
本発明が解決する第2の課題は、マザーボードに構成された方向性結合器を結合器基板として別部品とし、結合器基板を高誘電体で構成することで方向性結合器の結合長を短くし、メモリモジュールの間隔を縮めてメモリバスを高密度実装することにある。
【0014】
本発明は、上記課題のうち少なくともひとつを解決するものである。
【0015】
【課題を解決するための手段】
第1の課題を解決するための手段として、方向性結合器をマザーボード内に構成するのではなく、データ転送に必要な方向性結合器を有する結合器基板(以下、結合器基板)を用い、これをマザーボードに接続する。このため、結合器基板には高誘電体を用いた多層で高密度の配線を用いるが面積が小さいので値段を上げることを最小にでき、かつマザーボードでは表面層のみを用いて配線できるので4層基板以上の層数は必要でなく、通常技術を用いて均一に、安価に作成できる。
【0016】
第2の課題を解決するための手段として、マザーボードに構成された方向性結合器を結合器基板として別部品とし、結合器基板を高誘電体で構成することで方向性結合器の結合長を短くし、あるいは、主結合線路を折り返して、メモリモジュールの間隔を縮めることでメモリバスを高密度実装することができる。
【0017】
【発明の実施の形態】
(第1の実施例)
第1の実施例として図1を用いて説明する。
【0018】
本実施例では、方向性結合器をマザーボードではなく、専用の結合器基板に組み込んでこれをマザーボードに接続することを特徴とする。
【0019】
メモリコントローラ10−1がマザーボード1に接続されている。また、DRAM10−2〜10−5をそれぞれ搭載したメモリモジュール2−2〜2−5がコネクタ20−2〜20−5を介してマザーボード1に接続されている。
【0020】
メモリコントローラ10−1と各DRAM10−2〜10−5間でデータ転送を行うための配線1−1aがメモリコントローラ10−1からマザーボード1上に配線されている。更に、方向性結合器を複数搭載した結合器基板100がマザーボード1に接続される。
【0021】
結合器基板100にはメモリコントローラに接続される配線1−1bと、これを主結合線路とし、これと方向性結合器を構成する副結合配線1−2〜1−5が構成されており、各配線は一方を終端抵抗で整合終端され、この端での反射ノイズはない。また、他方をマザーボード接続用の端子に接続されている。図1では、分かり易さのためにマザーボード1と結合器基板100は離して記載してあるが、実際の機器では点線で接続された白丸同士が電気的に接続される。この白丸は半田ボールでも良いしコネクタなどの構造のピンであっても良い。
【0022】
図2に図1の等価回路を示す。メモリコントローラ10−1は配線1−1a、1−1bを主結合線路とし1−2〜1−5を副結合線路とする方向性結合器によりデータ転送を行う。点線で囲った部分が結合器基板100に対応する。この結合器基板100内には主結合線路1−1bと副結合線路1−2〜1−5とそれぞれの終端抵抗を含む。
【0023】
結合器基板100は、マザーボード1に比べて高誘電体絶縁物質で構成されている。電磁気の教える所によると電磁波の伝搬速度(Vp)はその媒質の誘電定数(ε)と透磁率(μ)で決まり、
と表される。ここでcは真空中の光の伝搬速度であり、εrは配線を取り囲んでいる絶縁体の比誘電率である。また、一般的なプリント基板では透磁率μは真空中のそれに等しい。このため、高誘電体媒質中では電磁波の伝搬速度は、その平方根の逆数に比例して遅くなることになる。そのため、マザーボード1に比べて結合器基板100中では信号は遅く進み、少ない方向性結合器の結合長でマザーボード1と同じ信号を生成することができることになる。この意味で高誘電体中の電磁波の遅延は「波長短縮効果」とも呼ばれる。
【0024】
結合器基板100の絶縁物質にはマザーボードのそれに比べて高誘電体材料が用いられており波長短縮の効果がある。図には示していないが、結合器基板100は多層基板であり、すべての信号線は特性インピーダンス(Zo)が一定になるようなストリップ型あるいはマイクロストリップ型線路構造を取る。
【0025】
更に、主結合線路1−1bの一方の端はマザーボード1の配線1−1aに接続され、他方の端は結合器基板100上で終端抵抗により整合終端される。また、副結合線路1−2〜1−5の配線長はメモリコントローラ10−1から近い方からL2≦L3≦L4≦L5と長くなっている。これは、主結合線路1−1a、1−1bを伝搬する際に波形なまりが生じて方向性結合器の生成信号電圧が伝搬に従って小さくなっていくためにこれを補正する目的で結合長を段々に長くしている。この配線長を段々に長くする構成は、メモリコントローラ10−1からデータを出力するライトモード動作でも、あるいはメモリ10−2〜1−5からのリードモード動作でも同じように波形生成量が一定になるという効果がある。
【0026】
マザーボード1は4層基板で構成されている。その層構成は、裏面を含む2つの表面層が信号層で内層がグランド・電源層である。これはパソコンなどで用いられている低価格な多層基板の構成と同じである。このためマザーボードでは表面層のみを用いて配線できるので4層基板以上の層数は必要でなく、通常技術を用いて均一に、安価に作成できる。
【0027】
他方、結合器基板100は方向性結合器を含む高密度、高多層基板である。これは主結合線路1−1b、副結合線路1−2〜1−5で特性インピーダンス(Zo)が一定であるため反射が無く、主結合線路1−1bと副結合線路1−2〜1−5からなる方向性結合器にて信号伝送に必要にして充分な信号量を生成し、かつ、信号ビット間でクロストークノイズが少ないように構成されているためである。この意味で、特許文献1の様にマザーボードで構成された方向性結合器部位と同じ目的・構成であるが誘電率に関する「波形短縮の効果」により配線長は短くなっている。また、高誘電体でできているため特性インピーダンス(Zo)は低くなるが、これも例えば50Ωなどマザーボード1の特性インピーダンスに合わせることができる。また、結合器基板100も、その特性インピーダンスを50Ωと配線密度は狭く特殊であるが均一な技術を用いることができるので、設計時のあるいは製造時のプロセス管理は混在する場合に比べて容易になり歩留まりが向上する。このため、結合器基板100の製造においてもコストを低減できる。
【0028】
結合器基板100は、高誘電体材料で出来ているが、配線の特性インピーダンスはマザーボード1のそれと同じである。配線の特性インピーダンス(Zo)は次式で与えられる。
【0029】
Zo=√(L/C) (2)
ここでLは配線の持つ単位長さ当たりのインダクタンスであり、Cは単位長さ当たりの容量である。
【0030】
高誘電体を用いる場合、同じ断面の構造では容量Cが比誘電率に比例して大きくなるが、信号の伝搬速度とは異なり、特性インピーダンスの場合は配線の断面構造をインダクタンスLが容量Cの増加分と同じ割合で増加するように構成することで比誘電率に関係なく特性インピーダンスを制御することができる。
【0031】
この様に結合器基板100の配線の特性インピーダンスZoをマザーボード1のそれと同じにすることで特性インピーダンスのミスマッチが無くノイズを低く抑えてデータ転送を可能とした。
【0032】
マザーボード1に比べて伝搬信号の波長が短縮する。このため、マザーボード1で方向性結合器を構成した場合に比べて、短い方向性結合器の結合長で同じ信号量を生成できる。このため、結合器基板100に高誘電体を用いることでモジュール間隔L1を短くすることができ、高密度化が可能となる。
【0033】
また、結合器基板100内の方向性結合器は図3の様に構成してもモジュール間隔L1を狭めることができる。
【0034】
図3の左端の白丸の端子から引き出された主結合線路1−1bは結合器基板100内で折り返されるが、折り返される前の配線で副結合線路1−2、1−3と方向性結合器を構成し、後ろの配線と副結合線路1−4、1−5とで方向性結合器を構成する。順番であるがそれぞれの副結合線路の端子は、図1のメモリモジュール2−2〜2−5と同じ順に接続される。このため、メモリコントローラ10−1から見て各メモリには10−2、10−4、10−5、10−3の順で信号が伝搬することになる。また、副結合線路1−2〜1−5の配線長は図1と同じくメモリコントローラ10−1から近い方からL2≦L3≦L4≦L5と長くなっている。
【0035】
この場合でも、結合器基板100が高誘電体で構成されているのでマザーボード1に構成する場合に比べて更に短い結合器の長さで構成することができ、高密度化が可能である。
【0036】
これらの構成を用いることで以下の効果が生まれる。
【0037】
第1の効果として、マザーボード1上のメモリ部が専有する面積を狭くすることができる。なぜならば、メモリモジュール10−2〜10−5の間隔は方向性結合器の結合長で決まるが、(1)結合器基板100に高誘電体を用いていること、(2)主結合線路1−1bに折り返し配線を用いていることによる。
【0038】
第2の効果として、一方の結合器基板100には、面積は小さいが多層で高密度な高い技術を用いた方向性結合器を設け、他方のマザーボード1には面積は大きいが低層数で配線間隔が広いなど低価格な技術を用いることで、データ伝送に必要な信号を生成と伝達ができ、かつ、システム全体として高性能でありながら安価にできるという効果がある。
(第2の実施例)
第2の実施例を図4を用いて説明する。この実施例においてもマザーボード1は4層と少ない層構成で構成できる。第1の実施例と同じ構成、記号の物は説明を略する。
【0039】
本実施例は第1の実施例に比べてマザーボードにメモリモジュールを搭載するのではなく、結合器基板101にメモリモジュール2−2〜2−5及びこれらを接続するためのコネクタを含んだ構成である。
結合器基板101には、メモリモジュール2−2〜2−5を搭載するためのコネクタ20−2〜20−5と、信号伝達用の方向性結合器を含んでいる。また、結合器基板101はマザーボード1と電気的及び機械的に接続するためのコネクタ20−1を含んでいる。
【0040】
第1の実施例のように、結合器基板101は多層で高密度の配線構造を持つ。メモリコントローラ10−1からの配線1−1a、はコネクタ20−1を介して結合器基板101内の配線1−1bに接続される。配線1−1bは主結合線路となり、副結合線路1−2〜1−5と結合して方向性結合器を構成している。それぞれの配線は結合器基板101上で整合終端されている。
【0041】
この実施例の等価回路を図5に示す。
【0042】
点線で示した部位が結合器基板101に対応する。メモリコントローラ10−1とメモリ10−2〜10−5間でデータ転送を行っており、マザーボード1とコネクタ20−1で結合器基板101が接続される。コネクタ20−2〜20−5は結合器基板101とメモリ10−2〜10−5をそれぞれ接続している。マザーボード1上の主結合線路1−1aと結合器基板101上の主結合線路1−1aの特性インピーダンスは同じでありこの部分での反射はない。
【0043】
第2の実施例の第1の実施例に対するの構成上の最大の差異は、マザーボード1にはメモリコントローラ10−1と配線1−1aのみで、他の信号伝送に掛かる要素である方向性結合器用副結合配線1−2〜1−5、コネクタ20−2〜20−5は結合器基板101に持たせたことにある。
【0044】
このため、マザーボード1を更に低価格に提供できる。なぜならば、結合器基板101はメモリコントローラ10−1と主結合線路1−1a、1−1bにかかる配線以外はすべてのメモリシステムを含んでいることになる。このためマザーボード1の結合器基板101に対峙する部位には他の信号配線、他の回路を搭載したり、あるいは基板そのものを切り取って小さくすることができる。このため、第1の実施例と同様に4層基板や緩い配線ルールなど低価格の技術を用いてマザーボード1を構成できるためである。
【0045】
更に、結合器基板101にメモリモジュール2−2〜2−5を搭載することでマザーボード1の設計の自由度が大幅に増え、さまざまな筐体に本メモリシステムを適応することができるという効果が生まれる。
【0046】
この応用例として、図6のように結合器基板101を構成しても良い。この例では、メモリサブシステムである結合器基板101はマザーボード1に対して1枚の結合器基板101が図面上垂直方向に構成した例である。この様に構成されているので装置設計の自由度が増す。結合器基板101を縦方向あるいは横方向に構成することで放熱特性を決める風の流れの制御、筺体内の部品間の干渉を無くす配置が可能となる。
【0047】
なお、方向性結合器は、第1の実施例のようにメモリコントローラ10−1からみて近い側ほど結合長が短く、配線長に依存する信号伝搬の減衰を補償する。これにより信号量を等しくしている。
【0048】
また、図7のように主結合線路を折り曲げてメモリモジュールの搭載間隔を狭めても良い。主結合線路1−1bを図3のようにコネクタ20−1から見て約半分の位置で折り返し、これに対して副結合線路1−2〜1−5を近接配線することで方向性結合器を構成させる。もちろん、方向性結合器の結合長はコネクタ20−1に近いほど短く、遠くなるほど長い。これにより、信号の等化をはかっている。
【0049】
このように構成する場合の効果は第1の実施例で説明した図3の効果と同じであり、更にマザーボード1と結合器基板101との接続がコネクタ20−1のみなので設計度の自由度の向上がはかれる。
(第3の実施例)
第3の実施例として図8と図9を用いて説明する。
【0050】
図9は図8の等価回路である。図9の点線で示された部位が図8の結合器基板22〜25に対応する。この実施例においてもマザーボード1は4層と少ない層構成で構成できる。
【0051】
本実施例の特徴は、方向性結合器をメモリモジュール毎に別々に構成することにある。図中22〜25は高誘電体で構成され、多層基板で高密度配線技術を用いられた結合器基板である。結合器基板22〜25内にはそれぞれメモリモジュール2−2〜2−5にデータ転送される方向性結合器を有している。メモリコントローラ10−1から引き出された主結合線路1−1aは、白丸で表された接続端子を介して結合器基板22内の主結合線路101−2に接続され、副結合線路1−2と方向性結合器を構成した後、再びマザーボード1上の主結合線路に接続される。これ以降同様に主結合線路は結合器基板23〜25と、マザーボード1上の配線とを行って戻る配線がなされている。そして、主結合線路は遠端にて整合終端されている。
【0052】
また、結合器基板22〜25はメモリコントローラ10−1に近い位置に実装される方が結合長が短い。これは実施例1、2と同様に主結合線路上を信号が伝搬する過程での波形なまりを補償(等化)する目的のものである。
【0053】
もちろん、同じ長さの方向性結合器を持つ結合器基板であってもよい。この場合は、1種類の結合器基板で方向性結合器を構成することができる。また、結合器基板をDIMM2−2〜2−5に1対1に対応して構成することができ、結合器基板のサイズを実施例1、2のそれに比べて小さくでき、マザーボード1に搭載される他の部品並の大きさとできるので、結合器基板22〜25を表面実装部品として容易に半田付けすることができる。
【0054】
この様な、高誘電体の結合器基板22〜25により、マザーボード1内に方向性結合器を構成した場合に比べて、方向性結合器の結合長を短くでき、安価な技術を用いたマザーボード1であってもメモリモジュール10−2〜10−5の占める領域を狭めることができるので高密度実装が可能となる。
(第4の実施例)
実施例4として、図10と図11を用いて説明する。この実施例においてもマザーボード1は4層と少ない層構成で構成できる。図10の実装を示す回路は図9の変形例であり、図11はその等価回路である。
【0055】
結合器基板22〜25にメモリモジュール2−2〜2−5を接続するためのコネクタ20−2〜20−5を搭載した例である。図11では点線で示した部位が結合器基板22〜25に対応する。マザーボード1にはコネクタ20−2〜20−5を搭載する必要が無く、主結合線路の配線、接続端子と終端抵抗のみ持つ。
【0056】
このため、マザーボード1の単価を実施例3のマザーボード1に比べても安価にできる。更に、結合器基板22〜25は高誘電体で構成され、多層基板、高密度配線技術を用いているのでコネクタ20−2〜20−5の接続に関してもマザーボード1に対して高い技術を用いることができる。これはメモリシステムを小さくできることを意味し、システムとして小さい筐体に高性能なメモリシステムを搭載することができるという効果がある。結合器基板22〜25は面積はマザーボード1に比べて遙かに小さいので高い技術のプロセスを用いた場合であっても、マザーボード1に適用する場合に比べてシステム全体としても安価にできるという効果は同じである。
(第5の実施例)
第5の実施例として、図12を用いて説明する。
【0057】
本実施例は、結合器基板102の両側にコネクタ31、32を設けてビット間のノイズを低減する効果を狙ったものである。この効果は、特許文献3に同じである。すなわち、主結合線路の配線方向が1ビット毎に反対方向であるので方向性結合器で生成される隣接ビットの主結合線路からのノイズを巧くキャンセルすることができる。
【0058】
本実施例の具体的な構成は以下の通りである。
【0059】
マザーボード1には、メモリコントローラ10−1が裏面に実装されている。結合器基板102はコネクタ20−2〜20−5を介してメモリモジュール10−2〜10−5に実装されているメモリとデータ転送するための方向性結合器を内蔵する。そして、結合器基板102は両側にコネクタ31、32を有し、このコネクタ31、32にはメモリコントローラ1からの信号配線が接続されている。メモリコントローラ1からの主結合線路1−1a、1−1bはマザーボード1上を左右に配線されコネクタ31、32に接続される。
【0060】
別の信号である主結合線路1−1a、1−1cはコネクタ31、32をそれぞれ通過して結合器基板100内の配線1−1bと1−1dに接続される。主結合線路1−1c、1−dは副結合線路と方向性結合器を構成した後、整合終端される。ここで、図面に対して右側のメモリモジュール2−2〜2−5からの配線は、時計回りの主結合線路1−1cと結合し、左側のメモリモジュール2−2〜2−5からの配線は、反時計回りの主結合線路1−1dと結合して方向性結合器を構成する。このように構成することで信号伝搬方向が反対である主結合線路1−1c、1−1dが1ビット毎に交互に並ぶのでビット間のクロストークノイズを最小にできる。この原理は、特許文献3に記載のとおりである。すなわち、ストリップライン構造の場合クロストークノイズは後方にしか生成されないので交互に信号の伝搬方向が異なる配置ではクロストークは終端抵抗側に伝搬し信号に対してノイズと成らない。
【0061】
この様な構成を取るので、先の従来例と同様に通常技術を用いて均一で層数が少ないマザーボード1を安価に製造できる。更に、結合器基板100は高誘電体で構成され、多層基板、高密度配線技術を用いているのでメモリシステムを小さくできる。これによりシステムとして小さい筐体に高性能なメモリシステムを搭載することができるという効果がある。結合器基板22〜25は面積はマザーボード1に比べて遙かに小さいので高い技術のプロセスを用いた場合であっても、マザーボード1に適用する場合に比べてシステム全体としても安価にできるという効果は同じである。
【0062】
更に、結合器基板102の直下には部品がないのでコネクタ31、32以下の高さで有れば他の信号用の部品を搭載するなどメモリシステム以外の用途にマザーボード1を使える。もちろん、メモリコントローラ10−1をマザーボード1と結合器基板102の間に入れることも可能である。このため第1の実施例に比べても実装効率が優れている。
(第6の実施例)
第6の実施例として、図13、14を用いて説明する。
【0063】
図13は図1の結合器基板100と同じ構成で、図面はその上面図である。図1と異なるのは結合器基板100内の主結合線路1−1bの配線方法であり、メモリコントローラ10−1から各メモリモジュールまでのタイミングを同じにしながらマザーボード1上の配線を単純な直線状としマザーボード1の配線領域を少なくしている。図ではメモリモジュール用のコネクタ20−2〜20−4は3つしか書かれていないがそれ以上でもそれ以下であってもよい。
【0064】
マザーボード1に実装されたメモリコントローラ10−1に対して、主結合線路1−1aが斜め配線で最短に引き出され白丸で書かれた接続端子を介して点線で示された結合器基板100内の主結合線路1−1bに接続される。メモリコントローラ10−1からのメモリ用信号は結合器基板100に搭載されるメモリモジュールの幅よりも大幅に狭いためマザーボード1上の主結合線路1−1aの配線は中央部と端部で配線長が異なる。例として、メモリコントローラ10−1の一辺のサイズは30〜40mm程度であり、メモリモジュールの幅は150〜200mm程度ある。
【0065】
一般的にメモリコントローラ1から引き出される配線は、これはメモリアクセスのタイミングが各メモリに対して同じになるようにメモリモジュール端子まで等長にひかれている。この等長配線がメモリアクセスのタイミングのスキューを最低に抑えているわけである。このため、マザーボード1上の主結合線路1−1aはミアンダラインの様な波を打った形状は必要なくなり、マザーボード1上の配線のための領域を狭めることができる。すなわち、層数を4層と少なくできる以上にタイミングもメモリコントローラ10−1から各メモリモジュール用コネクタ0−2〜20−4までの伝搬時間を同じにしている。
【0066】
これに対して本実施例では、マザーボード1上の主結合線路1−1aはメモリコントローラ10−1から最短で結合器基板100の接続端子まで配線されている。このため、本実施例では結合器基板100内の主結合線路1−1bは端部での信号はミアンダラインなしにストレートに配線されるが、中央部ではメモリコントローラ1からメモリモジュールまでの信号伝搬遅延時間が同じになるようにミアンダラインとなっている。
【0067】
結合器基板100では高誘電体材料を用いており、多層基板も用いていることもありミアンダラインもマザーボード1上に構成する場合と比べて短くその分少ない面積で配線することができる。このために低価格に高密度でメモリシステムを構成することができる。
(第7の実施例)
第7の実施例として、図14、図15を用いて説明する。
【0068】
本実施例はマザーボード1上のメモリコントローラ10−1から結合器基板100の接続端子50までの配線も等長になっている。これは次のような状態を想定した場合に備えたものである。
【0069】
結合器基板100を製造するメーカとマザーボード1を製造するメーカが異なる場合、互いの合意に基づく受け入れ検査が必要である。その場合、受け入れ検査のタイミングに関する規定では、テスティングの効率から信号のタイミングを端子部で規定するのが自然である。すなわち、結合器基板100の検査は接続端子において同一位相を持つパルスに対するアクセス時間で規定されることが検査の効率化に不可欠である。
【0070】
このため、本実施例では、マザーボード1上の主結合線路1−1aは結合器基板100との接続部である接続端子50まで等長である。ここで、接続端子50はマザーボード1においても結合器基板100においても同じ位置に配置される。
【0071】
点線で示されている結合器基板100の接続端子50は、結合器基板100上で実線で囲まれたブロック60毎に円弧状に配列されている。ここで、ブロック60とは1バイト(8ビット)の連続する信号やその他の数の信号の単位で、このブロック毎に信号端子50が円弧状に並んでいる。図15では8ビット分の信号が配置されている。ハッチングの掛かった部位51は、接続端子50が入る最小の長方形領域に同じで、後で述べるように機械的強度も持たせるための接続端子部である。
【0072】
図15は1ブロックの信号接続端子50の配置例を示している。白丸は信号用の端子でDQ0〜DQ7と示した。黒丸は給電系の端子で、これらが交互に並んでいる。そして、その並びは例えば1mmの正方格子状配列である。信号DQ0〜DQ7の端子の並びは信号の番号が増えるに従って順に一方向に位置を変えていく。図15では右と下の方向に並んでいる。一般的なメモリコントローラでは信号の番号順にピンが配置しているので、マザーボード1上でメモリコントローラ10−1の信号順と結合器基板100の信号順が一致していると言うことは重要である。一致していない場合、全信号が捻れてしまい等長配線は4層基板で実現するのは難しいからである。
【0073】
図14のように、結合器基板100上の信号端子50は円弧状に配列しているのでマザーボード1上の主結合線路1−1aは等長配線が可能となる。結合器基板100上でも同様に信号端子50からメモリモジュールに対して等長に配線されている。このため、メモリコントローラ10−1から各メモリまでの信号伝搬遅延時間がいずれの信号に対しても同じにでき、また、結合器基板100上の配線も接続端子50から各モジュール20−1〜20−3の端子までの信号伝搬遅延時間を同じにできるので、テスト時に信号端子50でどの信号に対しても時間を規定できる。このため、テスティングを容易に行うことができると言う効果もある。
【0074】
また、実装の観点からは円弧状に配列した信号端子50以外に、半田付け(リフロー)時の接続性、機械強度の観点で基板応力が一定にするための端子51が設けられている。図14では斜線でハッチングした部分である。ピンピッチはDQ0〜7と同じである。この端子に給電系に割り当てても良いし、何も接続しなくても良い。もちろん電源に接続した方が電源の安定性は向上するであろう。
【0075】
この様にブロック毎に分けられたデータ信号の接続端子50を円弧状に配列し、中央部はミアンダ配線にすることで結合器基板100においても等長となるように構成することで、信号端子50の位置で信号時間を同位相で規定できる。このため、テスティング時に結合器基板100のタイミングの検査が容易にできる。また、端子51により製造時の安定接続並びに機械的強度を確保することができる。
【0076】
以上より、本実施例を用いることで、結合器基板をマザーボードとは独立に構成することができるので、面積が広く、配線ピッチや配線幅、層数を安価に抑えた技術をマザーボード全体に均一に用いることで安く製造でき、このため歩留まりも向上し安価に供給できる。また、結合器基板に高誘電体を用いたので信号の波長短縮効果によりマザーボード上のメモリモジュール間隔を狭めることができた。このため、高密度実装が可能となった。
【0077】
【発明の効果】
本発明によれば、メモリシステムの実装面積を狭くでき、システムを安価に提供することができる。
【図面の簡単な説明】
【図1】第1の実施例を説明する方向性結合器式バスシステム
【図2】第1の実施例の等価回路
【図3】第1の実施例の結合器基板
【図4】第2の実施例を説明する方向性結合器式バスシステム
【図5】第2の実施例の等価回路
【図6】第2の実施例の変形例
【図7】第2の実施例の結合器基板
【図8】第3の実施例の方向性結合器式バスシステム
【図9】第3の実施例の等価回路
【図10】第4の実施例の方向性結合器式バスシステム
【図11】第4の実施例の等価回路
【図12】第5の実施例の方向性結合器式バスシステム
【図13】第6の実施例の変形例
【図14】第7の実施例の結合器基板
【図15】第7の実施例のブロック
【図16】従来の技術
【符号の説明】
1 マザーボード
1−1a、1−1b 主結合線路(主結合線路)
1−2〜1−5 副結合線路(サブライン)
2−2〜2−5 メモリモジュール
10−0 プロセッサ
10−1 メモリコントローラ
10−2〜10−5 メモリ
10−9 PCIコントローラ
20−2〜20−5 コネクタ
22〜25 1種類の方向性結合器を有する結合器基板
31、32 結合器基板用コネクタ
71 マザーボード1上のメモリバス部
100、101、102 複数の種類の方向性結合器を有する結合器基板
L1〜L4 方向性結合器の結合長
【発明の属する技術分野】
パソコンなどの情報処理機器において、内部の機能回路同士を接続するためのバス接続技術、及び、その構成要素に関する。
【0002】
【従来の技術】
プリント基板に方向性結合器を用いてデータ転送する技術として特許文献1がある。本方式では方向性結合器をマザーボードの信号層に形成していた。このため、マザーボードの信号層は方向性結合器とその折り返しにより信号配線層数を多く取らなければならなかった。
【0003】
また、特許文献2の様に方向性結合器をメモリコントローラから見て遠端で折り返すことで、DIMMの間隔を狭める方式も提案されている。
【0004】
また、方向性結合器をマザーボード内に構成する場合、方向性結合器の結合度を20%など一定値以上に保つためにその特性インピーダンスは75Ωとなり、一般的な配線の特性インピーダンス50Ωに比べて大きな値となっていた。すなわち、方向性結合器の部位と、その他の信号の部位で特性インピーダンス(Zo)が異なっており、設計上の配線の難しさ、層厚の選択の難しさ、製造上のプロセスのバラツキが課題となっていた。
【0005】
図16に従来技術のマザーボードの例を示す。1はPCなどの情報処理機器に用いられるマザーボードで、プロセッサ10−0、メモリコントローラ(あるいはブリッジ)10−1、PCIコントローラ10−9を有する。メモリコントローラ10−1にはメモリモジュール2−2〜2−4が接続され、これらがメモリバス71を構成している。
【0006】
メモリバス71が方向性結合器を用いてデータ転送する場合、方向性結合器はマザーボード1に構成されていた。方向性結合器は結合度をかせぐため例えばその特性インピーダンスが75Ωと他の配線の典型的な特性インピーダンス50Ωに対して高かった。
【0007】
また、メモリバス71は、マザーボード1に方向性結合器を構成するため、ストリップライン型の配線で6層以上の多層基板を用いていた。更に、メモリバス71部では配線密度が他のバスに比べて高い。なぜなら、方向性結合器の結合度を高めるために隣接配線間隔を狭くし、また、方向性結合器を構成するために2本の信号線が1ビットに必要であるためである。
【0008】
すなわち、マザーボード1に方向性結合器を構成する場合、メモリバス71部のみ特殊な技術(多い配線層、高い配線密度、狭い配線間隔、75Ωと高いインピーダンス)を用いていたわけである。これに対して、マザーボード1の残りの部分は、クロストークノイズを低減するために配線間隔を広くし、高くない配線密度で、50Ωの特性インピーダンスで構成している。本明細書では、この「残りの部分」に用いられている基板製造技術を「通常技術」と呼ぶことにする。
【0009】
このように、マザーボード1の面積に対してメモリバス71の占める割合は多くても1/4程度であり、そのためマザーボード1を製造する場合、面積の小さなメモリバス部71に高い技術を用い、その他の広い面積を通常技術で製造することになっていた。
【0010】
【特許文献1】
特開平07−141079号公報
【特許文献2】
特開2001−027987号公報
【特許文献3】
特開2002−312087号公報
【0011】
【発明が解決しようとする課題】
従来例のマザーボードは上記のような構成をしていたため、マザーボード1の製造には6層以上の多層基板で、インピーダンスが50Ωと75Ω、高密度の配線とそれほど高くない密度の配線が混在し、高いコストがかかっていた。また、設計時においても50Ωと75Ωを同一信号層内に構成する場合配線幅もそれぞれに異なり、この設計と製造時の配線をエッチングするときのプロセス管理に負荷が掛かっていた。これは歩留まりの低下を意味し、コスト高をまねいていた。
【0012】
本発明が解決する第1の課題は、マザーボードに構成された方向性結合器を別部品とすることで、マザーボード全体を通常技術で均一に製造でき、信号線層の数を減らすことでマザーボードの値段を下げることにある。
【0013】
本発明が解決する第2の課題は、マザーボードに構成された方向性結合器を結合器基板として別部品とし、結合器基板を高誘電体で構成することで方向性結合器の結合長を短くし、メモリモジュールの間隔を縮めてメモリバスを高密度実装することにある。
【0014】
本発明は、上記課題のうち少なくともひとつを解決するものである。
【0015】
【課題を解決するための手段】
第1の課題を解決するための手段として、方向性結合器をマザーボード内に構成するのではなく、データ転送に必要な方向性結合器を有する結合器基板(以下、結合器基板)を用い、これをマザーボードに接続する。このため、結合器基板には高誘電体を用いた多層で高密度の配線を用いるが面積が小さいので値段を上げることを最小にでき、かつマザーボードでは表面層のみを用いて配線できるので4層基板以上の層数は必要でなく、通常技術を用いて均一に、安価に作成できる。
【0016】
第2の課題を解決するための手段として、マザーボードに構成された方向性結合器を結合器基板として別部品とし、結合器基板を高誘電体で構成することで方向性結合器の結合長を短くし、あるいは、主結合線路を折り返して、メモリモジュールの間隔を縮めることでメモリバスを高密度実装することができる。
【0017】
【発明の実施の形態】
(第1の実施例)
第1の実施例として図1を用いて説明する。
【0018】
本実施例では、方向性結合器をマザーボードではなく、専用の結合器基板に組み込んでこれをマザーボードに接続することを特徴とする。
【0019】
メモリコントローラ10−1がマザーボード1に接続されている。また、DRAM10−2〜10−5をそれぞれ搭載したメモリモジュール2−2〜2−5がコネクタ20−2〜20−5を介してマザーボード1に接続されている。
【0020】
メモリコントローラ10−1と各DRAM10−2〜10−5間でデータ転送を行うための配線1−1aがメモリコントローラ10−1からマザーボード1上に配線されている。更に、方向性結合器を複数搭載した結合器基板100がマザーボード1に接続される。
【0021】
結合器基板100にはメモリコントローラに接続される配線1−1bと、これを主結合線路とし、これと方向性結合器を構成する副結合配線1−2〜1−5が構成されており、各配線は一方を終端抵抗で整合終端され、この端での反射ノイズはない。また、他方をマザーボード接続用の端子に接続されている。図1では、分かり易さのためにマザーボード1と結合器基板100は離して記載してあるが、実際の機器では点線で接続された白丸同士が電気的に接続される。この白丸は半田ボールでも良いしコネクタなどの構造のピンであっても良い。
【0022】
図2に図1の等価回路を示す。メモリコントローラ10−1は配線1−1a、1−1bを主結合線路とし1−2〜1−5を副結合線路とする方向性結合器によりデータ転送を行う。点線で囲った部分が結合器基板100に対応する。この結合器基板100内には主結合線路1−1bと副結合線路1−2〜1−5とそれぞれの終端抵抗を含む。
【0023】
結合器基板100は、マザーボード1に比べて高誘電体絶縁物質で構成されている。電磁気の教える所によると電磁波の伝搬速度(Vp)はその媒質の誘電定数(ε)と透磁率(μ)で決まり、
と表される。ここでcは真空中の光の伝搬速度であり、εrは配線を取り囲んでいる絶縁体の比誘電率である。また、一般的なプリント基板では透磁率μは真空中のそれに等しい。このため、高誘電体媒質中では電磁波の伝搬速度は、その平方根の逆数に比例して遅くなることになる。そのため、マザーボード1に比べて結合器基板100中では信号は遅く進み、少ない方向性結合器の結合長でマザーボード1と同じ信号を生成することができることになる。この意味で高誘電体中の電磁波の遅延は「波長短縮効果」とも呼ばれる。
【0024】
結合器基板100の絶縁物質にはマザーボードのそれに比べて高誘電体材料が用いられており波長短縮の効果がある。図には示していないが、結合器基板100は多層基板であり、すべての信号線は特性インピーダンス(Zo)が一定になるようなストリップ型あるいはマイクロストリップ型線路構造を取る。
【0025】
更に、主結合線路1−1bの一方の端はマザーボード1の配線1−1aに接続され、他方の端は結合器基板100上で終端抵抗により整合終端される。また、副結合線路1−2〜1−5の配線長はメモリコントローラ10−1から近い方からL2≦L3≦L4≦L5と長くなっている。これは、主結合線路1−1a、1−1bを伝搬する際に波形なまりが生じて方向性結合器の生成信号電圧が伝搬に従って小さくなっていくためにこれを補正する目的で結合長を段々に長くしている。この配線長を段々に長くする構成は、メモリコントローラ10−1からデータを出力するライトモード動作でも、あるいはメモリ10−2〜1−5からのリードモード動作でも同じように波形生成量が一定になるという効果がある。
【0026】
マザーボード1は4層基板で構成されている。その層構成は、裏面を含む2つの表面層が信号層で内層がグランド・電源層である。これはパソコンなどで用いられている低価格な多層基板の構成と同じである。このためマザーボードでは表面層のみを用いて配線できるので4層基板以上の層数は必要でなく、通常技術を用いて均一に、安価に作成できる。
【0027】
他方、結合器基板100は方向性結合器を含む高密度、高多層基板である。これは主結合線路1−1b、副結合線路1−2〜1−5で特性インピーダンス(Zo)が一定であるため反射が無く、主結合線路1−1bと副結合線路1−2〜1−5からなる方向性結合器にて信号伝送に必要にして充分な信号量を生成し、かつ、信号ビット間でクロストークノイズが少ないように構成されているためである。この意味で、特許文献1の様にマザーボードで構成された方向性結合器部位と同じ目的・構成であるが誘電率に関する「波形短縮の効果」により配線長は短くなっている。また、高誘電体でできているため特性インピーダンス(Zo)は低くなるが、これも例えば50Ωなどマザーボード1の特性インピーダンスに合わせることができる。また、結合器基板100も、その特性インピーダンスを50Ωと配線密度は狭く特殊であるが均一な技術を用いることができるので、設計時のあるいは製造時のプロセス管理は混在する場合に比べて容易になり歩留まりが向上する。このため、結合器基板100の製造においてもコストを低減できる。
【0028】
結合器基板100は、高誘電体材料で出来ているが、配線の特性インピーダンスはマザーボード1のそれと同じである。配線の特性インピーダンス(Zo)は次式で与えられる。
【0029】
Zo=√(L/C) (2)
ここでLは配線の持つ単位長さ当たりのインダクタンスであり、Cは単位長さ当たりの容量である。
【0030】
高誘電体を用いる場合、同じ断面の構造では容量Cが比誘電率に比例して大きくなるが、信号の伝搬速度とは異なり、特性インピーダンスの場合は配線の断面構造をインダクタンスLが容量Cの増加分と同じ割合で増加するように構成することで比誘電率に関係なく特性インピーダンスを制御することができる。
【0031】
この様に結合器基板100の配線の特性インピーダンスZoをマザーボード1のそれと同じにすることで特性インピーダンスのミスマッチが無くノイズを低く抑えてデータ転送を可能とした。
【0032】
マザーボード1に比べて伝搬信号の波長が短縮する。このため、マザーボード1で方向性結合器を構成した場合に比べて、短い方向性結合器の結合長で同じ信号量を生成できる。このため、結合器基板100に高誘電体を用いることでモジュール間隔L1を短くすることができ、高密度化が可能となる。
【0033】
また、結合器基板100内の方向性結合器は図3の様に構成してもモジュール間隔L1を狭めることができる。
【0034】
図3の左端の白丸の端子から引き出された主結合線路1−1bは結合器基板100内で折り返されるが、折り返される前の配線で副結合線路1−2、1−3と方向性結合器を構成し、後ろの配線と副結合線路1−4、1−5とで方向性結合器を構成する。順番であるがそれぞれの副結合線路の端子は、図1のメモリモジュール2−2〜2−5と同じ順に接続される。このため、メモリコントローラ10−1から見て各メモリには10−2、10−4、10−5、10−3の順で信号が伝搬することになる。また、副結合線路1−2〜1−5の配線長は図1と同じくメモリコントローラ10−1から近い方からL2≦L3≦L4≦L5と長くなっている。
【0035】
この場合でも、結合器基板100が高誘電体で構成されているのでマザーボード1に構成する場合に比べて更に短い結合器の長さで構成することができ、高密度化が可能である。
【0036】
これらの構成を用いることで以下の効果が生まれる。
【0037】
第1の効果として、マザーボード1上のメモリ部が専有する面積を狭くすることができる。なぜならば、メモリモジュール10−2〜10−5の間隔は方向性結合器の結合長で決まるが、(1)結合器基板100に高誘電体を用いていること、(2)主結合線路1−1bに折り返し配線を用いていることによる。
【0038】
第2の効果として、一方の結合器基板100には、面積は小さいが多層で高密度な高い技術を用いた方向性結合器を設け、他方のマザーボード1には面積は大きいが低層数で配線間隔が広いなど低価格な技術を用いることで、データ伝送に必要な信号を生成と伝達ができ、かつ、システム全体として高性能でありながら安価にできるという効果がある。
(第2の実施例)
第2の実施例を図4を用いて説明する。この実施例においてもマザーボード1は4層と少ない層構成で構成できる。第1の実施例と同じ構成、記号の物は説明を略する。
【0039】
本実施例は第1の実施例に比べてマザーボードにメモリモジュールを搭載するのではなく、結合器基板101にメモリモジュール2−2〜2−5及びこれらを接続するためのコネクタを含んだ構成である。
結合器基板101には、メモリモジュール2−2〜2−5を搭載するためのコネクタ20−2〜20−5と、信号伝達用の方向性結合器を含んでいる。また、結合器基板101はマザーボード1と電気的及び機械的に接続するためのコネクタ20−1を含んでいる。
【0040】
第1の実施例のように、結合器基板101は多層で高密度の配線構造を持つ。メモリコントローラ10−1からの配線1−1a、はコネクタ20−1を介して結合器基板101内の配線1−1bに接続される。配線1−1bは主結合線路となり、副結合線路1−2〜1−5と結合して方向性結合器を構成している。それぞれの配線は結合器基板101上で整合終端されている。
【0041】
この実施例の等価回路を図5に示す。
【0042】
点線で示した部位が結合器基板101に対応する。メモリコントローラ10−1とメモリ10−2〜10−5間でデータ転送を行っており、マザーボード1とコネクタ20−1で結合器基板101が接続される。コネクタ20−2〜20−5は結合器基板101とメモリ10−2〜10−5をそれぞれ接続している。マザーボード1上の主結合線路1−1aと結合器基板101上の主結合線路1−1aの特性インピーダンスは同じでありこの部分での反射はない。
【0043】
第2の実施例の第1の実施例に対するの構成上の最大の差異は、マザーボード1にはメモリコントローラ10−1と配線1−1aのみで、他の信号伝送に掛かる要素である方向性結合器用副結合配線1−2〜1−5、コネクタ20−2〜20−5は結合器基板101に持たせたことにある。
【0044】
このため、マザーボード1を更に低価格に提供できる。なぜならば、結合器基板101はメモリコントローラ10−1と主結合線路1−1a、1−1bにかかる配線以外はすべてのメモリシステムを含んでいることになる。このためマザーボード1の結合器基板101に対峙する部位には他の信号配線、他の回路を搭載したり、あるいは基板そのものを切り取って小さくすることができる。このため、第1の実施例と同様に4層基板や緩い配線ルールなど低価格の技術を用いてマザーボード1を構成できるためである。
【0045】
更に、結合器基板101にメモリモジュール2−2〜2−5を搭載することでマザーボード1の設計の自由度が大幅に増え、さまざまな筐体に本メモリシステムを適応することができるという効果が生まれる。
【0046】
この応用例として、図6のように結合器基板101を構成しても良い。この例では、メモリサブシステムである結合器基板101はマザーボード1に対して1枚の結合器基板101が図面上垂直方向に構成した例である。この様に構成されているので装置設計の自由度が増す。結合器基板101を縦方向あるいは横方向に構成することで放熱特性を決める風の流れの制御、筺体内の部品間の干渉を無くす配置が可能となる。
【0047】
なお、方向性結合器は、第1の実施例のようにメモリコントローラ10−1からみて近い側ほど結合長が短く、配線長に依存する信号伝搬の減衰を補償する。これにより信号量を等しくしている。
【0048】
また、図7のように主結合線路を折り曲げてメモリモジュールの搭載間隔を狭めても良い。主結合線路1−1bを図3のようにコネクタ20−1から見て約半分の位置で折り返し、これに対して副結合線路1−2〜1−5を近接配線することで方向性結合器を構成させる。もちろん、方向性結合器の結合長はコネクタ20−1に近いほど短く、遠くなるほど長い。これにより、信号の等化をはかっている。
【0049】
このように構成する場合の効果は第1の実施例で説明した図3の効果と同じであり、更にマザーボード1と結合器基板101との接続がコネクタ20−1のみなので設計度の自由度の向上がはかれる。
(第3の実施例)
第3の実施例として図8と図9を用いて説明する。
【0050】
図9は図8の等価回路である。図9の点線で示された部位が図8の結合器基板22〜25に対応する。この実施例においてもマザーボード1は4層と少ない層構成で構成できる。
【0051】
本実施例の特徴は、方向性結合器をメモリモジュール毎に別々に構成することにある。図中22〜25は高誘電体で構成され、多層基板で高密度配線技術を用いられた結合器基板である。結合器基板22〜25内にはそれぞれメモリモジュール2−2〜2−5にデータ転送される方向性結合器を有している。メモリコントローラ10−1から引き出された主結合線路1−1aは、白丸で表された接続端子を介して結合器基板22内の主結合線路101−2に接続され、副結合線路1−2と方向性結合器を構成した後、再びマザーボード1上の主結合線路に接続される。これ以降同様に主結合線路は結合器基板23〜25と、マザーボード1上の配線とを行って戻る配線がなされている。そして、主結合線路は遠端にて整合終端されている。
【0052】
また、結合器基板22〜25はメモリコントローラ10−1に近い位置に実装される方が結合長が短い。これは実施例1、2と同様に主結合線路上を信号が伝搬する過程での波形なまりを補償(等化)する目的のものである。
【0053】
もちろん、同じ長さの方向性結合器を持つ結合器基板であってもよい。この場合は、1種類の結合器基板で方向性結合器を構成することができる。また、結合器基板をDIMM2−2〜2−5に1対1に対応して構成することができ、結合器基板のサイズを実施例1、2のそれに比べて小さくでき、マザーボード1に搭載される他の部品並の大きさとできるので、結合器基板22〜25を表面実装部品として容易に半田付けすることができる。
【0054】
この様な、高誘電体の結合器基板22〜25により、マザーボード1内に方向性結合器を構成した場合に比べて、方向性結合器の結合長を短くでき、安価な技術を用いたマザーボード1であってもメモリモジュール10−2〜10−5の占める領域を狭めることができるので高密度実装が可能となる。
(第4の実施例)
実施例4として、図10と図11を用いて説明する。この実施例においてもマザーボード1は4層と少ない層構成で構成できる。図10の実装を示す回路は図9の変形例であり、図11はその等価回路である。
【0055】
結合器基板22〜25にメモリモジュール2−2〜2−5を接続するためのコネクタ20−2〜20−5を搭載した例である。図11では点線で示した部位が結合器基板22〜25に対応する。マザーボード1にはコネクタ20−2〜20−5を搭載する必要が無く、主結合線路の配線、接続端子と終端抵抗のみ持つ。
【0056】
このため、マザーボード1の単価を実施例3のマザーボード1に比べても安価にできる。更に、結合器基板22〜25は高誘電体で構成され、多層基板、高密度配線技術を用いているのでコネクタ20−2〜20−5の接続に関してもマザーボード1に対して高い技術を用いることができる。これはメモリシステムを小さくできることを意味し、システムとして小さい筐体に高性能なメモリシステムを搭載することができるという効果がある。結合器基板22〜25は面積はマザーボード1に比べて遙かに小さいので高い技術のプロセスを用いた場合であっても、マザーボード1に適用する場合に比べてシステム全体としても安価にできるという効果は同じである。
(第5の実施例)
第5の実施例として、図12を用いて説明する。
【0057】
本実施例は、結合器基板102の両側にコネクタ31、32を設けてビット間のノイズを低減する効果を狙ったものである。この効果は、特許文献3に同じである。すなわち、主結合線路の配線方向が1ビット毎に反対方向であるので方向性結合器で生成される隣接ビットの主結合線路からのノイズを巧くキャンセルすることができる。
【0058】
本実施例の具体的な構成は以下の通りである。
【0059】
マザーボード1には、メモリコントローラ10−1が裏面に実装されている。結合器基板102はコネクタ20−2〜20−5を介してメモリモジュール10−2〜10−5に実装されているメモリとデータ転送するための方向性結合器を内蔵する。そして、結合器基板102は両側にコネクタ31、32を有し、このコネクタ31、32にはメモリコントローラ1からの信号配線が接続されている。メモリコントローラ1からの主結合線路1−1a、1−1bはマザーボード1上を左右に配線されコネクタ31、32に接続される。
【0060】
別の信号である主結合線路1−1a、1−1cはコネクタ31、32をそれぞれ通過して結合器基板100内の配線1−1bと1−1dに接続される。主結合線路1−1c、1−dは副結合線路と方向性結合器を構成した後、整合終端される。ここで、図面に対して右側のメモリモジュール2−2〜2−5からの配線は、時計回りの主結合線路1−1cと結合し、左側のメモリモジュール2−2〜2−5からの配線は、反時計回りの主結合線路1−1dと結合して方向性結合器を構成する。このように構成することで信号伝搬方向が反対である主結合線路1−1c、1−1dが1ビット毎に交互に並ぶのでビット間のクロストークノイズを最小にできる。この原理は、特許文献3に記載のとおりである。すなわち、ストリップライン構造の場合クロストークノイズは後方にしか生成されないので交互に信号の伝搬方向が異なる配置ではクロストークは終端抵抗側に伝搬し信号に対してノイズと成らない。
【0061】
この様な構成を取るので、先の従来例と同様に通常技術を用いて均一で層数が少ないマザーボード1を安価に製造できる。更に、結合器基板100は高誘電体で構成され、多層基板、高密度配線技術を用いているのでメモリシステムを小さくできる。これによりシステムとして小さい筐体に高性能なメモリシステムを搭載することができるという効果がある。結合器基板22〜25は面積はマザーボード1に比べて遙かに小さいので高い技術のプロセスを用いた場合であっても、マザーボード1に適用する場合に比べてシステム全体としても安価にできるという効果は同じである。
【0062】
更に、結合器基板102の直下には部品がないのでコネクタ31、32以下の高さで有れば他の信号用の部品を搭載するなどメモリシステム以外の用途にマザーボード1を使える。もちろん、メモリコントローラ10−1をマザーボード1と結合器基板102の間に入れることも可能である。このため第1の実施例に比べても実装効率が優れている。
(第6の実施例)
第6の実施例として、図13、14を用いて説明する。
【0063】
図13は図1の結合器基板100と同じ構成で、図面はその上面図である。図1と異なるのは結合器基板100内の主結合線路1−1bの配線方法であり、メモリコントローラ10−1から各メモリモジュールまでのタイミングを同じにしながらマザーボード1上の配線を単純な直線状としマザーボード1の配線領域を少なくしている。図ではメモリモジュール用のコネクタ20−2〜20−4は3つしか書かれていないがそれ以上でもそれ以下であってもよい。
【0064】
マザーボード1に実装されたメモリコントローラ10−1に対して、主結合線路1−1aが斜め配線で最短に引き出され白丸で書かれた接続端子を介して点線で示された結合器基板100内の主結合線路1−1bに接続される。メモリコントローラ10−1からのメモリ用信号は結合器基板100に搭載されるメモリモジュールの幅よりも大幅に狭いためマザーボード1上の主結合線路1−1aの配線は中央部と端部で配線長が異なる。例として、メモリコントローラ10−1の一辺のサイズは30〜40mm程度であり、メモリモジュールの幅は150〜200mm程度ある。
【0065】
一般的にメモリコントローラ1から引き出される配線は、これはメモリアクセスのタイミングが各メモリに対して同じになるようにメモリモジュール端子まで等長にひかれている。この等長配線がメモリアクセスのタイミングのスキューを最低に抑えているわけである。このため、マザーボード1上の主結合線路1−1aはミアンダラインの様な波を打った形状は必要なくなり、マザーボード1上の配線のための領域を狭めることができる。すなわち、層数を4層と少なくできる以上にタイミングもメモリコントローラ10−1から各メモリモジュール用コネクタ0−2〜20−4までの伝搬時間を同じにしている。
【0066】
これに対して本実施例では、マザーボード1上の主結合線路1−1aはメモリコントローラ10−1から最短で結合器基板100の接続端子まで配線されている。このため、本実施例では結合器基板100内の主結合線路1−1bは端部での信号はミアンダラインなしにストレートに配線されるが、中央部ではメモリコントローラ1からメモリモジュールまでの信号伝搬遅延時間が同じになるようにミアンダラインとなっている。
【0067】
結合器基板100では高誘電体材料を用いており、多層基板も用いていることもありミアンダラインもマザーボード1上に構成する場合と比べて短くその分少ない面積で配線することができる。このために低価格に高密度でメモリシステムを構成することができる。
(第7の実施例)
第7の実施例として、図14、図15を用いて説明する。
【0068】
本実施例はマザーボード1上のメモリコントローラ10−1から結合器基板100の接続端子50までの配線も等長になっている。これは次のような状態を想定した場合に備えたものである。
【0069】
結合器基板100を製造するメーカとマザーボード1を製造するメーカが異なる場合、互いの合意に基づく受け入れ検査が必要である。その場合、受け入れ検査のタイミングに関する規定では、テスティングの効率から信号のタイミングを端子部で規定するのが自然である。すなわち、結合器基板100の検査は接続端子において同一位相を持つパルスに対するアクセス時間で規定されることが検査の効率化に不可欠である。
【0070】
このため、本実施例では、マザーボード1上の主結合線路1−1aは結合器基板100との接続部である接続端子50まで等長である。ここで、接続端子50はマザーボード1においても結合器基板100においても同じ位置に配置される。
【0071】
点線で示されている結合器基板100の接続端子50は、結合器基板100上で実線で囲まれたブロック60毎に円弧状に配列されている。ここで、ブロック60とは1バイト(8ビット)の連続する信号やその他の数の信号の単位で、このブロック毎に信号端子50が円弧状に並んでいる。図15では8ビット分の信号が配置されている。ハッチングの掛かった部位51は、接続端子50が入る最小の長方形領域に同じで、後で述べるように機械的強度も持たせるための接続端子部である。
【0072】
図15は1ブロックの信号接続端子50の配置例を示している。白丸は信号用の端子でDQ0〜DQ7と示した。黒丸は給電系の端子で、これらが交互に並んでいる。そして、その並びは例えば1mmの正方格子状配列である。信号DQ0〜DQ7の端子の並びは信号の番号が増えるに従って順に一方向に位置を変えていく。図15では右と下の方向に並んでいる。一般的なメモリコントローラでは信号の番号順にピンが配置しているので、マザーボード1上でメモリコントローラ10−1の信号順と結合器基板100の信号順が一致していると言うことは重要である。一致していない場合、全信号が捻れてしまい等長配線は4層基板で実現するのは難しいからである。
【0073】
図14のように、結合器基板100上の信号端子50は円弧状に配列しているのでマザーボード1上の主結合線路1−1aは等長配線が可能となる。結合器基板100上でも同様に信号端子50からメモリモジュールに対して等長に配線されている。このため、メモリコントローラ10−1から各メモリまでの信号伝搬遅延時間がいずれの信号に対しても同じにでき、また、結合器基板100上の配線も接続端子50から各モジュール20−1〜20−3の端子までの信号伝搬遅延時間を同じにできるので、テスト時に信号端子50でどの信号に対しても時間を規定できる。このため、テスティングを容易に行うことができると言う効果もある。
【0074】
また、実装の観点からは円弧状に配列した信号端子50以外に、半田付け(リフロー)時の接続性、機械強度の観点で基板応力が一定にするための端子51が設けられている。図14では斜線でハッチングした部分である。ピンピッチはDQ0〜7と同じである。この端子に給電系に割り当てても良いし、何も接続しなくても良い。もちろん電源に接続した方が電源の安定性は向上するであろう。
【0075】
この様にブロック毎に分けられたデータ信号の接続端子50を円弧状に配列し、中央部はミアンダ配線にすることで結合器基板100においても等長となるように構成することで、信号端子50の位置で信号時間を同位相で規定できる。このため、テスティング時に結合器基板100のタイミングの検査が容易にできる。また、端子51により製造時の安定接続並びに機械的強度を確保することができる。
【0076】
以上より、本実施例を用いることで、結合器基板をマザーボードとは独立に構成することができるので、面積が広く、配線ピッチや配線幅、層数を安価に抑えた技術をマザーボード全体に均一に用いることで安く製造でき、このため歩留まりも向上し安価に供給できる。また、結合器基板に高誘電体を用いたので信号の波長短縮効果によりマザーボード上のメモリモジュール間隔を狭めることができた。このため、高密度実装が可能となった。
【0077】
【発明の効果】
本発明によれば、メモリシステムの実装面積を狭くでき、システムを安価に提供することができる。
【図面の簡単な説明】
【図1】第1の実施例を説明する方向性結合器式バスシステム
【図2】第1の実施例の等価回路
【図3】第1の実施例の結合器基板
【図4】第2の実施例を説明する方向性結合器式バスシステム
【図5】第2の実施例の等価回路
【図6】第2の実施例の変形例
【図7】第2の実施例の結合器基板
【図8】第3の実施例の方向性結合器式バスシステム
【図9】第3の実施例の等価回路
【図10】第4の実施例の方向性結合器式バスシステム
【図11】第4の実施例の等価回路
【図12】第5の実施例の方向性結合器式バスシステム
【図13】第6の実施例の変形例
【図14】第7の実施例の結合器基板
【図15】第7の実施例のブロック
【図16】従来の技術
【符号の説明】
1 マザーボード
1−1a、1−1b 主結合線路(主結合線路)
1−2〜1−5 副結合線路(サブライン)
2−2〜2−5 メモリモジュール
10−0 プロセッサ
10−1 メモリコントローラ
10−2〜10−5 メモリ
10−9 PCIコントローラ
20−2〜20−5 コネクタ
22〜25 1種類の方向性結合器を有する結合器基板
31、32 結合器基板用コネクタ
71 マザーボード1上のメモリバス部
100、101、102 複数の種類の方向性結合器を有する結合器基板
L1〜L4 方向性結合器の結合長
Claims (24)
- バスシステムであって、
マザーボードに搭載されたメモリコントローラと、
メモリが搭載されたメモリモジュールと、
主結合線路と、当該主結合線路に電磁気的に結合される副結合線路とを備え、前記メモリコントローラと前記メモリモジュールと電気的に接続する方向性結合器とを有し、
前記方向性結合器は、前記マザーボードと着脱可能に構成されることを特徴とするバスシステム。 - 請求項1記載のバスシステムであって、
前記メモリコントローラは、前記主結合線路に接続され、前記メモリモジュールは、前記副結合線路に接続されることで、前記メモリコントローラと前記メモリ間でデータ転送を可能とすることを特徴とするバスシステム。 - 請求項1記載のバスシステムであって、
前記方向性結合器基板の比誘電率は、前記マザーボードの比誘電率よりも大きいことを特徴とするバスシステム。 - 請求項1記載のバスシステムであって、
前記メモリモジュールは、前記マザーボード上に配置されていることを特徴とするバスシステム。 - 請求項1記載のバスシステムにおける前記方向性結合器基板であって、
前記メモリコントローラに接続される前記主結合線路の特性インピーダンスが、前記メモリコントローラに接続される前記マザーボード上の主結合線路の特性インピーダンスと等しいことを特徴とする方向性結合器基板。 - 請求項5記載の方向性結合器基板であって、
前記方向性結合器基板内で前記主結合線路が折り返され、前記副結合線路は、該折り返された主結合線路に対して電磁気的に結合するように隣接配線されることを特徴とする方向性結合器基板。 - 請求項5記載の方向性結合器基板であって、
前記主結合線路と前記副結合線路とで構成される該方向性結合器の結合長が、該主結合線路の前記メモリコントローラに近い信号入手力端子側では短く、遠い側では長くなるように構成されることを特徴とする方向性結合器基板。 - バスシステムであって、
マザーボードに搭載されたメモリコントローラと、
メモリが搭載されたメモリモジュールが接続された方向性結合器とを有し
前記方向性結合器は、主結合線路と、当該主結合線路に電磁気的に結合される副結合線路とを備え、
前記方向性結合器基板は、第1のコネクタを介して前記メモリコントローラと電気的に接続され、第2のコネクタを介して前記メモリモジュールと電気的に接続されることで、前記メモリコントローラと前記メモリ間でデータ転送を可能とすることを特徴とするバスシステム。 - 請求項8記載のバスシステムであって、
前記方向性結合器基板の比誘電率は、前記マザーボードの比誘電率よりも大きいことを特徴とするバスシステム。 - 請求項8記載のバスシステムであって、
前記方向性結合器基板は、前記マザーボードに対して垂直の方向に設置されることを特徴とするバスシステム。 - 請求項8記載のバスシステムにおける前記方向性結合器基板であって、
前記方向性結合器基板内で前記主結合線路が折り返され、前記副結合線路は、該折り返された主結合線路に対して電磁気的に結合するように隣接配線されることを特徴とする方向性結合器基板。 - 請求項8記載のバスシステムにおける前記方向性結合器基板であって、
前記主結合線路と前記副結合線路とで構成される該方向性結合器の結合長が、該主結合線路の前記メモリコントローラに近い信号入手力端子側では短く、遠い側では長くなるように構成されることを特徴とする方向性結合器基板。 - データ転送を行うバスシステムであって、
メモリコントローラと、メモリが搭載されるメモリモジュールとが接続されるマザーボードと、
主結合線路と、当該主結合線路に電磁気的に結合される副結合線路とを備え、前記メモリコントローラと前記メモリモジュールと電気的に接続する方向性結合器とを有し、
前記方向性結合器は、
前記主結合線路の両端の端子を介して前記マザーボード上の該メモリコントローラに電気的に接続され、
前記副結合線路の一方の端子を介して前記マザーボード上の前記メモリモジュールに電気的に接続されることを特徴とするバスシステム。 - 請求項13記載のバスシステムであって、
前記マザーボードには、結合長が同じ長さの方向性結合器が複数個接続されることを特徴とするバスシステム。 - 請求項13に記載のバスシステムに用いられる方向性結合器基板であって、
前記副結合線路の一方の端は終端されていることを特徴とする方向性結合器基板。 - データ転送を行うバスシステムであって、
メモリコントローラが搭載されるマザーボードと、
メモリが搭載されるメモリモジュールが接続され、主結合線路と、当該主結合線路に電磁気的に結合される副結合線路とを備え、前記メモリコントローラと前記メモリモジュールと電気的に接続する方向性結合器とを有し、
前記方向性結合器は、
前記主結合線路の両端の端子を介して前記マザーボード上の該メモリコントローラに電気的に接続され、
前記副結合線路の一方の端子を介して前記メモリモジュールに電気的に接続されることを特徴とするバスシステム。 - 請求項16記載のバスシステムに用いられる方向性結合器基板であって、
前記方向性結合器基板は高い誘電体材質で構成され、内部に方向性結合器を有し、前記方向性結合器を構成する前記主結合線路と前記副結合線路の2つの配線の内、前記副結合線路の一方の端は前記メモリモジュールに接続され、他方の端は終端され、前記主結合線路の両方の端は前記方向性結合器基板の一方の面に設けられたことを特徴とする方向性結合器基板。 - データ転送を行うバスシステムであって、
マザーボード上に、メモリコントローラと、方向性結合器基板を搭載し、
前記方向性結合器基板にはメモリが搭載された複数のメモリモジュールと、データ転送するための複数の方向性結合器を有し、
前記マザーボードと前記方向性結合器基板は2つのコネクタで接続され、
前記メモリコントローラからの主結合配線は前記2つのコネクタのいずれか一方のコネクタを介して前記方向性結合器基板へと配線され終端され、
前記主結合線路は前記メモリモジュールに接続された副結合線路と方向性結合器を構成し、
前記方向性結合器基板内で前記2つのコネクタの内いずれかを介して布線された複数の前記主結合線路は交互に布線されたことを特徴とするバスシステム。 - 請求項18のバスシステムに用いられる方向性結合器基板であって、
前記方向性結合器基板は高い誘電体材質で構成され、内部に方向性結合器を有し、前記方向性結合器を構成する主結合線路と副結合線路の2つの配線の内、副結合線路の一方の端は前記メモリモジュールに接続され、他方の端は終端され、主結合線路の一方の端は終端され、他方の端は前記方向性結合器基板に設けられた2つのコネクタのうちいずれかに接続されたことを特徴とする方向性結合器基板。 - 請求項8記載のバスシステムであって、
前記メモリコントローラから前記方向性結合器基板の接続端子までの前記マザーボード上の主結合線路は最短になるように布線され、
前記方向性結合器基板上の主結合線路は、前記メモリコントローラから前記メモリモジュールまでの伝搬遅延時間が同じになるように、前記マザーボードとの接続端子から前記メモリモジュールまでの配線長をビット毎に調整したことを特徴とするバスシステム。 - 請求項20記載の方向性結合器基板であって、
前記方向性結合器基板上の主結合線路は、前記マザーボードとの接続端子部から第1の前記メモリモジュールまでの前記主結合線路長がビット毎に異なり、前記線路長は前記方向性結合器基板の中心部ほど長く、端部ほど短くなるように配線したことを特徴とする方向性結合器基板。 - 請求項8記載のバスシステムであって、
前記メモリコントローラから前記方向性結合器基板の接続端子までの前記マザーボード上の主結合線路は等長になるように布線され、
前記方向性結合器基板上の主結合線路は、前記メモリコントローラから前記メモリモジュールまでの伝搬遅延時間が同じになるように、前記マザーボードとの接続端子から前記メモリモジュールまでの配線長をビット毎に調整したことを特徴とするバスシステム。 - 請求項22記載のバスシステムであって、
前記マザーボードと前記方向性結合器基板との信号用接続端子を、円弧状であって、かつ信号順に配置したことを特徴とするバスシステム。 - 請求項22及び23のいずれか記載のバスシステムに用いられる方向性結合器基板であって、
前記方向性結合器基板は高い誘電体材質で構成され、内部に方向性結合器を有し、前記方向性結合器を構成する主結合線路と副結合線路の2つの配線の内、副結合線路の一方の端は前記メモリモジュールに接続され、他方の端は終端され、主結合線路の一方の端は終端され、他方の端は前記マザーボードとの接続端子に接続され、
前記接続端子が円弧状に配置されることを特徴とする方向性結合器基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003148498A JP2004355063A (ja) | 2003-05-27 | 2003-05-27 | 方向性結合器基板を用いたバスシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
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Family
ID=34044846
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---|---|---|---|
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Country Status (1)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008159018A (ja) * | 2006-12-22 | 2008-07-10 | Innodisk Corp | メモリデバイス |
JP2009129078A (ja) * | 2007-11-21 | 2009-06-11 | Hitachi Ltd | 拡張ボードライザ |
US9799411B2 (en) | 2014-07-07 | 2017-10-24 | Samsung Electronics Co., Ltd. | Memory module set having offset memory module units facilitating pin connections to main IC, and semiconductor memory device and system including the same |
-
2003
- 2003-05-27 JP JP2003148498A patent/JP2004355063A/ja active Pending
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