KR20160001802A - 표시장치 - Google Patents

Abstract

본 발명은 게이트 출력신호의 안정화를 위하여 시작신호 펄스와 동기화되는 더미 클럭 펄스가 포함되는 클럭신호를 이용하는 GIP 구동 타입의 표시장치에서, 시작신호의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 하기 위하여, 시작신호(VST) 배선과 관련된 시작신호 배선 캐패시터 패턴을 표시패널 내에 형성함으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있다.

Description

표시장치 {Display Device}

본 발명은 표시장치에 관한 것, 더 구체적으로는 게이트-인-패널(Gate-In-Panel; GIP) 구조를 가지는 표시장치로서, GIP 스타트부의 안정적인 구동이 가능한 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.

이 중, 액정표시장치(LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 이 액정표시패널을 구동하기 위한 구동회로를 구비한다.

액정표시패널의 화소 어레이에는 다수의 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor; 이하, "TFT"라 한다)가 형성된다. 또한, 액정표시패널에는 액정셀(Clc)의 전압을 유지하기 위한 스토리지 캐패시터(Cst)가 형성된다. 액정셀(Clc)은 화소전극, 공통전극 및 액정층을 포함한다. 화소전극에 인가되는 데이터전압과, 공통전극에 인가되는 공통전압(Vcom)에 의해 액정셀(Clc)들의 액정층에는 전계가 걸린다. 이 전계에 의해 액정층을 투과하는 광량이 조절됨으로써 화상이 구현된다.

구동회로는 게이트라인들에 게이트 출력신호를 순차적으로 공급하기 위한 게이트 구동회로와, 데이터라인들에 비디오신호(즉, 데이터전압)를 공급하기 위한 데이터 구동회로를 포함한다. 데이터 구동회로는 데이터라인들을 구동시켜 액정셀(Clc)들에 데이터전압을 공급한다. 게이트 구동회로는 게이트라인들을 순차적으로 구동시켜 데이터전압이 공급될 표시패널의 액정셀(Clc)들을 1 수평라인 씩 선택한다.

게이트 구동회로는 게이트신호들을 순차적으로 발생하기 위해, 다수의 스테이지들로 구성된 게이트 쉬프트 레지스터를 포함한다. 쉬프트 레지스터의 각 스테이지는 충방전을 교번으로 진행함으로써 게이트 클럭신호(CLK)와 저전위 전압(Vss) 레벨로 이루어진 게이트 출력신호(Vout)를 출력한다. 스테이지들의 출력단들 각각은 게이트라인들에 일 대 일로 연결된다. 스테이지들로부터 제1 레벨의 게이트신호는 한 프레임에 한 번씩 순차적으로 발생되어 해당 게이트라인에 공급된다.

한편, 이러한 게이트 구동회로가 어레이 기판상에 직접 형성되는 구조를 게이트-인-패널(GIP) 구조라 표현하며, 이러한 GIP 구조에서는 각 게이트 라인에 게이트 출력신호(Vout)을 제공하기 위한 회로블록인 다수의 GIP 블록이 패널에 직접 형성되어 있다.

한편, 이러한 게이트 구동 회로의 각 GIP 블록에는 다수의 클럭(CLK) 신호와 함께 1 이상의 시작 신호(Start Signal; VST)가 인가될 수 있으며, 클럭신호 중 하나에는 최초 게이트 출력신호(Vout1)를 안정적으로 유지하기 위한 더미 클럭 펄스(DMY CLK)가 포함될 수 있고, 이러한 더미 클럭 펄스는 통상 시작신호 펄스와 동일한 펄스로 형성된다.

그런데, 시작신호를 인가하기 위한 시작신호배선은 간섭없이 바로 게이트 구동회로로 입력되므로 기생용량 또는 커패시턴스가 없는 반면, 클럭신호를 인가하는 클럭신호배선은 GIP 블록으로의 진입 배선 등 다수의 중첩되는 금속 배선 성분이 중간에 형성되어 일정 크기의 기생 용량 또는 커패시턴스가 발생하게 된다.

이러한 시작신호배선 및 클럭신호배선의 커패시턴스 성분의 차이로 인하여, 클럭신호에 형성되는 더미 클럭 펄스(DMY CLK)의 폴링 타이밍(Falling Timing)과 시작신호 펄스(VST)의 폴링 타이밍이 일치하지 않게 되고, 그로 인하여 구동 트랜지스터에서의 전하 누설이 발생할 수 있게 되며, 결과적으로 화질 불량을 야기할 수 있다.

이러한 배경에서, 본 발명의 목적은, 화질이 우수한 표시장치를 제공하는 것이다.

본 발명의 다른 목적은 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.

본 발명의 다른 목적은 시작신호 펄스(VST)의 폴링 시작 시점이 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점과 동일하거나 더 늦도록 패널 내부의 비표시 영역에 시작신호 펄스의 지연을 위한 시작신호 배선 캐패시터 패턴(Capacitor Pattern for Start Signal Line)을 형성함으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.

본 발명의 다른 목적은 시작신호 배선의 일부 또는 시작신호 배선으로부터 연장되는 영역에 시작신호 캐패시터 성분을 발생시킬 수 있는 시작신호 배선 캐패시터 패턴(Capacitor Pattern for Start Signal Line)을 표시패널 내부에 형성함으로써, 시작신호 펄스(VST)의 폴링 타이밍을 더미 클럭 펄스(DMY CLK)의 폴링 타이밍과 최대한 일치시켜, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.

전술한 목적을 달성하기 위하여, 본 발명의 일 측면에 의하면, 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 형성되는 비표시 영역이 있는 표시패널을 포함하고, 상기 게이트 구동부에 인가되는 시작신호, 클럭신호 중 제1클럭신호는 상기 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 상기 비표시 영역에 형성되어 게이트 구동부로 시작신호를 인가하는 시작신호 배선과 전기적으로 연결되는 제1캐패시터 패턴과, 상기 제1캐패시터 패턴과 상이한 레이어에 형성되는 제2캐패시터 패턴을 포함하는 시작신호 배선 캐패시터 패턴이 형성된 표시장치를 제공한다.

본 발명에 의하면, GIP 구조의 표시장치에서 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 효과가 있다.

더 구체적으로는, 게이트 출력신호(Vout)을 안정시키기 위하여 게이트 클럭에 시작신호 펄스(VST)와 동기화되는 더미 클럭 펄스(DMY CLK)이 제공되는데, 클럭 신호 배선에서 발생하는 커패시턴스 때문에 더미 클럭 펄스의 폴링 타이밍이 시작신호 펄스의 폴링 타이밍보다 지연(Delay)되는 현상이 발생하고, 이로 인하여 박막트랜지스터 중 하나(T3C)에서의 전하 누설이 일어난다.

이로 인하여, 화질의 저하가 발생할 수 있는 바, 본 발명에 의하면 시작신호 배선 캐패시터 패턴에 의하여 게이트 구동부로 인가되는 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍보다 동일하거나 더 늦도록 함으로써, 이러한 시작신호 펄스와 더미 클럭 펄스의 폴링 타이밍 차이에서 발생하는 화질 불량 문제를 해결할 수 있게 된다.

도 1 및 도 2는 본 발명이 적용될 수 있는 전체 구동 형태의 액정표시장치를 나타내며, 도 1은 전체 표시장치의 기능별 블록도를, 도 2는 패널 양측에 게이트 구동회로가 형성되는 구조를 도시한다.
도 3은 본 발명의 일 실시예에 의한 게이트 구동회로 주위의 신호 배선 배치를 도시한다.
도 4는 도 3과 같은 표시장치의 신호 타이밍도이다.
도 5는 클럭배선 커패시턴스에 의한 더미 클럭펄스의 지연 현상 및 그에 의한 전하 누설 현상을 도시한다.
도 6은 본 발명의 일 실시예에 의한 표시장치를 도시한다.
도 7은 본 발명의 제1실시예에 의한 시작신호 배선 캐패시터 패턴에 대한 도면으로서, 도 7a는 평면도, 도 7b는 단면도이다.
도 8은 본 발명의 제1실시예에 의한 시작신호 배선 캐패시터 패턴을 형성하는 공정상에서의 단면도를 도시한다.
도 9는 본 발명의 제2실시예에 의한 시작신호 배선 캐패시터 패턴에 대한 도면으로서, 도 9a는 평면도, 도 9b는 단면도이다.
도 10은 본 발명의 실시예에 의한 효과를 설명하기 위한 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1 및 도 2는 본 발명이 적용될 수 있는 전체 구동 형태의 액정표시장치를 나타내며, 도 1은 전체 표시장치의 기능별 블록도를, 도 2는 패널 양측에 게이트 구동회로가 형성되는 구조를 도시한다.

도 1을 참조하면, 통상적인 액정표시장치는 다수의 화소(P)가 형성된 표시영역(16; Active Area; AA)을 포함하는 표시패널(10)과, 표시패널의 각 화소의 표시를 제어하기 위한 구동회로 등을 포함하는 인쇄회로기판(PCB)인 시스템보드(20)를 포함할 수 있다.

표시패널(10)은 통상 다수의 게이트 라인, 데이트 라인, 다수의 박막트랜지스터 등이 형성된 하부 기판으로서의 어레이 기판과, 칼라 필터와 블랙 매트릭스(BM) 등이 형성된 상부 기판으로서의 컬러필터 기판과, 그 사이에 주입되는 액정층 등으로 구성된다.

표시패널(10)에는 게이트 라인(GL) 및 데이터 라인(DL)의 교차 영역으로 정의되는 화소(Pixel)가 다수 형성되어 있다. 즉, 하부 어레이 기판에는 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)이 교차되고, 이들의 교차 구조에 의해 m × n(m,n은 양의정수) 개의 액정셀(Clc)을로 이루어지는 화소들이 매트릭스 형태로 형성되며, k(k는 양의 정수)개의 더미 라인들(미도시)이 더 형성될 수 있다.

액정셀(Clc)들 각각은 TFT, TFT에 접속된 화소전극(1), 및 스토리지 캐패시터(Cst) 등을 포함한다. 액정셀(Clc)은 TFT를 통해 데이터전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동되어 입사되는 빛의 투과량을 조정하여 화상 데이터(DATA_RGB)에 대응되는 표시화상을 구현한다.

한편, 표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성될 수 있다.

한편, 게이트 라인으로 게이트 출력신호(Vout)를 제공하기 위한 게이트 구동회로(13)는 게이트 인 패널(Gate-In-Panel; 이하 ‘GIP’라 함) 방식에 따른 TFT 어레이 공정을 통해 표시패널의 하부 기판 상에 직접 형성될 수 있다.

즉, 게이트 구동회로(13)는 표시패널(10)의 표시영역(16; AA) 바깥에 있는 비 표시영역(NAA)에 형성되며, 패널의 좌우(또는 상하) 양측에 대칭적으로 형성되는 구조일수 있으나 그에 한정되는 것은 아니다.

한편, 게이트 구동회로(13)에는 다수의 GIP 블록 또는 GIP 회로블록이 포함될 수 있으며, 각 GIP 블록은 각 게이트 라인에 연결되어 대응되는 게이트 라인으로 게이트 출력신호(Vouti)를 생성하여 제공하며, 본 명세서에서는 편의상 i번째 게이트 라인에 연결된 GIP 블록을 “GIP 블록 #i”로 표시한다.

도 1에서는 표시패널의 일측(좌측)에만 게이트 구동회로(13)가 형성되어 n개의 게이트 라인으로 게이트 출력신호를 제공하는 예를 도시하고 있으며, 도 2에는 표시 패널의 양측에 게이트 구동회로가 형성되는 예를 도시한다.

이 중에서, 표시패널 양측에 게이트 구동회로가 형성되는 도 2의 실시예에 대하여 더 상세하게 설명하면 다음과 같다.

즉, 도 2와 같이, 게이트 구동회로(13)는 기수 게이트라인들 (G1,G3,...,Gn-3,Gn-1)에 게이트신호를 순차적으로 공급하기 위한 제1 게이트 구동부(13A)와, 우수 게이트라인들(G2,G4,...,Gn-2,Gn)에 게이트신호를 순차적으로 공급하기 위한 제2 게이트 구동부(13B)를 포함할 수 있으며, 각 게이트 구동부는 각 게이트 라인별로 GIP 블록을 포함할 수 있다.

제1 게이트 구동부(13A)는 타이밍 컨트롤러(11)로부터 입력되는 기수 시작신호들(VST1,VST3)과 기수 클럭들(CLK1,CLK3,CLK5,CLK7)에 응답하여 동작한다. 기수 클럭들(CLK1,CLK3,CLK5,CLK7)은 액정셀의 TFT 구동에 적합하도록 레벨 쉬프터(미도시)를 통해 레벨이 쉬프팅 된 후 제1 게이트 구동부(13A)에 입력될 수 있다.

제2 게이트 구동부(13B)는 타이밍 컨트롤러(11)로부터 입력되는 우수 시작신호(VST2,VST4)와 우수 클럭들(CLK2,CLK4,CLK6,CLK8)에 응답하여 동작한다. 우수 클럭들(CLK2,CLK4,CLK6,CLK8)은 액정셀의 TFT 구동에 적합하도록 레벨 쉬프터(미도시)를 통해 레벨이 쉬프팅 된 후 제2 게이트 구동부(13B)에 입력될 수 있다.

또한, 전술한 예에서는 일측의 게이트 구동부 각각이 2개씩의 시작신호를 사용하는 것으로 설명하였으나, 경우에 따라서 1개씩의 시작신호만이 사용될 수도 있다.

본 명세서에서는 시작신호(Start Pulse)를 VST로 표시하기로 한다.

즉, 기수측 구동을 기준으로, 1, 3번째 GIP 블록에 각각 VST1, VST3가 입력되는 방식(5, 7 번째 GIP 블록은 각각 1, 3번째 GIP 블록의 출력을 시작신호로 사용함)으로 설명하였으나, 첫번째 GIP 블록(GIP 블록 #1)에만 VST1이 입력되는 방식(3 번째 이하의 GIP 블록은 전전 GIP 블록의 출력을 스타트 신호로서 사용)도 가능하다.

또한, 도 1과 같이 표시패널의 일측에만 게이트 구동회로가 형성되는 경우에는, 게이트 구동회로(13)는 GIP 블록 #1에서 GIP 블록 #N까지의 GIP 블록들이 배치되고, 하나의 시작신호인 VST가 최초 GIP 블록(GIP 블록 #1)으로 입력될 수 있다. 이러한 실시예에서, 총 8개 상을 가지는 CLK1 내지 CLK8이 사용될 수 있으며, 이러한 CLK1 내지 CLK8이 순차적으로 GIP 블록들에 입력될 수 있다.

한편, 시스템보드(20)는 연성회로기판(Flexible PCB; FPCB; 17) 또는 테이프 캐리어 패키지(Tape Carrier Package; TCP)를 통해 표시패널(10)와 연결될 수 있으며, 이러한 시스템 보드(20)는 타이밍 컨트롤러(11), 데이트 구동회로(12) 등을 포함하는 인쇄회로기판(PCB)의 형태로 구현될 수 있다.

타이밍 컨트롤러(11)는 T-Con이라고 표현될 수 있으며, 외부에서 입력되는 타이밍 신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(SDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생하여 각 구동회로로 제공하는 기능을 가진다.

타이밍 컨트롤러(11)가 데이터 구동회로(12)로 공급하는 데이터 제어신호(SDC)는 소스 시작신호(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함할 수 있다.

타이밍 컨트롤러(11)가 게이트 구동회로(13)로 공급하는 게이트 제어신호(GDC)는 적어도 하나 이상의 시작신호(VST)와 적어도 둘 이상의 클럭 신호들을 포함한다.

통상적으로 액티브 채널인 반도체층의 재료로 비정질 실리콘을 사용하는 TFT의 액정표시장치의 경우, 클럭신호(CLK)가 4 수평주기(H)의 ON 구간폭을 가지는 펄스로서, 8개의 클럭신호들(CLK1 ~ CLK8) 사용한다.

여기서 “H”로 표현되는 수평주기 또는 수평구간 주기는 프레임주파수와 게이트라인 개수를 곱한 값의 역수로 정의될 수 있다. 예를 들어, 만일 표시패널이 1920*1080의 해상도를 가지는 경우, 수평구간(H) 주기는 1/(60Hz*1080)인 15.4μs가 된다.

따라서, 위와 같이 4수평주기의 ON 구간폭을 가지는 8개의 클럭을 일반적으로 4H 8상 클럭이라 표현할 수 있으며, 이러한 8개의 클럭은 CLK1 내지 CLK8로 표현될 수 있다.

데이터 구동회로(12)는 D-IC라고 표현될 수 있으며, 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들 각각은 타이밍 컨트롤러(11)로부터의 데이터 제어신호(SDC)에 응답하여 타이밍 컨트롤러(11)로부터 입력되는 디지털 비디오 데이터(DATA_RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환하며, 그를 이용하여 데이터 출력신호를 생성해 데이터라인들(D1~Dm)에 공급한다.

도 3은 본 발명의 일 실시예에 의한 게이트 구동회로 주위의 신호 배선 배치를 도시한다.

도 3과 같이, 게이트 구동회로(13)의 일측에는 각종 신호배선들이 형성되는 신호입력부(Signal Input Area; SIA)가 배치될 수 있으며, 이러한 신호입력부에 포함되는 신호배선들로는 시작신호(VST) 배선, 클럭을 위한 클럭 배선(CLK1~CLK8) 등이 있다.

참고로, 도 3은 도 2와 같이 게이트 구동회로가 표시영역 양측에 형성되는 타입을 예시하며, 도 3에는 표시영역의 좌측에 기수 GIP 블록들(GIP 블록 #1,3,5….)이 배치되는 경우를 도시한다.

따라서, 도 3과 같이, 표시영역 좌측에는 시작신호(VST1, VST3) 배선(340)과, 4개의 기수 클럭 CLK1, CLK3, CLK5, CLK7 배선(350)이 형성되어 있다.

이러한 시작신호 배선(340) 및 클럭배선(350)들은 통상 게이트 전극 및 게이트 라인을 포함하는 게이트 금속패턴을 패터닝하는 과정에서 게이트 금속재료와 동일한 재료로 형성될 수 있으며, 데이터 라인과 평행한 방향으로 패널 상하에 걸쳐 길게 연장될 수 있다.

또한, 각 클럭배선을 해당되는 GIP 블록들과 연결하기 위한 클럭연결배선(352)이 형성되어 있는데, 이러한 클럭연결배선(352)는 클럭배선과는 상이한 층인 예를 들면 소스/드레인 금속층으로 형성되되, 일단은 클럭배선에 전기적으로 연결되어 있다.

이 때, 시작신호인 VST1, VST3 등은 신호입력부의 가장 바깥쪽에 형성되어 다른 배선들과의 간섭이 없는 시작신호 배선(340)을 통해 바로 최초 GIP 블록(GIP 블록 #1) 등으로 입력되는 반면, 클럭은 클럭배선(350)과 클럭연결배선(352)를 경유하여 해당되는 GIP 블록으로 입력된다.

그런데, 도 3의 확대도에서 도시한 바와 같이, 각 클럭배선(350) 및 클럭연결배선(352) 등의 교차 영역에서는 상하부의 금속패턴 사이에 게이트 전연막(Gate Insulator; GI) 등의 유전체가 형성되어 있기 때문에, 결과적으로 기생 커패시턴스 성분인 CCLK이 발생된다.

각 클럭배선은 수백~수천개의 GIP 블록으로 연결되어야 하므로, 위의 기생 커패시턴스 성분이 계속하여 누적함으로써 결과적으로 상당한 크기의 클럭배선 커패시턴스 성분을 형성하게 된다.

도 4는 도 3과 같은 표시장치의 신호 타이밍도이다.

도 4와 같이, 시작신호 VST1와 VST3가 생성되어 해당 GIP 블록으로 입력되며, 기수 클럭신호인 CLK1, CLK3, CLK5, CLK7이 각 해당 GIP 블록으로 입력될 수 있다.

이 때, 7번째 클럭인 CLK7에는 우측의 해당 클럭 ON 펄스 구간(CLK7) 이외에, 그에 앞서서 첫번째 게이트 출력신호의 안정을 위하여 VST3의 시작신호 펄스와 동기화되는 더미 클럭 펄스(DMY CLK7)가 형성된다.

즉, 첫번째 게이트 출력신호의 기준을 잡아주기 위하여, 시작신호 VST3의 On 펄스인 시작신호 펄스와 동일한 라이징 타이밍(Rising Timing), 펄스폭 및 폴링 타이밍(Falling Timing)을 가지는 더미 클럭 펄스(DMY CLK)가 클럭 신호 중 하나에 형성된다.

본 명세서에서는 이러한 더미 클럭 펄스를 “DMY CLK”로 표현하며, 이러한 더미 클럭 펄스는 도 3과 같이 게이트 구동부가 좌우(기수/우수)로 구분된 방식과 2개의 시작신호가 사용되는 방식에서는 3번째 시작신호인 VST3 펄스와 동기화되어 CLK7에 형성될 수 있다.(도 4의 (a) 참고)

또한, 도 4의 (b)와 같이, 표시영역 우측의 우수 게이트 구동회로 영역에서는, 더미 클럭 펄스가 4번째 시작신호인 VST4와 동기화되어 여덟번째 클럭인 CLK8에 형성될 수 있을 것이다.

이와 같이, 본 명세서에서 정의하는 “더미 클럭 펄스”는 게이트 출력의 안정화를 위하여 시작신호 펄스와 동기화되도록 클럭 신호 중 하나에 형성되는 더미 펄스를 의미한다.

이러한, 더미 클럭 펄스(DMY CLK)는 이론적으로는 대응되는 시작신호(VST) 펄스와 완전히 동일한 펄스형태, 즉, 시작신호 펄스와 동일한 라이징 타이밍(Rising Timing), 펄스폭 및 폴링 타이밍(Falling Timing)을 가질 수 있다.

도 5는 클럭배선 커패시턴스에 의한 더미 클럭펄스의 지연 현상 및 그에 의한 전하 누설 현상을 도시한다.

도 3과 관련하여 앞서 설명한 바와 같이, 시작신호 배선에는 기생 커패시턴스 성분이 거의 발생하지 않는 반면, 클럭배선에는 상당한 양의 클럭배선 커패시턴스(CCLK)성분이 발생된다.

따라서, 시작신호 펄스는 장방형 펄스형태가 유지될 수 있으나, 그와 동기화되어야 하는 더미 클럭펄스에는 클럭배선 커패시턴스(CCLK)성분에 의한 펄스의 폴링 지연현상이 발생한다.

즉, 도 5의 (a)에 도시된 바와 같이, 시작신호 펄스(VST3)와 동일한 형태로 생성되어 제공되는 더미 클럭 펄스(DMY CLK7)이 실제 GIP 블록에 입력될 때에는 지연시간 d만큼의 딜레이가 발생하게 된다는 것이다.

도 5의 (a)와 같이, 시작신호 펄스 VST3는 폴링 시작 시점인 t0에 바로 OFF로 떨어지지만, 그에 동기화되어야 하는 더미 클럭펄스 DMY CLK7는 폴링 시작 시점인 t0에서 지연시간 d,만큼 지연되어 t0+d 시점에서야 완전히 폴링이 완료된다.

이 때, 해당 화소를 구동하는 스위칭 소자인 트랜지스터 중 하나인 T3C 트랜지스터에서는 소스측인 Q-노드가 전하가 충전된 HIGH 상태에서, 게이트에는 더미 클럭 펄스(DMY CLK)가 인가되고, 드레인측에는 시작신호 펄스(VST3)가 인가되어 있다.

이 상태에서, 이론적으로는 드레인측인 시작신호 펄스(VST3)와 게이트측인 더미 클럭 펄스(DMY CLK)가 동일한 시점에 폴링(falling)되어야 한다.

그러나, 실제로는 도 5의 (a)와 같이, 클럭배선 커패시턴스로 인하여 발생되는 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 지연시간 d 동안에는 드레인측인 시작신호 펄스(VST3)는 LOW로 떨어진 반면, 게이트측인 더미 클럭 펄스(DMY CLK)는 일정 전압을 유지하게 되어, 결과적으로 소스-드레인간의 채널이 열리게 된다.

따라서, 이 지연시간 동안에는 Q-노드에 있던 전하가 드레인측으로 흘러서 누설되는 현상이 발생된다.

즉, 도 5의 (c)와 같이, Q-노드 전압이 지연시간 d 동안 일정 정도 낮아지는 전하 누설이 발생되고, 그에 따라 해당되는 게이트 출력신호 Vout1의 파형 역시 일정 시간 Fd동안 지연되는 비정상 파형이 발생된다.

따라서, 게이트 출력신호 Vout의 폴링 지연 현상이 발생되고, 결과적으로 해당 화소가 어두워지는 현상이 발생한다.

특히, Z-인버전(Z-Inversion) 방식의 GIP 패널에서는 데이터 출력신호와 게이트 출력신호(Vout)의 불일치(Mismatch)되면서 2개의 픽셀이 동시에 ON되는 현상이 발생되며, 결과적으로 해당 게이트 라인의 화소만 어둡게 보이는 현상이 발생될 수 있다.

또한, 섭씨 60도 이상의 고온 또는 신호배선의 부하가 증가되는 경우 데이터 출력신호와 게이트 출력신호(Vout)의 불일치가 더욱 심화되어 화질에 결정적인 악영향을 초래할 수 있다.

이러한 현상은 GIP 스타트부의 비정상(Abnormal) 구동이라 표현될 수 있을 것이다.

한편, 최근 모바일 기기 등과 같이 소형 디스플레이를 위하여 각 GIP 블록이 7개 이하의 트랜지스터로 구성되는 심플 로직 회로(Simple Logic Circuit; SLC)의 표시패널이 개발되고 있다.

이러한 SLC GIP 방식은 내로우 배젤(Narrow Bezel)을 위해서 유용하게 사용될 수 있는데, 휴대폰 등과 같이 소형 표시패널에서는 신호배선이 크지 않고 따라서 클럭배선 커패시턴스 성부도 크지 않아서 전술한 바와 같은 GIP 스타트부 비정상 구동 현상이 크게 발생하지 않는다.

그러나, 태블릿 PC 등과 같이 표시패널의 크기가 커지는 경우, 신호배선의 부하 및 그에 따른 기생 커패시턴스의 크기도 커지므로 전술한 바와 같은 GIP 스타트부 비정상 구동 현상이 화질 불량에 큰 원인이 될 수 있다.

이러한 문제를 해결하기 위하여, 본 발명의 실시예에서는 게이트 출력신호의 안정화를 위하여 시작신호 펄스와 동기화되는 더미 클럭 펄스가 포함되는 클럭신호를 이용하는 GIP 구동 타입의 표시장치에서, 시작신호의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 하기 위하여 시작신호 배선 주위에 시작신호 배선 캐패시터 패턴을 형성하는 것을 특징으로 한다.

즉, 시작신호 배선 캐패시터 패턴에 의하여 시작신호 배선에 일종의 기생 커패시턴스인 시작신호 배선 캐패시턴스 성분(CVST)이 발생되고, 그에 의하여 인가되는 시작신호 펄스에 지연(Delay)이 발생하게 된다. 따라서, 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦어지게 되고, 결과적으로 전술한 GIP 스타트부 비정상 구동 현상이 화질 불량이 방지될 수 있다.

시작신호 배선 캐패시터 패턴은 캐패시터의 양 전극에 해당되는 제1캐패시터 패턴과 제2캐패시터 패턴을 포함하되, 제 1 및 제2 캐패시터 패턴은 각각 다른 레이어로 형성되고, 서로 상이한 전압이 인가된다.

그 구체적인 실시예로서, 시작신호 배선 캐패시터 패턴을 구성하는 제1캐패시터 패턴은 시작신호 배선의 일부이고, 제2캐패시터 패턴은 그와 일부가 중첩되어 다른 레이어로 형성되는 제2금속재료 패턴일 수 있다.

다른 실시예로서, 시작신호 배선 캐패시터 패턴을 구성하는 제1캐패시터 패턴은 시작신호 배선의 일부에서 연장 형성되는 시작배선 연장패턴이고, 제2캐패시터 패턴은 데이터 라인으로부터 상기 비표시 영역으로 연장되는 데이터 라인 연장패턴일 수 있다.

이러한 세부 실시예의 구성에 대해서는, 도 7 및 도 8 등을 참고로 아래에서 더 상세하게 설명한다.

아래에서는 도 6 내지 9를 참고로 본 발명의 여러 실시예에 대하여 설명한다.

도 6은 본 발명의 일 실시예에 의한 표시장치를 도시한다.

도 6에 의한 표시장치는 크게 표시패널(600)과 연성 회로기판(FPCB) 등을 통해서 표시패널에 접속 실장되어 표시패널을 구동하는 구동 회로부(미도시)를 포함하며, 표시패널(600)은 세부적으로 게이트 라인(610), 데이터 라인(620)의 교차영역으로 정의되는 다수의 화소(P)를 포함하는 액티브영역(AA)과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부(650)가 형성되는 비표시 영역(NA)이 형성되어 있다.

게이트 구동부(650)에는 1 이상의 클럭신호 및 시작신호(Start Signal; VWT)인가되며, 그 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 상기 비표시 영역에 형성되어 게이트 구동부로 시작신호를 인가하는 시작신호 배선과 전기적으로 연결되는 제1캐패시터 패턴과, 제1캐패시터 패턴과 상이한 레이어에 형성되는 제2캐패시터 패턴을 포함하는 시작신호 배선 캐패시터 패턴이 형성되어 있다.

도 6에 도시된 바와 같이, 표시패널(600)의 비표시 영역(NA)에는 게이트 구동부(650)으로 시작신호 및 클럭신호 등을 인가하기 위한 시작신호 배선(660), 클럭신호 배선(670) 등이 형성되며, 표시영역의 화소 등에 공통전압(Vcom)을 인가하기 위한 공통전압 배선(680)도 함께 형성될 수 있다.

이러한 시작신호 배선(660), 클럭신호 배선(670), 공통전압 배선(680) 등은 표시패널의 외부 또는 내부에 있는 타이밍 컨트롤러 또는 데이터 구동회로에서 연장되어 데이터 라인과 평행한 방향으로 길게 형성되는 금속층 패턴으로서, 주로 게이트 금속층으로 형성될 수 있으나 그에 한정되는 것은 아니다.

제1캐패시터 패턴 및 제2캐패시터 패턴으로 이루어지는 시작신호 배선 캐패시터 패턴은 시작신호 배선과 관련한 커패시턴스 성분을 발생시키고, 결과적으로 게이트 구동부로 인가되는 시작신호 펄스를 일정 정도 지연시키는 역할을 한다.

이를 위하여, 시작신호 배선 캐패시터 패턴을 형성하는 2개의 전극 중 하나인 제1캐패시터 패턴은 시작신호 배선과 전기적으로 연결되어 있으며, 구체적으로는 시작신호 배선의 일부 또는 전체와 같이 시작신호 배선 자체이거나, 시작신호 배선의 일부에서 연장 형성되는 시작배선 연장패턴 일 수 있다.

또한, 시작신호 배선 캐패시터 패턴 중 제2캐패시터 패턴은 제1캐패시터 패턴과 다른 레이어인 제2금속재료 레이어로 형성되며, 제1캐패시터 패턴과 제2캐패시터 패턴 사이에는 1 이상의 절연재료층 또는 유전재료층이 형성된다.

구체적으로 볼 때, 제2캐패시터 패턴은 시작신호 배선의 일부와 중첩 또는 오버랩되는 형태이거나 데이터 라인으로부터 연장 형성되는 데이터 라인 연장 패턴일 수 있다.

제2캐패시터 패턴에는 제1캐패시터 패턴과 다른 전기적 연결이 이루어진다. 즉, 제1캐패시터 패턴이 전기 회로상으로 제1노드에 연결된다면 제2캐패시터 패턴은 제2노드에 연결될 수 있다. 구체적으로는, 제1캐패시터 패턴에는 시작신호와 동일한 전기적 신호 또는 전압이 인가되고, 제2캐패시터 패턴에는 공통전압과 동일한 전기적 신호 또는 전압이 인가되거나 데이터 라인에 인가되는 것과 동일한 전기적 신호 또는 전압이 인가될 수 있다.

도 6에는 이러한 여러 가지 형태의 시작신호 배선 캐패시터 패턴이 모두 함께 도시되어 있다.

구체적으로는, 도 6의 좌측에는 제1실시예에 의한 시작신호 배선 캐패시터 패턴(700)이 도시되고, 도 6의 상측에는 제2실시예에 의한 시작신호 배선 캐패시터 패턴(900)이 도시되어 있다.

제1실시예에 의한 시작신호 배선 캐패시터 패턴(700)은 제1캐패시터 패턴으로서의 시작신호 배선의 일부(710) 및 상부에서 보았을 때 시작신호 배선의 일부와 중첩되되 시작신호 배선과 상이한 레이어에 형성되는 제2캐패시터 패턴(720)으로 구성된다.

제1실시예에서, 시작신호 배선(660) 및 그 일부로 정의되는 제1캐패시터 패턴은 게이트 금속층으로 형성되고, 제2캐패시터 패턴은 소스/드레인 금속층으로 형성될 수 있다.

또한, 제1실시예에서, 제2캐패시터 패턴(720)이 전기적으로 플로우트(Float)되는 것을 방지하기 위하여 일정한 전기적 신호 또는 전압을 제공되어야 하며, 이를 위하여 제2캐패시터 패턴(720)은 별도의 연결패턴(도 7의 730) 등을 통하여 공통전압 배선(680)에 전기적으로 연결될 수 있다.

도 6의 상부에 도시된 바와 같은 제2실시예에 의한 시작신호 배선 캐패시터 패턴(900)에서, 제1캐패시터 패턴은 시작신호 배선(660)의 일부에서 연장되어 형성되는 시작배선 연장패턴(910)이 되고, 제2캐패시터 패턴은 표시영역의 데이터 라인(620)으로부터 연장되어 비표시 영역에 형성되는 데이터 라인 연장패턴(920)이 된다.

이와 같이, 시작신호 배선과 전기적으로 연결된 제1캐패시터 패턴이 제1전극이 되고, 그와 별도의 패턴인 제2캐패시터 패턴이 제2전극이 되며, 그 사이에 배치된 게이트 절연층 등의 유전층이 배치됨으로써 일종의 캐패시터 구조가 형성된다.

따라서, 시작신호 배선(660)을 통해 시작신호 펄스가 인가될 때, 펄스의 라이징(Rising) 폴링(Falling) 시에 일정 시간 지연 현상이 발생되고, 이로써 시작신호 펄스의 폴링 타이밍을 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦도록 할 수 있게 된다.

이러한 제1실시예 및 제2실시예에 의한 시작신호 배선 캐피시터 패턴에 대해서는 아래에서 도 7 내지 도 10을 참고로 더 상세하게 설명한다.

도 7은 본 발명의 제1실시예에 의한 시작신호 배선 캐패시터 패턴에 대한 도면으로서, 도 7a는 평면도, 도 7b는 단면도이다.

도 8은 본 발명의 제1실시예에 의한 시작신호 배선 캐패시터 패턴을 형성하는 공정상에서의 단면도를 도시한다.

도 7과 같이, 본 발명의 제1실시예에 의한 시작신호 배선 캐패시터 패턴(700)은 제1캐패시터 패턴으로서의 시작신호 배선의 일부(710)와, 그 시작신호 배선의 일부(710)와 적어도 일부가 중첩 또는 오버랩되면서 시작신호 배선과 다른 레이어의 제2금속재료 패턴으로 형성되는 제2캐패시터 패턴(720)으로 구성될 수 있다.

이 때, 시작신호 배선은 게이트 금속층으로 형성되고,제2캐패시터 패턴은 소스/드레인 금속층으로 형성될 수 있으나 그에 한정되는 것은 아니다.

표시패널의 비표시 영역에는 1 이상의 게이트 구동회로 블록(GIP Block)으로 구성되는 게이트 구동부(650)이 형성되며, 그 게이트 구동부 주위에는 공통전압 배선(780), 시작신호 배선(760) 및 1 이상의 클럭배선(770, 770’)이 형성되어 있고, 이러한 배선들은 게이트 금속층으로 형성될 수 있다.

또한, 표시패널의 일측에는 데이터 구동회로(D-IC)를 포함하는 구동회로부(790)가 배치될 수 있으며, 이러한 구동회로부(790)는 연성 회로기판(FPCB; 792) 또는 테이프 캐리어 패키지(Tape Carrier Package; TCP) 등을 통해서 표시패널에 접속 실장될 수 있다.

이러한, 구동회로부(790)는 클럭신호 등의 GIP 펄스를 생성하여 표시패널의 각종 신호배선으로 제공하는 타이밍 컨트롤러와, 데이터 라인 등에 일정한 데이터 출력신호를 인가하기 위한 데이터 구동회로(D-IC) 등을 포함할 수 있다.

도 7b 및 도 8을 기초로 본 발명의 제1실시예에 의한 시작신호 배선 캐패시터 패턴을 더 상세하게 설명하면 아래와 같다.

도 7b의 좌측 및 도 8은 시작신호 배선 캐패시터 패턴이 형성되는 비표시 영역이며, 이해를 위하여 그 우측에는 표시영역의 각 화소에 형성되는 박막트랜지스터 영역도 함께 도시한다.

본 발명의 실시예에 의한 어레이 기판의 단면을 더 세부적으로 살펴보면, 우선 유기 기판과 같은 기판상에 게이트 금속층이 형성되고, 그를 게이트 마스크를 이용한 포토 리소그래피 공정을 포함하는 패터닝 공정에 의하여 게이트 전극(742)를 포함하는 게이트 금속층 또는 게이트 금속패턴을 형성한다.

이 때, 비표시 영역에는 공통전압 배선(780), 시작신호 배선(760) 및 1 이상의 클럭배선(770, 770’)이 동시에 형성될 수 있다.

그 게이트 금속층 상부에 게이트 절연층(Gate Insulator; GI)을 형성하고, 표시영역에서는 게이트 절연층 상부에 박막 트랜지스터의 채널을 이루는 반도체층(746)이 형성되고, 그 상부에 소스 전극(748) 및 드레인 전극(750)을 포함하는 소스/드레인 금속층 또는 소스/드레인(SD) 금속패턴이 형성된다.

한편, 상기와 같은 표시 영역에서의 박막 트랜지스터 부분에 소스/드레인 금속층이 형성되는 동안, 본 발명의 제1실시예가 적용되는 비표시영역의 시작신호 배선의 일부(710) 상측에는 시작신호 배선과 일부 중첩되도록 제2캐패시터 패턴(720)이 동시에 형성된다.

다음으로, 소스/드레인 금속 패턴 상부에 하부 보호층(PAS1; 752)이 적층되며, 보호층 마스크를 이용한 포토 공정 등에 의하여 하부보호층의 일부가 제거되는 개구홀 들이 형성될 수 있다.

하부 보호층의 상부에는 투명 전극 패턴인 화소 전극층(754)이 형성되며, 그 상부에 상부 보호층(PAS2; 756)이 형성되고 그 위에 핑거 형상의 공통전극(758)이 형성될 수 있다.

물론, 액정표시 장치로서 FFS 타입 중에서도 공통전압 전극 또는 공통 전극(Vcom)이 어레이 기판 또는 하부 기판의 최상부에 위치하는 소위 공통전극-온-탑(Vcom-On-Top; VOT)으로 설명하였으나, 본 발명은 그에 한정되는 것은 아니며, 화소전극이 최상부에 배치되는 픽셀전극-온-탑(Pixel-on-Top; POT) 방식은 물론, 다른 형태의 횡전계(In Plane Switching; IPS)방식 액정표시장치나 수직 전계 구동 방식인 트위스티드 네마틱(Twisted Nematic; TN)방식의 표시장치에도 적용될 수 있을 것이다.

편의상, 아래에서는 공통전극-온-탑(Vcom-On-Top; VOT) 방식의 FFS 타입 액정표시장치로 대표하여 설명한다.

이러한 공정 및 각 레이어 형성 과정에서, 비표시 영역에는 시작신호 배선(760)의 일부와 오버랩되는 소스/드레인 금속층의 제2캐패시터 패턴(720)이 형성되고, 그 제2캐패시터 패턴이 전기적으로 플로우트 되지 않도록 공통전압 배선(780)와 제2캐패시터 패턴(720)을 전기적으로 연결해주는 연결 패턴(730)이 화소전극 패턴으로 형성된다.

도 8과 같이, 기판(740) 상에 시작신호 배선(760), 공통전압배선(780) 등을 포함하는 게이트 금속패턴이 형성된 후에 그 상부에 게이트 절연층(GI; 744)이 형성된다. 그 상부에 소스/드레인 금속층으로 제2캐패시터 패턴(720)이 형성되고, 그 상부에 하부 보호층(PAS1; 752)가 형성된다.

그 상태에서, 박막 트랜지스터 영역에서는 드레인 전극(750)을 화소 전극(754)과 연결하기 위한 드레인 컨택홀(Drain Contact Hole)이 형성되는데, 동일한 공정에 의하여 공통전압 배선과 제2캐패시터 패턴을 전기적으로 연결하기 위하여 사용되는 2개의 컨택홀인 제1컨택홀(732) 및 제2컨택홀(734)이 형성될 수 있다.

즉, 도 8b와 같이, 하부 보호층(752) 증착 이후에 포토 리소그래피 공정 등을 통하여, 공통전압 배선 상부에 형성되는 게이트 절연층(744) 및 하부보호층(752)의 일부를 관통하여 제1컨택홀(732)을 형성하고, 제2캐패시터 패턴(720) 상부에 형성되는 하부보호층의 일부를 관통하여 제2컨택홀(734)을 형성한다.

다음으로, 그 상부에 투명 도전성 재료인 화소전극층을 증착하고 패터닝하는 과정에서, 연결 패턴(730)을 패터닝하게 되며, 결과적으로 연결패턴(730)에 의하여 제2캐패시터 패턴(720)이 공통전압 배선(780)과 전기적으로 연결된다.

이 때, 시작신호 배선(760), 공통전압 배선(780) 등을 이루는 게이트 금속층의 재료는 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질일 수 있으나 그에 한정되는 것은 아니다.

또한, 제2캐패시터 패턴(720)을 구성하는 소스/드레인 금속층의 재료 역시 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질일 수 있으나 그에 한정되는 것은 아니다.

게이트 절연층(520)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등의 물질로서, 수천 Å의 두께로 형성될 수 있으나, 그러한 재료나 두께에 한정되는 것은 아니다.

반도체층(746)은 소스 전극(748) 및 드레인 전극(750) 사이의 채널을 형성하기 위한 것으로서, 액티브층 또는 활성층이라 표현되기도 하며, 비정질 실리콘(a-Si)과 N+ 도핑층으로 구성되거나, 또는 몰리브덴 티타늄(MoTi)과 N+ 도핑층으로 구성될 수 있다.

하부 보호층(PAS1; 752)는 질화실리콘(SiNx)과 같은 무기 절연물질로 이루어진 단일층 구조일 수도 있고, 무기 절연물질층 상부에 감광경화 특성을 가지는 포토아크릴(Photo-Acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기 절연물질로 이루어지는 유기 보호층(PAC)이 더 형성되는 다중층 구조일 수도 있다.

한편, 연결패턴(730)을 형성하기 위한 화소전극층 및 기판 최상부의 투명 공통전극의 재료로는 일함수 값이 비교적 큰 투명 도전성 물질, 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등일 수 있으나 그에 한정되는 것은 아니다.

이와 같이, 제1실시예에 의한 시작신호 배선 캐패시터 패턴(700)에서는, 시작신호 배선의 일부(710)인 게이트 금속층의 제1캐패시터 패턴과, 소스/드레인 금속층인 제2캐패시터 패턴(720)의 각각 캐패시터의 양 전극을 구성하고, 그 사이에 배치되는 무기절연층으로서의 게이트 절연층이 일종의 유전층으로 기능함으로써, 결과적으로 하나의 캐패시터로 기능하게 되는 것이다.

이러한 제1실시예에 의한 시작신호 배선 캐패시터 패턴(700)을 구성하는 제1캐패시터 패턴은 시작신호 배선 자체로서, 시작신호 배선의 일부 또는 전체이며, 제2캐패시터 패턴과 오버랩되는 영역의 넓이에 비례하여 시작신호 배선 캐패시터의 커패시턴스 값인 CVST이 증가될 수 있다.

클럭배선(770, 770’) 중 더미 클럭 펄스를 포함하게 되는 제1클럭배선과 관련하여 일정한 기생 용량인 클럭배선 커패시턴스 성분 CCLK이 발생하게 되며, 이에 의하여 더미 클럭 펄스의 지연현상이 발생한다.

따라서, 도 7의 실시예에서는 제1캐패시터 패턴 또는 제2캐패시터 패턴의 영역의 넓이를 적절히 조절하되, 더미 클럭 펄스의 지연을 일으키는 클럭배선 커패시턴스 성분 CCLK에 비례하도록 제1/2캐패시터 패턴의 크기를 가변시킬 수 있다.

이러한 시작신호 배선 캐패시터 패턴에 의하여 시작신호 배선과 관련하여 일정한 크기의 커패시턴스 성분인 CCLK가 생기고, 그에 따라 그를 통하여 인가되는 시작신호 펄스에도 일정한 지연이 발생함으로써 시작신호 펄스의 폴링 타이밍을 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦도록 할 수 있는 것이다.

이로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 전하 누설 현상과 결과적인 화질 불량 문제를 개선할 수 있게 된다.

도 9는 본 발명의 제2실시예에 의한 시작신호 배선 캐패시터 패턴에 대한 도면으로서, 도 9a는 평면도, 도 9b는 단면도이다.

도 9와 같은 본 발명의 제2실시예에서는, 시작신호 배선 캐패시터 패턴을 구성하는 제1캐패시터 패턴은 시작신호 배선의 일부에서 연장되어 형성되는 시작배선 연장패턴(910)이고, 제2캐패시터 패턴은 데이터 라인으로부터 비표시 영역으로 연장되는 데이터 라인 연장패턴(920)일 수 있다.

즉, 제2실시예에서는, 시작신호 배선 캐패시터 패턴 중 제1캐패시터 패턴인 시작배선 연장패턴(910)은 게이트 금속층으로 형성되되, 시작신호 배선의 일부에서 돌출되어 연장되며, 일정한 폭을 가지는 선형 금속패턴으로서, 데이터 라인과 수직한 방향, 즉 게이트 라인과 평행항 방향으로 일정 길이만큼 연장될 수 있다.

또한, 시작신호 배선 캐패시터 패턴 중 제2캐패시터 패턴인 데이터 라인 연장패턴(920)은 각 데이터 라인(620)에서 비표시 영역으로 연장되는 선형 또는 면상 금속패턴으로서, 위에서 보았을 때 시작배선 연장패턴(910)과 일부분이 중첩된다.

통상, 데이터 라인(620)은 비표시 영역으로 연장되어 각종 검사 패드 등으로 사용되는 데이터 패드(622)까지 연장 형성되어 있다.

따라서, 본 발명의 제2실시예에서 제2캐패시터 패턴으로 사용되는 데이터 라인 연장패턴(920)은 이러한 데이터 라인 연장부의 일부분일 수 있으며, 일정한 크기의 시작신호 배선 캐패시터 성분 값을 확보하여야 하는 경우에는 제1캐패시터 패턴인 시작배선 연장패턴(910)과 중첩되는 면적을 늘이기 위하여 단순한 선형이 아니라 선폭이 일정부분 증가된 형태를 가질 수 있다.

즉, 데이터 라인(620)에서 연장되어 데이터 패드(622)까지 이어지는 연장부 중에서, 시작배선 연장패턴(910)과 중첩되는 일부 영역의 선폭이 더 크도록 형성하며, 그 선폭이 확장된 부분을 제2캐패시터 패턴인 데이터 라인 연장패턴(920)으로 사용하는 것이다.

도 9b에 의하면, 제1캐패시터 패턴인 시작배선 연장패턴(910)에는 시작신호와 동일한 전압이 인가되고, 제2캐패시터 패턴인 데이터 라인 연장패턴(920)에는 각 데이터 라인에 인가되는 데이터 출력신호와 동일한 전압이 인가되며, 그 사이에 배치된 게이트 절연층(744)가 일종의 유전층으로 작용함으로써, 두 금속패턴 사이에서 일정한 크기의 용량 성분(CVST)인 시작신호 배선 캐패시터가 형성되는 것이다.

즉, 시작배선 연장패턴(910)과 다수의 데이터 라인 연장패턴(920)이 캐패시터의 양단 전극이 됨으로써 일종의 기생용량인 시작신호 배선 캐패시터가 형성되며, 그에 따라 시작신호 펄스에 지연이 발생하게 된다.

그로 인하여, 게이트 구동부로 인가되는 시작신호 펄스의 폴링 타이밍이 일정 정도 지연됨으로써, 시작신호 펄스와 더미 클럭 펄스의 폴링 타이밍 차이로 인한 화질 불량이 방지될 수 있게 된다.

한편, 본 발명의 각 실시예에서는, 게이트 구동부로 제공되는 여러 클럭신호 중 특정한 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스(DMY CLK)를 포함할 수 있다.

또한, 게이트 구동부가 표시영역 좌우에 배치되는 기수 게이트 구동부 및 우수 게이트 구동부를 포함하는 경우에는, 제1클럭신호는 기수 게이트 구동부측에 입력되는 제3 시작신호의 시작신호 펄스(VST3)와 동기화되는 더미 클럭신호(DMY CLK7)를 포함하는 제7 클럭신호(CLK7)가 되거나, 또는 우수 게이트 구동부측에 입력되는 제4 시작신호의 시작신호 펄스(VST4)와 동기화되는 더미 클럭신호(DMY CLK8)를 포함하는 제8클럭신호(CLK8)가 될 수 있다.

이러한 더미 클럭 펄스는 최초의 게이트 라인에 입력되는 게이트 출력신호의 안정화를 위하여 사용되는 것으로서, 제1시작신호(VST 또는 VST1) 또는 제3시작신호(VST3)와 동기화되는 더미 클럭 펄스의 경우에는 첫번째 게이트 출력신호(Vout1)의 안정화를 위하여 사용되고, 제4시작신호(VST4)와 동기화되는 더미 클럭 펄스의 경우에는 두번째 게이트 출력신호(Vout2)의 안정화를 위하여 사용될 수 있다.

한편, 본 발명의 각 실시예에서, 시작신호 배선 캐패시터 패턴(700, 900)에 의하여 발생되는 정전용량 값을 시작신호 커패시턴스 성분인 CVST로 표현할 수 있다.

이러한 시작신호 커패시턴스 성분 CVST은 표시패널에 형성된 제1클럭신호와 관련하여 발생되는 클럭배선 커패시턴스 성분 CCLK과 비례하는 값을 가질 수 있다.

즉, 더미 클럭 펄스가 포함되는 제1클럭신호 배선에서 발생되는 기생 커패시턴스인 클럭배선 커패시턴스 성분 CCLK과 비례하도록 시작신호 배선 캐패시터 패턴을 형성함으로써, 게이트 구동부로 입력되는 시작신호 펄스의 폴링(Falling)을 의도적으로 지연시켜서 결과적으로 더미 클럭 펄스와 동일하거나 그보다 더 늦은 폴링 타이밍을 가지도록 하는 것이다.

도 10은 본 발명의 실시예에 의한 효과를 설명하기 위한 도면이다.

도 10a는 본 발명의 실시예에 의한 시작신호 배선 캐패시터 패턴(700, 900)이 사용된 경우 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 상태를 나타내는 타이밍도이고, 도 10b는 시작신호 배선 캐패시터 패턴이 사용될 때와 아닐 경우의 게이트 출력 전압 파형을 도시한다.

앞에서 설명한 바와 같이, 시작신호 배선 캐패시터 패턴(700, 900)이 사용되지 않은 경우에, 클럭배선에서 발생되는 기생 캐패시터 성분 CCLK에 의하여 더미 클럭 펄스는 폴링 타이밍이 d만큼 지연되는 반면, 시작신호 펄스는 지연이 되지 않으며, 그에 따라 폴링 타이밍의 지연시간 동안 전하 누설이 발생되고, 결과적으로 도 10b의 파선으로 표시한 바와 같이 게이트 출력신호 파형(Vout) 역시 비정상적인 형태를 가진다.

그러나, 본 발명에 의한 시작신호 배선 캐패시터 패턴이 형성되는 경우에는, 도 10a와 같이, 구동부로 인가되는 시작신호(VST) 펄스의 라이징(Rising) 또는 폴링(Falling)이 일정 정도 지연된다.

더 구체적으로, 도 10a에 표시된 바와 같이, 게이트 구동부로 입력되는 시작신호 펄스(VST)는 폴링 시작 시점(Fst0)은 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점과 동일하되, 더미 클럭 펄스가 폴링동안 d만큼 지연되는 반면, 시작신호 펄스는 폴링 동안 d’만큼의 지연이 발생한다.

도 10a와 같이, 이러한 시작신호 펄스의 폴링 지연량 d’는 더미 클럭 펄스의 폴링 지연량 d와 동일하거나 d보다 더 클 수 있으며, 도 10b의 실선으로 표시된 바와 같이, 이 경우 게이트 출력파형이 정상적인 상태가 된다.

즉, 시작신호 배선 캐패시터 패턴을 표시패널에 형성함으로써, 타이밍 컨트롤러로부터 출력된 시작신호 펄스의 폴링 타이밍을 의도적으로 지연시켜 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 함으로써, 앞에서 설명한 전하 누설 현상과 그에 따른 화질 불량을 방지하는 것이다.

그러나, 본 발명은 이러한 도 7 내지 도 10의 실시예에 한정되지 않으며, 제1캐패시터 패턴이 시작신호 배선과 전기적으로 연결되는 패턴이고, 나머지 제2캐패시터 패턴이 제1캐패시터 패턴과 전기적으로 이격되어 있으며, 양 캐패시터 패턴 사이에 유전재료층이 형성될 수 있는 한, 다른 형태로도 구현될 수 있을 것이다.

예를 들면, 제1캐패시터 패턴은 게이트 금속층으로 형성되는 시작신호 배선의 일부 또는 그와 전기적으로 연결되는 패턴이고, 제2캐패시터 패턴은 소스/드레인 금속층이 아닌 화소전극층, 공통전극층, 음극/양극층(OLED의 경우) 등으로 형성될 수도 있다.

이상과 같은 실시예에 의하면, GIP 구조의 표시장치에서 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 효과가 있다.

또한, GIP 구조의 표시장치에서 GIP 스타트부의 비정상 구동에 의한 화질 불량 문제를 방지하는 효과를 가진다.

더 구체적으로는, 게이트 출력신호(Vout)을 안정시키기 위하여 게이트 클럭에 시작신호 펄스(VST)와 동기화되는 더미 클럭 펄스(DMY CLK)이 제공되는데, 클럭 신호 배선에서 발생하는 커패시턴스 때문에 더미 클럭 펄스의 폴링 타이밍이 시작신호 펄스의 폴링 타이밍보다 지연(Delay)되는 현상이 발생하고, 이로 인하여 박막트랜지스터 중 하나(T3C)에서의 전하 누설과 그에 따른 화질의 저하가 발생할 수 있었다.

이에 본 발명의 각 실시예에 의하면 표시패널 내부에 시작신호 배선 캐패시터 패턴을 형성하고, 게이트 구동부로 인가되는 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍보다 동일하거나 더 늦도록 함으로써, 이러한 시작신호 펄스와 더미 클럭 펄스의 폴링 타이밍 차이에서 발생하는 화질 불량 문제를 방지하는 효과가 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

600 : 표시패널 610 : 게이트 라인
620 : 데이터 라인 650 : 게이트 구동부
660, 760 : 시작신호 배선 670, 770 : 클럭신호 배선
680, 780 : 공통전압(Vcom) 배선
700, 900 : 시작신호 배선 캐패시터 패턴
710 : 시작신호 배선의 일부(제1캐패시터 패턴)
720 : 제2캐패시터 패턴 730 : 연결패턴
910 : 시작배선 연장패턴 920 : 데이터 라인 연장패턴

Claims (12)

1. 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 형성되는 비표시 영역이 있는 표시패널을 포함하고,
   상기 게이트 구동부에 인가되는 시작신호, 클럭신호 중 제1클럭신호는 상기 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며,
   상기 비표시 영역에 형성되어 게이트 구동부로 시작신호를 인가하는 시작신호 배선과 전기적으로 연결되는 제1캐패시터 패턴과, 상기 제1캐패시터 패턴과 상이한 레이어에 형성되는 제2캐패시터 패턴을 포함하는 시작신호 배선 캐패시터 패턴이 형성된 것을 특징으로 하는 표시장치.
2. 제1항에 있어서,
   상기 제1캐패시터 패턴은 상기 시작신호 배선의 일부이며, 상기 제2캐패시터 패턴은 상기 제1캐패시터 패턴과 일부 중첩되어 형성되는 제2금속재료 패턴인 것을 특징으로 하는 표시장치.
3. 제2항에 있어서,
   상기 시작신호 배선은 게이트 금속층으로 형성되고, 상기 제2캐패시터 패턴은 소스/드레인 금속층으로 형성되는 것을 특징으로 하는 표시장치.
4. 제 3항에 있어서,
   상기 제2캐패시터 패턴은 연결패턴에 의하여 공통전압 배선과 전기적으로 연결되는 것을 특징으로 하는 표시장치.
5. 제4항에 있어서,
   상기 연결패턴은 화소 전극층으로 형성되며, 상기 공통전압 배선 상부에 형성되는 게이트 절연층 및 보호층의 일부를 관통하여 형성되는 제1컨택홀과, 상기 제2캐패시터 패턴 상부에 형성되는 보호층의 일부를 관통하여 형성되는 제2컨택홀에 의하여 상기 공통전압 배선과 상기 제2캐패시터 패턴을 전기적으로 연결하는 것을 특징으로 하는 표시장치.
6. 제1항에 있어서,
   상기 제1캐패시터 패턴은 상기 시작신호 배선의 일부에서 연장되어 형성되는 시작배선 연장패턴이고, 상기 제2캐패시터 패턴은 상기 데이터 라인으로부터 상기 비표시 영역으로 연장되는 데이터 라인 연장패턴인 것을 특징으로 하는 표시장치.
7. 제6항에 있어서,
   상기 시작배선 연장패턴은 상기 비표시 영역에서 게이트 라인과 평행하게 연장되어, 1 이상의 데이터 라인 연장패턴의 일부와 중첩되는 것을 특징으로 하는 표시장치.
8. 제1항에 있어서,
   상기 시작신호 배선 캐패시터 패턴에 의하여, 상기 게이트 구동부로 입력되는 시작신호 펄스의 폴링 타이밍이 상기 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦게 되는 것을 특징으로 하는 표시장치.
9. 제8항에 있어서,
   상기 시작신호 배선 캐패시터 패턴에 의하여 발생되는 시작신호 커패시턴스 성분(CVST)은 상기 표시패널에 형성된 제1클럭신호를 위한 배선과 관련하여 발생되는 클럭배선 커패시턴스 성분(CCLK)과 비례하는 것을 특징으로 하는 표시장치.
10. 제8항에 있어서,
    상기 시작신호 배선 캐패시터 패턴에 의하여, 상기 시작신호 펄스의 폴링 시작시점은 상기 더미 클럭 펄스의 폴링 시작 시점과 동일하되, 상기 시작 신호 펄스의 폴링 지연량(d’)이 상기 더미 클럭 펄스의 폴링 지연량(d)과 동일하거나 더 큰 것을 특징으로 표시장치.
11. 제1항에 있어서,
    상기 게이트 구동부는 표시영역 좌우에 배치되는 기수 게이트 구동부 및 우수 게이트 구동부를 포함하며,
    상기 제1클럭신호는 기수 게이트 구동부측에 입력되는 제3 시작신호의 시작신호 펄스(VST3) 또는 우수 게이트 구동부측에 입력되는 제4 시작신호의 시작신호 펄스(VST4) 와 동기화되는 더미 클럭신호(DMY CLK7 or 8)를 포함하는 제7 클럭신호(CLK7) 또는 제8클럭신호(CLK8)인 것을 특징으로 하는 표시장치.
12. 제1항에 있어서,
    상기 더미 클럭 펄스는 최초의 게이트 라인에 입력되는 게이트 출력신호의 안정화를 위하여 사용되는 것을 특징으로 하는 표시장치.
    

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