KR20150137998A - 교차점 메모리 싱글-선택 기입 기술 - Google Patents

교차점 메모리 싱글-선택 기입 기술 Download PDF

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인텔 코포레이션
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Abstract

교차점 메모리에 데이터를 기입하기 위한 시스템 및 기술이 개시된다. 교차점 메모리의 하나 이상의 메모리 셀의 상태가 감지되고, 그 후 계속 선택되고 온으로 남겨진다. 그 후 하나 이상의 메모리 셀에 기입될 인입 사용자 데이터에 기초하여 하나 이상의 메모리 셀 중 어느 것이 상태를 변경할 것인지 결정된다. 그 후 여전히 온으로 선택되어 있고 상태를 변경하기로 결정된 하나 이상의 메모리 셀은 그 메모리 셀에 기입 전류 펄스가 인가됨에 의해 기입된다. 예시적인 일 실시예에서, 하나 이상의 메모리 셀은 하나 이상의 상변화-타입 메모리 셀 디바이스를 포함한다.

Description

교차점 메모리 싱글-선택 기입 기술{CROSS-POINT MEMORY SINGLE-SELECTION WRITE TECHNIQUE}
본 명세서에 기술된 시스템들 및 기술들의 실시예들은 메모리 시스템들에 관련된다. 보다 구체적으로, 본 명세서에 기술된 시스템들 및 기술들의 실시예들은 사전-판독 동작을 위한 그리고 기입(SET/RESET) 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술에 관련된다.
교차점 메모리는 어레이로 배열된 하나 이상의 메모리 셀을 포함한다. 각각의 메모리 셀은 비트 선(BL)과 워드 선(WL)에 결합된다. 일반적으로, 비트 선들은 제1 수평면에 형성된 실질적으로 평행한 전기 전도성 트레이스들의 세트를 포함하고, 워드 선들은 제2 수평면에 형성된 실질적으로 평행한 전기 전도성 트레이스들의 또 다른 세트이다. 제1 수평면과 제2 수평면 위에서부터 볼 때 비트 선들과 워드 선들이 교차하는 것처럼 보이도록 비트 선들은 제1 방향으로 연장하고 워드 선들은 제2 방향으로 연장한다. 비트 선들과 워드 선들 사이에 수직으로 이격된 교차 영역에서 비트 선들과 워드 선들의 각각의 교차점에 메모리 셀이 위치한다. 일반적으로, 특정 메모리 셀에 결합된 비트 선에 전압을 그리고 워드 선에 전압을 인가함으로써 그 특정 메모리 셀이 선택된다.
본 명세서에 개시된 실시예들은 유사한 참조 번호들이 유사한 구성요소들을 지칭하는 첨부 도면의 도들에서, 제한적으로가 아니라 예시적으로 도시된다.
도 1은 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 이용하는 메모리 디바이스의 예시적인 실시예의 기능 블록도를 도시한다.
도 2는 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입(SET/RESET) 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 이용하는 메모리 디바이스의 예시적인 실시예의 또 다른 기능 블록도를 도시한다.
도 3은 별개의 사전-판독 선택 동작과 별개의 기입 선택 동작을 이용하는 교차점 메모리의 메모리 셀들의 파티션에 대한 기입 기술의 예시적인 실시예의 흐름도를 도시한다.
도 4a는 SET로부터 RESET 상태로 기입되고 있는 메모리 셀들에 대한 도 3에 도시된 기입 기술의 동작들에 대응하는 파형도를 도시한다.
도 4b는 RESET으로부터 SET 상태로 기입되고 있는 메모리 셀들에 대한 도 3에 도시된 기입 기술의 동작들에 대응하는 파형도를 도시한다.
도 5는 본 명세서에 개시된 요지에 따라 싱글-선택 동작을 이용하는 교차점 메모리의 메모리 셀들의 파티션에 대한 기입 기술의 또 다른 예시적인 실시예의 흐름도를 도시한다.
도 6a는 SET로부터 RESET 상태로 기입되고 있는 메모리 셀들에 대한 도 5에 도시된 기입 기술의 동작들에 대응하는 파형도를 도시한다.
도 6b는 RESET으로부터 SET 상태로 기입되고 있는 메모리 셀들에 대한 도 5에 도시된 기입 기술의 동작들에 대응하는 파형도를 도시한다.
도 7은 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 포함하는 메모리 어레이의 예시적인 실시예의 개략도를 도시한다.
도 8은 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 이용하는 메모리 어레이를 포함하는 전자 시스템의 예시적인 실시예의 기능 블록도를 도시한다.
도 9는 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 이용하는 메모리 디바이스를 갖는 정보 처리 시스템의 블록도를 도시한다.
예시의 간략성 및/또는 명확성을 위해, 도들에 도시된 구성요소들이 반드시 축척대로 그려진 것은 아니라는 점이 이해될 것이다. 예를 들어, 일부 구성요소들의 치수들은 명확성을 위해 다른 구성요소들에 비해 과장될 수 있다. 도들의 축척은 본 명세서에 도시된 다양한 구성요소들의 정확한 치수들 및/또는 치수 비율들을 나타내지는 않는다. 또한, 대응하는 그리고/또는 유사한 구성요소들을 나타내기 위해, 적합하다고 생각되는 경우, 도면들 간에 참조 번호들이 반복되었다.
본 명세서에서 기술된 실시예들은 사전-판독 동작을 위한 그리고 기입(SET/RESET) 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 제공하는 시스템 및 기술에 관련된다. 그러나 관련 기술의 통상의 기술자는 본 명세서에 개시된 실시예들이 세부 사항들 중 하나 이상이 없이, 또는 다른 방법들, 컴포넌트들, 물질들, 및 기타 등등과 함께 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 주지의 구조들, 재료들, 또는 동작들은 명세서의 양태들을 모호하게 하는 것을 회피하기 위해 상세하게 도시 또는 기술되지 않는다.
이 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련하여 기술된 특정 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에 걸쳐 여러 곳들에서 어구들 "일 실시예에서" 또는 "실시예에서"가 나온다고 해서 반드시 모두 동일한 실시예를 참조하는 것은 아니다. 또한, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 또한, 단어 "예시적인"은 본 명세서에서 "예, 경우, 또는 예시로서의 역할을 함"을 의미하기 위해 사용된다. "예시적인" 것으로서 본 명세서에 기술된 임의의 실시예는 반드시 다른 실시예들보다 바람직하거나 유리한 것으로서 해석되지 않아야 한다.
다양한 동작들이 복수의 별개의 동작들로서 차례로, 그리고 청구된 요지의 이해에 가장 많이 도움이 되는 방식으로 기술될 수 있다. 그러나, 설명의 순서는 이러한 동작들이 반드시 순서에 의존함을 의미하는 것으로 해석되어서는 안 된다. 특히, 이러한 동작들은 제시된 순서로 수행될 필요는 없다. 설명된 동작들은 기술된 실시예와는 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있으며 그리고/또는 설명된 동작들이 추가적인 실시예들에서 생략될 수 있다.
본 명세서에 개시된 요지의 실시예들은 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 제공함으로써, 감소된 기입-완료 시간 및 감소된 전체 에너지 소비(E/bit)를 제공한다. 예시적인 일 실시예에서, 본 명세서에 개시된 싱글-선택 기입 기술은 별개의 사전-판독 선택 동작 및 기입 선택 동작을 이용하는 기입 기술과 연관된 기입-완료 시간보다 약 30 ns 적은 기입-완료 시간을 제공한다. 또한, 본 명세서에 개시된 싱글-선택 기입 기술은 별개의 사전-판독 선택 동작 및 기입 선택 동작을 포함하는 기입 기술보다 약 10 pJ/bit 적은 기입 에너지를 소비함으로써, 동일한 전력 엔벨로프에 대해 약 6.5%의 향상된 기입 대역폭 성능을 제공한다.
도 1은 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 이용하는 메모리 디바이스(100)의 예시적인 실시예의 기능 블록도를 도시한다. 도 1에 도시된 메모리 디바이스(100)의 예시적인 실시예에서, 메모리 디바이스(100)는 외부 프로세서(101)에 결합된 것으로서 도시된다. 프로세서(101)는 마이크로프로세서 또는 어떤 다른 타입의 제어기일 수 있다. 다른 예시적인 실시예에서, 메모리 디바이스(100)와 프로세서(101)는 단일 디바이스 또는 컴포넌트를 형성하도록 통합될 수 있다. 다른 예시적인 실시예에서, 메모리 디바이스(100)는 솔리드-스테이트 메모리 어레이 또는 솔리드-스테이트 드라이브의 부분일 수 있지만, 이것으로 제한되지 않는다. 메모리 디바이스(100)는 본 명세서에 개시된 요지의 이해에 유용한 메모리 디바이스(100)의 특징들에 초점을 두기 위해 간략화된 방식으로 묘사된다는 점을 이해해야 한다.
메모리 디바이스(100)는 메모리 어레이(102), 어드레스 버퍼 및 디코드 제어기 회로(103), I/O 회로(104), 비트 선(BL) 디코더(105), 워드 선(WL) 디코더(106), BL 전압 공급 멀티플렉서(MUX)(107), WL 전압 공급 멀티플렉서(MUX)(108), 및 감지 회로(109)를 포함한다. 예시적인 일 실시예에서, 메모리 어레이(102)는 교차점 메모리로서 배열된 하나 이상의 메모리 셀을 포함한다.
I/O 회로(104)는 메모리 디바이스(100)와 프로세서(101) 사이의 신호 경로(112)를 통해 데이터의 양-방향 통신을 제공한다. I/O 회로(104)는 또한 메모리 어레이(102)에 액세스하기 위해 사용되는 신호 경로(112)를 통해 프로세서(101)로부터 어드레스 신호들을 수신한다. 어드레스 버퍼 및 디코드 제어기 회로(103)는 프로세서(101)로부터 I/O 회로(104)를 통해 제공되는 어드레스 신호들을 래칭한다. 어드레스 버퍼 및 디코드 제어기 회로(103)는 BL 디코드 제어 신호(110)를 BL 디코더(105)에 그리고 WL 디코드 제어 신호(111)를 WL 디코더(106)에 출력한다. BL 디코더(105)와 WL 디코더(106)는 메모리 어레이(102) 내의 선택된 메모리 셀에 액세스하기 위한 비트 선 선택 신호와 워드 선 선택 신호를 각각 출력한다. 어드레스 입력 연결들의 개수는 메모리 어레이(102)의 밀도 및 아키텍처에 의존한다는 점을 이해해야 한다. 즉, 메모리 셀 카운트가 증가함에 따라 그리고 타일, 파티션, 뱅크, 및/또는 블록 카운트가 증가함에 따라 어드레스들의 개수가 증가한다.
메모리 디바이스(100)는 WL 전압 공급 멀티플렉서(108)로부터 출력된 신호의 전압 및/또는 전류 변화들을 감지하는 감지 회로(109)에 의해 메모리 어레이(102) 내의 데이터를 판독(감지)한다. 예시적인 일 실시예에서, 감지 회로(109)는 감지된 데이터를 I/O 회로(104)에 결합하고, 이 후자의 회로는 프로세서(101)와의 양방향 데이터 통신을 제공하기 위해 하나 이상의 버퍼링된 데이터 연결(112)을 제공한다. 또한, I/O 회로(104)는 어드레스 통신들을 버퍼링하기 위한 버퍼 회로를 포함한다.
어드레스 버퍼 및 디코드 제어기 회로(103)는 또한 프로세서(101)로부터 제어 신호들(113)을 수신한다. 제어 신호들(113)은 데이터 판독 및 비트 변경 가능 데이터 기입(프로그램/소거) 동작들을 포함한, 그러나 이것들로 한정되지 않는 메모리 디바이스(100)의 동작들을 제어하기 위해 이용된다. 어드레스 버퍼 및 디코드 제어기 회로(103)는 메모리 디바이스(100)의 동작들을 제어하는 제어 신호들을 생성하기 위한 상태 머신, 시퀀서, 또는 어떤 다른 타입의 제어기일 수 있다. 예시적인 일 실시예에서, 어드레스 버퍼 및 디코드 제어기 회로(103)는 메모리 어레이(102)에 데이터를 기입하기 위한 전압 및 메모리 어레이로부터 데이터를 판독하기 위한 전압의 생성 및 타이밍을 제어하도록 구성된다. 어드레스 버퍼 및 디코드 제어기 회로(103)에 의해 생성된 모든 제어 신호들이 도 1에 도시된다는 것을 유의해야 한다.
도 2는 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입(SET/RESET) 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 이용하는 메모리 디바이스(100)의 예시적인 실시예의 또 다른 기능 블록도를 도시한다. 메모리 어레이(102)는 교차점 메모리를 형성하도록 배열된 하나 이상의 메모리 셀(120)을 포함한다. 예시적인 일 실시예에서, 메모리 어레이(102)는 솔리드-스테이트 메모리 어레이 또는 솔리드-스테이트 드라이브의 일부를 포함하지만, 이것으로 제한되지 않는다.
각각의 메모리 셀(120)은 비트 선(BL)(121)과 워드 선(WL)(122)에 주지된 방식으로 각각 결합된다. 예시적인 일 실시예에서, 비트 선들(121)은 제1 수평면에 형성된 실질적으로 평행한 전기 전도성 트레이스들의 세트를 포함하고, 워드 선들(122)은 제2 수평면에 형성된 실질적으로 평행한 전기 전도성 트레이스들의 또 다른 세트이다. 제1 수평면과 제2 수평면 위에서부터 볼 때 비트 선들과 워드 선들이 교차하는 것처럼 보이도록 비트 선들(121)은 제1 방향으로 연장되고 워드 선들(122)은 제2 방향으로 연장된다. 비트 선들(121)과 워드 선들(122) 사이에 수직으로 이격된 교차 영역에서 비트 선들(121)과 워드 선들(122)의 각각의 교차점에 메모리 셀(120)이 위치한다. 도 2는 5 개의 비트 선들(121)과 5 개의 워드 선들(122)을 도시하지만, 비트 선들과 워드 선들의 개수는 5 개보다 훨씬 더 많거나 또는 적을 수 있다는 것을 이해해야 한다. 또한, 어떤 예시적인 실시예들에서, 비트 선들의 개수와 워드 선들의 개수는 반드시 동일한 것은 아니라는 것을 이해해야 한다. 더욱이, 메모리 어레이(102)의 교차점 메모리 구성은 완전히 비트 어드레싱 가능하도록 구성된다.
예시적인 일 실시예에서, 메모리 셀들(120)은 칼코게나이드-물질 메모리 셀 등과 같은, 예컨대 칼코게나이드 물질이 결정질 상태(높은 도전성) 또는 비정질 상태(낮은 도전성)에 있는지 여부에 의해 상변화가 명시되는, Ge2Sb2Te5 등과 같은, 그러나 이것으로 제한되지 않는, 상변화 메모리 셀들을 포함한다. 동작 중, 메모리 셀이 상태를 변경하기 위해 선택될 때(즉, 높은 도전성 상태(SET)로부터 낮은 도전성 상태(RESET)로, 또는 낮은 도전성 상태(RESET)로부터 높은 도전성 상태(SET)로), 전류가 상변화 물질을 전이하기 위해 메모리 셀을 통해 통과(또는 기입)된다. 메모리 셀을 통해 기입되는 전류량에 따라, 메모리 셀은 높은 도전성 상태 또는 낮은 도전성 상태 중 어느 하나로 상태를 변경한다. 예를 들어, 제1 레벨의 전류가 제1 선택 시간 기간 동안 메모리 셀에 기입되면, 메모리 셀의 물질이 결정화되는데 반해, 제2의 더 큰 레벨의 전류가 제2 선택 시간 기간에 메모리 셀에 기입되면, 메모리 셀의 물질이 비정질화된다.
동작 중, 특정 메모리 셀에 결합된 비트 선(121)에 전압을 워드 선(122)에 전압을 인가함으로써 그 메모리 셀(120)이 선택된다. 예를 들어, 검은 색 원에 의해 도 2에 도시된 메모리 셀(120a)이 예를 들어, 판독 또는 기입(상태 변경)되기 위해 선택된다고 가정한다. 또한 이 예에 대해, 메모리 어레이(102)의 메모리 셀들(120)은 메모리 셀에 걸쳐 4 V가 인가될 때 선택된다고 가정한다. 메모리 셀(120a)을 선택하기 위해, 예를 들어, +2 V의 전압이 메모리 셀(120a)에 결합된 비트 선(121a)에 인가되고, 예를 들어, -2 V의 전압이 메모리 셀(120a)에 결합된 워드 선(122a)에 인가되면서, 다른 모든 비트 선들과 워드 선들은 접지로 유지된다. 메모리 셀(120a)에 걸쳐 전압이 4 V이기 때문에, 메모리 셀(120a)이 선택된다. "A" 셀들로서 지시된 모든 메모리 셀들은 메모리 셀에 걸쳐 단지 2 V만(즉, 충전된 워드 선으로부터 단지 -2 V만)을 가질 것이고, 따라서 선택되지 않는다. "B" 셀들로서 지시된 모든 메모리 셀들은 또한 메모리 셀에 걸쳐 2 V만(즉, 충전된 비트 선으로부터 단지 +2 V만)을 가질 것이고, 따라서 선택되지 않는다. "C"로서 지시된 모든 메모리 셀들은 메모리 셀들에 걸쳐 전혀 볼트를 가지지 않을 것이고, 선택되지 않을 것이다.
전압들 BL Read V, BL Write Cell Sel V, 및 BL Set Pulse V가 BL 전압 공급 MUX(107)의 입력들에 결합된다. BL 전압 공급 MUX(107)의 출력은 BL 디코더(105)에의 입력에 결합된다. 조정된 전압 HNVNN과 WL Read V 전압이 WL 전압 공급 MUX(108)의 입력들에 결합된다. WL 전압 공급 MUX(108)의 출력은 WL 디코더(106)의 입력에 결합된다.
메모리 어레이(102) 등과 같은 교차점 메모리 어레이에 대해, 기입 대역폭은 대략 256 B/t_기입-완료이며, 여기서 B는 바이트를 나타내고, t_기입-완료는 동시에 16-파티션 기입 동작을 완료하기 위한 시간이다. 예시적인 일 실시예에서, 메모리 어레이(102)는 16 개의 파티션들로서 구성되며, 여기서 각각의 파티션은 128 개의 비트들을 포함하고 16 개의 8 비트 바이트들로서 구성된다. 또한, 교차점 메모리에 대한 기입 동작을 위한 전체 전력 소비는 E/bit * 대역폭 * 8이며, 여기서 E는 기입 동작마다 비트당 소비되는 에너지이고, 곱셈의 인수 8은 바이트들로부터 비트들로 변환하기 위한 것이다. 따라서, 메모리 어레이(102) 등과 같은 교차점 메모리 어레이의 기입 대역폭은 기입-완료 시간에 의해 그리고/또는 시스템 전력 전달 및/또는 열 제약들에 의해 유발되는 전체 전력 소비(이것은 E/bit에 비례함)에 의해 제한될 수 있다.
도 3은 별개의 사전-판독 선택 동작과 별개의 기입 선택 동작을 이용하는 교차점 메모리의 메모리 셀들의 파티션에 대한 기입 기술(300)의 예시적인 실시예의 흐름도를 도시한다. 도 3에 도시된 기입 기술의 예시적인 실시예는 3 개의 페이즈들 즉, 사전-판독 페이즈, 마스크 페이즈, 및 기입 페이즈를 포함한다. 또한, 도 3의 예시적인 실시예는 기입 동작 전에 플로트-판독(사전-판독) 동작을 이용한다. 기입 기술(300)의 예시적인 실시예가 메모리 셀들의 파티션에 대해 기술된다는 것을 이해해야 하고, 그렇지만 기입 기술(300)의 동작들은 임의의 개수의 메모리 셀들에 대해 적용 가능하다는 것을 이해해야 한다.
도 4a는 SET로부터 RESET 상태로 기입되고 있는 메모리 셀들에 대한 기입 기술(300)의 동작들에 대응하는 파형도(401)를 도시한다. 도 4b는 RESET으로부터 SET 상태로 기입되고 있는 메모리 셀들에 대한 기입 기술(300)의 동작들에 대응하는 파형도(402)를 도시한다. 도 4a 및 도 4b의 참조 번호들은 기입 기술(300)의 특정 동작들에 대응하는 각각의 파형들의 부분들을 지시한다. 또한, 도 3, 도 4a, 및 도 4b에 기초한 하기의 예에 대해, 임계 전압(VTS)보다 큰 전압(이 예에서는 약 5.5 V)이 메모리 셀에 걸쳐 인가되면, SET 상태의 메모리 셀들이 선택(즉, 턴온)된다. 임계 전압(VTR)보다 큰 전압(이 예에서는 약 8 V)이 메모리 셀에 걸쳐 인가되면, RESET 상태의 메모리 셀이 선택(즉, 턴온)된다. 도 4a 및 도 4b의 파형들의 상이한 전압 레벨들이 구체적으로 지시되지 않는다는 것을 유의해야 하고, 파형들 중 상이한 부분들은 파형들 중 다른 부분들에 대한 상대적인 관계로 도시되도록 의도된다.
기입 기술(300)의 일부인 워드 선들이 선택되도록 어드레스 버퍼 및 디코드 제어기 회로(103)와 WL 디코더(106)의 동작들이 발생하는 블록(301)에서 기입 기술(300)의 사전 판독 페이즈가 시작한다. 또한, 블록(301)에서, 선택된 워드 선들은 판독 전압(도 2의 WL Read V)으로 충전된다. 즉, WL 전압 공급 MUX(108)는 WL Read V를 WL 디코더(106)에 결합하고 선택된 워드 선들은 WL Read V로 충전된다. 예시적인 일 실시예에서, WL Read V는 약 -2 V이다. 블록(302)에서, 충전된 워드 선들은 플로팅되며, 즉, WL 전압 공급 MUX(108)가 충전된 워드 선들로부터 WL Read V를 차단한다.
블록(303)에서, 기입 기술(300)의 일부인 비트 선들이 선택되도록 어드레스 버퍼 및 디코드 제어기 회로(103)와 BL 디코더(105)의 동작들이 발생한다. 또한, 블록(303)에서, 선택된 비트 선들은 판독 전압(도 2의 BL Read V)으로 충전된다. 즉, BL 전압 공급 MUX(107)는 BL Read V를 BL 디코더(105)에 결합하고 선택된 비트 선들은 BL Read V로 충전된다. 예시적인 일 실시예에서, BL Read V는 약 +3 V이다.
블록(304)에서, 메모리 셀이 SET 상태(즉, 로직 1)이면, 메모리 셀이 선택되지만(도 4a의 304a), 메모리 셀이 RESET 상태(즉, 로직 0)이면, 메모리 셀이 선택되지 않는다(도 4b의 304b). 메모리 셀이 선택되면(즉, SET 상태이면), 메모리 셀이 전도하기 시작하고(본 명세서에서는 셀이 "스냅핑"했다라고도 지칭됨)(도 4a의 304a), 메모리 셀에 연결된 비트 선의 커패시턴스와 메모리 셀에 연결된 프로팅하는 워드 선의 커패시턴스 간에 전하 공유가 존재한다. 메모리 셀은 셀에 걸쳐 홀드 전압이 더 이상 유지되지 않을 때까지 계속해서 전도할 것이다. 메모리 셀에 걸쳐 전압이 홀드 전압 미만이 될 때, 셀은 턴오프될 것이고 전하 공유는 중지할 것이다. 전하 공유는 과도(transient)-타입 또는 감쇄(decaying)-타입의 외양을 갖는 파형들로서 도 4a 및 도 4b에 도시된다. 메모리 셀이 선택되지 않으면(즉, RESET 상태이면), 메모리 셀은 전도하지 않고, 메모리 셀에 연결된 비트 선과 메모리 셀에 연결된 프로팅하는 워드 선 간에 전하 공유는 존재하지 않는다.
블록(305)에서, 비트 선들이 방전된다. 블록(306)에서, 감지 회로(109)가 메모리 셀들을 판독할 수 있도록 워드 선들이 재연결된다. 블록(307)에서, 메모리 셀들은 감지 회로(109)에 의해 감지(즉, 판독)된다(도 2). 블록(308)에서, 워드 선들은 방전되며, 그에 의해 기입 기술(300)의 제1 선택 동작을 완료한다.
블록들(301 내지 308)의 플로트 판독 동작 후에, 메모리 셀들의 상태가 알려진다. 즉, 메모리 셀이 선택(즉, 스냅핑)되었다면, 메모리 셀은 감지 회로(109)에 의해 감지되고 SET 상태라고 판정된다. 메모리 셀이 선택되지 않았다면(즉, 스냅핑되지 않았다면), 메모리 셀은 감지 회로(109)에 의해 감지되고 RESET 상태라고 판정된다.
흐름은 메모리 셀이 상태를 바꿀 것인지 또는 그의 현재 상태에 남아 있을 것인지 결정되는 블록(309)에서의 마스크 페이즈로 계속된다. 예시적인 일 실시예에서, 메모리 셀들의 현재 상태들은 인입 사용자 데이터와 비교되어 기입 동작 동안 특정 메모리 셀의 상태가 변경(또는, 기입)될 것인지 판정한다. 변경될 필요가 없는 셀들은 마스크 오프되고 기입 페이즈 동안 기입 펄스를 수신하지 않을 것이다.
기입 페이즈는 블록(310)에서 시작한다. 메모리(102) 등과 같은 교차점 메모리 내의 메모리 셀에 기입하기 위해, 2개 이벤트들이 발생한다. 첫째, 메모리 셀이 선택 즉, 턴온되어야 한다. 메모리 셀을 선택하기 위해, 셀의 임계 전압 VTSET 또는 VTRESET보다 큰 전압 즉, 약 5.5 V가 SET 메모리 셀에 걸쳐 인가되어야 하고 약 8 V가 RESET 메모리 셀에 걸쳐 인가되어야 한다. 메모리 셀이 선택된 후, 메모리 셀의 상태는 메모리 셀을 통해 흐르는 것이 가능하게 된 전류의 전류 프로파일에 기초하여 변경된다. 예시적인 일 실시예에서, 사용되는 전류 프로파일은 스퀘어(square) 전류 펄스이고 여기서 메모리 셀이 RESET으로부터 SET로 변경될 것이라면, 예를 들어, 약 50 μA의 상대적으로 낮은 전류가 약 200 ns 동안 셀을 통해 통과된다. 메모리 셀이 SET으로부터 RESET으로 변경될 것이라면, 사용되는 전류 프로파일은 스퀘어 전류 펄스이고 예를 들어, 약 100 μA가 약 10 ns 동안 셀을 통해 통과된다. 또 다른 예시적인 실시예에서, 사용되는 SET 및 RESET 전류 프로파일은 방금 설명한 SET 및 RESET 스퀘어 전류 펄스와는 상이하다. 특정 전류 프로파일이 도 2의 WL 세트 전류 제어(108a)에 의해 그리고 WL 리셋 전류 제어(108b)에 의해 제어된다. 기입 동작 동안 메모리 셀이 선택된 후에, 메모리 셀을 선택된 채로 유지하기 위해 필요한 전압은 메모리 셀을 통한 경로에서의 전류와 저항의 함수라는 것을 유의해야 한다. 사용되는 특정 전류 프로파일에 따라 전류가 제어되기 때문에 그리고 셀에의 경로에 가변 양의 저항이 존재하기 때문에, 선택된 메모리 셀에 결합된 워드 선의 전압은 광범위하게 변화한다. 따라서, 도 3의 예시적 동작들의 본 명세서에서의 설명은 선택된 셀의 워드 선 경로 내의 메모리 어레이에 인가되는 전압 즉, 약 -4 V에 초점을 둘 것이다.
도 3의 블록(310)으로 돌아가면, 기입될(즉, 마스크되지 않을) 메모리 셀들의 비트 선들은 예를 들어, 약 4 V의 기입 셀 선택 전압(BL Write Sel V)(도 4a 및 도 4b의 310a)으로 충전되고, 워드 선들은 예를 들어, 약 -4 V의 기입 전압으로 충전된다(도 4a 및 도 4b의 310b). 예시적인 일 실시예에서, 워드 선들에 연결되는 기입 전압은 HNVNN이다. 도 4a와 도 4b는 비트 선들이 기입 전압까지 충전되기 전에 워드 선들이 기입 전압까지 충전되는 것을 도시하지만, 워드 선들이 기입 전압까지 충전되기 전에 비트 선들이 기입 전압까지 충전될 수 있다는 것을 이해해야 한다.
블록(311)에서, 메모리 셀이 SET 상태이고, RESET 상태로 변경될 것이라면, 메모리 셀이 선택(즉, 턴온)되어 전도하기 시작하고, 도 4a의 311a에 지시된 과도-타입 파형에 의해 도시된 바와 같이 RESET 기입-전류 펄스가 인가된다. 메모리 셀의 상태는 SET으로부터 RESET으로 변경된다. 메모리 셀이 RESET 상태이고, SET 상태로 변경될 것이라면, 메모리 셀이 선택(즉, 턴온)되고 도 4b의 311b에 지시된 과도-타입 파형에 의해 도시된 바와 같이 전도하기 시작한다. 다음에, 비트 선은 SET 펄스 전압(도 2의 BL Set Pulse V), 예를 들어, 도 4b의 약 3 V에 연결되고, SET 기입-전류 펄스가 311c에 도시된 바와 같이 인가된다. 메모리 셀의 상태는 RESET으로부터 SET로 변경된다. 예시적인 일 실시예에서, SET-투(to)-RESET 및 RESET-투-SET 기입-전류 펄스들의 시퀀스는 도 4a 및 도 4b에 도시된 바와 같다. 즉, SET-투-RESET 기입-전류 펄스는 RESET-투-SET 기입-전류 펄스와는 상이한 시간에 발생한다. 다른 예시적인 실시예에서, SET-투-RESET 및 RESET-투-SET 기입-전류 펄스들은 실질적으로 동시에 발생한다. 블록(312)에서, 비트 선들과 워드 선들이 방전되고, 이에 의해 기입 기술(300)을 완료한다.
도 5는 본 명세서에 개시된 요지에 따라 싱글-선택 동작을 이용하는 교차점 메모리의 메모리 셀들의 파티션에 대한 기입 기술(500)의 또 다른 예시적인 실시예의 흐름도를 도시한다. 기입 기술(500)은 감소된 기입-완료 시간 및 감소된 전체 전력 소비(E/bit)를 제공함으로써 기입 기술(300)보다 이점을 제공한다. 예시적인 일 실시예에서, 기입 기술(500)은 기입 기술(300)과 연관된 기입-완료 시간보다 약 30 ns 적은 기입-완료 시간을 제공한다. 또한, 기입 기술(500)은 기입 기술(300)에 비해 약 10 pJ/b만큼 기입 에너지 소비를 감소시킴에 의해, 동일한 전력 엔벨로프에 대해 기입 기술(300)보다 약 6.5%의 향상된 기입 대역폭 성능을 제공한다. 기입 기술(500)의 예시적인 실시예가 메모리 셀들의 파티션에 대해 기술되지만, 기입 기술(500)의 동작들은 임의의 개수의 메모리 셀들에 대해 적용 가능하다는 것을 이해해야 한다.
도 6a는 SET로부터 RESET 상태로 기입되고 있는 메모리 셀들에 대한 기입 기술(500)의 동작들에 대응하는 파형도(601)를 도시한다. 도 6b는 RESET으로부터 SET 상태로 기입되고 있는 메모리 셀들에 대한 기입 기술(500)의 동작들에 대응하는 파형도(602)를 도시한다. 도 6a 및 도 6b의 참조 번호들은 기입 기술(500)의 특정 동작들에 대응하는 각각의 파형들의 부분들을 지시한다. 또한, 도 5, 도 6a, 및 도 6b에 기초한 하기의 실시예에 대해, 임계 전압(VTS)보다 큰 전압(이 예에서는 약 5.5 V)이 메모리 셀에 걸쳐 인가되면, SET 상태의 메모리 셀들이 선택(즉, 턴온)된다. 임계 전압(VTR)보다 큰 전압(이 예에서는 약 8 V)이 메모리 셀에 걸쳐 인가되면, RESET 상태의 메모리 셀이 선택(즉, 턴온)된다. 도 6a 및 도 6b의 파형들의 상이한 전압 레벨들이 구체적으로 지시되지 않는다는 것을 유의해야 하고, 파형들 중 상이한 부분들은 파형들 중 다른 부분들에 대한 상대적인 관계로 도시되도록 의도된다.
기입 기술(500)의 일부인 워드 선들이 선택되도록 어드레스 버퍼 및 디코드 제어기 회로(103)와 WL 디코더(106)의 동작들이 발생하는 블록(501)에서 사전 판독 페이즈가 시작한다. 또한, 블록(501)에서, 선택된 워드 선들은 판독 전압(도 2의 WL Read V)으로 충전된다. 즉, WL 전압 공급 MUX(108)는 WL Read V를 WL 디코더(106)에 결합하고 선택된 워드 선들은 WL Read V로 충전된다. 예시적인 일 실시예에서, WL Read V는 약 -2.5 V이다.
블록(502)에서, 기입 기술(500)의 일부인 비트 선들이 선택되도록 어드레스 버퍼 및 디코드 제어기 회로(103)와 BL 디코더(105)의 동작들이 발생한다. 또한, 블록(502)에서, 선택된 비트 선들은 판독 전압(도 2의 BL Read V)으로 충전된다. 즉, BL 전압 공급 MUX(107)는 BL Read V를 BL 디코더(105)에 결합하고 선택된 비트 선들은 BL Read V로 충전된다. 예시적인 일 실시예에서, BL Read V는 약 +3 V이다.
블록(503)에서, SET 상태(즉, 로직 1)의 메모리 셀들이 선택되고 RESET 상태(즉, 로직 0)의 메모리 셀들은 선택되지 않는다. 예시적인 일 실시예에서, 메모리 셀들에 인가되는 전압은 SET 상태를 갖는 메모리 셀들의 판독 교란을 최소화하기 위해 인입 데이터 상태(즉, 사용자가 기입하기 원하는 데이터)에 기초하여 메모리 셀들에 인가되는 전압이 선택된다.
블록(504)에서, 스태틱 타입 판독 기술을 이용하여 감지 회로(109)에 의해 메모리 셀들이 감지(즉, 판독)된다. 이것은 도 3의 기입 기술의 플로트 타입 판독과는 대조적이다.
흐름은 메모리 셀이 상태를 바꿀 것인지 또는 그의 현재 상태에 남아 있을 것인지 결정되는 블록(505)에서의 마스크 페이즈로 계속된다. 예시적인 일 실시예에서, 메모리 셀들의 현재 상태들은 인입 사용자 데이터와 비교되어 기입 동작 동안 특정 메모리 셀의 상태가 변경(또는, 기입)될 것인지 결정한다. 변경될 필요가 없는 셀들이 마스크 오프되고 기입 페이즈 동안 기입 펄스를 수신하지 않을 것이다. 기입 기술(500)에 따르면, SET 상태로부터 RESET 상태로 변경될 SET 상태의 메모리 셀들이 온으로 유지된다(즉, 선택되어 유지된다).
블록(506)에서, 기입 페이즈가 시작하고, 기입될(즉, 마스크되지 않을) 메모리 셀들의 워드 선들은 예를 들어, 약 -4 V의 기입 전압(즉, HNVNN)으로 충전된다. 메모리 셀의 상태는 메모리 셀을 통해 흐르는 것이 가능하게 된 전류의 전류 프로파일에 기초하여 변경된다. 예시적인 일 실시예에서, 사용되는 전류 프로파일은 스퀘어 전류 펄스이고 여기서 메모리 셀이 RESET으로부터 SET로 변경될 것이라면, 예를 들어, 약 50 μA의 상대적으로 낮은 전류가 약 200 ns 동안 셀을 통해 통과된다. 메모리 셀이 SET로부터 RESET으로 변경될 것이라면, 사용되는 전류 프로파일은 스퀘어 전류 펄스이고, 여기서 예를 들어, 약 100 μA가 약 10 ns 동안 셀을 통해 통과된다. 또 다른 예시적인 실시예에서, 사용되는 SET 및 RESET 전류 프로파일들은 방금 설명한 SET 및 RESET 스퀘어 전류 펄스와는 상이하다. 특정 전류 프로파일이 도 2의 WL 세트 전류 제어(108a)에 의해 그리고 WL 리셋 전류 제어(108b)에 의해 제어된다. 기입 동작 동안 메모리 셀이 선택된 후에, 메모리 셀을 선택된 채로 유지하기 위해 필요한 전압은 메모리 셀을 통한 경로에서의 전류와 저항의 함수라는 것을 유의해야 한다. 사용되는 특정 전류 프로파일에 따라 전류가 제어되기 때문에 그리고 셀에의 경로에 가변 양의 저항이 존재하기 때문에, 선택된 메모리 셀에 결합된 워드 선의 전압은 광범위하게 변화한다. 따라서, 도 5의 예시적 동작들의 본 명세서에서의 설명은 선택된 셀의 워드 선 경로 내의 메모리 어레이에 인가되는 전압 즉, 약 -4 V에 초점을 둘 것이다.
비트 선들은 예를 들어, 약 4 V의 기입 전압(도 2의 BL Write Cell Sel V)(도 6a와 도 6b의 506)으로 충전된다. 메모리 셀이 SET 상태이고, RESET 상태로 변경될 것이라면, 메모리 셀이 선택(즉, 턴온)되어 전도하기 시작한다. 도 6a의 507에 지시된 과도-타입 파형에 의해 도시된 바와 같이 RESET 기입-전류 펄스가 인가된다. 메모리 셀의 상태는 SET으로부터 RESET으로 변경된다. 메모리 셀이 RESET 상태이고, SET 상태로 변경될 것이라면, 메모리 셀이 선택(즉, 턴온)되고 도 6b의 507에 지시된 과도-타입 파형에 의해 도시된 바와 같이 전도하기 시작한다. 다음에, 비트 선이 SET 펄스 전압(도 2의 BL Set Pulse V), 예를 들어, 도 6b의 약 3 V에 연결되고, SET 기입-전류 펄스가 507a에 도시된 바와 같이 인가된다. 메모리 셀의 상태는 RESET으로부터 SET로 변경된다. 예시적인 일 실시예에서, SET-투-RESET 및 RESET-투-SET 기입-전류 펄스들의 시퀀스는 도 6a 및 6b에 도시된 바와 같다. 즉, SET-투-RESET 기입-전류 펄스는 RESET-투-SET 기입-전류 펄스와는 상이한 시간에 발생한다. 다른 예시적인 실시예에서, SET-투-RESET 및 RESET-투-SET 기입-전류 펄스들은 실질적으로 동시에 발생한다. 또한, 도 6a와 도 6b는 비트 선들이 기입 전압까지 충전되기 전에 워드 선들이 기입 전압까지 충전되는 것을 도시하지만, 워드 선들이 기입 전압까지 충전되기 전에 비트 선들이 기입 전압까지 충전될 수 있음을 이해해야 한다. 블록(508)에서, 비트 선들과 워드 선들이 방전되고, 이에 의해 기입 기술(500)을 완료한다.
도 7은 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 포함하는 메모리 어레이(700)의 예시적인 실시예의 개략도를 도시한다. 도 7에 도시된 바와 같이, 메모리 셀들(701)은 열 신호 선들(702)(예를 들어, 비트 선들)과 행 신호 선들(703)(예를 들어, 워드 선들)의 교차점들에 위치된다. 개별 열 및/또는 행 신호 선들은 메모리 셀들(701)을 선택적으로 동작시키기 위해 메모리 제어기(도시 안됨)에 전기적으로 연결된다. 메모리 어레이(700)가 컴퓨터 시스템 또는 정보-프로세싱 시스템(도시 안됨)에 주지의 방식으로 결합된 솔리드-스테이트 메모리 어레이 또는 솔리드-스테이트 드라이브의 일부를 포함할 수 있다는 점이 이해해야 한다.
도 8은 본 명세서에 개시된 요지에 따라 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 이용하는 메모리 어레이를 포함하는 전자 시스템(800)의 예시적인 실시예의 기능 블록도를 도시한다. 시스템(800)은 제어/어드레스 선들(803)과 데이터 선들(804)을 통해 메모리 디바이스(810)에 결합된 프로세서(801)를 포함한다. 어떤 예시적인 실시예들에서, 데이터 및 제어는 동일한 물리적 선들을 이용할 수 있다. 어떤 예시적인 실시예들에서, 프로세서(801)는 외부 마이크로프로세서, 마이크로컨트롤러, 또는 어떤 다른 타입의 외부 제어 회로일 수 있다. 다른 예시적인 실시예들에서, 프로세서(801)는 메모리 디바이스(810)와 동일한 패키지에 또는 심지어 동일한 다이상에 통합될 수 있다. 어떤 예시적인 실시예들에서, 프로세서(801)는 제어 회로(811)와 통합될 수 있으며, 이에 의해 동일 회로의 일부가 양쪽 기능들에 사용되도록 허용한다. 프로세서(801)는, 프로그램 저장 및 중간 데이터에 대해 사용되는, 랜덤 액세스 메모리(RAM)(도시 안됨) 및/또는 판독 전용 메모리(ROM)(도시 안됨) 등과 같은 외부 메모리를 가질 수 있다. 대안적으로, 프로세서(801)는 내부 RAM 또는 ROM을 가질 수 있다. 어떤 예시적인 실시예들에서, 프로세서(801)는 프로그램 또는 데이터 저장을 위해 메모리 디바이스(810)를 사용할 수 있다. 프로세서(801)상에서 실행되는 프로그램은 운영 체제, 파일 시스템, 결함 청크 리매핑(defective chunk remapping), 및 에러 관리를 포함하는, 그러나 이것으로 제한되지 않는 많은 상이한 기능들을 구현할 수 있다.
어떤 예시적인 실시예들에서, 프로세서(801)가 외부 디바이스들(도시 안됨)과 통신하게 해주는 외부 연결(802)이 제공된다. 추가적인 I/O 회로(도시 안됨)가 외부 연결(802)을 프로세서(801)에 결합시키기 위해 사용될 수 있다. 전자 시스템(800)이 저장 시스템인 경우, 외부 디바이스에 비휘발성 저장소를 제공하기 위해 외부 연결(802)이 사용될 수 있다. 예시적인 일 실시예에서, 전자 시스템(800)은, 솔리드-스테이트 드라이브(solid-state drive)(SSD), USB 썸(thumb) 드라이브, 보안 디지털 카드(SD 카드), 또는 임의의 다른 타입의 저장 시스템일 수 있지만, 이것으로 제한되지 않는다. 표준 또는 독점적(proprietary) 통신 프로토콜을 사용하여, 컴퓨터, 또는 예컨대, 셀 폰 또는 디지털 카메라 등과 같은 다른 지능형 디바이스에 연결하기 위해 외부 연결(802)이 사용될 수 있다. 외부 연결(802)과 호환 가능할 수 있는 예시적 컴퓨터 통신 프로토콜들은 다음의 프로토콜들의 임의의 버전을 포함하지만 이것들로 제한되지 않는다: USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interconnect), 파이버 채널(Fibre Channel), PATA(Parallel Advanced Technology Attachment), IDE(Integrated Drive Electronics), 이더넷(Ethernet), IEEE-1394, 보안 디지털 카드 인터페이스(SD 카드), 컴팩트 플래시 인터페이스, 메모리 스틱 인터페이스, PCI(Peripheral Component Interconnect) 또는 PCI 익스프레스(Express).
전자 시스템(800)이 이동 전화, 태블릿, 노트북 컴퓨터, 셋탑 박스, 또는 어떤 다른 타입의 컴퓨팅 시스템 등과 같은 컴퓨팅 시스템이면, 외부 연결(802)은 다음의 프로토콜들의 임의의 버전 등과 같은 네트워크 연결일 수 있지만 이것들로 제한되지 않는다: 전기 전자 엔지니어링 학회(IEEE: Institute of Electrical and Electronic Engineers) 802.3, IEEE 802.11, DOCSIS(Data Over Cable Service Interface Specification), 디지털 비디오 브로드캐스팅(DVB) - 지상파, DVB-케이블, 및 고급 텔레비전 위원회 표준(ATSC) - 등과 같은 디지털 텔레비전 표준들, 및 이동 통신용 글로벌 시스템(GSM) 등과 같은 이동 전화 통신 프로토콜들, CDMA2000 등과 같은 코드 분할 다중 액세스(CDMA), 및 롱 텀 에볼루션(LTE)에 기초한 프로토콜들.
메모리 디바이스(810)는 메모리 셀들의 어레이(817)를 포함할 수 있다. 메모리 셀 어레이(817)는 2차원 또는 3차원 교차점 어레이로서 구성될 수 있고, 상변화 메모리(PCM), 스위치를 구비한 상변화 메모리(PCMS), 저항성 메모리, 나노와이어 메모리, 강유전성 트랜지스터 랜덤 액세스 메모리(FeTRAM), 플래시 메모리, 멤리스터(memristor) 기술을 포함하는 자기저항성 랜덤 액세스 메모리(MRAM), 스핀 전달 토크(STT)-MRAM, 또는 교차점 어레이로서 구성된 임의의 다른 타입의 메모리를 포함할 수 있다. 메모리 어레이(817)는 워드 선 드라이버들(814) 및/또는 비트 선 드라이버들(815) 및/또는 감지 증폭기들(816)에 결합될 수 있다. 어드레스 선들 및 제어 선들(803)은 제어 회로(811), I/O 회로(813), 및 어드레스 회로(812)에 의해 수신되고 디코딩될 수 있으며, 이는 메모리 어레이(817)에 대한 제어를 제공할 수 있다. I/O 회로(813)는 데이터 선들(804)에 결합될 수 있고, 이에 의해 데이터가 프로세서(801)로부터 수신되고 프로세서에 송신되는 것이 허용된다. 메모리 어레이(817)로부터 판독된 데이터는 일시적으로 판독 버퍼들(819)에 저장될 수 있다. 메모리 어레이(817)에 기입될 데이터는 메모리 어레이(817)에 전달되기 전에 기입 버퍼들(818)에 일시적으로 저장될 수 있다.
도 8에 도시된 전자 시스템(800)이 시스템의 특징들의 기본적인 이해를 용이하게 하기 위해 간략화되었다는 점을 이해해야 한다. 더 많은 저장소 공간을 제공하기 위해 하나 이상의 메모리 디바이스(810)를 제어하기 위한 단일 프로세서(801)를 이용하는 것을 포함한, 많은 상이한 실시예들이 가능하다. 어떤 예시적인 실시예들에서는 디스플레이를 구동하는 비디오 그래픽 제어기, 및 인간 중심(human-oriented) I/O를 위한 다른 디바이스들 등과 같은 추가적인 기능들이 포함될 수 있다.
이제 도 9를 참조하여, 하나 이상의 실시예에 따라 사전-판독 동작을 위한 그리고 기입 동작을 위한 메모리 셀 선택 프로세스를 싱글-선택 기입 동작으로 결합하는 교차점 메모리에 대한 기입 기술을 이용하는 메모리 디바이스를 갖는 정보 처리 시스템의 블록도가 논의될 것이다. 도 9의 정보 처리 시스템(900)은 예를 들어, 도 1의 메모리 디바이스(100) 및 프로세서(101), 또는 도 8의 메모리 디바이스(810) 및 프로세서(802)를 포함한, 본 명세서에 상기에서 기술된 구성요소들 중 임의의 하나 이상을 적어도 부분적으로 유형적으로 구현할 수 있는데, 특정 디바이스의 하드웨어 사양들에 따라 더 많거나 적은 컴포넌트들을 갖는다. 정보 처리 시스템(900)이 몇 가지 타입들의 컴퓨팅 플랫폼들 중 하나의 예를 나타내지만, 정보 처리 시스템(900)은 도 9에 도시된 것보다 더 많거나 또는 더 적은 구성요소들 및/또는 그와는 상이한 배치의 구성요소들을 포함할 수 있으며, 청구된 요지의 범위는 이 점에 있어서 제한되지 않는다.
하나 이상의 실시예에서, 정보 처리 시스템(900)은 애플리케이션 프로세서(910) 및 기저대역 프로세서(912)를 포함할 수 있다. 도 1의 프로세서(101) 또는 도 8의 프로세서(802)를 유형적으로 구현할 수 있는 애플리케이션 프로세서(910)는 정보 처리 시스템(900)을 위한 다양한 서브시스템들 및 애플리케이션을 실행하기 위한 범용 프로세서로서 활용될 수 있다. 애플리케이션 프로세서(910)는 하나의 코어를 포함할 수 있거나, 또는 대안적으로 다중 프로세싱 코어들을 포함할 수 있으며, 여기서 코어들 중 하나 이상은 디지털 신호 프로세서 또는 디지털 신호 프로세싱(DSP) 코어를 포함할 수 있다. 또한, 애플리케이션 프로세서(910)는 동일한 칩에 배치된 그래픽 프로세서 또는 코프로세서를 포함할 수 있거나, 또는 대안적으로 애플리케이션 프로세서(910)에 결합된 그래픽 프로세서는 분리된 개별 그래픽 칩을 포함할 수 있다. 애플리케이션 프로세서(910)는 캐시 메모리 등과 같은 온보드 메모리를 포함할 수 있고, 또한 동작 동안 애플리케이션들을 저장 및/또는 실행하기 위한 동기식 다이내믹 랜덤 액세스 메모리(SDRAM)(914), 및 정보 처리 시스템(900)이 전력이 끊어진 때에도 애플리케이션들 및/또는 데이터를 저장하기 위해, 도 1의 메모리 디바이스(100) 또는 도 8의 메모리 디바이스(810)를 유형적으로 구현할 수 있는 NAND 플래시(916) 등과 같은 외부 메모리 디바이스에 결합될 수 있다. 하나 이상의 실시예에서, 본 명세서에서 기술된 바와 같은 방식으로 작동하도록 정보 처리 시스템(900) 및/또는 그것의 컴포넌트들 중 임의의 것 또는 서브시스템들을 동작시키거나 구성하기 위한 명령어들 및/또는 소프트웨어가 비일시적 저장 매체를 포함하는 제품에 저장될 수 있다. 하나 이상의 실시예에서, 저장 매체는 본 명세서에 나타내어지고 기술된 메모리 디바이스들 중 임의의 것을 포함할 수 있지만, 청구된 요지의 범위는 이러한 점에서 제한되지 않는다. 기저대역 프로세서(912)는 정보 처리 시스템(900)에 대한 광대역 무선 기능들을 제어할 수 있다. 기저대역 프로세서(912)는 그러한 광대역 무선 기능들을 제어하기 위한 코드를 NOR 플래시(918)에 저장할 수 있다. 기저대역 프로세서(912)는 예를 들어, 3GPP LTE 또는 LTE-어드밴스드 네트워크 또는 그와 유사한 것 등을 통한 통신을 위해 광대역 네트워크 신호들을 변조 및/또는 복조하기 위해 이용되는 무선 광역 네트워크(WWAN) 송수신기(920)를 제어한다.
일반적으로, WWAN 송수신기(920)는, 글로벌 이동 통신 시스템(GSM) 무선 통신 기술 및/또는 제3 세대 파트너쉽 프로젝트(3GPP) 무선 통신 기술 예컨대 롱 텀 에볼루션 어드밴스드(제4 세대)(LTE 어드밴스드(4G)), 및/또는 일반적 텔레메트리 송수신기들, 및 일반적으로 임의의 타입의 RF 회로 또는 RFI 민감성 회로를 포함하는, 그러나 이것들로 제한되지 않는 무선 통신 기술들 및/또는 표준들 중 임의의 하나 이상에 따라 동작할 수 있다. 그러한 표준들이 시간이 지나면서 진화할 수 있으며, 그리고/또는 새로운 표준들이 공표될 수 있고, 청구된 요지의 범위는 이러한 점에서 제한되지 않는다는 것을 유의해야 한다.
WWAN 송수신기(920)는 WWAN 광대역 네트워크를 통해 라디오-주파수 신호들을 송신 및 수신하기 위한 하나 이상의 안테나들(924)에 각각 결합된 하나 이상의 전력 증폭기들(922)에 결합된다. 기저대역 프로세서(912)는 또한 Wi-Fi, Bluetooth®, 및/또는 IEEE 802.11 a/b/g/n 표준 또는 그와 유사한 것 등을 포함하는 진폭 변조(AM) 또는 주파수 변조(FM) 무선 표준을 통해 통신할 수 있는, 그리고 하나 이상의 적합한 안테나(928)에 결합되는 무선 로컬 에어리어 네트워크(WLAN) 송수신기(926)를 제어할 수 있다. 이들은 애플리케이션 프로세서(910) 및 기저대역 프로세서(912), WWAN 송수신기(920), 및/또는 WLAN 송수신기(926)의 단지 예시적인 구현들이고, 청구된 요지의 범위는 이러한 점에서 제한되지 않는다는 것을 유의해야 한다. 또한, SDRAM(914), NAND 플래시(916), 및/또는 NOR 플래시(918) 중 임의의 하나 이상은 자기 메모리, 칼코게나이드 메모리, 상변화 메모리, 또는 오보닉 메모리 등과 같은 다른 타입의 메모리 기술을 포함할 수 있지만, 청구된 요지의 범위는 이러한 점에서 제한되지 않는다.
하나 이상의 실시예에서, 애플리케이션 프로세서(910)는 다양한 정보 또는 데이터를 디스플레이하기 위한 디스플레이(930)를 구동할 수 있고, 또한 터치스크린(932)을 통해 예를 들어, 핑거 또는 스타일러스에 의한 사용자로부터의 터치 입력을 수신할 수 있다. 주변광 센서(934)는 주변 광의 양을 검출하기 위해 이용될 수 있고, 정보 처리 시스템(900)이 예를 들어, 디스플레이(930)에 대한 밝기 또는 콘트라스트 값을 주변광 센서(934)에 의해 검출된 주변 광의 강도의 함수로서 제어하도록 동작한다. 하나 이상의 카메라(936)가 이미지들을 캡처하기 위해 이용될 수 있고, 이 이미지들은 애플리케이션 프로세서(910)에 의해 처리되며 그리고/또는 적어도 일시적으로 NAND 플래시(916)에 저장된다. 또한, 애플리케이션 프로세서(910)는 정보 처리 시스템(900)의 위치, 움직임, 및/또는 방향을 포함하는 다양한 환경적 속성들의 검출을 위해, 자이로스코프(938), 가속도계(940), 자력계(942), 오디오 코더/디코더(코덱)(944), 및/또는 적절한 GPS 안테나(948)에 결합된 글로벌 포지셔닝 시스템(GPS) 제어기(946)를 포함하는, 그러나 이것들로 제한되지 않는 하나 이상의 센서에 결합될 수 있다. 대안적으로, 제어기(946)는 범지구 위성 항법 시스템(GNSS) 제어기를 포함할 수 있다. 오디오 코덱(944)이 하나 이상의 오디오 포트(950)에 결합될 수 있어서, 오디오 포트들(950)을 통해, 예를 들어 헤드폰과 마이크로폰 잭을 통해 정보 처리 시스템에 결합되는 내부 디바이스들을 통해 그리고/또는 외부 디바이스들을 통해 마이크로폰 입력 및 스피커 출력을 제공할 수 있다. 또한, 애플리케이션 프로세서(910)는 범용 직렬 버스(USB) 포트, 고화질 멀티미디어 인터페이스(HDMI) 포트, 시리얼 포트, 및 기타 등등과 같은 하나 이상의 I/O 포트(954)에 결합하기 위해 하나 이상의 입력/출력(I/O) 송수신기(952)에 결합될 수 있다. 또한, 하나 이상의 I/O 송수신기(952)가 보안 디지털(SD) 카드 또는 가입자 식별 모듈(SIM) 카드 등과 같은 옵션의 이동식 메모리를 위한 하나 이상의 메모리 슬롯(956)에 결합될 수 있다.
이러한 변형들은 상기의 상세한 설명의 견지에서 이루어질 수 있다. 하기의 청구항들에서 사용되는 용어들은 본 명세서 및 청구항들에 개시된 특정 실시예들의 범위를 제한하도록 해석되지 않아야 한다. 오히려, 본 명세서에 개시된 실시예들의 범위는, 청구항 해석에 대한 확립된 원칙에 따라 해석되어야 할, 하기의 청구항들에 의해 결정되어야 한다.

Claims (24)

  1. 교차점 메모리(cross-point memory)에 데이터를 기입하는 방법으로서,
    판독하기 위한 하나 이상의 메모리 셀을 선택하는 단계;
    상기 교차점 메모리의 상기 선택된 하나 이상의 메모리 셀의 상태를 감지하고 상기 하나 이상의 판독된 메모리 셀을 온(on)으로 선택된 채로 남겨두는 단계;
    상기 하나 이상의 메모리 셀에 기입될 인입 사용자 데이터에 기초하여 상기 하나 이상의 메모리 셀 중 어느 것이 상태를 변경할 것인지 결정하는 단계; 및
    여전히 온으로 선택되어 있고 상태를 변경하기로 결정된 상기 하나 이상의 메모리 셀에 기입하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 하나 이상의 메모리 셀의 상태를 감지하는 단계는 상기 하나 이상의 메모리 셀의 상태를 스냅 검출(snap detecting) 및 감지하는 단계를 포함하는, 방법.
  3. 제1항에 있어서,
    상기 하나 이상의 메모리 셀에 기입하는 단계는 상기 하나 이상의 메모리 셀에 기입-전류 펄스를 인가하는 단계를 포함하는, 방법.
  4. 제3항에 있어서,
    상태를 변경하지 않기로 결정된 상기 하나 이상의 메모리 셀에는 상기 기입 전류 펄스가 인가되지 않도록 하기 위해 상태를 변경하지 않기로 결정된 상기 하나 이상의 메모리 셀을 마스킹하는 단계를 더 포함하는, 방법.
  5. 제3항에 있어서,
    상기 기입-전류 펄스는 RESET 상태로부터 SET 상태로 상태를 변경할 메모리 셀에 대해 약 200 ns 동안 메모리 셀을 통해 통과되는 약 50 μA의 스퀘어-펄스 전류 프로파일을 포함하는, 방법.
  6. 제3항에 있어서,
    상기 기입-전류 펄스는 SET 상태로부터 RESET 상태로 상태를 변경할 메모리 셀에 대해 약 10 ns 동안 메모리 셀을 통해 통과되는 약 100 μA의 스퀘어-펄스 전류 프로파일을 포함하는, 방법.
  7. 메모리 디바이스에 데이터를 기입하는 방법으로서,
    하나 이상의 메모리 셀의 상태를 감지하기 위해 상기 하나 이상의 메모리 셀을 선택하는 단계;
    상기 메모리 디바이스의 상기 선택된 하나 이상의 메모리 셀의 상태를 감지하는 단계 - 상기 메모리 디바이스는 하나 이상의 교차점 메모리를 포함함 -;
    상기 하나 이상의 판독된 메모리 셀을 온으로 남겨두기 위해 상기 하나 이상의 메모리 셀을 계속 선택하는 단계;
    상기 하나 이상의 메모리 셀에 기입될 인입 사용자 데이터에 기초하여 상기 하나 이상의 메모리 셀 중 어느 것이 상태를 변경할 것인지 결정하는 단계; 및
    여전히 온으로 선택되어 있고 상태를 변경하기로 결정된 상기 하나 이상의 메모리 셀에 기입하는 단계를 포함하는, 방법.
  8. 제7항에 있어서,
    상기 하나 이상의 메모리 셀의 상태를 감지하는 단계는 상기 하나 이상의 메모리 셀의 상태를 스냅 검출 및 감지하는 단계를 포함하는, 방법.
  9. 제7항에 있어서,
    상기 하나 이상의 메모리 셀에 기입하는 단계는 상기 하나 이상의 메모리 셀에 기입-전류 펄스를 인가하는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    상태를 변경하지 않기로 결정된 상기 하나 이상의 메모리 셀에는 상기 기입 전류 펄스가 인가되지 않도록 하기 위해 상태를 변경하지 않기로 결정된 상기 하나 이상의 메모리 셀을 마스킹하는 단계를 더 포함하는, 방법.
  11. 제9항에 있어서,
    상기 기입-전류 펄스는 RESET 상태로부터 SET 상태로 상태를 변경할 메모리 셀에 대해 약 200 ns 동안 메모리 셀을 통해 통과되는 약 50 μA의 스퀘어-펄스 전류 프로파일을 포함하는, 방법.
  12. 제9항에 있어서,
    상기 기입-전류 펄스는 SET 상태로부터 RESET 상태로 상태를 변경할 메모리 셀에 대해 약 10 ns 동안 메모리 셀을 통해 통과되는 약 100 μA의 스퀘어-펄스 전류 프로파일을 포함하는, 방법.
  13. 메모리 디바이스로서,
    교차점 메모리의 하나 이상의 메모리 셀;
    상기 하나 이상의 메모리 셀을 선택하고, 상기 선택된 메모리 셀들이 감지되고 기입되는 동안 상기 하나 이상의 메모리 셀을 상기 하나 이상의 메모리 셀로서 선택된 채로 유지하는 어드레스 회로; 및
    상기 하나 이상의 메모리 셀이 선택된 채로 남아 있을 때 인입 사용자 데이터를 상기 하나 이상의 메모리 셀에 기입하는 기입 회로를 포함하는, 메모리 디바이스.
  14. 제13항에 있어서,
    상기 하나 이상의 메모리 셀의 상태를 감지하는 감지 회로를 더 포함하는, 메모리 디바이스.
  15. 제13항에 있어서,
    상기 하나 이상의 메모리 셀에 기입될 인입 사용자 데이터에 기초하여 상기 하나 이상의 메모리 셀 중 어느 것이 상태를 변경할 것인지 결정하고, 상태를 변경하지 않기로 결정된 상기 하나 이상의 메모리 셀에는 기입 펄스가 인가되지 않도록 하기 위해 상태를 변경하지 않기로 결정된 상기 하나 이상의 메모리 셀을 마스킹하는 제어 회로를 더 포함하는, 메모리 디바이스.
  16. 제13항에 있어서,
    상기 기입 회로는 상기 하나 이상의 메모리 셀이 선택된 채로 남아 있을 때 상기 하나 이상의 메모리 셀에 기입 전류 펄스를 인가하는, 메모리 디바이스.
  17. 제13항에 있어서,
    상기 하나 이상의 메모리 셀은 하나 이상의 비휘발성 메모리 셀 또는 상변화 메모리 셀을 포함하는, 메모리 디바이스.
  18. 제13항에 있어서,
    상기 교차점 메모리는 솔리드-스테이트 드라이브(SSD)의 일부를 포함하는, 메모리 디바이스.
  19. 제13항에 있어서,
    상기 교차점 메모리는 메모리 디바이스들의 어레이의 일부를 포함하는, 메모리 디바이스.
  20. 메모리 디바이스로서,
    교차점 메모리의 하나 이상의 메모리 셀;
    상기 하나 이상의 메모리 셀을 선택하고, 상기 선택된 메모리 셀들이 감지되고 기입되는 동안 상기 하나 이상의 메모리 셀을 상기 하나 이상의 메모리 셀로서 선택된 채로 유지하는 어드레스 회로;
    상기 하나 이상의 메모리 셀의 상태를 감지하는 감지 회로 검출기;
    상기 하나 이상의 메모리 셀에 기입될 인입 사용자 데이터에 기초하여 상기 하나 이상의 메모리 셀 중 어느 것이 상태를 변경할 것인지 결정하고, 상태를 변경하지 않기로 결정된 상기 하나 이상의 메모리 셀에는 기입 펄스가 인가되지 않도록 하기 위해 상태를 변경하지 않기로 결정된 상기 하나 이상의 메모리 셀을 마스킹하는 제어 회로; 및
    상기 하나 이상의 메모리 셀이 선택된 채로 남아 있을 때 인입 사용자 데이터를 상기 하나 이상의 메모리 셀에 기입하는 기입 회로를 포함하는, 메모리 디바이스.
  21. 제20항에 있어서,
    상기 기입 회로는 상기 하나 이상의 메모리 셀이 선택된 채로 남아 있을 때 상기 하나 이상의 메모리 셀에 기입 전류 펄스를 인가하는, 메모리 디바이스.
  22. 제20항에 있어서,
    상기 하나 이상의 메모리 셀은 하나 이상의 비휘발성 메모리 셀 또는 상변화 메모리 셀을 포함하는, 메모리 디바이스.
  23. 제20항에 있어서,
    상기 교차점 메모리는 솔리드-스테이트 드라이브(SSD)의 일부를 포함하는, 메모리 디바이스.
  24. 제20항에 있어서,
    상기 교차점 메모리는 메모리 디바이스들의 어레이의 일부를 포함하는, 메모리 디바이스.
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