KR20150125555A - 반도체막, 반도체 장치, 및 표시 장치, 모듈 및 전자 기기 - Google Patents

반도체막, 반도체 장치, 및 표시 장치, 모듈 및 전자 기기 Download PDF

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KR20150125555A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

[과제] 반도체 장치에 양호한 전기 특성을 부여한다.
[해결 수단] 프로브 직경의 반값폭이 1nm인 전자선을 사용하여, 산화물 반도체막의 피형성면에 대해 막의 위치와 전자선의 위치를 상대적으로 이동시키면서 전자선을 조사함으로써, 복수의 전자 회절 패턴을 관측하고, 복수의 전자 회절 패턴은, 서로 상이한 개소에서 관측된 50개 이상의 전자 회절 패턴을 가지며, 50개 이상의 전자 회절 패턴 중, 제 1 전자 회절 패턴을 갖는 비율과, 제 2 전자 회절 패턴을 갖는 비율의 합이, 100%이고, 제 1 전자 회절 패턴을 갖는 비율은 50% 이상이고, 제 1 전자 회절 패턴은 대칭성을 갖지 않는 관측점, 또는 원을 그리듯이 배치된 복수의 관측점을 가지며, 제 2 전자 회절 패턴은 육각형의 정점에 위치하는 관측점을 갖는 산화물 반도체막이다.

Description

반도체막, 반도체 장치, 및 표시 장치, 모듈 및 전자 기기{SEMICONDUCTOR FILM, SEMICONDUCTOR DEVICE, DISPLAY DEVICE, MODULE, AND ELECTRONIC DEVICE}
본 발명은, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은, 공정, 기계, 제품, 또는, 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는, 이들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는, 반도체 장치의 일 형태이다. 또한, 연산 장치, 기억 장치, 촬상 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함한다), 및 전자 기기는 반도체 장치를 가지고 있는 경우가 있다.
인듐이나, 아연을 갖는 산화물에 관한 물성은 흥미로우며, 많이 연구되고 있다(비특허문헌 1, 비특허문헌 2). 비특허문헌 1에서는, In1-xGa1+xO3(ZnO)m(x는 -1≤x≤1을 충족시키는 수, m은 자연수)으로 표시되는 상동 가스상이 존재하는 것이 서술되어 있다. 또한, 상동 가스상의 고용역(solid solution range)에 관해서 서술되어 있다. 예를 들면, In2O3, Ga2O3, 및 ZnO의 분말을 혼합하고, 1350℃에서 소성한 경우에, m=1인 경우의 상동 가스상의 고용역은, x가 -0.33에서 0.08이라는 기재가 있고, m=2인 경우의 상동 가스상의 고용역은, x가 -0.68에서 0.32라는 기재가 있다.
또한, 스피넬형의 결정 구조를 갖는 화합물로서, AB2O4(A 및 B는 금속)로 표시되는 화합물이 알려져 있다. 또한 비특허문헌 1에서는 InxZnyGazOw의 예가 나타나 있고, x, y 및 z가 ZnGa2O4 근방의 조성, 즉 x, y 및 z가 (x,y,z)=(0,1,2)에 가까운 값을 갖는 경우에는, 스피넬형의 결정 구조가 형성, 또는 혼재하기 쉬운 것이 기재되어 있다.
또한, 반도체 재료를 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기한다)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 산화물 반도체로서 산화 아연, 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 최근에는 전자 기기의 고성능화, 소형화, 또는 경량화에 따라, 미세화된 트랜지스터 등의 반도체 소자를 고밀도로 집적한 집적 회로의 요구가 높아지고 있다.
일본 공개특허공보 제2007-123861호 일본 공개특허공보 제2007-96055호
M. Nakamura, N. Kimizuka, and T. Mohri,「The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃」, J. Solid State Chem., 1991, vol.93, pp.298-315 M. Nespolo, A. Sato, T. Osawa, and H. Ohashi, 「Synthesis, Crystal Structure and Charge Distribution of InGaZnO4. X-ray Diffraction Study of 20kb Single Crystal and 50kb Twin by Reticular Merohedry」 Cryst. Res. Technol., 2000 Vol.35, pp151-165
본 발명의 일 형태는, 반도체 장치에 양호한 전기 특성을 부여하는 것을 과제의 하나로 한다.
또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또는, 특성의 불균일이 적은 양호한 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또는, 유지 특성이 양호한 기억 소자를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 미세화에 적합한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 회로 면적을 축소시킨 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 신규 구성의 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 과제 전부를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 인듐과, 원소 M과, 아연을 갖는 산화물 반도체막으로서, 원소 M은, 알루미늄, 갈륨, 이트륨, 또는, 주석의 적어도 1개 선택된 원소이며, 인듐, 원소 M 및 아연의 원자수비는, 인듐:원소 M:아연=x:y:z를 충족시키고, x, y 및 z는 인듐, 원소 M 및 아연의 3개의 원소를 정점으로 한 평형 상태도에 있어서, 제 1 좌표(x:y:z=8:14:7)와, 제 2 좌표(x:y:z=2:4:3)와, 제 3 좌표(x:y:z=2:5:7)와, 제 4 좌표(x:y:z=51:149:300)와, 제 5 좌표(x:y:z=46:288:833) 와, 제 6 좌표(x:y:z=0:2:11)와, 제 7 좌표(x:y:z=0:0:1)와, 제 8 좌표(x:y:z=1:0:0)와, 상기 제 1 좌표를 순서대로 선분으로 연결한 범위 내의 원자수비를 가지며, 범위는 제 1 좌표 내지 제 6 좌표를 포함하고, 제 7 좌표 및 제 8 좌표를 포함하지 않고, 프로브 직경의 반값폭이 1nm인 전자선을 사용하여, 산화물 반도체막의 피형성면에 대해, 산화물 반도체막의 위치와 전자선의 위치를 상대적으로 이동시키면서 전자선을 조사함으로써, 복수의 전자 회절 패턴을 관측한 경우에 있어서, 복수의 전자 회절 패턴은, 서로 상이한 개소에서 관측된 50개 이상의 전자 회절 패턴을 가지며, 50개 이상의 전자 회절 패턴 중, 제 1 전자 회절 패턴을 갖는 비율과, 제 2 전자 회절 패턴을 갖는 비율의 합이, 100%이며, 제 1 전자 회절 패턴은 대칭성을 갖지 않는 관측점, 또는 원을 그리듯이 배치된 복수의 관측점을 가지고, 제 2 전자 회절 패턴은 육각형의 정점에 위치하는 관측점을 갖는 산화물 반도체막이다.
또는, 본 발명의 일 형태는, 프로브 직경의 반값폭이 1nm인 전자선을 사용하여, 산화물 반도체막의 피형성면에 대해, 산화물 반도체막의 위치와 전자선의 위치를 상대적으로 이동시키면서 전자선을 조사함으로써, 복수의 전자 회절 패턴을 관측한 경우에 있어서, 복수의 전자 회절 패턴은, 서로 상이한 개소에서 관측된 50개 이상의 전자 회절 패턴을 가지며, 50개 이상의 전자 회절 패턴 중, 제 1 전자 회절 패턴을 갖는 비율과, 제 2 전자 회절 패턴을 갖는 비율의 합이, 100%이며, 제 1 전자 회절 패턴을 갖는 비율은 50% 이상이며, 제 1 전자 회절 패턴은, 대칭성을 갖지 않는 관측점, 또는 원을 그리듯이 배치된 복수의 관측점을 가지고, 제 2 전자 회절 패턴은, 육각형의 정점에 위치하는 관측점을 갖는 산화물 반도체막이다.
또는, 본 발명의 일 형태는, In:M(Al, Ga, Y, 또는 Sn):Zn=x:y:z의 원자수비로 표시되는 산화물 반도체막으로서, 좌표 x:y:z=1:0:0과, 좌표 x:y:z=0:1:0과, 좌표 x:y:z=0:0:1을 정점으로 한 평형 상태도에 있어서, 제 1 좌표(x:y:z=8:14:7)와, 제 2 좌표(x:y:z=2:4:3)와, 제 3 좌표(x:y:z=2:5:7)와, 제 4 좌표(x:y:z=51:149:300)와, 제 5 좌표(x:y:z=46:288:833)와, 제 6 좌표(x:y:z=0:2:11)와, 제 7 좌표(x:y:z=0:0:1)와, 제 8 좌표(x:y:z=1:0:0)와, 상기 제 1 좌표를 순서대로 선분으로 연결한 범위 내에 있고, 산화물 반도체막의 피형성면에 대해, 산화물 반도체막의 위치와 프로브 직경의 반값폭이 1nm인 전자선의 위치를 상대적으로 이동시킴으로써, 상이한 개소에서 50개 이상의 전자 회절 패턴을 관측하고, 50개 이상의 전자 회절 패턴은, 적어도 비대칭으로 배치된 복수의 스폿을 갖는 전자 회절 패턴과, 원을 그리듯이 배치된 복수의 스폿을 갖는 전자 회절 패턴과, 육각형의 정점에 배치된 스폿을 갖는 전자 회절 패턴 중 어느 하나이며, 범위는 제 1 좌표 내지 제 6 좌표를 포함하고, 제 7 좌표 및 제 8 좌표를 포함하지 않는 것을 특징으로 하는 산화물 반도체막이다.
또한 상기 구성에 있어서, 산화물 반도체막은 인듐과, 원소 M과, 아연을 가지며, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석의 적어도 하나로부터 선택된 원소이며, 인듐, 원소 M 및 아연의 원자수비는, 인듐:원소 M:아연=x:y:z를 충족시키고, x, y 및 z는 인듐, 원소 M 및 아연의 3개의 원소를 정점으로 한 평형 상태도에 있어서, 제 1 좌표(x:y:z=8:14:7)와, 제 2 좌표(x:y:z=2:4:3)와, 제 3 좌표(x:y:z=2:5:7)와, 제 4 좌표(x:y:z=51:149:300)와, 제 5 좌표(x:y:z=46:288:833)와, 제 6 좌표(x:y:z=0:2:11)와, 제 7 좌표(x:y:z=0:0:1)와, 제 8 좌표(x:y:z=1:0:0)와, 상기 제 1 좌표를, 순서대로 선분으로 연결한 범위 내의 원자수비를 가지고, 범위는 제 1 좌표 내지 제 6 좌표를 포함하고, 제 7 좌표 및 제 8 좌표를 포함하지 않는 것이 바람직하다.
또는, 본 발명의 일 형태는, 인듐과, 원소 M과, 아연을 갖는 산화물 반도체막으로서, 산화물 반도체막은 랜덤하게 배치하는 복수의 결정부를 가지고, 복수의 결정부의 길이 방향 직경의 평균은, 1nm 이상 3nm 이하인 산화물 반도체막이다.
또는, 본 발명의 일 형태는, 인듐과, 원소 M과, 아연을 갖는 산화물 반도체막으로서, 원소 M은, 알루미늄, 갈륨, 이트륨, 또는 주석의 적어도 하나로부터 선택된 원소이며, 인듐, 원소 M 및 아연의 원자수비는, 인듐:원소 M:아연=x:y:z를 만족시키고, x, y 및 z는 인듐, 원소 M 및 아연의 3개의 원소를 정점으로 한 평형 상태도에 있어서, 제 1 좌표(x:y:z=8:14:7)와, 제 2 좌표(x:y:z=2:4:3)와, 제 3 좌표(x:y:z=2:5:7)와, 제 4 좌표(x:y:z=51:149:300)와, 제 5 좌표(x:y:z=46:288:833)와 제 6 좌표(x:y:z=0:2:11)와, 제 7 좌표(x:y:z=0:0:1)와, 제 8 좌표(x:y:z=1:0:0)와, 상기 제 1 좌표를, 순서대로 선분으로 연결한 범위 내의 원자수비를 가지고, 범위는 제 1 좌표 내지 제 6 좌표를 포함하고, 제 7 좌표 및 제 8 좌표를 포함하지 않고, 산화물 반도체막의 밀도는, 동일한 원자수비를 갖는 단결정의 밀도의 90% 이상인 산화물 반도체막이다.
또는, 본 발명의 일 형태는, 인듐과, 원소 M과, 아연을 갖는 산화물 반도체막으로서, 원소 M은, 알루미늄, 갈륨, 이트륨, 또는 주석의 적어도 하나로부터 선택된 원소이며, 산화물 반도체막은, 랜덤하게 배치하는 복수의 결정부를 가지고, 복수의 결정부는 배향성을 갖지 않으며, 복수의 결정부의 길이 방향 직경의 1nm 이상 3nm 이하의 결정을 가지고, 산화물 반도체막의 밀도는, 동일한 원자수비를 갖는 단결정의 밀도의 90% 이상인 산화물 반도체막이다.
또는, 본 발명의 일 형태는, 인듐과, 갈륨과, 아연을 갖는 산화물 반도체막으로서, 산화물 반도체막은 복수의 결정부를 가지며, 복수의 결정부는 배향성을 갖지 않으며, 복수의 결정부의 길이 방향 직경의 평균은, 1nm 이상 3nm 이하이고, 산화물 반도체막의 밀도는, 5.7g/㎤ 이상 6.49g/㎤ 이하인 산화물 반도체막이다. 또한 상기 구성에 있어서, 산화물 반도체막의 밀도는, 동일한 원자수비를 갖는 단결정의 밀도의 90% 이상인 것이 바람직하다.
또는, 본 발명의 일 형태는, 인듐과, 갈륨과, 아연을 갖는 산화물 반도체막으로서, 산화물 반도체막은 랜덤하게 배치하는 복수의 결정부를 가지고, 복수의 결정부는 배향성을 갖지 않으며, 복수의 결정부의 길이 방향 직경의 평균 A[nm]는, 1nm 이상 3nm 이하이며, 전자 빔 에너지가 1×107[e-/n㎡] 이상 4×108[e-/n㎡] 미만으로 조사된 후의, 결정부의 길이 방향 직경의 평균 B[nm]는, A×0.7보다 크고, A×1.3보다 작은 산화물 반도체막이다.
또한 상기 구성에 있어서, 산화물 반도체막은 스퍼터링법에 의해 형성되고, 스퍼터링법에 사용되는 타깃은 인듐과, 원소 M과, 아연을 가지며, 타깃이 갖는 인듐, 원소 M, 및 아연의 원자수비는, 인듐:원소 M:아연=a:b:c를 충족시키고, a, b, 및 c는, 인듐, 원소 M 및 아연의 3개의 원소를 정점으로 한 평형 상태도에 있어서, 제 1 좌표(a:b:c=8:14:7)와, 제 2 좌표(a:b:c=2:4:3)와, 제 3 좌표(a:b:c=1:2:5.1)와, 제 4 좌표(a:b:c=1:0:1.7)와, 제 5 좌표(a:b:c=8:0:1)와, 제 6 좌표(a:b:c=6:2:1)와, 상기 제 1 좌표를, 순서대로 선분으로 연결한 범위 내의 원자수비를 가지고, 범위는 제 1 좌표 내지 제 6 좌표를 포함하는 것이 바람직하다.
또는, 본 발명의 일 형태는, 상기에 기재된 산화물 반도체막을 갖는 반도체 장치이다. 또한 상기 구성에 있어서, 제 1 도전층과, 제 1 도전층의 상면 및 측면에 접하는 제 1 절연막과, 산화물 반도체막의 상면에 접하는 한 쌍의 전극을 가지며, 산화물 반도체막은 제 1 절연막의 상면에 접하는 영역을 갖는 것이 바람직하다. 또한 상기 구성에 있어서, 제 1 도전층과, 제 1 도전층의 상면 및 측면에 접하는 제 1 절연막과, 산화물 반도체막의 상면에 접하는 제 2 절연막과, 산화물 반도체막의 상면 및 제 2 절연막의 상면 및 측면에 접하는 한 쌍의 전극을 가지고, 산화물 반도체막은 제 1 절연막의 상면에 접하는 영역을 갖는 것이 바람직하다. 또한 상기 구성에 있어서, 산화물 반도체막의 상면과 접하는 제 2 산화물막을 갖는 것이 바람직하다. 또한 상기 구성에 있어서, 산화물 반도체막이 갖는 산화물의 전자 친화력은, 제 2 산화물막이 갖는 산화물의 전자 친화력보다 큰 것이 바람직하다. 또한 상기 구성에 있어서, 제 2 산화물막은 인듐과, 원소 M과, 아연을 가지며, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석의 적어도 하나로부터 선택된 원소이며, 제 2 산화물막이 갖는 인듐, 원소 M 및 아연의 원자수비는, 인듐:원소 M:아연=x2:y2:z2로 표시되고, (x2:y2:z2)은 인듐, 원소 M 및 아연의 3개의 원소를 정점으로 한 평형 상태도에 있어서, 제 1 좌표(8:14:7)와, 제 2 좌표(2:4:3)와, 제 3 좌표(2:5:7)와, 제 4 좌표(51:149:300)와, 제 5 좌표(1:4:10)와, 제 6 좌표(1:1:4)와, 제 7 좌표(2:2:1)와, 상기 제 1 좌표를, 순서대로 선분으로 연결한 범위 내의 원자수비를 가지고, 범위는 제 1 좌표 내지 제 7 좌표를 포함하는 것이 바람직하다.
또는, 본 발명의 일 형태는, 상기에 기재된 반도체 장치와, 표시 소자를 갖는 표시 장치이다.
또는, 본 발명의 일 형태는, 상기에 기재된 반도체 장치, 또는, 상기에 기재된 표시 장치와, FPC를 갖는 모듈이다.
또는, 본 발명의 일 형태는, 상기에 기재된 반도체 장치, 상기에 기재된 표시 장치, 또는, 상기에 기재된 모듈과, 마이크로폰, 스피커, 또는, 조작 키를 갖는 전자 기기이다.
본 발명의 일 형태에 의해, 반도체 장치에 양호한 전기 특성을 부여할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 불균일이 적은 트랜지스터를 제공할 수 있다. 또한, 유지 특성이 양호한 기억 소자를 갖는 반도체 장치를 제공할 수 있다. 또한, 미세화에 적합한 반도체 장치를 제공할 수 있다. 또한, 회로 면적을 축소시킨 반도체 장치를 제공할 수 있다. 또한, 신규 구성의 반도체 장치를 제공할 수 있다. 또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 반드시 이들의 효과 전부를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 본 발명의 일 형태에 따른 산화물막의 원자수비를 설명하는 도면.
도 2는 본 발명의 일 형태에 따른 산화물막의 원자수비를 설명하는 도면.
도 3은 원자수비를 설명하는 도면.
도 4는 본 발명의 일 형태에 따른 산화물막의 원자수비를 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 타깃의 원자수비를 설명하는 도면.
도 6은 원자수비를 설명하는 도면.
도 7은 산화물 반도체막의 나노 빔 전자 회절 패턴을 도시하는 도면, 및 투과 전자 회절 측정 장치의 일례를 도시하는 도면.
도 8은 nc-OS의 X선 회절 장치에 의한 해석 결과를 도시하는 도면.
도 9는 nc-OS의 전자 회절 패턴을 도시하는 도면.
도 10은 InGaZnO4의 결정을 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 트랜지스터의 일부의 밴드 구조를 도시하는 도면.
도 12는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 13은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 14는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 15는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 16은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 17은 CAAC-OS 및 nc-OS의 Cs 보정 고분해능 단면 TEM상을 도시하는 도면.
도 18은 CAAC-OS의 Cs 보정 고분해능 단면 TEM상을 도시하는 도면.
도 19는 CAAC-OS의 Cs 보정 고분해능 단면 TEM상을 도시하는 도면.
도 20은 nc-OS의 Cs 보정 고분해능 단면 TEM상을 도시하는 도면.
도 21은 nc-OS의 Cs 보정 고분해능 단면 TEM상을 도시하는 도면.
도 22는 CAAC-OS 및 nc-OS의 Cs 보정 고분해능 단면 TEM상에 의해 관측된 펠릿 사이즈와, 그 빈도를 도시하는 도면.
도 23은 타깃의 원자수비와 산화물 반도체막의 원자수비의 관계를 도시하는 도면.
도 24는 nc-OS의 성막 모델을 설명하는 모식도, 및 펠릿을 도시하는 도면.
도 25는 성막 장치를 설명하는 모식도.
도 26은 표시 장치를 설명하는 블록도 및 회로도.
도 27은 실시형태에 따른, 표시 모듈의 도면.
도 28은 실시형태에 따른, RF 태그의 구성예.
도 29는 트랜지스터의 일례를 도시하는 도면.
도 30은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 31은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 32는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 33은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시하는 도면.
도 34는 표시 장치의 일 형태를 도시하는 상면도.
도 35는 표시 장치의 일 형태를 도시하는 단면도.
도 36은 표시 장치의 일 형태를 도시하는 단면도.
도 37은 실시형태에 따른, 회로도.
도 38은 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시하는 도면.
도 39는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 40은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 41은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 42는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 43은 본 발명의 일 형태에 따른 산화물 반도체막의 XRD 평가 결과.
도 44는 산화물 반도체막의 전자 회절 패턴.
도 45는 산화물 반도체막의 전자 회절 패턴.
도 46은 산화물 반도체막의 전자 회절 패턴.
도 47은 산화물 반도체막의 전자 회절 패턴.
도 48은 산화물 반도체막의 전자 회절 패턴.
도 49는 산화물 반도체막의 전자 회절 패턴.
도 50은 산화물 반도체막의 전자 회절 패턴.
도 51은 산화물 반도체막의 전자 회절 패턴.
도 52는 산화물 반도체막의 전자 회절 패턴.
도 53은 산화물 반도체막의 전자 회절 패턴.
도 54는 산화물 반도체막의 TDS 분석 결과.
도 55는 전자선 조사에 의한 결정의 변화를 도시하는 도면.
도 56은 실시형태에 따른, RF 태그의 사용예.
도 57은 실시형태에 따른, 전자 기기.
도 58은 산화물 반도체막의 막 밀도를 도시하는 도면.
도 59는 산화물 반도체막의 에칭 레이트를 도시하는 도면.
도 60은 산화물 반도체막의 탈리 가스의 방출량을 도시하는 도면.
도 61은 산화물 반도체막의 수소 농도를 도시하는 도면.
도 62는 산화물 반도체막의 결정 사이즈를 도시하는 도면.
도 63은 산화물 반도체막의 결정 사이즈를 도시하는 도면.
도 64는 산화물 반도체막의 CPM 측정 결과를 도시하는 도면.
도 65는 산화물 반도체막의 CPM 측정 결과를 도시하는 도면.
도 66은 산화물 반도체막의 CPM 측정 결과를 도시하는 도면.
도 67은 a-like OS의 Cs 보정 고분해능 단면 TEM상을 도시하는 도면.
도 68은 산화물 반도체막의 수소 농도를 도시하는 도면.
실시형태에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지는 않으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에 공통적으로 사용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제 1」, 「제 2」등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이며, 수적으로 한정하는 것이 아니다.
또한, 본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5°이하인 경우도 포함된다. 또한, 「대략 평행」이란, 2개의 직선이 -30°이상 30°이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하인 경우도 포함된다. 또한, 「대략 수직」이란, 2개의 직선이 60°이상 120°이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
트랜지스터는 반도체 소자의 1종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에 있어서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 산화물 반도체막의 일례에 관해서 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
단결정은, 예를 들면 약 1000℃ 이상의 높은 온도에 있어서 소성함으로써 형성할 수 있는 경우가 있다. 따라서, 산업상의 관점에서는, 보다 낮은 온도에서 형성할 수 있는 비단결정 산화물 반도체막을 사용함으로써, 반도체 장치를 보다 염가로 제작할 수 있기 때문에 바람직하다고 할 수 있다.
산화물 반도체막의 입계는 적을수록 바람직하다. 입계를 적게 함으로써, 예를 들면 캐리어 이동도를 높일 수 있다. 입계가 적은 산화물 반도체막을 사용하여 트랜지스터를 제작함으로써, 예를 들면 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있는 경우가 있다. 나중에 상세하게 서술하지만, 입계가 적은 비단결정 산화물 반도체막으로서, 예를 들면 nc-OS막이나 CAAC-OS막을 들 수 있다.
한편, 산화물 반도체막은, 스피넬 구조의 결정을 갖는 경우가 있다. 스피넬 구조의 결정이 CAAC-OS막이나 nc-OS막에 혼재함으로써, 명확한 경계부(또는 입계)를 형성하는 경우가 있다. 경계부에서는 예를 들면 캐리어의 산란이 증대되어, 캐리어의 이동도가 저하되는 경우가 있다. 또한, 경계부는 불순물의 이동 경로가 되기 쉽고, 또한 불순물을 포획하기 쉽다고 생각되기 때문에, 산화물 반도체막의 불순물 농도가 높아질 우려가 있다. 또한, 산화물 반도체막 위에 도전막을 형성하는 경우에, 도전막이 갖는 원소, 예를 들면 금속 등이 스피넬과 다른 영역의 경계부로 확산되어 버리는 경우가 있다. 따라서, 산화물 반도체막에는, 스피넬형의 결정 구조가 포함되지 않거나, 또는 적은 것이 보다 바람직하다.
여기에서 산화물 반도체는, 예를 들면, 인듐을 함유하는 산화물 반도체이다. 산화물 반도체가 인듐을 함유하면, 예를 들면 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체는 원소 M을 함유하면 바람직하다. 원소 M은, 바람직하게는, 알루미늄, 갈륨, 이트륨 또는 주석 등으로 한다. 그 밖의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 이트륨, 지르코늄, 몰리브덴, 란탄, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이 있다. 단, 원소 M으로서, 상기한 원소를 복수 조합해도 상관없는 경우가 있다. 원소 M은, 예를 들면, 산소와의 결합 에너지가 높은 원소이다. 예를 들면, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은, 예를 들면, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체는 아연을 함유하면 바람직하다. 산화물 반도체는 아연을 함유하면 결정화되기 쉬워지는 경우가 있다. 여기에서, 인듐, 원소 M 및 아연을 함유하는 산화물을 In-M-Zn 산화물로 표시한다.
[원자수비에 관해서]
본 발명의 일 형태의 산화물 반도체막인 In-M-Zn 산화물막의 원자수비를 In:M:Zn=x:y:z라고 표시한다. x, y 및 z의 바람직한 범위에 관해서, 도 1 및 도 2를 사용하여 설명한다.
여기에서, 각 원소의 원자수비에 관해서, 도 3을 사용하여 설명한다. 도 3은, X-Y-Z 산화물막에 있어서의, 원소 X, Y 및 Z의 원자수비를 x:y:z로 했을 때의, x, y 및 z의 범위에 관해서 도시하는 도면이다. 한편, 산소의 원자수비에 관해서는 도 3에는 기재하고 있지 않다. 또한 도 3을 평형 상태도라고 부르는 경우가 있다. 도 3의 (A) 및 도 3의 (B)에는, X, Y 및 Z를 정점으로 하는 정삼각형과, 좌표의 예로서 좌표 R(4:2:1)을 나타낸다. 여기에서 각 정점은 각각 원소 X, Y 및 Z를 표시한다. 원자수비에 있어서의 각각의 항의 값은, 좌표가 각 정점에 가까울수록 높고, 멀수록 낮다. 또한, 도 3의 (A)에 도시하는 바와 같이 원자수비에 있어서의 각각의 항의 값은, 좌표로부터, 그 삼각형의 정점의 대변까지의 수선의 길이로 표시된다. 예를 들면, 원소 X이면, 좌표로부터 정점 X의 대변, 즉 변 YZ까지의 수선(21)의 길이로 나타낸다. 따라서, 도 3에 도시하는 좌표 R은, 원소 X, 원소 Y 및 원소 Z의 원자수비가 수선(21), 수선(22) 및 수선(23)의 길이의 비, 즉 x:y:z=4:2:1인 것을 나타낸다. 또한, 정점 X와 좌표 R을 지나가는 직선이 변 YZ와 교차하는 점을 γ로 한다. 이 때, 선분 Yγ의 길이와 선분 γZ의 길이의 비를 Yγ:γZ로 하면, Yγ:γZ=(원소 Z의 원자수):(원소 Y의 원자수)가 된다.
또한, 도 3의 (B)에 도시하는 바와 같이, 좌표 R을 지나가고, 삼각형의 3변과 각각 평행한 3개의 직선을 긋는다. 이 때 3개의 직선과 3변의 교점을 사용하여, x, y, 및 z는 도 3의 (B)에 도시하는 바와 같이 나타낼 수 있다.
도 6에는, In-M-Zn 산화물막에 있어서 x:y:z가 이하의 식을 충족시키는 경우에 관해서, 그 범위를 파선으로 나타내고 있다.
x:y:z=(1-α):(1+α):m(-1≤α≤1)
여기에서, 도 6에는 m=1, 2, 3, 4, 5인 경우를 나타낸다.
비특허문헌 1에 기재되어 있는 바와 같이, In-M-Zn 산화물에서는, InMO3(ZnO)m(m은 자연수)으로 표시되는 상동 가스상(상동 가스 시리즈)이 존재하는 것이 알려져 있다. 여기에서 예로서 원소 M이 Ga인 경우를 생각한다. 도 6에 굵은 직선으로 나타내는 영역은, 예를 들면, In2O3, Ga2O3, 및 ZnO의 분말을 혼합하고, 1350℃에서 소성한 경우에, 단일상의 고용역을 취할 수 있는 것이 알려져 있는 조성이다. 고용역은, m의 값을 크게 하는, 즉 아연의 비율을 높임에 따라, 넓어지는 것이 알려져 있다.
또한 도 6에 4각의 심볼로 나타내는 좌표는, 비특허문헌 1에 기재되어 있는 바와 같이, 예를 들면 In2O3, Ga2O3, 및 ZnO의 분말을 혼합하고, 1350℃에서 소성한 경우에, 스피넬형의 결정 구조가 혼재하기 쉬운 것이 알려져 있는 조성이다. 도 6에 도시하는 바와 같이 ZnGa2O4 근방의 조성, 즉 x, y 및 z가 (x,y,z)=(0,2,1)에 가까운 값을 갖는 경우에는, 스피넬형의 결정 구조가 형성, 또는 혼재하기 쉬운 것이 비특허문헌 1에 기재되어 있다.
본 발명의 일 형태의 산화물 반도체막인 In-M-Zn 산화물막은, 인듐의 비율을 높이는 것이 바람직하다. In-M-Zn 산화물막에서는 주로 금속 원자의 s 궤도가 캐리어 전도에 기여하고 있고, 인듐의 함유율을 많게 함으로써, 보다 많은 s 궤도가 중첩되기 때문에, 인듐의 함유율이 많으면 캐리어 이동도는 보다 높아진다. 이러한 막을 채널 영역에 사용하여 트랜지스터를 제작함으로써, 예를 들면 높은 전계 효과 이동도를 갖는 트랜지스터를 실현할 수 있다. 예를 들면, x/y>0.5가 바람직하며, x/y≥0.75가 보다 바람직하며, x/y≥1이 더욱 바람직하다. 또한, (x+y)≥z가 바람직하다.
따라서 x, y 및 z는 도 1에 도시하는 영역(11) 내의 원자수비를 갖는 것이 바람직하며, 도 2의 (A)에 도시하는 영역(12)의 원자수비를 갖는 것이 보다 바람직하다. 여기에서 영역(11)은, 제 1 좌표 K(x:y:z=8:14:7)와, 제 2 좌표 R(x:y:z=2:4:3)과, 제 3 좌표 L(x:y:z=2:5:7)과, 제 4 좌표 M(x:y:z=51:149:300)과 제 5 좌표 N(x:y:z=46:288:833)과, 제 6 좌표 O(x:y:z=0:2:11)와, 제 7 좌표 P(x:y:z=0:0:1)와, 제 8 좌표 Q(x:y:z=1:0:0)와, 상기 제 1 좌표 K를, 순서대로 선분으로 연결한 영역 내이다. 또한, 영역(11)에는 8개의 점을 연결한 선분을 포함한다. 또한 영역(11)으로부터는 좌표 P 및 좌표 Q를 제외하고, 그 밖의 좌표는 영역(11)에 포함한다. 또한 영역(12)은 제 1 좌표 K(x:y:z=8:14:7)와, 제 2 좌표 R(x:y:z=2:4:3)과, 제 3 좌표 L(x:y:z=2:5:7)과, 제 4 좌표 S(x:y:z=1:0:1)와, 제 5 좌표 Q(x:y:z=1:0:0)와, 상기 제 1 좌표 K를, 순서대로 선분으로 연결한 영역 내이다. 또한, 영역(12)에는, 5개의 점을 연결한 선분을 포함한다. 또한 영역(12)으로부터는 좌표 Q를 제외하고, 그 밖의 좌표는 영역(12)에 포함한다.
[산화물 반도체막의 구조]
다음에, 산화물 반도체막의 구조에 관해서 설명한다.
우선은, CAAC-OS막에 관해서 설명한다.
CAAC-OS막은, c축 배향한 복수의 결정부를 갖는 산화물 반도체막의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 한다.)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 한다.)를 확인할 수 없다. 이로 인해, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면과 대략 평행한 방향에서, CAAC-OS막의 단면의 고분해능 TEM상을 관찰하면, 결정부에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 한다.) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, 시료면과 대략 수직인 방향에서, CAAC-OS막의 평면의 고분해능 TEM상을 관찰하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에, 금속 원자의 배열에 규칙성은 나타나지 않는다.
또한, CAAC-OS막에 대해, 전자 회절을 행하면, 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들면, CAAC-OS막의 피형성면 또는 상면에 대해, 예를 들면 1nm 이상 30nm 이하의 전자선을 사용하는 전자 회절(나노 빔 전자 회절이라고도 한다.)을 행하면, 스폿이 관측된다(도 7의 (B) 참조.).
단면의 고분해능 TEM상 및 평면의 고분해능 TEM상으로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 대부분의 결정부는, 1변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는, 1변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기인 경우도 포함된다. 단, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 1개의 큰 결정 영역을 형성하는 경우가 있다. 예를 들면, 평면의 고분해능 TEM상에 있어서, 2500n㎡ 이상, 5μ㎡ 이상 또는 1000μ㎡ 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대해, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 갖는 CAAC-OS막의 아웃-오브-플레인(out-of-plane)법에 의한 해석에서는, 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대해, c축에 대략 수직인 방향에서 X선을 입사시키는 인-플레인(in-plane)법에 의한 해석에서는, 2θ이 56°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ을 56°근방에 고정시키고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대해, CAAC-OS막의 경우에는, 2θ을 56°근방에 고정시키고 φ 스캔한 경우라도, 명료한 피크가 나타나지 않는다.
이상의 점에서, CAAC-OS막에서는, 상이한 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상기한 단면의 고분해능 TEM 관찰에서 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상기한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행해지지 않는 경우도 있다.
또한, CAAC-OS막 중에 있어서, c축 배향한 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또한, 불순물이 첨가된 CAAC-OS막은, 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향한 결정부의 비율이 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31°근방인 피크 이외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방인 피크는, CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 함유되면, 산화물 반도체막의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 함유되는 불순물은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, 예를 들면, 산화물 반도체막 중의 산소 결손은, 캐리어 트랩이 되는 것이나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다. CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 구체적으로는, 8×1011/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더욱 바람직하게는 1×1010/㎤ 미만이며, 1×10-9/㎤ 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다.
또한, CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 다결정 산화물 반도체막에 관해서 설명한다.
다결정 산화물 반도체막은, 고분해능 TEM상에 있어서 결정립을 확인할 수 있다. 다결정 산화물 반도체막에 포함되는 결정립은, 예를 들면, 고분해능 TEM상으로, 2nm 이상 300nm 이하, 3nm 이상 100nm 이하 또는 5nm 이상 50nm 이하의 입자 직경인 경우가 많다. 또한, 다결정 산화물 반도체막은, 고분해능 TEM상으로, 결정립계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막은, 복수의 결정립을 가지고, 상기 복수의 결정립간에 있어서 결정의 방위가 상이한 경우가 있다. 또한, 다결정 산화물 반도체막에 대해, XRD 장치를 사용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 갖는 다결정 산화물 반도체막의 out-of-plane법에 의한 해석에서는, 2θ가 31°근방인 피크, 2θ가 36°근방인 피크, 또는 그 밖의 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은, 높은 결정성을 갖기 때문에, 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 가진다. 단, 다결정 산화물 반도체막은 결정립계에 불순물이 편석되는 경우가 있다. 또한, 다결정 산화물 반도체막의 결정립계는 결함 준위가 된다. 다결정 산화물 반도체막은, 결정립계가 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
다음에, 미결정 산화물 반도체막에 관해서 설명한다.
미결정 산화물 반도체막은, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 가진다. 미결정 산화물 반도체막에 포함되는 결정부는, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은, 예를 들면, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들면, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성을 가진다. 또한, nc-OS막은 상이한 결정부간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS막은, 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS막에 대해, 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 31°근방의 피크가 검출되지 않는다(도 8 참조). 또한, nc-OS막에 대해, 결정부보다 큰 프로브 직경(예를 들면 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 한다.)을 행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대해, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대해 나노 빔 전자 회절을 행하면, 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대해 나노 빔 전자 회절을 행하면, 링상의 영역 내에 복수의 스폿이 관측되는 경우가 있다. 예를 들면, 도 9의 (A)에 도시하는 바와 같이, 두께가 50nm 정도인 nc-OS에 대해, 프로브 직경을 30nm, 20nm, 10nm 또는 1nm로 한 나노 빔 전자 회절을 행하면, 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측된다. 또한, 프로브 직경을 작게 해 가면, 링상의 영역이 복수의 스폿으로부터 형성되고 있는 것을 알 수 있다.
더욱 상세한 구조 해석을 위해, nc-OS막을 두께 수 nm(5nm 정도)로 박편화하고, 프로브 직경 1nm의 전자선을 사용하여, 투과 전자 회절 패턴을 취득한다. 그 결과, 도 9의 (B)에 도시하는 결정성을 나타내는 스폿을 갖는 투과 전자 회절 패턴이 얻어졌다.
또한, nc-OS막에 대해 나노 빔 전자 회절을 행하면, 2개의 링상의 영역이 관측되는 경우가 있다.
nc-OS막은, 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 이로 인해, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다.
또한, nc-OS막은 상이한 결정부간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, nc-OS막은, CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다. 따라서, nc-OS막은 CAAC-OS막과 비교하여, 캐리어 밀도가 높아지는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은, 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는 경우가 있다.
nc-OS막은 CAAC-OS막과 비교하여 낮은 온도에서 형성할 수 있다. 또한, nc-OS막은 비교적 불순물이 많이 함유되어 있어도 형성할 수 있는 경우가 있다. 따라서, nc-OS막은 CAAC-OS막보다 형성이 용이해지는 경우가 있다. 이로 인해, nc-OS막을 사용한 트랜지스터를 갖는 반도체 장치는, 생산성 높게 제작할 수 있는 경우가 있다.
또한, nc-OS막은 적당한 산소 투과성을 갖는 경우가 있다. 적당한 산소 투과성을 갖는 경우에는, 예를 들면 과잉 산소를 갖는 막으로부터 방출되는 산소가 nc-OS막 전체로 확산되기 쉽다. 따라서, nc-OS막에서는, 산소 결손을 저감시키기 쉬운 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 한다.)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 트랩이 적다. 이로 인해, 상기 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출할 때까지 요하는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 이로 인해, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
다음에, 비정질 산화물 반도체막에 관해서 설명한다.
비정질 산화물 반도체막은, 막 중에 있어서의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 일례이다.
비정질 산화물 반도체막은, 고분해능 TEM상에 있어서 결정부를 확인할 수 없다.
비정질 산화물 반도체막에 대해, XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대해, 전자 회절을 행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대해, 나노 빔 전자 회절을 행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
비정질 산화물 반도체막은, 수소 등의 불순물을 높은 농도로 함유하는 산화물 반도체막이다. 또한, 비정질 산화물 반도체막은, 결함 준위 밀도가 높은 산화물 반도체막이다.
불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막은, 캐리어 트랩이나 캐리어 발생원이 많은 산화물 반도체막이다.
따라서, 비정질 산화물 반도체막은, nc-OS막과 비교하여, 더욱 캐리어 밀도가 높아지는 경우가 있다. 이로 인해, 비정질 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성이 되기 쉽다. 따라서, 노멀리 온의 전기 특성이 요구되는 트랜지스터에 적합하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은, 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, 비정질 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막이나 nc-OS막을 사용한 트랜지스터와 비교하여, 전기 특성의 변동이 커서, 신뢰성이 낮은 트랜지스터가 된다.
다음에, 단결정 산화물 반도체막에 관해서 설명한다.
단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체막이다. 이로 인해, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성이 되는 경우가 적다. 또한, 단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 낮기 때문에, 캐리어 트랩이 적어지는 경우가 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다.
또한, 산화물 반도체막은 결함이 적으면 밀도가 높아진다. 또한, 산화물 반도체막은 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체막은 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 단결정 산화물 반도체막은, CAAC-OS막보다 밀도가 높다. 또한, CAAC-OS막은 미결정 산화물 반도체막보다 밀도가 높다. 또한, 다결정 산화물 반도체막은 미결정 산화물 반도체막보다 밀도가 높다. 또한, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 밀도가 높다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 그러한 구조를 갖는 산화물 반도체막을, 특히 비정질 라이크 산화물 반도체(amorphous-like Oxide Semiconductor: a-like OS)막이라고 부른다.
a-like OS막은, 고분해능 TEM상에 있어서 공동(보이드라고도 한다)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 가진다. a-like OS막은, TEM에 의한 관찰 정도가 미량인 전자 조사에 의해, 결정화가 일어나고, 결정부의 성장이 나타나는 경우가 있다. 한편, 양질의 nc-OS막이면, TEM에 의한 관찰 정도가 미량인 전자 조사에 의한 결정화는 거의 나타나지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기의 계측은, 고분해능 TEM상을 사용하여 행할 수 있다. 예를 들면, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에, Ga-Zn-O층을 2층 가진다. InGaZnO4의 결정의 단위 격자는, In-O층을 3층 가지고, 또한 Ga-Zn-O층을 6층 갖는, 합계 9층이 c축 방향에 층상으로 중첩된 구조를 가진다. 따라서, 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 한다.)과 동 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 구해지고 있다. 이로 인해, 고분해능 TEM상에 있어서의 격자 줄무늬에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소에 있어서는, 각각의 격자 줄무늬가 InGaZnO4 결정의 a-b면에 대응한다고 간주하였다. 그 격자 줄무늬가 관찰되는 영역에 있어서의 최대 길이를, a-like OS막 및 nc-OS막의 결정부의 크기로 한다. 또한, 결정부의 크기는 0.8nm 이상의 것을 선택적으로 평가한다.
또한, 공동을 갖기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정 밀도의 78.6% 이상 92.3% 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 견적할 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대해, 가중 평균을 사용하여 견적하면 좋다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 견적하는 것이 바람직하다.
또한, 산화물 반도체막은, 예를 들면, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 갖는 적층막이라도 좋다.
[나노 빔 전자 회절]
다음에, 나노 빔 전자 회절에 관해서 설명한다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노 빔 전자 회절을 사용함으로써 구조 해석이 가능해지는 경우가 있다.
도 7의 (C)에, 전자총실(610)과, 전자총실(610) 아래의 광학계(612)와, 광학계(612) 아래의 시료실(614)과, 시료실(614) 아래의 광학계(616)와, 광학계(616) 아래의 관찰실(620)과, 관찰실(620)에 설치된 카메라(618)와, 관찰실(620) 아래의 필름실(622)을 갖는 투과 전자 회절 측정 장치를 도시한다. 카메라(618)는 관찰실(620) 내부를 향하여 설치된다. 또한, 필름실(622)을 갖지 않아도 상관없다.
또한, 도 7의 (D)에, 도 7의 (C)에서 도시한 투과 전자 회절 측정 장치 내부의 구조를 도시한다. 투과 전자 회절 측정 장치 내부에서는, 전자총실(610)에 설치된 전자총으로부터 방출된 전자가, 광학계(612)를 개재하여 시료실(614)에 배치된 물질(628)에 조사된다. 물질(628)을 통과한 전자는, 광학계(616)를 개재하여 관찰실(620) 내부에 설치된 형광판(632)에 입사한다. 형광판(632)에서는, 입사한 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(618)는 형광판(632)을 향하여 설치되어 있고, 형광판(632)에 나타난 패턴을 촬영하는 것이 가능하다. 카메라(618) 렌즈의 중앙, 및 형광판(632)의 중앙을 지나가는 직선과, 형광판(632)의 상면이 이루는 각도는, 예를 들면, 15°이상 80°이하, 30°이상 75°이하, 또는 45°이상 70°이하로 한다. 상기 각도가 작을수록, 카메라(618)로 촬영되는 투과 전자 회절 패턴은 변형이 커진다. 단, 미리 상기 각도를 알고 있으면, 얻어진 투과 전자 회절 패턴의 변형을 보정하는 것도 가능하다. 또한, 카메라(618)를 필름실(622)에 설치해도 상관없는 경우가 있다. 예를 들면, 카메라(618)를 필름실(622)에, 전자(624)의 입사 방향과 대향하도록 설치해도 좋다. 이 경우, 형광판(632)의 이면으로부터 변형이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(614)에는, 시료인 물질(628)을 고정시키기 위한 홀더가 설치되어 있다. 홀더는 물질(628)을 통과하는 전자를 투과하는 구조를 하고 있다. 홀더는, 예를 들면, 물질(628)을 X축, Y축, Z축 등으로 이동시키는 기능을 갖고 있어도 좋다. 홀더의 이동 기능은, 예를 들면, 1nm 이상 10nm 이하, 5nm 이상 50nm 이하, 10nm 이상 100nm 이하, 50nm 이상 500nm 이하, 100nm 이상 1μm 이하 등의 범위에서 이동시키는 정밀도를 가지면 좋다. 이들 범위는, 물질(628)의 구조에 의해 최적의 범위를 설정하면 된다.
다음에, 상기한 투과 전자 회절 측정 장치를 사용하여, 물질의 투과 전자 회절 패턴을 측정하는 방법에 관해서 설명한다.
예를 들면, 도 7의 (D)에 도시하는 바와 같이 물질에 있어서의 나노 빔인 전자(624)의 조사 위치를 변화(스캔)시킴으로써, 물질의 구조가 변화되어 가는 모습을 확인할 수 있다. 이 때, 물질(628)이 CAAC-OS막이면, 도 7의 (B)에 도시하는 바와 같은 회절 패턴이 관측된다. 또는, 물질(628)이 nc-OS막이면, 도 7의 (A)에 도시하는 바와 같은 회절 패턴, 예를 들면 원을 그리듯이 배치된 복수의 휘점을 갖는 회절 패턴(휘점을 수반한 링상의 회절 패턴)이 관측된다. 또한, 도 7의 (A)에 도시하는 회절 패턴은, 대칭으로 배치되어 있지 않은(대칭성을 갖지 않는) 휘점을 가진다.
도 7의 (B)에 도시하는 바와 같이, CAAC-OS막의 회절 패턴에서는, 예를 들면 육각형의 정점에 위치하는 스폿이 확인된다. CAAC-OS막에서는, 조사 위치를 스캔함으로써, 이 육각형의 방향이 일정하지 않고, 조금씩 회전하고 있는 모습이 나타난다. 또한, 회전의 각도는 일정 폭을 가진다.
또는, CAAC-OS막의 회절 패턴에서는, 조사 위치를 스캔함으로써, c축을 중심으로 하여 조금씩 회전하는 모습이 나타난다. 이것은, 예를 들면 a축과 b축이 형성하는 면이 회전하고 있다고도 할 수 있다.
그런데, 물질(628)이 CAAC-OS막과 같은 회절 패턴이 관측되는 영역(이하, CAAC 구조를 갖는 영역이라고 한다)과, nc-OS막과 같은 회절 패턴이 관측되는 영역(이하, nc 구조를 갖는 영역이라고 한다)을 갖는 경우가 있다. 여기에서, 일정한 범위에 있어서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율을 CAAC 비율(CAAC화율이라고도 한다.)로 나타낼 수 있다. 마찬가지로, nc-OS막과 같은 회절 패턴이 관측되는 영역의 비율을 nc 비율(nc화율이라고도 한다.)로 나타낼 수 있다.
이하에, CAAC-OS막의 CAAC 비율의 평가 방법에 관해서 설명한다. 무작위로 측정점을 선택하여, 투과 전자 회절 패턴을 취득하고, 전체 측정점의 수에 대해, CAAC-OS막의 회절 패턴이 관측되는 측정점의 수의 비율을 산출한다. 여기서, 측정점수는 50점 이상이 바람직하며, 100점 이상이 보다 바람직하다.
무작위로 측정점을 선택하는 방법으로서, 예를 들면 직선상으로 조사 위치를 스캔하고, 어떤 등간격의 시간별로 회절 패턴을 취득하면 좋다. 조사 위치를 스캔함으로써 CAAC 구조를 갖는 영역과, 그 밖의 영역의 경계 등을 확인할 수 있기 때문에, 바람직하다. 또한, nc화율에 관해서도, 마찬가지로, 무작위로 측정점을 선택하고, 투과 전자 회절 패턴을 취득하여, 산출할 수 있다.
이러한 측정 방법을 사용하면, 복수의 구조를 갖는 산화물 반도체막의 구조 해석이 가능해지는 경우가 있다.
본 발명의 일 형태인 산화물 반도체막은, 예를 들면 nc 비율과 CAAC 비율의 합이 80% 이상인 것이 바람직하며, 90% 이상 100% 이하인 것이 바람직하며, 95% 이상 100% 이하인 것이 바람직하며, 98% 이상 100% 이하인 것이 바람직하며, 99% 이상 100% 이하인 것이 보다 바람직하다. nc 비율과 CAAC 비율의 합을 높임으로써, 예를 들면 명확한 입계가 적은 산화물 반도체막을 실현할 수 있다. 명확한 입계를 적게 함으로써, 예를 들면 산화물 반도체막의 캐리어 이동도를 높일 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태인 산화물 반도체막의 일례에 관해서 설명한다.
nc-OS막은, CAAC-OS막에 비해 비교적 낮은 성막 온도에서도 형성할 수 있는 경우가 있다. 예를 들면, 기판으로의 가열을 사용하지 않고 형성할 수 있는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터를 갖는 반도체 장치는, 생산성 높게 제작할 수 있는 경우가 있다.
또한, nc-OS막은 적당한 산소 투과성을 갖기 때문에, 산소를 막 전체로 확산시키기 쉬워, 산소 결손을 보다 저감시키기 쉬운 경우가 있다. 따라서, 결함 밀도가 낮은 산화물 반도체막을 실현할 수 있는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터를 갖는 반도체 장치의 특성을 향상시킬 수 있는 경우가 있다. 또한, 신뢰성을 높일 수 있는 경우가 있다.
여기에서, nc-OS막 및 CAAC-OS막은，모두 층상으로 중첩된 원자 배열을 가진다. 이러한 층상으로 중첩된 원자 배열은, 예를 들면 TEM 등을 사용하여 관찰할 수 있다.
여기에서, nc-OS막 및 CAAC막에 관해서, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용한 투과 전자 현미경법(TEM: Transmission Electron Microscopy)에 의해 얻어지는 상(TEM상이라고도 한다.)을 관찰한다. 또한, TEM 관찰에 의한 명시야상 및 회절 패턴의 복합 해석상을 고분해능 TEM상이라고 부른다. 그리고, 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라고 부른다. 또한, Cs 보정 고분해능 TEM상의 취득은, 예를 들면, 니혼덴시 가부시키가이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
CAAC-OS 및 nc-OS에 있어서, Cs 보정 고분해능 단면 TEM상을 보다 상세하게 해석함으로써, 결정의 크기 및 배향성에 관해서 조사한다. 이하에서는, nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다. 결정의 크기 및 배향성은, 단면 TEM상에 있어서 예를 들면 20nm각 이상의 범위에 관해서 펠릿을 추출하고, 그 크기 및 방향을 조사한다.
또한, 도 17의 (A)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM상이다. 또한, 도 17의 (B)는 nc-OS의 Cs 보정 고분해능 단면 TEM상이다. 또한, 좌우의 도면은 동일한 장소를 관찰한 것으로, 우측 도면에는 펠릿을 나타내는 보조선을 긋고 있다.
도 18의 (A)는, DC 스퍼터링법으로 성막한 CAAC-OS의 단면 TEM상이다. 또한, 도 18의 (B)는 그 일부를 확대한 Cs 보정 고분해능 단면 TEM상이다. 도 18의 (B)에 있어서, 펠릿의 수를 헤아리고, 그 크기 및 방향에 관해서 도수 분포로 한다(도 22의 (A) 참조.). 여기에서, 도 18의 (A)에 나타내는 화살표는, 시료면에 수직인 방향을 나타낸다. 또한, 도 18의 (B)에 나타내는 흰선의 방향은 펠릿의 방향을 나타내고, 흰선의 길이는 펠릿의 크기를 나타낸다.
도 19의 (A)는 RF 스퍼터링법으로 성막한 CAAC-OS의 단면 TEM상이다. 또한, 도 19의 (B)는, 그 일부를 확대한 Cs 보정 고분해능 단면 TEM상이다. 도 19의 (B)에 있어서, 펠릿의 수를 헤아리고, 그 크기 및 방향에 관해서 도수 분포로 한다(도 22의 (B) 참조.).
도 20의 (A)는 DC 스퍼터링법으로 성막한 nc-OS의 단면 TEM상이다. 또한, 도 20의 (B)는, 그 일부를 확대한 Cs 보정 고분해능 단면 TEM상이다. 도 20의 (B)에 있어서, 펠릿의 수를 헤아리고, 그 크기 및 방향에 관해서 도수 분포로 한다(도 22의 (C) 참조.).
도 21의 (A)는 RF 스퍼터링법으로 성막한 nc-OS의 단면 TEM상이다. 또한, 도 21의 (B)는, 그 일부를 확대한 Cs 보정 고분해능 단면 TEM상이다. 도 21의 (B)에 있어서, 펠릿의 수를 헤아리고, 그 크기 및 방향에 관해서 도수 분포로 한다(도 22의 (D) 참조.).
하기 표는, 도 22를 정리한 결과이다. 여기에서 펠릿의 방향은, 시료면에 대한 각도의 절대값을 나타낸다.
Figure pat00001
nc-OS는, 예를 들면 바람직하게는 0.5nm 이상 3nm 이하, 보다 바람직하게는 1nm 이상 3nm 이하의 크기의 펠릿을 갖는 것이 바람직하다. 또한, nc-OS에 있어서, 펠릿의 방향은, RF 스퍼터링법이 DC 스퍼터링법보다 시료면에 수직인 방향으로 배향하고 있는 것을 알 수 있다. 여기에서, nc-OS의 펠릿의 방향이 시료면에 대해 0°이상 30°미만인 비율은, 예를 들면 0% 이상 70% 이하가 바람직하며, 30°이상 60°미만인 비율은, 예를 들면 10% 이상 60% 이하가 바람직하며, 60°이상 90°미만인 비율은, 예를 들면 0% 이상 60% 이하가 바람직하다. nc-OS는, CAAC-OS에 비해 펠릿의 방향이 랜덤한 것을 알 수 있다.
이러한 펠릿을 갖는 산화물 반도체막은, 예를 들면 이하와 같은 성막 모델로 설명할 수 있다.
[성막 모델]
이하에서는, nc-OS의 성막 모델에 관해서 설명한다.
도 24는, 스퍼터링법에 의해 nc-OS가 성막되는 모습을 나타낸 성막실 내의 모식도이다.
타깃(5130)은 백킹 플레이트 위에 접착되어 있다. 타깃(5130) 및 백킹 플레이트 아래에는, 복수의 마그넷이 배치된다. 상기 복수의 마그넷에 의해, 타깃(5130) 위에는 자기장이 발생하고 있다. 마그넷의 자기장을 이용하여 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
타깃(5130)은 다결정 구조를 가지며, 어느 하나의 결정립에는 벽개면이 포함된다. 또한, 벽개면의 상세에 관해서는 후술한다.
기판(5120)은 타깃(5130)과 마주 보도록 배치하고 있고, 그 거리(d)(타깃-기판간 거리(T-S간 거리)라고도 한다.)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는, 대부분이 성막 가스(예를 들면, 산소, 아르곤, 또는 산소를 50체적% 이상의 비율로 함유하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기에서, 타깃(5130)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마가 확인된다. 또한, 타깃(5130) 위의 자기장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는, 성막 가스가 이온화함으로써, 이온(5101)이 발생한다. 이온(5101)은, 예를 들면, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(5101)은 전계에 의해 타깃(5130)측으로 가속되고, 곧 타깃(5130)과 충돌한다. 이 때, 벽개면으로부터 평판상 또는 펠릿상의 스퍼터 입자인 펠릿(5100a) 및 펠릿(5100b)이 박리되어, 밖으로 쫓겨난다. 또한, 펠릿(5100a) 및 펠릿(5100b)은, 이온(5101)의 충돌 충격에 의해, 구조에 변형이 발생하는 경우가 있다.
펠릿(5100a)은, 삼각형, 예를 들면 정삼각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터 입자이다. 또한, 펠릿(5100b)은, 육각형, 예를 들면 정육각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판상 또는 펠릿상의 스퍼터 입자를 총칭하여 펠릿이라고 부른다. 펠릿의 평면의 형상은, 삼각형, 육각형으로 한정되지 않는다. 예를 들면, 삼각형이 2개 이상 6개 이하로 합쳐진 형상이 되는 경우가 있다. 예를 들면, 정삼각형이 2개 합쳐진 사각형이 되는 경우도 있다.
펠릿은 성막 가스의 종류 등에 따라 두께가 결정된다. 펠릿의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터 입자는 두께가 없는 펠릿상인 편이, 두께가 있는 주사위상인 것보다 바람직하다.
펠릿은 플라즈마를 통과할 때에 전하를 수취함으로써, 측면이 음 또는 양으로 대전하는 경우가 있다. 펠릿은 측면에 산소 원자를 가지고, 상기 산소 원자가 음으로 대전할 가능성이 있다.
도 24에 도시하는 바와 같이, 예를 들면, 펠릿은, 플라즈마 중을 연과 같이 비상하여, 팔랑팔랑 기판(5120) 위까지 날아 올라간다. 펠릿은 전하를 띠고 있기 때문에, 다른 펠릿이 이미 퇴적되어 있는 영역이 가까워지면, 척력이 생긴다. 여기에서, 기판(5120)의 상면에서는, 기판(5120)의 상면에 평행한 방향의 자기장이 발생하고 있다. 또한, 기판(5120) 및 타깃(5130) 사이에는, 전위차가 부여되어 있기 때문에, 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐르고 있다. 따라서, 펠릿은, 기판(5120)의 상면에 있어서, 자기장 및 전류의 작용에 의해, 힘(로렌츠력)을 받는다. 또한, 펠릿에 부여하는 힘을 크게 하기 위해서는, 기판(5120)의 상면에 있어서, 기판(5120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더욱 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 설치하면 좋다. 또는, 기판(5120)의 상면에 있어서, 기판(5120)의 상면에 평행한 방향의 자기장이, 기판(5120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 설치하면 좋다.
이상과 같은 모델에 의해, 펠릿이 기판(5120) 위에 퇴적되어 가는 것으로 생각된다. 따라서, 에피택셜 성장과는 달리, 피형성면이 결정 구조를 갖지 않는 경우에 있어서도, nc-OS의 성막이 가능한 것을 알 수 있다. 예를 들면, 기판(5120)의 상면(피형성면)의 구조가 비정질 구조라도, nc-OS를 성막하는 것은 가능하다.
이러한 모델에 의해 nc-OS가 성막되기 때문에, 스퍼터 입자가 두께가 없는 펠릿상인 편이 바람직하다. 또한, 스퍼터 입자가 두께가 있는 주사위상인 경우, 기판(5120) 위로 향하는 스퍼터 입자의 면이 일정해지지 않아, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
또한, 기판(5120)이 가열되어 있는 경우에는, 펠릿과 기판(5120) 사이에서 마찰 등의 저항이 보다 작은 상태로 되어 있다. 그 결과, 펠릿은 기판(5120)의 상면을 활공하듯이 이동한다. 펠릿의 이동은, 펠릿의 평판면을 기판(5120)을 향한 상태에서 일어난다. 그 후, 이미 퇴적되어 있는 다른 펠릿(5100)의 측면까지 도달하면, 측면끼리가 결합하여, CAAC-OS막을 얻는다.
기판(5120)이 가열되어 있지 않은 경우에는, 펠릿과 기판(5120) 사이에서 마찰 등의 저항이 보다 큰 상태로 되어 있다. 그 결과, 펠릿은, 기판(5120)의 상면을 활공하듯이 이동하는 것이 어렵고, 불규칙하게 내려 쌓여 감으로써 nc-OS를 얻을 수 있다.
CAAC-OS는 기판(5120)을 가열하여 성막하는데 대해, nc-OS는 기판(5120)을 가열하지 않아도 성막이 가능하다.
또한, 예를 들면 도 25에 도시하는 바와 같이, 챔버 내의 분위기를 바람직하게는 실온 이상 500℃ 이하, 보다 바람직하게는 200℃ 이상 400℃ 이하로 가열해도 좋다. 분위기의 가열에는, 예를 들면 헤일로겐 램프 등의 램프(5140)를 사용하면 좋다. 분위기의 가열에 의해, 예를 들면 챔버 내를 비상하는 펠릿이 가열되어, 결함이 감소될 가능성이 있다. 또한, 펠릿 사이즈가 증가할 가능성이 있다. 또한, 분위기의 가열에 의해, 예를 들면 챔버 내의 수분이 증발하기 쉬워져, 진공도를 보다 높일 수 있다.
[벽개면]
이하에서는, nc-OS의 성막 모델에 있어서 기재된 타깃의 벽개면에 관해서 설명한다.
우선은, 타깃의 벽개면에 관해서 도 10을 사용하여 설명한다. 도 10에, InGaZnO4 결정의 구조를 도시한다. 또한, 도 10의 (A)는 c축을 위로 향하게 하고, b축에 평행한 방향에서 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한다. 또한, 도 10의 (B)는 c축에 평행한 방향에서 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한다.
InGaZnO4 결정의 각 결정면에 있어서의 벽개에 필요한 에너지를, 제 1 원리 계산에 의해 산출한다. 또한, 계산에는, 의사 포텐셜과, 평면파 기저를 사용한 밀도 범함수 프로그램(CASTEP)을 사용한다. 또한, 의사 포텐셜에는 울트라 소프트형의 의사 포텐셜을 사용한다. 또한, 범함수에는 GGA PBE를 사용한다. 또한, 컷오프 에너지는 400eV로 한다.
초기 상태에 있어서의 구조 에너지는, 셀 사이즈를 포함한 구조 최적화를 행한 후에 도출한다. 또한, 각 면에서 벽개후의 구조 에너지는, 셀 사이즈를 고정시킨 상태에서, 원자 배치의 구조 최적화를 행행 후에 도출한다.
도 10에 도시한 InGaZnO4 결정의 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 제 4 면 중 어느 하나에서 벽개한 구조를 제작하고, 셀 사이즈를 고정시킨 구조 최적화 계산을 행한다. 여기에서, 제 1 면은 Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 10의 (A) 참조.). 제 2 면은, Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 10의 (A) 참조.). 제 3 면은 (110)면에 평행한 결정면이다(도 10의 (B) 참조.). 제 4 면은 (100)면(또는 bc면)에 평행한 결정면이다(도 10의 (B) 참조.).
이상과 같은 조건으로, 각 면에서 벽개후의 구조 에너지를 산출한다. 다음에, 벽개후의 구조 에너지와 초기 상태에 있어서의 구조 에너지의 차이를, 벽개면의 면적으로 나눔으로써, 각 면에 있어서의 벽개 용이성의 척도인 벽개 에너지를 산출한다. 또한, 구조 에너지는, 구조에 포함되는 원자와 전자에 대해, 전자의 운동 에너지와, 원자간, 원자-전자간, 및 전자간의 상호 작용을 고려한 에너지이다.
계산의 결과, 제 1 면의 벽개 에너지는 2.60J/㎡, 제 2 면의 벽개 에너지는 0.68J/㎡, 제 3 면의 벽개 에너지는 2.18J/㎡, 제 4 면의 벽개 에너지는 2.12J/㎡인 것을 알 수 있었다(하기 표 참조.).
Figure pat00002
이 계산에 의해, 도 10에 도시한 InGaZnO4의 결정의 구조에 있어서, 제 2 면에 있어서의 벽개 에너지가 가장 낮아진다. 즉, Ga-Zn-O층과 Ga-Zn-O층 사이가 가장 벽개하기 쉬운 면(벽개면)인 것을 알 수 있다. 따라서, 본 명세서에 있어서, 벽개면이라고 기재하는 경우, 가장 벽개하기 쉬운 면인 제 2 면을 나타낸다.
Ga-Zn-O층과 Ga-Zn-O층 사이인 제 2 면에 벽개면을 갖기 때문에, 도 10의 (A)에 도시하는 InGaZnO4의 결정은, 2개의 제 2 면과 등가인 면에서 분리할 수 있다. 따라서, 타깃에 이온 등을 충돌시키는 경우, 가장 벽개 에너지가 낮은 면에서 벽개한 웨이퍼상의 유닛(우리는 이것을 펠릿이라고 부른다.)이 최소 단위가 되어 튀어나올 것으로 생각된다. 그 경우, InGaZnO4의 펠릿은, Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층이 된다.
또한, 제 1 면(Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면)보다, 제 3 면((110)면에 평행한 결정면), 제 4 면((100)면(또는 bc면)에 평행한 결정면)의 벽개 에너지가 낮기 때문에, 펠릿의 평면 형상은 삼각 형상 또는 육각 형상이 많은 것이 시사된다.
[막 밀도]
다음에, In-M-Zn 산화물막의 밀도를 평가하였다. 타깃으로서 In:Ga:Zn=1:1:1의 다결정의 In-Ga-Zn 산화물을 사용하고, DC 스퍼터링법으로 nc-OS를 성막하였다. 압력은 0.4Pa로 하고, 성막 온도는 실온, 전원 전력은 100W, 성막 가스로서 아르곤 및 산소를 사용하고, 각각의 유량은 아르곤을 98sccm, 산소를 2sccm으로 하였다. 얻어진 In-Ga-Zn 산화물의 밀도는, 6.1g/㎤이었다. 여기에서, 비특허문헌 2보다, 단결정의 InGaZnO4의 밀도는 6.357g/㎤이다. 또한, JCPDS 카드, No.00-038-1097에 기재되어 있는 바와 같이, 단결정의 In2Ga2ZnO7의 밀도는 6.494g/㎤인 것이 알려져 있다. 따라서, 얻어진 nc-OS막은, 높은 밀도를 갖는 우수한 막인 것을 알 수 있다.
본 발명의 일 형태의 산화물 반도체막인 In-M-Zn 산화물막의 밀도는, 예를 들면 개략 동일한 원자수비를 갖는 단결정 밀도의 85% 이상이 바람직하며, 90% 이상이 보다 바람직하며, 95% 이상이 더욱 바람직하다.
또는, 원소 M이 갈륨인 경우에, 본 발명의 일 형태인 산화물 반도체막의 밀도는, 예를 들면 5.7g/㎤ 이상 6.49g/㎤ 이하가 바람직하며, 5.75g/㎤ 이상 6.49g/㎤ 이하가 바람직하며, 5.8g/㎤ 이상 6.33g/㎤ 이하가 보다 바람직하며, 5.85g/㎤ 이상 6.33g/㎤ 이하가 더욱 바람직하다.
여기에서, 개략 동일한 원자수비란, 예를 들면, 서로가 갖는 원자수비의 차이가 10% 이내인 것을 가리킨다.
여기에서, 예를 들면 단결정의 밀도는, 상이한 원자수비를 갖는, 2개 이상의 In-M-Zn 산화물막의 밀도로부터 견적해도 좋다. 여기에서 원자수비가 In:M:Zn=1:1:1인 단결정의 밀도를 D1, 원자수비가 In:M:Zn=2:2:1인 단결정의 밀도를 D2로 한다. 인듐, 원소 M 및 아연의 원자수비가 1:1:0.8인 In-M-Zn 산화물막의 밀도는, D1과 D2 사이의 값을 취하는 것이 예측된다. 따라서 단결정의 밀도로서, 예를 들면 D1과 D2의 평균값을 산출하여 참조해도 좋고, D1, D2 중 어느 하나의 값, 예를 들면 원자수비의 보다 가까운 값을 참조해도 좋다. D1과 D2를 사용하여 평균값을 산출할 때는, 예를 들면 0.6×D1+0.4×D2로 하면 좋다. 원자수비가 In:M:Zn=A:B:C인 단결정의 밀도를 Dα, 원자수비가 In:M:Zn=D:E:F인 단결정의 밀도를 Dβ로 한다. 원자수비가 In:M:Zn=X:Y:Z인 단결정의 밀도는, 예를 들면 이하와 같이 산출하면 된다.
우선, (αA+βD):(αB+βE):(αC+βF)=X:Y:Z가 되도록 α 및 β를 구한다. 다음에, 구한 α 및 β를 사용하여, 단결정의 밀도를 {α/(α+β)}Dα+{β/(α+β)}Dβ로서 산출하면 된다.
다음에, nc-OS막의 제작 방법의 일례에 관해서 설명한다.
산화물 반도체막을 성막하기 위한 일반적인 방법으로서는, 예를 들면 스퍼터링법, 화학 기상 퇴적(CVD)법(유기 금속 화학 퇴적(MOCVD)법, 원자층 성막(ALD)법 또는 플라즈마 화학 기상 퇴적(PECVD)법을 포함한다), 진공 증착법 또는 펄스레이저 퇴적(PLD)법 등을 들 수 있다.
nc-OS막은 스퍼터링법을 사용하여 형성하는 것이 바람직하다. 스퍼터링법에 사용하는 타깃으로서, In-M-Zn 산화물을 사용할 수 있다.
또한 타깃은 다결정의 In-M-Zn 산화물을 갖는 것이 바람직하다. 예를 들면, 다결정의 In-M-Zn 산화물을 갖는 타깃을 사용한 경우에는, 타깃이 벽개성을 가지고, nc-OS막을 형성하기 쉬운 가능성이 있어, 보다 바람직하다.
타깃으로서, 산화 인듐, 원소 M을 갖는 산화물, 및 산화 아연의 혼합물을 사용하여 In-M-Zn 산화물을 제작할 수 있는 경우가 있지만, 다결정의 In-M-Zn 산화물을 갖는 타깃을 사용하는 것이 바람직하다.
또한, nc-OS막은, 실온 정도에서 형성할 수 있는 경우가 있어, 바람직하다. 예를 들면 기판으로의 가열을 행하지 않아도 형성할 수 있는 경우가 있어, 바람직하다. 또한, 예를 들면 챔버 내의 분위기를 바람직하게는 실온 이상 500℃ 이하, 보다 바람직하게는 200℃ 이상 400℃ 이하로 가열해도 좋다.
[원자수비에 관해서]
여기에서 본 발명의 일 형태인 산화물 반도체막으로서, 예를 들면 In-M-Zn 산화물막을 사용하는 것이 바람직하다. In-M-Zn 산화물이 갖는 In, M 및 Zn의 원자수비를 In:M:Zn=x:y:z로 한다.
본 발명의 일 형태의 산화물 반도체막인 In-M-Zn 산화물막은, 예를 들면 인듐의 비율을 높이는 것이 바람직하다.
또한, 산화물 반도체막의 입계는, 적을수록 바람직하다. 입계가 적은 비단결정 산화물 반도체막으로서, 예를 들면 nc-OS막이나 CAAC-OS막을 들 수 있다. 또한, 산화물 반도체막은 nc-OS막과 CAAC-OS막의 양자를 가져도 좋다.
또한, 본 발명의 일 형태인 산화물 반도체막은, 나노 빔 전자 회절을 행한 경우에, nc-OS막의 회절 패턴이 관측되는 영역(nc 구조)을 갖는 것이 바람직하다. 또한, 본 발명의 일 형태인 산화물 반도체막은, nc-OS막의 회절 패턴이 관측되는 영역과, CAAC-OS막의 회절 패턴이 관측되는 영역(CAAC 구조)을 가져도 좋다.
또한, 본 발명의 일 형태인 산화물 반도체막은, 높은 nc 비율을 갖는 것이 바람직하다. 예를 들면, nc 비율은 30% 이상이 바람직하며, 50% 이상이 바람직하며, 80% 이상이 보다 바람직하다. 또한, 본 발명의 일 형태인 산화물 반도체막은, nc 비율과 CAAC 비율의 합이 80% 이상인 것이 바람직하며, 90% 이상 100% 이하인 것이 바람직하며, 95% 이상 100% 이하인 것이 바람직하며, 98% 이상 100% 이하인 것이 바람직하며, 99% 이상 100% 이하인 것이 보다 바람직하다.
본 발명의 일 형태인 산화물 반도체막은, 복수의 막을 적층해도 좋다. 또한 복수의 막의 각각의 nc 비율 및 CAAC 비율이 상이해도 좋다. 또한, 적층된 복수의 막 중, 적어도 1층의 막은, 높은 nc 비율을 갖는 것이 바람직하다. 예를 들면, nc 비율은 30% 이상이 바람직하며, 50% 이상이 바람직하며, 80% 이상이 보다 바람직하다. 또한, 적층된 복수의 막 중, 적어도 1층의 막은, nc 비율과 CAAC 비율의 합이 80% 이상인 것이 바람직하며, 90% 이상 100% 이하인 것이 바람직하며, 95% 이상 100% 이하인 것이 바람직하며, 98% 이상 100% 이하인 것이 바람직하며, 99% 이상 100% 이하인 것이 보다 바람직하다.
도 6에 도시하는 바와 같이, In2O3, Ga2O3, 및 ZnO의 분말을 혼합하고, 1350℃에서 소성한 경우에는, 아연의 비율을 크게 함으로써 고용역이 넓어지는 것이 비특허문헌 1에 기재되어 있다. 여기에서, In-Ga-Zn 산화물의 원자수비를 고용역을 취할 수 있는 범위로 함으로써, 본 발명의 일 형태의 산화물 반도체막의 CAAC 비율이 보다 높아지는 경우가 있다. 따라서, 아연의 비율을 작게 함으로써, 본 발명의 일 형태의 산화물 반도체막의 nc 비율을 보다 높게 할 수 있는 경우가 있다. 산화물 반도체막이 갖는 인듐, 원소 M 및 아연의 원자수비를 인듐:원소 M:아연=x:y:z로 한다. 예를 들면, z에 대한 x+y의 비율, 즉 (x+y)/z를 크게 함으로써, nc 비율을 보다 높일 수 있는 경우가 있다. 구체적으로는, 예를 들면 (x+y)>z가 바람직하며, (x+y)≥1.5z가 바람직하며, (x+y)≥2z가 바람직하다.
또한, 스피넬 구조의 결정이 CAAC-OS막이나 nc-OS막과 혼재함으로써, 명확한 입계, 또는 경계부를 형성하는 경우가 있다. 따라서, 스피넬 구조의 결정이 보다 형성되기 쉬운 원자수비로부터 멀어지는 것이 바람직하다.
따라서, 본 발명의 일 형태의 산화물 반도체막인 In-M-Zn 산화물막이 갖는 In, 원소 M 및 아연의 원자수비 x, y 및 z는 도 4의 (A)에 도시하는 영역(13) 내의 원자수비를 갖는 것이 바람직하며, 도 4의 (B)에 도시하는 영역(14)의 원자수비를 갖는 것이 보다 바람직하다. 여기에서 영역(13)은, 제 1 좌표 K(x:y:z=8:14:7)와, 제 2 좌표 R(x:y:z=2:4:3)과, 제 3 좌표 V(x:y:z=1:2:3)와, 제 4 좌표 S(x:y:z=1:0:1)와, 제 5 좌표 T(x:y:z=8:0:1)와, 제 6 좌표 U(x:y:z=6:2:1)와, 상기 제 1 좌표 K를, 순서대로 선분으로 연결한 영역 내이다. 또한, 영역(13)은, 6개의 점을 연결하는 선분을 포함한다. 또한 영역(13)에는 모든 좌표를 포함한다. 또한, 영역(14)은 제 1 좌표 K(x:y:z=8:14:7)와, 제 2 좌표 R(x:y:z=2:4:3)과, 제 3 좌표 V(x:y:z=1:2:3)와, 제 4 좌표 W(x:y:z=7:1:8)와, 제 5 좌표 X(x:y:z=7:1:1)와, 제 6 좌표 U(x:y:z=6:2:1)와, 상기 제 1 좌표 K를, 순서대로 선분으로 연결한 영역 내이다. 또한, 영역(14)은 6개의 점을 연결하는 선분을 포함한다. 또한 영역(14)에는 모든 좌표를 포함한다.
또한, 산화물 반도체막을 스퍼터링법으로 성막하는 경우, 얻어지는 막의 원자수비가, 타깃의 원자수비로부터 벗어나는 경우가 있다. 특히 아연은, 얻어지는 막의 아연 비율이 타깃의 아연 비율보다 작아지는 경우가 있다. 구체적으로는, 얻어지는 막의 아연 비율은, 예를 들면 타깃의 아연 비율의 40atomic% 이상 90atomic% 정도 이하가 되는 경우가 있다.
여기에서, In-Ga-Zn 산화물을 스퍼터링법으로 성막하는 경우에, 사용하는 타깃의 원자수비와 얻어지는 막의 원자수비의 관계를 조사하였다.
성막 조건으로서, 성막 가스에 아르곤 및 산소를 사용하고, 산소 유량비를 33%로 하였다. 여기에서 산소 유량비란, 산소 유량÷(산소 유량+아르곤 유량)×100[%]로 표시되는 양이다. 또한, 압력은 0.4Pa에서부터 0.7Pa의 범위로 하고, 기판 온도를 200℃ 내지 300℃, 전원 전력을 0.5kW(DC)로 하였다.
도 23에, 타깃의 2개의 원소에 착안했을 때의 원자수비의 값과, 아연의 잔류율의 관계를 도시한다. 도면 중의 숫자는, 타깃의 In:Ga:Zn의 원자수비를 나타낸다. 여기에서 아연의 잔류율에 관해서 설명한다. 얻어진 막의 원자수비에 있어서의, 아연 항의 값을, 막의 인듐, 갈륨 및 아연 항의 값의 합으로 나눈 값을 Zn(Film)으로 한다. 또한, 타깃의 원자수비에 있어서의, 아연 항의 값을, 타깃의 인듐, 갈륨 및 아연 항의 값의 합으로 나눈 값을 Zn(Target)으로 한다. 여기에서, 아연의 잔류율을, A=Zn(Film)÷Zn(Target)×100[%]로 표시되는 값으로 정의한다.
또한, 사용하는 In-Ga-Zn 산화물 타깃의 인듐, 갈륨 및 아연의 원자수비를 a:b:c로 나타낸다.
도 23의 (A)는 가로축에 타깃의 갈륨에 대한 아연의 비의 값(c/b)을, 도 23의 (B)는 가로축에 타깃의 인듐의 원자수비에 대한 갈륨의 비의 값(b/a)을, 도 23의 (C)는 가로축에 타깃의 인듐에 대한 아연의 비의 값(c/a)을 각각 나타내고 있다. 또한 각각의 세로축은 아연의 잔류율 A를 나타낸다.
여기에서 도 23으로부터, 스퍼터링법에 의해 얻어지는 막의 아연의 잔류율은, 대략 50% 이상 90% 이하인 것을 알 수 있다. 또한, 인듐 및 갈륨은, 아연과 비교하여 타깃의 원자수비로부터는 크게 변화되지 않는다고 할 수 있다. 또한, 타깃의 갈륨에 대한 아연의 비의 값(c/b)이 예를 들면 1인 경우에는 아연의 잔류율 A는 약 66%, 2인 경우에는 약 74%, 3인 경우에는 약 83%이다.
또한 도 23의 (A)로부터, 타깃의 갈륨에 대한 아연의 비의 값(c/b)과, 아연의 잔류율 사이에는 양호한 상관이 있는 것을 알 수 있다. 즉, 갈륨에 대해 아연이 적은 편이, 잔류율은 보다 낮게 되어 있다.
이상을 감안하여, 스퍼터링법을 사용하여 도 4의 (A)에 도시하는 영역(13)의 산화물 반도체막을 얻기 위해서는, 예를 들면 목적으로 하는 막의 아연의 비의 값에 대해, 타깃의 아연의 비의 값을 바람직하게는 1.7배 이상, 보다 바람직하게는 1.5배 이상으로 하면 좋다. 따라서 타깃의 인듐, 갈륨 및 아연은 도 5에 도시하는 영역(15)의 원자수비를 갖는 것이 바람직하다. 여기에서 영역(15)은, 제 1 좌표 K(a:b:c=8:14:7)와, 제 2 좌표 R(a:b:c=2:4:3)과, 제 3 좌표 Y(a:b:c=1:2:5.1)와, 제 4 좌표 Z(a:b:c=1:0:1.7)와, 제 5 좌표 T(a:b:c=8:0:1)와, 제 6 좌표 U(a:b:c=6:2:1)와, 상기 제 1 좌표 K를, 순서대로 선분으로 연결한 영역 내이다. 또한, 영역(15)은 6개의 점을 연결한 선분을 포함한다. 영역(15)에는 모든 좌표를 포함한다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태인 산화물 반도체막을 사용한 트랜지스터의 일례에 관해서 설명한다.
[트랜지스터의 예 1]
산화물 반도체막을 사용한 트랜지스터의 일례에 관해서, 도 12를 사용하여 설명한다.
도 12의 (A)는 트랜지스터(100)의 상면도를 도시한다. 또한, 도 12의 (B)는 도 12의 (A)에 도시하는 일점 쇄선 X-X'에 있어서의 단면을, 도 12의 (C)는 일점 쇄선 Y-Y'에 있어서의 단면을 도시한다. 도 12에 도시하는 트랜지스터(100)는, 기판(50)과, 기판(50)의 상면에 접하는 절연막(51)과, 절연막(51)의 상면에 접하는 절연막(114)과, 절연막(114)의 상면에 접하는 반도체층(101)과, 도전층(104a) 및 도전층(104b)과, 반도체층(101) 위에 게이트 절연막(102)과, 게이트 절연막(102) 을 개재하여 반도체층(101)과 중첩되는 게이트 전극(103)을 가진다. 또한 트랜지스터(100)를 피복하고, 절연막(112) 및 절연막(113)이 설치되어 있다. 또한, 트랜지스터(100)는 도전층(105)을 가져도 좋다. 또한, 기판(50)과 절연막(114) 사이에, 절연막을 설치하지 않아도 좋다.
반도체층(101)은 단층으로 형성해도 좋고, 제 1 층 내지 제 3 층의 적층 구조로 형성되는 것이 보다 바람직하다. 제 2 층은 제 1 층 위에 접하여 설치되고, 제 3 층은 제 2 층 위에 접하여 설치된다. 여기에서, 본 발명의 일 형태의 트랜지스터에 있어서, 제 1 층 및 제 3 층은, 제 2 층과 비교하여 전류가 흐르기 어려운 영역을 가진다. 따라서, 제 1 층 및 제 3 층을 절연체층이라고 부르는 경우가 있다. 따라서, 도 12에 도시하는 예와 같이, 반도체층(101)은 절연체층(101a), 반도체층(101b), 및 절연체층(101c)의 적층 구조로 형성되는 것이 바람직하다. 또한, 절연체층(101a) 및 절연체층(101c) 중 어느 하나를 갖지 않는 구조로 해도 좋다. 도 12에 도시하는 예에 있어서, 반도체층(101b)은 절연체층(101a)의 상면에 접한다. 또한, 도전층(104a) 및 도전층(104b)은, 반도체층(101b)의 상면과 접하고, 반도체층(101b)과 중첩되는 영역에서 이간된다. 또한, 절연체층(101c)은 반도체층(101b)의 상면에 접한다. 또한, 게이트 절연막(102)은 절연체층(101c)의 상면과 접한다. 또한, 게이트 전극(103)은 게이트 절연막(102) 및 절연체층(101c)을 개재하여 반도체층(101b)과 중첩된다.
또한 트랜지스터(100)를 피복하여, 절연막(112) 및 절연막(113)이 설치되어 있다. 절연막(112) 및 절연막(113)에 관해서는, 후술하는 실시형태에서 상세하게 서술한다.
도전층(104a) 및 도전층(104b)은 소스 전극 또는 드레인 전극으로서의 기능을 가진다. 또한, 도전층(105)에, 소스 전극보다 낮은 전압 또는 높은 전압을 인가하고, 트랜지스터의 임계값 전압을 플러스 방향 또는 마이너스 방향으로 변동시켜도 좋다. 트랜지스터의 임계값 전압을 플러스 방향으로 변동시킴으로써, 게이트 전압이 0V라도 트랜지스터가 비도통 상태(오프 상태)가 되는, 노멀리 오프를 실현할 수 있는 경우가 있다. 또한, 도전층(105)에 인가하는 전압은, 가변이라도 좋고, 고정이라도 좋다. 도전층(105)에 인가하는 전압을 가변으로 하는 경우, 전압을 제어하는 회로를 도전층(105)에 접속해도 좋다. 또한, 도전층(105)은 게이트 전극(103)과 접속해도 좋다.
절연막(114)의 상면은 CMP(Chemical Mechanical Polishing)법 등을 사용한 평탄화 처리에 의해 평탄화되어 있는 것이 바람직하다.
절연막(114)은 산화물을 함유하는 것이 바람직하다. 특히 가열에 의해 일부의 산소가 탈리되는 산화물 재료를 함유하는 것이 바람직하다. 적합하게는, 화학량론적 조성을 충족시키는 산소보다 많은 산소를 함유하는 산화물을 사용하는 것이 바람직하다. 화학량론적 조성을 충족시키는 산소보다 많은 산소를 함유하는 산화물막은, 가열에 의해 일부의 산소가 탈리된다. 절연막(114)으로부터 탈리된 산소는 산화물 반도체인 반도체층(101)에 공급되어, 산화물 반도체 중의 산소 결손을 저감시키는 것이 가능해진다. 그 결과, 트랜지스터의 전기 특성의 변동을 억제하여, 신뢰성을 높일 수 있다.
화학량론적 조성을 충족시키는 산소보다 많은 산소를 함유하는 산화물막은, 예를 들면, 승온 탈리 가스 분광법 분석(TDS 분석)으로, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/㎤ 이상, 바람직하게는 3.0×1020atoms/㎤ 이상인 산화물막이다. 또한, 상기 TDS 분석시에 있어서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
예를 들면 이러한 재료로서, 산화 실리콘 또는 산화 질화 실리콘을 함유하는 재료를 사용하는 것이 바람직하다. 또는, 금속 산화물을 사용할 수도 있다. 금속 산화물로서, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 사용할 수 있다. 또한, 본 명세서 중에 있어서, 산화 질화 실리콘이란, 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화 산화 실리콘이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 재료를 나타낸다.
또한 절연막(114)에 산소를 과잉으로 함유시키기 위해서, 절연막(114)에 산소를 도입하여 산소를 과잉으로 함유하는 영역을 형성해도 좋다. 예를 들면, 성막후의 절연막(114)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 함유한다)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
반도체층(101)은 산화물 반도체를 포함하여 구성된다. 산화물 반도체는, 실리콘보다 밴드 갭이 넓고, 또한 캐리어 밀도가 작은 반도체 재료를 사용하면, 트랜지스터의 오프 상태에 있어서의 전류를 저감시킬 수 있기 때문에 바람직하다. 또한, 반도체층(101)이 산화물 반도체를 포함하여 구성됨으로써, 전기 특성의 변동이 억제되어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
여기에서 반도체층(101)으로서, 예를 들면 실시형태 1이나, 실시형태 2에 나타내는 산화물 반도체를 사용할 수 있다.
또한, 본 명세서 등에 있어서 실질적으로 진성이라고 하는 경우, 산화물 반도체층의 캐리어 밀도는, 1×1017/㎤ 미만, 1×1015/㎤ 미만, 또는 1×1013/㎤ 미만이다. 산화물 반도체층을 고순도 진성화함으로써, 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
여기에서, 반도체층(101)으로서, 절연체층(101a), 반도체층(101b), 및 절연체층(101c)의 적층막을 사용하는 경우에 관해서, 상세하게 설명한다. 반도체층(101b)은 절연체층(101a) 및 절연체층(101c)보다 전자 친화력이 큰 산화물을 사용하는 것이 바람직하다. 예를 들면, 반도체층(101b)으로서, 절연체층(101a) 및 절연체층(101c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이다.
반도체층(101b)으로서, 절연체층(101a) 및 절연체층(101c)보다 전자 친화력이 큰 산화물을 사용함으로써, 게이트 전극에 전계를 인가하면, 절연체층(101a), 반도체층(101b), 절연체층(101c) 중, 전자 친화력이 큰 반도체층(101b)에 채널이 형성된다. 여기에서, 반도체층(101b)에 채널이 형성됨으로써, 예를 들면 채널 형성 영역이 게이트 절연막(102)과의 계면으로부터 멀어지기 때문에, 게이트 절연막과의 계면에서의 산란의 영향을 작게 할 수 있다. 따라서, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다. 여기에서, 반도체층(101b)과 절연체층(101c)은 후술하는 바와 같이, 구성하는 원소가 공통되고 있기 때문에, 계면 산란이 거의 발생하지 않는다.
또한, 게이트 절연막에 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 또는 질화 실리콘막 등을 사용하는 경우, 게이트 절연막에 함유되는 실리콘이, 산화물 반도체막에 혼입되는 경우가 있다. 산화물 반도체막에 실리콘이 함유되면, 산화물 반도체막의 결정성의 저하, 캐리어 이동도의 저하 등이 일어나는 경우가 있다. 따라서, 채널이 형성되는 반도체층(101b)의 불순물 농도, 예를 들면 실리콘 농도를 저감시키기 위해서, 반도체층(101b)과 게이트 절연막 사이에 절연체층(101c)을 설치하는 것이 바람직하다. 같은 이유에 의해, 절연막(114)으로부터의 불순물 확산의 영향을 저감시키기 위해, 반도체층(101b)과 절연막(114) 사이에 절연체층(101a)을 설치하는 것이 바람직하다.
반도체층(101b)으로서, 예를 들면, 인듐, 원소 M 및 아연을 갖는 산화물 반도체막을 사용하면 좋다. 예를 들면 실시형태 1이나, 실시형태 2에 나타내는 산화물 반도체막을 사용하는 것이 바람직하다.
반도체층(101b)은, 예를 들면, 에너지 갭이 큰 산화물을 사용한다. 반도체층(101b)의 에너지 갭은, 예를 들면, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.7eV 이상 3.7eV 이하, 더욱 바람직하게는 2.8eV 이상 3.3eV 이하로 한다.
다음에, 절연체층(101a) 및 절연체층(101c)에 관해서 설명한다. 예를 들면, 절연체층(101a) 및 절연체층(101c)은, 반도체층(101b)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물이다. 반도체층(101b)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 절연체층(101a) 및 절연체층(101c)이 구성되기 때문에, 절연체층(101a)과 반도체층(101b)의 계면, 및 반도체층(101b)과 절연체층(101c)의 계면에 있어서, 계면 준위가 형성되기 어렵다.
여기에서 밴드 구조에 관해서 도 11에 도시한다. 도 11에는, 진공 준위(vacuum level이라고 표기.), 각 층의 전도대 하단의 에너지(Ec라고 표기.) 및 가전자대 상단의 에너지(Ev라고 표기.)를 나타낸다.
여기에서, 절연체층(101a)과 반도체층(101b) 사이에는, 절연체층(101a)과 반도체층(101b)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체층(101b)과 절연체층(101c) 사이에는, 반도체층(101b)과 절연체층(101c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮아진다. 이로 인해, 절연체층(101a), 반도체층(101b) 및 절연체층(101c)의 적층체는, 각각의 계면 근방에 있어서, 에너지가 연속적으로 변화되는(연속 접합이라고도 한다.) 밴드 구조가 된다.
이 때, 전자는 절연체층(101a) 중 및 절연체층(101c) 중이 아니라, 반도체층(101b) 중을 주로 이동한다. 상기한 바와 같이, 절연체층(101a) 및 반도체층(101b)의 계면에 있어서의 계면 준위 밀도, 반도체층(101b)과 절연체층(101c)의 계면에 있어서의 계면 준위 밀도를 낮게 함으로써, 반도체층(101b) 중에서 전자의 이동이 저해되는 경우가 적어, 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 도 11에서는, 절연체층(101a)과 절연체층(101c)의 Ec가 같은 경우에 관해서 도시하였지만, 각각이 상이해도 좋다. 예를 들면, 절연체층(101a)보다 절연체층(101c)의 Ec가 높은 에너지를 가져도 좋다.
도 12의 (B)에 도시하는 바와 같이, 반도체층(101b)의 측면은, 도전층(104a) 및 도전층(104b)과 접한다. 또한, 도 12의 (C)에 도시하는 바와 같이, 게이트 전극(103)의 전계에 의해, 반도체층(101b)을 전기적으로 둘러쌀 수 있다(도전체의 전계에 의해, 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를, surrounded channel(s-channel) 구조라고 부른다.). 게이트 전극(103)이 반도체층(101b)의 상면 및 측면에 면하여 설치됨으로써, 반도체층(101b)의 상면 근방뿐만아니라 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스-드레인 간에 대전류를 흘려보낼 수 있어, 도통시의 전류(온 전류)를 높게 할 수 있다.
높은 온 전류가 얻어지기 때문에, s-channel 구조는, 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 상기 트랜지스터를 갖는 반도체 장치는, 집적도가 높은, 고밀도화된 반도체 장치로 하는 것이 가능해진다. 예를 들면, 트랜지스터는, 채널 길이가 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하인 영역을 가지고, 또한, 트랜지스터는, 채널 폭이 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하인 영역을 가진다. 특히 채널 폭이 작을수록 반도체층(101b)의 내부에까지 채널이 형성되는 영역이 넓어지기 때문에, 미세화될수록 온 전류에 대한 기여가 높아진다.
절연체층(101a) 및 절연체층(101c)으로서, 예를 들면 In-M-Zn 산화물을 사용할 수 있다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 차단성을 가진다. 이로 인해, 예를 들면 절연체층(101c)은 인듐 갈륨 산화물을 함유해도 좋다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들면, 70% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상으로 한다.
또한, 절연체층(101c)은 산화 갈륨을 함유하는 것이 보다 바람직하다. 절연체층(101c)에 산화 갈륨을 함유하면, 보다 낮은 오프 전류를 실현할 수 있는 경우가 있다.
또한, 절연체층(101a) 및 절연체층(101c)은 nc-OS막이나 CAAC-OS막을 사용하는 것이 바람직하다. 여기에서, 절연체층(101a)이나 절연체층(101c)의 nc 비율이나, CAAC 비율을 높임으로써, 예를 들면, 결함을 보다 적게 할 수 있다. 또한, 예를 들면 스피넬형의 결정을 갖는 영역을 적게 할 수 있다. 또한, 예를 들면 캐리어의 산란을 작게 할 수 있다. 또한, 예를 들면 불순물에 대한 차단성이 높은 막으로 할 수 있다. 또한, 반도체층(101b)으로의 불순물의 혼입을 억제할 수 있어, 반도체층(101b)의 불순물 농도를 저감시킬 수 있다.
절연체층(101a) 및 절연체층(101c)의 nc 비율은, 예를 들면 10% 이상이 바람직하며, 30% 이상이 바람직하며, 50% 이상이 바람직하며, 80% 이상이 바람직하며, 90% 이상이 바람직하며, 95% 이상이 바람직하다.
여기에서, 절연체층(101a), 반도체층(101b) 및 절연체층(101c)이 In-M-Zn 산화물인 경우를 생각한다. 절연체층(101a)이 갖는 In, 원소 M 및 Zn의 원자수비를 xa, ya 및 za로 한다. 마찬가지로, 반도체층(101b)이 갖는 In, 원소 M 및 Zn의 원자수비를 xb, yb 및 zb로 한다. 마찬가지로, 절연체층(101c)이 갖는 In, 원소 M 및 Zn의 원자수비를 xc, yc 및 zc로 한다. 이하에 각각의 바람직한 값에 관해서 설명한다.
xb, yb 및 zb는 도 1, 도 2의 (A) 및 도 4에 도시하는 영역(11), 영역(12), 영역(13) 및 영역(14) 중 어느 하나의 범위를 취하는 것이 바람직하다.
절연체층(101a) 및 절연체층(101c)은 스피넬형의 결정 구조가 포함되지 않거나, 또는 적은 것이 바람직하다. 따라서, xa:ya:za 및 xc:yc:zc는, 예를 들면 도 1의 영역(11)의 범위 내이며, 또한 반도체층(101b)보다 전자 친화력이 작아지는 값을 취하는 것이 바람직하다.
여기에서, 반도체층(101b)의 전자 친화력을 절연체층(101a) 및 절연체층(101c)보다 크게 하기 위해서는, 예를 들면 반도체층(101b)의 인듐의 함유율을 절연체층(101a) 및 절연체층(101c)보다 높이는 것이 바람직하다.
예를 들면, xb/(xb+yb+zb)>xa/(xa+ya+za), 및 xb/(xb+yb+zb)>xc/(xc+yc+zc)를 충족시키는 것이 바람직하다.
예를 들면, 바람직하게는 xa/(xa+ya)<0.5이며, 보다 바람직하게는 xa/(xa+ya)<0.33이며, 더욱 바람직하게는 xa/(xa+ya)<0.25이다. 또한, 바람직하게는 xb/(xb+yb)≥0.25이며, 더욱 바람직하게는 xb/(xb+yb)≥0.34이다. 또한, 바람직하게는 xc/(xc+yc)<0.5이며, 보다 바람직하게는 xc/(xc+yc)<0.33이고, 더욱 바람직하게는xc/(xc+yc)<0.25이다.
또는, xa, ya, za, 및 xc, yc, zc는 도 2의 (B)에 도시하는 영역(16) 내의 원자수비를 갖는 것이 바람직하다. 여기에서 영역(16)은, 제 1 좌표 K(x:y:z=8:14:7)와, 제 2 좌표 R(x:y:z=2:4:3)과, 제 3 좌표 L(x:y:z=2:5:7)과, 제 4 좌표 M(x:y:z=51:149:300)과, 제 5 좌표 B(x:y:z=1:4:10)와, 제 6 좌표C(x:y:z=1:1:4)와, 제 7 좌표 A(x:y:z=2:2:1)와, 상기 제 1 좌표 K를, 순서대로 선분으로 연결한 영역이다. 또한, 영역(16)에는 모든 좌표를 포함한다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 반도체층(101b) 전체에 채널이 형성된다. 따라서, 반도체층(101b)이 두꺼울수록 채널 영역은 커진다. 즉, 반도체층(101b)이 두꺼울수록, 트랜지스터의 온 전류를 높게 할 수 있다. 예를 들면, 20nm 이상, 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상, 보다 바람직하게는 100nm 이상의 두께의 영역을 갖는 반도체층(101b)으로 하면 좋다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들면, 300nm 이하, 바람직하게는 200nm 이하, 더욱 바람직하게는 150nm 이하의 두께의 영역을 갖는 반도체층(101b)으로 하면 좋다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 절연체층(101c)의 두께는 작을수록 바람직하다. 예를 들면, 10nm 미만, 바람직하게는 5nm 이하, 더욱 바람직하게는 3nm 이하의 영역을 갖는 절연체층(101c)으로 하면 좋다. 한편, 절연체층(101c)은, 채널이 형성되는 반도체층(101b)에, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 가진다. 이로 인해, 절연체층(101c)은 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들면, 0.3nm 이상, 바람직하게는 1nm 이상, 더욱 바람직하게는 2nm 이상의 두께의 영역을 갖는 절연체층(101c)으로 하면 좋다. 또한, 절연체층(101c)은 게이트 절연막(102) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위해서, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는, 절연체층(101a)은 두껍고, 절연체층(101c)은 얇은 것이 바람직하다. 예를 들면, 10nm 이상, 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상의 두께의 영역을 갖는 절연체층(101a)으로 하면 좋다. 절연체층(101a)의 두께를 두껍게 함으로써, 인접하는 절연체와 절연체층(101a)의 계면으로부터 채널이 형성되는 반도체층(101b)까지의 거리를 멀어지게 할 수 있다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들면, 200nm 이하, 바람직하게는 120nm 이하, 더욱 바람직하게는 80nm 이하의 두께의 영역을 갖는 절연체층(101a)으로 하면 좋다.
산화물 반도체막에 수소나 수분이 다량으로 함유되면, 수소에 기인한 도너 준위가 형성되는 경우가 있다. 도너 준위의 형성에 의해, 트랜지스터의 임계값이 마이너스 방향으로 시프트하는 경우가 있다. 따라서 산화물 반도체막 형성후에 탈수화 처리(탈수소화 처리)를 행하여, 수소, 또는 수분을 제거하여 불순물이 최대한 함유되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막으로의 탈수화 처리(탈수소화 처리)에 의해, 동시에 산소도 감소되어 버리는 경우가 있다. 따라서, 탈수화 처리후, 산소를 공급하고, 산화물 반도체막의 산소 결손을 보충하는 것이 바람직하다. 본 명세서 등에 있어서, 산화물 반도체막에 산소를 공급하는 것을, 가산소화 처리라고 기재하는 경우가 있다. 또는 산화물 반도체막에 함유되는 산소의 비율을 화학량론적 조성보다 높게 하는 것을 과산소화 처리라고 기재하는 경우가 있다.
이와 같이, 탈수화 처리에 의해 수소 또는 수분을 제거하고, 또한 가산소화 처리에 의해 산소 결손을 보충함으로써, i형(진성), 또는 i형에 매우 가까운, 실질적으로 i형(진성)인 산화물 반도체막을 실현할 수 있다. 또한, 실질적으로 진성이란, 산화물 반도체막 중에 도너에 유래하는 캐리어가 매우 적고(제로에 가깝고), 캐리어 밀도가 1×1017/㎤ 이하, 1×1016/㎤ 이하, 1×1015/㎤ 이하, 1×1014/㎤ 이하, 1×1013/㎤ 이하인 것을 말한다.
i형 또는 실질적으로 i형인 산화물 반도체막을 구비하는 트랜지스터는, 매우 우수한 오프 전류를 실현할 수 있다. 예를 들면, 산화물 반도체막을 사용한 트랜지스터의 오프 전류를, 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더욱 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더욱 바람직하게는 1×10-21A 이하로 할 수 있다. 여기에서, 오프 전류란, 트랜지스터가 오프 상태일 때의 드레인 전류를 가리킨다. 또한, 트랜지스터가 오프 상태란, n채널형의 트랜지스터인 경우, 게이트 전압이 임계값보다 충분히 작은 상태를 말한다. 구체적으로는, 게이트 전압이 임계값보다 1V 이상, 2V 이상 또는 3V 이상 작으면, 트랜지스터는 오프 상태가 된다.
도전층(104a) 및 도전층(104b)은, 한쪽이 소스 전극으로서 기능하고, 다른쪽이 드레인 전극으로서 기능한다.
도전층(104a) 및 도전층(104b)은, 알루미늄, 티타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화 티타늄막과, 그 티타늄막 또는 질화 티타늄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 티타늄막 또는 질화 티타늄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 함유하는 투명 도전 재료를 사용해도 좋다.
게이트 절연막(102)은, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 사용하면 좋으며, 적층 또는 단층으로 설치한다.
또한, 게이트 절연막(102)으로서, 하프늄실리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화 이트륨 등의 high-k 재료를 사용해도 좋다.
또한, 게이트 절연막(102)으로서, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
또한, 게이트 절연막(102)으로서, 절연막(114)과 같이, 화학량론적 조성을 충족시키는 산소보다 많은 산소를 함유하는 산화물 절연막을 사용하는 것이 바람직하다.
또한, 특정한 재료를 게이트 절연막에 사용하면, 특정한 조건으로 게이트 절연막에 전자를 포획시켜, 임계값 전압을 플러스 방향으로 시프트시킬 수도 있다. 예를 들면, 산화 실리콘과 산화 하프늄의 적층막과 같이, 게이트 절연막의 일부에 산화 하프늄, 산화 알루미늄, 산화 탄탈럼과 같은 전자 포획 준위가 많은 재료를 사용하고, 보다 높은 온도(반도체 장치의 사용 온도 또는 보관 온도보다 높은 온도, 또는, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하) 하에서, 게이트 전극의 전위를 소스 전극이나 드레인 전극의 전위보다 높은 상태를, 1초 이상, 대표적으로는 1분 이상 유지함으로써, 반도체층으로부터 게이트 전극을 향하여 전자가 이동하고, 그 중의 어느 정도는 전자 포획 준위에 포획된다.
게이트 전극(103)은, 예를 들면 알루미늄, 크로뮴, 구리, 탄탈럼, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 금속, 또는 상기한 금속을 성분으로 하는 합금이나, 상기한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속을 사용해도 좋다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈실리사이드 등의 실리사이드를 사용해도 좋다. 또한, 게이트 전극(103)은, 단층 구조라도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 추가로 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈럼, 텅스텐, 몰리브덴, 크로뮴, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수의 금속을 조합한 합금막, 또는 질화막을 사용해도 좋다.
또한, 게이트 전극(103)은 인듐주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 산화 실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속의 적층 구조로 할 수도 있다.
또한, 게이트 전극(103)과 게이트 절연막(102) 사이에, In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 설치해도 좋다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 가지고, 산화물 반도체의 전자 친화력보다 큰 값이기 때문에, 산화물 반도체를 사용한 트랜지스터의 임계값 전압을 플러스 방향으로 시프트시킬 수 있어, 소위 노멀리 오프 특성의 스위칭 소자를 실현할 수 있다. 예를 들면, In-Ga-Zn계 산질화물 반도체막을 사용하는 경우, 적어도 반도체층(101)보다 높은 질소 농도, 구체적으로는 7원자% 이상의 In-Ga-Zn계 산질화물 반도체막을 사용한다.
이상이 트랜지스터(100)에 관한 설명이다.
또한, 채널 길이란, 예를 들면, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 1개의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 한정되지 않는다. 즉, 1개의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 이로 인해, 본 명세서에서는, 채널 길이는, 채널이 형성되는 영역에 있어서의, 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
채널 폭이란, 예를 들면, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다. 또한, 1개의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 한정되지 않는다. 즉, 1개의 트랜지스터의 채널 폭은, 하나의 값으로 정해지지 않는 경우가 있다. 이로 인해, 본 명세서에서는, 채널 폭은 채널이 형성되는 영역에 있어서의, 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에 있어서의 채널 폭(이하, 실효적인 채널 폭이라고 부른다.)과, 트랜지스터의 상면도에 있어서 나타내는 채널 폭(이하, 겉보기상의 채널 폭이라고 부른다.)이 상이한 경우가 있다. 예를 들면, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 나타나는 겉보기상의 채널 폭보다 커져, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들면, 미세하고 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 상면에 형성되는 채널 영역의 비율에 대해, 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우는, 상면도에 있어서 나타나는 겉보기상의 채널 폭보다, 실제로 채널이 형성되는 실효적인 채널 폭쪽이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들면, 설계값으로부터 실효적인 채널 폭을 견적하기 위해서는, 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 모르는 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것은 곤란하다.
그래서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에 있어서의, 소스와 드레인이 마주 보고 있는 부분의 길이인 겉보기상의 채널 폭을, 「서라운드 채널 폭(SCW: Surrounded Channel Width)」이라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, 서라운드 채널 폭 또는 겉보기상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 겉보기상의 채널 폭, 서라운드 채널 폭 등은, 단면 TEM상 등을 취득하고, 그 화상을 해석하는 것 등에 의해, 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 구하는 경우, 서라운드 채널 폭을 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
[트랜지스터의 예 2]
본 발명의 일 형태인 산화물 반도체막을 사용한 트랜지스터의, 도 12와는 상이한 구조의 일례에 관해서, 도 13을 사용하여 설명을 행한다. 도 13의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이며, 도 13의 (B)는 도 13의 (A)에 도시하는 일점 쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당하고, 도 13의 (C)는, 도 13의 (A)에 도시하는 일점 쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당한다.
트랜지스터(100)는 기판(50) 위의 게이트 전극으로서 기능하는 게이트 전극(203a)과, 기판(50) 및 게이트 전극(203a) 위의 게이트 절연막(202)과, 게이트 절연막(202) 위의 반도체층(201)과, 반도체층(201)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전층(204a), 도전층(204b)을 가진다. 또한, 트랜지스터(100) 위, 보다 상세하게는, 도전층(204a), 도전층(204b) 및 반도체층(201) 위에 절연막(214), 절연막(216) 및 절연막(218)이 순서대로 적층되어 설치된다.
다음에, 본 실시형태의 트랜지스터에 포함되는 구성 요소에 관해서 설명한다.
트랜지스터(100)의 게이트 전극으로서 기능하는 게이트 전극(203a)으로서는, 게이트 전극(103)의 기재를 참조하면 좋다.
트랜지스터(100)의 게이트 절연막으로서 기능하는 게이트 절연막(202)으로서는, 게이트 절연막(102)의 기재를 참조하면 좋다. 또한, 게이트 절연막(202)으로서 2층 이상의 적층막을 사용해도 좋다. 예를 들면 도 13에 도시하는 바와 같이, 게이트 절연막(202a)과 게이트 절연막(202b)의 2층 구조로 해도 좋다. 그 경우는, 예를 들면 하층, 여기서는 게이트 절연막(202a)에 산소의 투과를 억제하는 차단막으로서의 기능을 갖는 막을 사용해도 좋다. 차단막으로서의 기능을 갖는 막으로서는, 예를 들면 후술하는 배리어막(111) 등을 참조하면 좋다.
반도체층(201)으로서는, 실시형태 1이나, 실시형태 2에 나타내는 산화물 반도체막을 사용하면 좋다. 또한, 반도체층(201)으로서, 반도체층(101)의 기재를 참조해도 좋다. 또한, 반도체층(201)은 2층 이상의 적층막을 사용해도 좋다.
절연막(214), 절연막(216) 및 절연막(218)은, 트랜지스터(100)의 보호 절연막으로서의 기능을 가진다. 절연막(214)은, 절연막(216)을 형성할 때의 반도체층(201)으로의 대미지 완화막으로서도 기능한다.
절연막(214), 절연막(216)은, 예를 들면, 상기의 절연막(114)과 같이 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 보다 바람직하다.
또한 절연막(214)은 결함량이 적은 것이 바람직하며, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/㎤ 이하인 것이 바람직하다. 절연막(214)에 포함되는 결함 밀도가 많으면, 상기 결함에 산소가 결합해 버려, 절연막(214)에 있어서의 산소의 투과량이 감소되어 버린다.
또한, 절연막(214)에 있어서는, 외부에서 절연막(214)에 들어온 산소가 모두 절연막(214)의 외부로 이동하지 않고, 절연막(214)에 머무는 산소도 있다. 또한, 절연막(214)에 산소가 들어가는 동시에, 절연막(214)에 함유되는 산소가 절연막(214)의 외부로 이동함으로써, 절연막(214)에 있어서 산소의 이동이 발생하는 경우도 있다. 절연막(214)으로서 산소를 투과할 수 있는 산화물 절연막을 형성하면, 절연막(214) 위에 설치되는, 절연막(216)으로부터 탈리되는 산소를, 절연막(214) 을 개재하여 반도체층(201)으로 이동시킬 수 있다.
또한, 절연막(214)은 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 전도대 하단의 에너지(Ec_os) 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. Ev_os와 Ec_os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화 질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화 질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화 질화 실리콘막은, 승온 탈리 가스분석법에 있어서, 질소 산화물의 방출량보다 암모니아 분자의 방출량이 많은 막이며, 대표적으로는 암모니아 분자의 방출량이 1×1018개/㎤ 이상 5×1019개/㎤ 이하이다. 또한, 암모니아 분자의 방출량은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는, 절연막(214) 등에 준위를 형성한다. 상기 준위는 반도체층(201)의 에너지 갭 내에 위치한다. 이로 인해, 질소 산화물이 절연막(214) 및 반도체층(201)의 계면으로 확산되면, 상기 준위가 절연막(214)측에 있어서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가, 절연막(214) 및 반도체층(201) 계면 근방에 머무르기 때문에, 트랜지스터의 임계값 전압을 플러스 방향으로 시프트시켜버린다.
또한, 질소 산화물은, 가열 처리에 있어서 암모니아 및 산소와 반응한다. 절연막(214)에 함유되는 질소 산화물은, 가열 처리에 있어서, 절연막(216)에 함유되는 암모니아와 반응하기 때문에, 절연막(214)에 함유되는 질소 산화물이 저감된다. 이로 인해, 절연막(214) 및 반도체층(201)의 계면에 있어서, 전자가 트랩되기 어렵다.
또한, 절연막(214)은, 반도체층(201)에 있어서, 채널이 형성되는 영역의 반대측(이하, 백 채널 영역이라고 한다.)에 있어서 반도체층(201)과 접함으로써, 반도체층(201)의 백 채널 영역을 보호하는 기능을 가진다.
절연막(214)으로서, Ev_os와 Ec_os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 사용으로써, 트랜지스터의 임계값 전압의 시프트를 저감시키는 것이 가능하여, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
또한, Ev_os와 Ec_os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막은, SIMS로 측정되는 질소 농도가 6×1020atoms/㎤ 이하이다.
또한, 절연막(216)은 결함량이 적은 것이 바람직하며, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/㎤ 미만, 또한 1×1018spins/㎤ 이하인 것이 바람직하다. 또한, 절연막(216)은, 절연막(214)과 비교하여 반도체층(201)으로부터 떨어져 있기 때문에, 절연막(214)보다, 결함 밀도가 많아도 좋다.
또한, 트랜지스터(100)는 도 14 및 도 15에 도시하는 구조라도 좋다. 여기에서, 도 13에 도시한 트랜지스터(100)는, 채널 에치형의 트랜지스터였지만, 도 14 및 도 15에 도시하는 트랜지스터(100)는, 채널 보호형의 트랜지스터이다.
도 14의 (A)는, 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이며, 도 14의 (B)는, 도 14의 (A)에 도시하는 일점 쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당하고, 도 14의 (C)는, 도 14의 (A)에 도시하는 일점 쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당한다. 도 14에 도시하는 트랜지스터(100)는, 기판(50) 위에 설치되는 게이트 전극(203a)과, 기판(50) 및 게이트 전극(203a) 위에 형성되는 게이트 절연막(202)과, 게이트 절연막(202)을 개재하여, 게이트 전극(203a)과 중첩되는 반도체층(201)과, 게이트 절연막(202) 및 반도체층(201) 위의 절연막(214)과, 절연막(214) 위의 절연막(216)과, 절연막(214) 및 절연막(216)의 개구부(141a 및 141b)에 있어서 반도체층(201)에 접하는 한 쌍의 도전층(204a) 및 도전층(204b)을 가진다. 또한, 트랜지스터(100) 위, 보다 상세하게는 도전층(204a), 도전층(204b), 및 절연막(216) 위에, 절연막(218)을 설치해도 좋다.
도 15의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이며, 도 15의 (B)는, 도 15의 (A)에 도시하는 일점 쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당하고, 도 15의 (C)는, 도 15의 (A)에 도시하는 일점 쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당한다. 도 15에 도시하는 트랜지스터(100)는, 도 14에 도시하는 트랜지스터(100)와 절연막(214, 216)의 형상이 상이하다. 구체적으로는, 도 15에 도시하는 트랜지스터(100)의 절연막(214, 216)은, 반도체층(101)의 채널 영역 위에 섬 형상으로 설치된다. 그 밖의 구성은, 도 14에 도시하는 트랜지스터(100)와 같으며, 같은 효과를 나타낸다.
도 14 및 도 15에 도시하는 트랜지스터(100)는 모두, 한 쌍의 도전층(204a) 및 도전층(204b)을 형성할 때에 반도체층(201)이 절연막(214) 및 절연막(216)으로 피복되어 있기 때문에, 한 쌍의 도전층(204a) 및 도전층(204b)을 형성하는 에칭에 의해, 반도체층(201)은 대미지를 받지 않는다. 또한, 절연막(214) 및 절연막(216)을, 질소를 가지며, 또한 결함량이 적은 산화물 절연막으로 함으로써, 전기 특성의 변동이 억제되어, 신뢰성이 향상된 트랜지스터를 제작할 수 있다.
또한, 트랜지스터(100)는 도 16에 도시하는 바와 같이, 절연막(218) 위에 전극(203b)을 가져도 좋다. 도 16의 (A)는, 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이며, 도 16의 (B)는, 도 16의 (A)에 도시하는 일점 쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당하고, 도 16의 (C)는, 도 16의 (A)에 도시하는 일점 쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당한다. 도 16에는, 전극(203b)이, 절연막(214) 및 절연막(216)에 설치된 개구부(142c) 및 개구부(142d)를 개재하여 게이트 전극(203a)과 접속하는 구성을 도시하지만, 전극(203b)과 게이트 전극(203a)을 접속하지 않는 구성으로 해도 좋다. 전극(203b)과 게이트 전극(203a)을 접속하지 않는 경우에는, 각각의 전극에 상이한 전위를 부여할 수 있다.
도 16에 도시하는 바와 같이, 채널 폭 방향에 있어서, 반도체층(201)의 측면과 전극(203b)이 대향함으로써, 또는, 채널 폭 방향에 있어서, 게이트 전극(203a) 및 전극(203b)이, 게이트 절연막(202) 및 절연막(214), 절연막(216) 및 절연막(218)을 개재하여 반도체층(201)을 둘러쌈으로써, 반도체층(201)에 있어서 캐리어가 흐르는 영역이, 게이트 절연막(202) 및 절연막(214)과 반도체층(201)의 계면뿐만아니라, 반도체층(201)의 내부에 있어서도 캐리어가 흐르기 때문에, 트랜지스터(100)에 있어서의 캐리어의 이동량이 증가한다. 이 결과, 트랜지스터(100)의 온 전류가 커지는 동시에, 전계 효과 이동도가 높아진다. 또한, 전극(203b)의 전계가 반도체층(201)의 측면, 또는 측면 및 그 근방을 포함하는 단부에 영향을 주기 때문에, 반도체층(201)의 측면 또는 단부에 있어서의 기생 채널의 발생을 억제할 수 있다.
또한 도 16에서는, 반도체층(201)의 예로서, 반도체층(201a) 위에 반도체층(201b)을 적층하는 구성을 도시한다. 여기에서 예를 들면 반도체층(201b)은, 반도체층(201a)보다 전도대 하단의 에너지가 진공 준위에 가깝고, 대표적으로는, 반도체층(201b)의 전도대 하단의 에너지와, 반도체층(201a)의 전도대 하단의 에너지의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉, 반도체층(201b)의 전자 친화력과, 반도체층(201a)의 전자 친화력의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
반도체층(201a)으로서, 실시형태 3에서 나타내는 반도체층(101b)을 참조해도 좋다. 예를 들면 반도체층(101b)이 갖는 인듐, 원소 M 및 아연의 원자수비의 바람직한 범위에 관해서 참조해도 좋다. 또한, 반도체층(201b)으로서, 실시형태 3에서 나타내는 절연체층(101c)을 참조해도 좋다. 예를 들면, 절연체층(101c)이 갖는 인듐, 원소 M 및 아연의 원자수비의 바람직한 범위에 관해서 참조해도 좋다.
[트랜지스터의 변형예]
트랜지스터(100)의 변형예를 도 30 내지 도 33에 도시한다. 예를 들면 트랜지스터(100)는, 도 30에 도시하는 구조라도 좋다. 도 30은, 도전층(104a) 및 도전층(104b)의 형상이 도 12와 상이하다. 또한, 도 30의 (B)는, 도 30의 (A)에 도시하는 일점 쇄선 A-B를 지나가고, 도 30의 (A)와 수직인 면의 단면을 도시한다.
또한, 트랜지스터(100)는 도 31에 도시하는 구조라도 좋다. 도 12에서는, 절연체층(101c)이 도전층(104a) 및 도전층(104b)의 상면에 접하는데 대해, 도 31에서는, 도전층(104a) 및 도전층(104b)의 하면에 접한다. 또한, 도 31의 (B)는, 도 31의 (A)에 도시하는 일점 쇄선 A-B를 지나가고, 도 31의 (A)와 수직인 면의 단면을 도시한다. 이러한 구성으로 함으로써, 절연체층(101a), 반도체층(101b) 및 절연체층(101c)을 구성하는 각각의 막의 성막시에 있어서, 대기에 접촉시키지 않고 연속적으로 성막할 수 있기 때문에, 각각의 계면 결함을 저감시킬 수 있다.
또한, 트랜지스터(100)는 도 32에 도시하는 구조라도 좋다. 또한, 도 32의 (B)는, 도 32의 (A)에 도시하는 일점 쇄선 A-B를 지나가고, 도 32의 (A)와 수직인 면의 단면을 도시한다. 도 32는, 도전층(104a) 및 도전층(104b)을 갖지 않는 점이, 도 12와 상이하다. 여기에서 도 32의 (C)에 도시하는 바와 같이, 트랜지스터(100)는 저저항층(171a) 및 저저항층(171b)을 가져도 좋다. 저저항층(171a) 및 저저항층(171b)은 소스 영역 또는 드레인 영역으로서 기능하는 것이 바람직하다. 또한, 저저항층(171a) 및 저저항층(171b)은 불순물이 첨가되어 있어도 좋다. 불순물을 첨가함으로써 반도체층(101)의 저항을 낮출 수 있다. 첨가하는 불순물로서는, 예를 들면 아르곤, 붕소, 탄소, 마그네슘, 알루미늄, 실리콘, 인, 칼슘, 스칸듐, 티타늄, 바나듐, 크로뮴, 망간, 철, 코발트, 니켈, 갈륨, 게르마늄, 비소, 이트륨, 지르코늄, 니오븀, 몰리브덴, 인듐, 주석, 란탄, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐으로부터 선택된 1종 이상을 첨가하는 것이 바람직하다. 저저항층(171a) 및 저저항층(171b)은 예를 들면, 반도체층(101) 중에, 상기의 불순물 원소를 5×1019atoms/㎤ 이상, 바람직하게는 1×1020atoms/㎤ 이상, 더욱 바람직하게는 2×1020atoms/㎤ 이상, 보다 바람직하게는 5×1020atoms/㎤ 이상 포함하는 영역이다. 도 32의 (D)는 도 32의 (C)의 영역(324)의 확대도이다.
또한, 이러한 저항이 낮은 영역에 불순물, 예를 들면 불필요한 수소 등을 트랩할 수 있는 경우가 있다. 불필요한 수소를 저저항층에 트랩함으로써 채널 영역의 수소 농도를 낮게 하여, 트랜지스터(100)의 특성으로서, 양호한 특성을 얻을 수 있다.
또한, 트랜지스터(100)는 도 33에 도시하는 구조라도 좋다. 도 33은 절연체층(101c)과 게이트 절연막(102)의 형상이 도 32와 상이하다. 또한, 도 33의 (B)는, 도 33의 (A)에 도시하는 일점 쇄선 A-B를 지나가고, 도 33의 (A)와 수직인 면의 단면을 도시한다.
또한, 도 30 내지 도 33에 도시한 구조에서는, 반도체층(101b)에 접하여 절연체층(101a) 및 절연체층(101c)을 설치하는 구성을 설명했지만, 절연체층(101a) 또는 절연체층(101c)의 한쪽, 또는 그 양쪽을 설치하지 않는 구성으로 해도 좋다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에 있어서는, 상기의 실시형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 관해서, 도 34 내지 도 36을 사용하여 이하 설명을 행한다.
도 34는 표시 장치의 일례를 도시하는 상면도이다. 도 34에 도시하는 표시 장치(700)는, 제 1 기판(701) 위에 설치된 화소부(702)와, 제 1 기판(701)에 설치된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 씰재(712)와, 제 1 기판(701)에 대향하도록 설치되는 제 2 기판(705)을 가진다. 또한, 제 1 기판(701)과 제 2 기판(705)은, 씰재(712)에 의해 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는, 제 1 기판(701)과 씰재(712)와 제 2 기판(705)에 의해 밀봉되어 있다. 또한, 도 34에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 설치된다.
또한, 표시 장치(700)는 제 1 기판(701) 위의 씰재(712)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC 단자부(708)(FPC: Flexible printed circuit)가 설치된다. 또한, FPC 단자부(708)에는, FPC(716)가 접속되고, FPC(716)에 의해 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는, 신호선(710)이 각각 접속되어 있다. FPC(716)에 의해 공급되는 각종 신호 등은, 신호선(710)을 개재하여, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)이다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수 설치해도 좋다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 화소부(702)와 동일한 제 1 기판(701)에 형성하고 있는 예를 나타내고 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성해도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성해도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들면, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하는 구성으로 해도 좋다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은, 특별히 한정되는 것은 아니며, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는, 배선부, 또는 복수의 트랜지스터를 가지고 있으며, 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
또한, 표시 장치(700)는 여러 가지 소자를 가질 수 있다. 상기 소자는, 예를 들면, 액정 소자, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 함유하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(마이크로·일렉트로·메커니컬·시스템)을 사용한 표시 소자, 디지털 마이크로 미러 디바이스(DMD), DMS(디지털·마이크로·셔터), MIRASOL(등록상표), IMOD(인터페어런스·모듈레이션) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 가지고 있다. 이들 이외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖고 있어도 좋다. EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부, 또는, 전부가, 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들면, 화소 전극의 일부, 또는, 전부가, 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에, SRAM 등의 기억 회로를 설치하는 것도 가능하다. 이것에 의해, 한층 더 소비 전력을 저감시킬 수 있다.
또한, 표시 장치(700)에 있어서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 적색, G는 녹색, B는 청색을 나타낸다)의 삼색으로 한정되지 않는다. 예를 들면, R의 화소와 G의 화소와 B의 화소와 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 의해, 상이한 2색을 선택하여 구성해도 좋다. 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가해도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치로 한정되는 것은 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위해서, 착색층(컬러 필터라고도 한다.)을 사용해도 좋다. 착색층은, 예를 들면, 레드(R), 그린(G), 블루(B), 옐로우(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우와 비교하여 색의 재현성을 높게 할 수 있다. 이 때, 착색층을 갖는 영역과, 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에 있어서의 백색광을 직접 표시에 이용해도 상관없다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시시에, 착색층에 의한 휘도의 저하를 적게 할 수 있고, 소비 전력을 2할에서 3할 정도 저감시킬 수 있는 경우가 있다. 단, 유기 EL 소자나 무기 EL 소자 등의 자기발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, 화이트(W)를, 각각의 발광색을 갖는 소자로부터 발광시켜도 상관없다. 자기발광 소자를 사용함으로써, 착색층을 사용한 경우보다, 더욱 소비 전력을 저감시킬 수 있는 경우가 있다.
본 실시형태에 있어서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 관해서, 도 35 및 도 36을 사용하여 설명한다. 또한, 도 35는, 도 34에 도시하는 일점 쇄선 Q-R에 있어서의 단면도이며, 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 36은, 도 34에 도시하는 일점 쇄선 Q-R에 있어서의 단면도이며, 표시 소자로서 EL 소자를 사용한 구성이다.
우선, 도 35 및 도 36에 도시하는 공통 부분에 관해서 먼저 설명하고, 다음에 상이한 부분에 관해서 이하 설명한다.
[표시 장치의 공통 부분에 관한 설명]
도 35 및 도 36에 도시하는 표시 장치(700)는, 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 가진다. 또한, 리드 배선부(711)는 신호선(710)을 가진다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)(용량 소자(790a) 또는 용량 소자(790b))를 가진다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 가진다.
또한, 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정으로 형성된다. 또한, 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극과 상이한 공정으로 형성된 도전막, 예를 들면 게이트 전극으로서 기능하는 도전막으로 해도 좋다. 신호선(710)으로서, 예를 들면, 구리 원소를 함유하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적어, 대화면에서의 표시가 가능해진다.
트랜지스터(750) 및 트랜지스터(752)는, 상술한 트랜지스터를 사용할 수 있다. 여기서는 트랜지스터(750) 및 트랜지스터(752)에 도 13에 도시하는 트랜지스터(100)의 구조를 사용하는 예를 나타내지만, 상술한 다른 트랜지스터를 사용해도 좋다.
또한, 트랜지스터(750) 및 트랜지스터(752)에, 예를 들면 도 16에 도시하는 트랜지스터(100)의 구조를 사용해도 좋다. 이 경우에는, 전극(203b)은, 예를 들면 도전층(772)이나, 도전층(784)의 형성과 동일한 공정을 사용하여 형성할 수 있다. 도 16에 도시하는 트랜지스터(100)의 구조를 사용함으로써, 예를 들면 트랜지스터(750) 및 트랜지스터(752)의 온 전류를 높일 수 있고, 회로 동작 속도를 높일 수 있다. 또한, 트랜지스터(750)나 트랜지스터(752)의 채널 폭을 축소시킬 수 있는 경우가 있어, 회로의 집적화가 가능해진다.
본 실시형태에서 사용하는 트랜지스터는, 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 가진다. 상기 트랜지스터는 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있어, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리플래쉬 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품점수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전층(780), 및 FPC(716)를 가진다. 또한, 접속 전극(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정으로 형성된다. 또한, 접속 전극(760)은, FPC(716)가 갖는 단자와 이방성 도전층(780)을 개재하여, 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들면 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서, 가요성을 갖는 기판을 사용해도 좋다. 상기 가요성을 갖는 기판으로서는, 예를 들면 플라스틱 기판 등을 들 수 있다.
가요성을 갖는 기판을 사용함으로써, 가요성을 갖는 표시 장치를 제작할 수 있다. 표시 장치가 가요성을 가짐으로써 곡면이나 불규칙한 형상 위에 첩합하는 것이 가능해져, 다종 다양한 용도가 실현된다.
예를 들면 플라스틱 기판 등의 가요성을 갖는 기판을 사용함으로써, 표시 장치의 박막화 및 경량화가 가능해진다. 또한, 예를 들면 플라스틱 기판 등의 가요성을 갖는 기판을 사용한 표시 장치는 깨지기 어려워, 예를 들면 낙하시의 충격에 대한 내구성을 향상시킬 수 있다.
또한, 제 2 기판(705)측에는, 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접하는 절연막(734)이 설치된다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는, 구조체(778)가 설치된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위해서 설치된다. 또한, 구조체(778)로서, 구상의 스페이서를 사용하고 있어도 좋다. 또한, 도 35에 있어서는, 구조체(778)를 제 2 기판(705)측에 설치하는 구성에 관해서 예시했지만, 이것으로 한정되지 않는다. 예를 들면, 도 36에 도시하는 바와 같이 제 1 기판(701)측에 구조체(778)를 설치하는 구성, 또는 제 1 기판(701) 및 제 2 기판(705) 쌍방에 구조체(778)를 설치하는 구성으로 해도 좋다.
또한, 도 35 및 도 36에 있어서, 트랜지스터(750) 및 트랜지스터(752) 위에, 절연막(764, 766, 768)이 설치되어 있다.
절연막(764, 766, 768)으로서는, 각각 상기의 실시형태에 나타내는 절연막(214, 216, 218)과, 같은 재료 및 제작 방법에 의해 형성할 수 있다.
[표시 소자로서 액정 소자를 사용하는 표시 장치의 구성예]
도 35에 도시하는 표시 장치(700)는, 용량 소자(790a)를 가진다. 용량 소자(790a)는 한 쌍의 전극간에 유전체를 갖는 구조이다. 보다 상세하게는, 용량 소자(790a)의 한쪽 전극으로서는, 트랜지스터(750)의 반도체층으로서 기능하는 산화물 반도체막과 동일한 공정을 거쳐 형성된 도전성이 높은 산화물 반도체막을 사용하고, 용량 소자(790a)의 다른쪽 전극으로서는, 트랜지스터(750)와 전기적으로 접속되는 도전층(772)을 사용한다. 또한, 한 쌍의 전극 사이에 협지되는 유전체로서는, 절연막(768)을 사용한다.
여기에서, 용량 소자(790a)의 한 쌍의 전극의 한쪽으로서 기능하는 도전성이 높은 산화물 반도체막에 관해서, 이하에 설명을 행한다.
[도전성이 높은 산화물 반도체막에 관해서]
산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 반도체는 도전성이 높아져, 도전체화된다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에, 가시광에 대해 투광성을 가진다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 갖는 산화물 반도체이다. 따라서, 상기 도너 준위에 의한 흡수의 영향은 작고, 가시광에 대해 산화물 반도체와 동 정도의 투광성을 가진다.
여기에서, 산화물 반도체로 형성되는 막(이하, 산화물 반도체막(OS)이라고 한다.) 및 산화물 도전체로 형성되는 막(이하, 산화물 도전체막(OC)이라고 한다.) 각각에 있어서의, 저항율의 온도 의존성에 관해서 설명한다.
산화물 도전체막(OC)에 있어서의 저항율의 온도 의존성은, 산화물 반도체막(OS)에 있어서의 저항율의 온도 의존성보다 작다. 대표적으로는, 80K 이상 290K 이하에 있어서의 산화물 도전체막(OC)의 저항율의 변화율은, ±20% 미만이다. 또는, 150K 이상 250K 이하에 있어서의 저항율의 변화율은, ±10% 미만이다. 즉, 산화물 도전체는, 축퇴 반도체이며, 전도대단과 페르미 준위가 일치 또는 대략 일치하고 있는 것으로 추정된다. 이로 인해, 산화물 도전체막을, 용량 소자(790a)의 한쪽 전극에 사용하는 것이 가능하다. 여기에서 산화물 도전체막은, 예를 들면 In-M-Zn 산화물 위에 질화 실리콘을 형성함으로써, 형성할 수 있다.
또한, 도 35에 도시하는 표시 장치(700)는, 액정 소자(775)를 가진다. 액정 소자(775)는 도전층(772), 도전층(774), 및 액정층(776)을 가진다. 도전층(774)은 제 2 기판(705)측에 설치되고, 대향 전극으로서의 기능을 가진다. 도 35에 도시하는 표시 장치(700)는, 도전층(772)과 도전층(774)에 인가되는 전압에 의해, 액정층(776)의 배향 상태가 바뀜으로써 광의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전층(772)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전층(772)은 절연막(768) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다.
도전층(772)으로서는, 예를 들면 인듐주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 산화 실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 도 35에 있어서 도시하지 않지만, 도전층(772, 774)의 액정층(776)과 접하는 측에, 각각 배향막을 설치하는 구성으로 해도 좋다. 또한, 도 35에 있어서 도시하지 않지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치해도 좋다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용해도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 사용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온시켜 나가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 함유하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하여, 시야각 의존성이 작다. 또한 배향막을 설치하지 않아도 됨으로써 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는, 몇가지 들 수 있는데, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
[표시 소자로서 발광 소자를 사용하는 표시 장치]
도 36에 도시하는 표시 장치(700)는, 용량 소자(790b)를 가진다. 용량 소자(790b)는 한 쌍의 전극간에 유전체를 갖는 구조이다. 보다 상세하게는, 용량 소자(790b)의 한쪽 전극으로서는, 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 동일 공정으로 형성된 도전막을 사용하고, 용량 소자(790b)의 다른쪽 전극으로서는, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막을 사용한다. 또한, 한 쌍의 전극 사이에 협지되는 유전체로서는, 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
또한, 도 36에 있어서, 절연막(768) 위에 평탄화 절연막(770)이 설치되어 있다.
평탄화 절연막(770)으로서는, 폴리이미드 수지, 아크릴 수지, 폴리이미드아미드 수지, 벤조사이클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성해도 좋다. 또한, 도 35에 도시하는 바와 같이, 평탄화 절연막(770)을 설치하지 않는 구성으로 해도 좋다.
또한, 도 36에 도시하는 표시 장치(700)는, 발광 소자(782)를 가진다. 발광 소자(782)는 도전층(784), EL층(786), 및 도전층(788)을 가진다. 도 36에 도시하는 표시 장치(700)는, 발광 소자(782)가 갖는 EL층(786)이 발광함으로써, 화상을 표시할 수 있다.
또한, 도전층(784)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전층(784)은 평탄화 절연막(770) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 도전층(784)으로서는, 가시광에 있어서 투광성이 있는 도전막, 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는, 예를 들면, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 함유하는 재료를 사용하면 좋다. 가시광에 있어서 반사성이 있는 도전막으로서는, 예를 들면, 알루미늄, 또는 은을 함유하는 재료를 사용하면 좋다.
또한, 도 36에 도시하는 표시 장치(700)에는, 평탄화 절연막(770) 및 도전층(784) 위에 절연막(730)이 설치된다. 절연막(730)은 도전층(784)의 일부를 피복한다. 또한, 발광 소자(782)는 톱 에미션 구조이다. 따라서, 도전층(788)은 투광성을 가지고, EL층(786)이 발하는 광을 투과한다. 또한, 본 실시형태에 있어서는, 톱 에미션 구조에 관해서, 예시하지만, 이것으로 한정되지 않는다. 예를 들면, 도전층(784)측에 광을 사출하는 보텀 에미션 구조나, 도전층(784) 및 도전층(788)의 쌍방에 광을 사출하는 듀얼 에미션 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에, 착색막(736)이 설치되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 설치되어 있다. 또한, 착색막(736) 및 차광막(738)은, 절연막(734)으로 피복되어 있다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한, 도 36에 도시하는 표시 장치(700)에 있어서는, 착색막(736)을 설치하는 구성에 관해서 예시했지만, 이것으로 한정되지 않는다. 예를 들면, EL층(786)을 구분 도포에 의해 형성하는 경우에 있어서는, 착색막(736)을 설치하지 않는 구성으로 해도 좋다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치에 관해서, 도 26을 사용하여 설명을 행한다.
도 26의 (A)에 도시하는 표시 장치는, 표시 소자의 화소를 갖는 영역(이하, 화소부(502)라고 한다)과, 화소부(502)의 외측에 배치되고, 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 한다)와, 소자의 보호 기능을 갖는 회로(이하, 보호 회로(506)라고 한다)와, 단자부(507)를 가진다. 또한, 보호 회로(506)는 설치하지 않는 구성으로 해도 좋다.
구동 회로부(504)의 일부, 또는 전부는, 화소부(502)와 동일 기판 위에 형성되어 있는 것이 바람직하다. 이것에 의해, 부품수나 단자수를 감소시킬 수 있다. 구동 회로부(504)의 일부, 또는 전부가, 화소부(502)와 동일 기판 위에 형성되어 있지 않은 경우에는, 구동 회로부(504)의 일부, 또는 전부는, COG나 TAB(Tape Automated Bonding)에 의해, 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)에 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 한다)를 가지며, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 한다), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 가진다.
게이트 드라이버(504a)는 시프트 레지스터 등을 가진다. 게이트 드라이버(504a)는, 단자부(507)를 개재하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들면, 게이트 드라이버(504a)는, 스타트 펄스 신호, 클록 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호가 부여되는 배선(이하, 주사선(GL_1 내지 GL_X)라고 한다)의 전위를 제어하는 기능을 가진다. 또한, 게이트 드라이버(504a)를 복수 설치하고, 복수의 게이트 드라이버(504a)에 의해, 주사선(GL_1 내지 GL_X)을 분할하여 제어해도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않고, 게이트 드라이버(504a)는 별도의 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는 시프트 레지스터 등을 가진다. 소스 드라이버(504b)는 단자부(507)를 개재하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는, 화상 신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 가진다. 또한, 소스 드라이버(504b)는 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한, 소스 드라이버(504b)는 데이터 신호가 부여되는 배선(이하, 데이터선(DL_1 내지 DL_Y)라고 한다)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않으며, 소스 드라이버(504b)는 별도의 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는, 예를 들면 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성해도 좋다.
복수의 화소 회로(501) 각각은, 주사 신호가 부여되는 복수의 주사선(GL)의 하나를 개재하여 펄스 신호가 입력되고, 데이터 신호가 부여되는 복수의 데이터선(DL)의 하나를 개재하여 데이터 신호가 입력된다. 또한 복수의 화소 회로(501) 각각은, 게이트 드라이버(504a)에 의해 데이터 신호의 데이터 기록 및 유지가 제어된다. 예를 들면, m행 n열째의 화소 회로(501)는, 주사선(GL_m)(m은 X 이하의 자연수)을 개재하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n은 Y 이하의 자연수)을 개재하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 26의 (A)에 도시하는 보호 회로(506)는, 예를 들면, 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속할 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속할 수 있다. 또한, 단자부(507)는 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 설치된 부분을 말한다.
보호 회로(506)는 자신이 접속하는 배선에 일정한 범위 외의 전위가 부여되었을 때에, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 26의 (A)에 도시하는 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 설치함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의해 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 단, 보호 회로(506)의 구성은 이것으로 한정되지 않으며, 예를 들면, 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한, 도 26의 (A)에 있어서는, 게이트 드라이버(504a)와 소스 드라이버(504b)에 의해 구동 회로부(504)를 형성하고 있는 예를 도시하고 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 게이트 드라이버(504a)만을 형성하고, 별도 준비된 소스 드라이버 회로가 형성된 기판(예를 들면, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 해도 좋다.
또한, 도 26의 (A)에 도시하는 복수의 화소 회로(501)는, 예를 들면, 도 26의 (B)에 도시하는 구성으로 할 수 있다.
도 26의 (B)에 도시하는 화소 회로(501)는, 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 트랜지스터(550)에 상기의 실시형태에 나타내는 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극의 한쪽 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는, 기록되는 데이터에 의해 배향 상태가 설정된다. 또한, 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극의 한쪽에 공통 전위(커먼 전위)를 부여해도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극의 한쪽에 상이한 전위를 부여해도 좋다.
예를 들면, 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용해도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상기한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것으로 한정되지 않으며, 액정 소자 및 그 구동 방식으로서 여러 가지 방법을 사용할 수 있다.
m행 n열째의 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 또는 드레인 전극의 한쪽은, 데이터선(DL_n)에 전기적으로 접속되고, 다른쪽은 액정 소자(570)의 한 쌍의 전극 중 다른쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은, 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기록을 제어하는 기능을 가진다.
용량 소자(560)의 한 쌍의 전극의 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL))에 전기적으로 접속되고, 다른쪽은 액정 소자(570)의 한 쌍의 전극의 다른쪽에 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는, 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
예를 들면, 도 26의 (B)의 화소 회로(501)를 갖는 표시 장치에서는, 예를 들면, 도 26의 (A)에 도시하는 게이트 드라이버(504a)에 의해 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는, 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
또한, 도 26의 (A)에 도시하는 복수의 화소 회로(501)는, 예를 들면, 도 26의 (C)에 도시하는 구성으로 할 수 있다.
또한, 도 26의 (C)에 도시하는 화소 회로(501)는, 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 쌍방에 상기의 실시형태에 나타내는 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극의 한쪽은, 데이터 신호가 부여되는 배선(이하, 신호선(DL_n)이라고 한다)에 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은, 게이트 신호가 부여되는 배선(이하, 주사선(GL_m)이라고 한다)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기록을 제어하는 기능을 가진다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은, 전위가 부여되는 배선(이하, 전위 공급선(VL_a)이라고 한다)에 전기적으로 접속되고, 다른쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
용량 소자(562)는, 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
트랜지스터(554)의 소스 전극 및 드레인 전극의 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드의 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 다른쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 한다) 등을 사용할 수 있다. 단, 발광 소자(572)로서는, 이것으로 한정되지 않으며, 무기 재료로 이루어지는 무기 EL 소자를 사용해도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b)의 한쪽에는, 고전원 전위(VDD)가 부여되고, 다른쪽에는 저전원 전위(VSS)가 부여된다.
도 26의 (C)의 화소 회로(501)를 갖는 표시 장치에서는, 예를 들면, 도 26의 (A)에 도시하는 게이트 드라이버(504a)에 의해 각 행의 화소 회로(501)를 순차적으로 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는, 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
이하에서는, 본 발명의 일 형태의 산화물 반도체를 사용한 반도체 장치의 예를 설명한다.
[반도체 장치의 예]
도 37의 (A)는 본 발명의 일 형태의 반도체 장치의 회로도의 일례이다. 도 37의 (A)에 도시하는 반도체 장치는, 트랜지스터(100)와, 트랜지스터(130)와, 용량 소자(150)와, 배선(WBL)과, 배선(RBL)과, 배선(WL)과, 배선(CL)과, 배선(BG)과, 배선(SL)을 가진다.
트랜지스터(130)는, 소스 또는 드레인의 한쪽이 배선(RBL)과 전기적으로 접속하고, 다른쪽이 배선(SL)과 전기적으로 접속하고, 게이트가 트랜지스터(100)의 소스 또는 드레인의 한쪽 및 용량 소자(150)의 한쪽 전극과 전기적으로 접속한다. 트랜지스터(100)는 소스 또는 드레인의 다른쪽이 배선(WBL)과 전기적으로 접속하고, 제 1 게이트가 배선(WL)과 전기적으로 접속한다. 용량 소자(150)는 다른쪽 전극이 배선(CL)과 전기적으로 접속한다. 또한 배선(BG)은 트랜지스터(100)의 제 2 게이트와 전기적으로 접속한다. 또한, 트랜지스터(130)의 게이트와, 트랜지스터(100)의 소스 또는 드레인의 한쪽과, 용량 소자(150)의 한쪽 전극간의 노드를 노드 FN이라고 부른다.
도 37의 (A)에 도시하는 반도체 장치는, 트랜지스터(100)가 도통 상태(온 상태)일 때에 배선(WBL)의 전위에 따른 전위를, 노드 FN에 부여한다. 또한, 트랜지스터(100)가 비도통 상태(오프 상태)일 때에, 노드 FN의 전위를 유지하는 기능을 가진다. 즉, 도 37의 (A)에 도시하는 반도체 장치는, 기억 장치의 메모리 셀로서의 기능을 가진다. 도 37의 (A)에 도시하는 반도체 장치를 매트릭스상으로 배치함으로써, 기억 장치(메모리 셀 어레이)를 구성할 수 있다.
또한, 노드 FN과 전기적으로 접속하는 액정 소자나 유기 EL(Electroluminescence) 소자 등의 표시 소자를 갖는 경우, 도 37의 (A)의 반도체 장치는 표시 장치의 화소로서 기능시킬 수도 있다.
트랜지스터(100)의 도통 상태, 비도통 상태의 선택은, 배선(WL) 또는 배선(BG)에 부여하는 전위에 의해 제어할 수 있다. 또한 배선(WL) 또는 배선(BG)에 부여하는 전위에 의해 트랜지스터(100)의 임계값을 제어할 수 있다. 트랜지스터(100)로서 오프 전류가 작은 트랜지스터를 사용함으로써, 비도통 상태에 있어서의 노드 FN의 전위를 장기간에 걸쳐 유지할 수 있다. 따라서, 반도체 장치의 리플래쉬 빈도를 저감시킬 수 있고, 소비 전력이 작은 반도체 장치를 실현할 수 있다. 트랜지스터(100)로서, 예를 들면 산화물 반도체막을 사용한 트랜지스터를 사용함으로써, 오프 전류가 작은 트랜지스터를 실현할 수 있다.
또한, 배선(CL)에는 기준 전위나 접지 전위, 또는 임의의 고정 전위 등의 정전위가 부여된다. 이 때, 노드 FN의 전위에 의해, 트랜지스터(100)의 겉보기상의 임계값 전압이 변동된다. 겉보기상의 임계값 전압의 변동에 의해, 트랜지스터(130)의 도통 상태, 비도통 상태가 변화되는 것을 이용하여, 노드 FN에 유지된 전위의 정보를 데이터로서 판독할 수 있다.
또한, 노드 FN에 유지된 전위를 85℃에 있어서 10년간(3.15×108초) 유지하기 위해서는, 용량 1fF당, 트랜지스터의 채널 폭 1μm당 오프 전류의 값이 4.3yA(욕토암페어: 1yA는 10-24A) 미만인 것이 바람직하다. 이 때, 허용되는 노드 FN의 전위의 변동이 0.5V 이내인 것이 바람직하다. 또는, 95℃에 있어서, 상기 오프 전류가 1.5yA 미만인 것이 바람직하다.
또한, 용량을 크게 함으로써, 보다 길게 노드 FN에 전위를 유지할 수 있다. 즉, 유지 시간을 길게 할 수 있다.
도 37의 (A)에 도시하는 반도체 장치에서는, 트랜지스터(130)의 게이트 전극의 전위가 유지 가능하다는 특징을 활용함으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 관해서 설명한다. 우선, 배선(WL)의 전위를, 트랜지스터(100)가 온 상태가 되는 전위로 하여, 트랜지스터(100)를 온 상태로 한다. 이것에 의해, 배선(WBL)의 전위가, 트랜지스터(130)의 게이트 전극, 및 용량 소자(150)에 부여된다. 즉, 트랜지스터(130)의 게이트 전극에는, 소정의 전하가 부여된다(기록). 여기서는, 상이한 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 한다) 중 어느 하나가 부여되는 것으로 한다. 그 후, 배선(WL)의 전위를, 트랜지스터(100)가 오프 상태가 되는 전위로 하여, 트랜지스터(100)를 오프 상태로 함으로써, 트랜지스터(130)의 게이트 전극에 부여된 전하가 유지된다(유지).
트랜지스터(100)의 오프 전류는 매우 작기 때문에, 트랜지스터(130)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에 정보의 판독에 관해서 설명한다. 배선(RBL)에 소정의 전위(정전위)를 부여한 상태에서, 배선(CL)에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(130)의 게이트 전극에 유지된 전하량에 따라, 배선(SL)은 상이한 전위를 취한다. 일반적으로, 트랜지스터(130)를 n채널형으로 하면, 트랜지스터(130)의 게이트 전극에 High 레벨 전하가 부여되어 있는 경우의 겉보기의 임계값(Vth_H)은, 트랜지스터(130)의 게이트 전극에 Low 레벨 전하가 부여되어 있는 경우의 겉보기의 임계값(Vth_L)보다 낮아지기 때문이다. 여기서, 겉보기의 임계값 전압이란, 트랜지스터(130)를 「온 상태」로 하기 위해 필요한 배선(CL)의 전위를 말하는 것으로 한다. 따라서, 배선(CL)의 전위를 Vth_H와 Vth_L 사이의 전위 V0로 함으로써, 트랜지스터(130)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서, High 레벨 전하가 부여되어 있는 경우에는, 배선(CL)의 전위가 V0(>Vth_H)이 되면, 트랜지스터(130)는 「온 상태」가 된다. Low 레벨 전하가 부여되어 있는 경우에는, 배선(CL)의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(130)는 「오프 상태」 그대로이다. 이로 인해, 배선(SL)의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다. 한편, 배선 개수를 감소시키기 위해서, 예를 들면 도 37의 (A)에 도시하는 WBL과 RBL을 도통시켜도 좋다.
또한, 메모리 셀을 어레이상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극의 상태에 관계없이 트랜지스터(130)가「오프 상태」가 되는 전위, 즉, Vth_H보다 작은 전위를 배선(CL)에 부여하면 좋다. 또는, 게이트 전극의 상태에 관계없이 트랜지스터(130)가「온 상태」가 되는 전위, 즉, Vth_L보다 큰 전위를 배선(CL)에 부여하면 좋다.
도 37의 (B)에 도시하는 반도체 장치는, 트랜지스터(130)를 설치하고 있지 않은 점에서 주로 도 37의 (A)와 상이하다. 이 경우도 상기와 같은 동작에 의해 정보의 기록 및 유지 동작이 가능하다.
다음에, 정보의 판독에 관해서 설명한다. 트랜지스터(100)가 온 상태가 되면, 부유 상태인 배선(BL)과 용량 소자(150)가 도통하여, 배선(BL)과 용량 소자(150) 사이에서 전하가 재분배된다. 그 결과, 배선(BL)의 전위가 변화된다. 배선(BL)의 전위의 변화량은, 용량 소자(150)의 한쪽 전극의 전위(또는 용량 소자(150)에 축적된 전하)에 의해, 상이한 값을 취한다.
예를 들면, 용량 소자(150)의 한쪽 전극의 전위를 V, 용량 소자(150)의 용량을 C, 배선(BL)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 배선(BL)의 전위를 VB0로 하면, 전하가 재분배된 후의 배선(BL)의 전위는, (CB×VB0+C×V)/(CB+C)이 된다. 따라서, 메모리 셀의 상태로서, 용량 소자(150)의 한쪽 전극의 전위가 V1과 V0(V1>V0)의 2상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 배선(BL)의 전위(=(CB×VB0+C×V1)/(CB+C))는, 전위 V0을 유지하고 있는 경우의 배선(BL)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다.
그리고, 배선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
도 37의 (A)나 도 37의 (B)에서 도시하는 반도체 장치는, 예를 들면 CPU의 기억 장치로서 사용할 수도 있다.
도 38에, 도 37의 (A)에서 도시한 회로를 실현 가능한 반도체 장치의 단면 구성의 일례를 도시한다. 또한, 도 38에서는 배선 개수를 감소시키기 위해서 WBL과 RBL을 도통시키는 예를 도시한다. 또한, 도 38의 (B)는, 도 38의 (A)에 도시하는 일점 쇄선 A-B를 지나가고, 도 38의 (A)와 수직인 면의 단면을 도시한다. 또한, 도 38의 (C)는, 도 38의 (A)에 도시하는 일점 쇄선 C-D를 지나가고, 도 38의 (A)와 수직인 면의 단면을 도시한다.
트랜지스터(100)는 트랜지스터(130)의 상방에 설치되는 것이 바람직하다. 트랜지스터(100)와 트랜지스터(130)를 적층함으로써, 예를 들면, 회로 면적을 축소시킬 수 있다. 트랜지스터(100)로서, 예를 들면 실시형태 3에 나타낸 트랜지스터를 사용할 수 있다. 도 38에서는, 도 12에 도시한 트랜지스터(100)를 사용하는 예를 도시한다.
트랜지스터(130)는 제 1 반도체 재료를 함유하여 구성된다. 또한, 트랜지스터(100)는 제 2 반도체 재료를 함유하여 구성된다. 제 1 반도체 재료, 또는 제 2 반도체 재료로서 사용할 수 있는 반도체로서는, 예를 들면 실리콘, 게르마늄, 갈륨 또는 비소 등의 반도체 재료, 실리콘, 게르마늄, 갈륨, 비소 또는 알루미늄 등을 갖는 화합물 반도체 재료, 유기 반도체 재료, 또는 산화물 반도체 재료 등을 들 수 있다.
제 1 반도체 재료와 제 2 반도체 재료는, 동일한 재료라도 좋지만, 상이한 반도체 재료로 하는 것이 보다 바람직하다. 여기서는, 제 1 반도체 재료로서 단결정 실리콘을, 제 2 반도체 재료로서 산화물 반도체를 사용한 경우에 관해서 설명한다.
〔제 1 트랜지스터〕
트랜지스터(130)는 반도체 기판(131)에 설치되고, 반도체 기판(131)의 일부로 이루어지는 반도체층(132), 게이트 절연막(134), 게이트 전극(135), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항층(133a) 및 저저항층(133b)을 가진다.
트랜지스터(130)는 p채널형, n채널형 중 어느 것이라도 좋지만, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
반도체층(132)의 채널이 형성되는 영역이나 그 근방의 영역이나, 소스 영역 또는 드레인 영역이 되는 저저항층(133a) 및 저저항층(133b) 등에 있어서, 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하며, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(게르마늄), SiGe(실리콘게르마늄), GaAs(갈륨비소), GaAlAs(갈륨알루미늄비소) 등을 갖는 재료로 형성해도 좋다. 결정 격자에 변형을 갖는 실리콘을 사용한 구성으로 해도 좋다. 또는 GaAs와 GaAlAs 등을 사용함으로써, 트랜지스터(130)를 HEMT(High Electron Mobility Transistor)로 해도 좋다.
또한, 트랜지스터(130)는 LDD(Lightly Doped Drain)영역인 영역(176a)과 영역(176b)을 가져도 좋다.
저저항층(133a) 및 저저항층(133b)은, 반도체층(132)에 적용되는 반도체 재료 외에, 인 등의 n형의 도전성을 부여하는 원소, 또는 붕소 등의 p형의 도전성을 부여하는 원소를 함유한다.
게이트 전극(135)은 인 등의 n형의 도전성을 부여하는 원소, 또는 붕소 등의 p형의 도전성을 부여하는 원소를 함유하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다.
여기에서, 트랜지스터(130) 대신 도 29의 (A) 및 도 29의 (B)에 도시하는 바와 같은 트랜지스터(190)를 사용해도 좋다. 도 29의 (B)는, 도 29의 (A)에 도시하는 일점 쇄선 E-F를 지나가고, 도 29의 (A)와 수직인 면의 단면을 도시한다. 트랜지스터(190)는 채널이 형성되는 반도체층(132)(반도체 기판의 일부)이 볼록 형상을 가지며, 그 측면 및 상면을 따라 게이트 절연막(134) 및 게이트 전극(135)이 설치되어 있다. 또한 트랜지스터 사이에는 소자 분리층(181)이 설치되어 있다. 이러한 트랜지스터(190)는 반도체 기판의 볼록부를 이용하고 있기 때문에 FIN형 트랜지스터라고도 불린다. 또한, 볼록부의 상부에 접하고, 볼록부를 형성하기 위한 마스크로서 기능하는 절연막을 갖고 있어도 좋다. 또한, 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 나타냈지만, SOI(Silicon on Insulator) 기판을 가공하여 볼록 형상을 갖는 반도체층을 형성해도 좋다.
트랜지스터(130)를 피복하여, 절연막(136), 절연막(137), 및 절연막(138)이 순차적으로 적층되어 설치되어 있다.
절연막(136)은 반도체 장치의 제작 공정에 있어서, 저저항층(133a) 및 저저항층(133b)에 첨가된 도전성을 부여하는 원소의 활성화시의 보호막으로서 기능한다. 절연막(136)은 불필요하면 설치하지 않아도 좋다.
반도체층(132)에 실리콘계 반도체 재료를 사용한 경우, 절연막(137)은 수소를 함유하는 절연 재료를 함유하는 것이 바람직하다. 가열 처리를 행함으로써 절연막(137) 중의 수소에 의해 반도체층(132) 중의 댕글링 본드가 종단되어, 트랜지스터(130)의 신뢰성을 향상시킬 수 있다.
절연막(138)은 그 하층에 설치되는 트랜지스터(130) 등에 의해 발생하는 단차를 평탄화하는 평탄화층으로서 기능한다. 절연막(138)의 상면을 CMP법 등에 의해 평탄화해도 좋다.
또한, 절연막(136), 절연막(137), 절연막(138)에는 저저항층(133a)이나 저저항층(133b) 등과 전기적으로 접속하는 플러그(140), 트랜지스터(130)의 게이트 전극(135)과 전기적으로 접속하는 플러그(139) 등이 매립되어 있어도 좋다.
트랜지스터(130)와, 트랜지스터(100) 사이에는, 배리어막(111)이 설치되어 있다. 배리어막(111)은, 이것보다 하층으로부터 물 및 수소가 상층으로 확산되는 것을 억제하는 기능을 갖는 층이다. 또한, 배리어막(111)은 산소 투과성이 낮은 것이 바람직하다. 여기에서, 물 및 수소가 확산되기 어렵다란, 예를 들면 일반적으로 절연막으로서 사용되는 산화 실리콘 등과 비교하여, 물 및 수소의 투과성이 낮은 것을 나타낸다. 또한, 산소 투과성이 낮다란, 예를 들면 일반적으로 절연막으로서 사용되는 산화 실리콘 등과 비교하여, 산소의 투과성이 낮은 것을 나타낸다.
배리어막(111)에 사용할 수 있는 재료로서는, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 티타늄산지르콘산납(PZT), 티타늄산스트론튬(SrTiO3) 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 함유하는 절연막을 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연막에 예를 들면 산화 알루미늄, 산화 비스무스, 산화 게르마늄, 산화 니오븀, 산화 실리콘, 산화 티타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄, 산화 갈륨을 첨가해도 좋다. 또는 이들 절연막을 질화 처리하여 산화 질화막으로 해도 좋다. 상기의 절연막에 산화 실리콘, 산화 질화 실리콘 또는 질화 실리콘을 적층하여 사용해도 좋다. 특히, 산화 알루미늄은 물이나 수소에 대한 배리어성에도 우수하기 때문에, 보다 바람직하다.
또한, 상기한 재료는, 수소, 물에 더하여, 산소의 배리어성에도 우수한 재료이다. 따라서 절연막(114)을 가열했을 때에 방출되는 산소가 배리어막(111)보다 하층으로 확산되는 것을 억제할 수 있다. 그 결과, 절연막(114)으로부터 방출되어, 트랜지스터(100)의 반도체층에 공급될 수 있는 산소의 양을 증대시킬 수 있다.
여기에서, 배리어막(111)보다 하층에서는, 예를 들면 가열 처리에 의해, 수소나 물 등을 저감시켜 두는 것이 바람직하다. 가열 처리 조건은 예를 들면 불활성 가스 분위기하 또는 감압 분위기 하에서 170℃ 이상으로 하면 좋다.
또한, 트랜지스터(130)의 반도체층에 단결정 실리콘을 사용한 경우에는, 상기 가열 처리는, 실리콘의 부대 결합수(댕글링 본드라고도 한다)를 수소에 의해 종단화하는 처리(수소화 처리라고도 부른다)를 겸할 수 있다.
배리어막(111)을 사이에 개재하듯이, 도전층(151), 도전층(152a) 및 도전층(152b)이 설치되어, 용량 소자(150)를 형성하고 있다. 도전층(151)은 트랜지스터(100)의 도전층(104a)과 전기적으로 접속한다.
배리어막(111), 도전층(152a), 도전층(152b), 도전층(105) 등을 피복하여, 절연막(114)이 설치되어 있다. 절연막(114)에 관해서는, 예를 들면 도 12의 절연막(114)의 설명을 참조한다.
〔제 2 트랜지스터〕
절연막(114)의 상부에는, 트랜지스터(100)가 설치되어 있다. 도 38에 도시하는 일례에서는, 트랜지스터(100)로서 도 12에 도시한 트랜지스터를 사용한다.
또한, 도 38에 도시하는 트랜지스터(100)는, 제 2 게이트 전극으로서 기능하는 도전층(105)을 가진다. 도전층(105)은 용량 소자(150)의 일부를 형성하는 도전층(152a) 및 도전층(152b)과 동시에 형성해도 좋다. 이들 도전층을 동시에 형성함으로써, 예를 들면 공정을 간략화할 수 있다.
또한 트랜지스터(100)를 피복하여, 절연막(112), 절연막(113), 및 절연막(116)이 설치되어 있다.
절연막(112)은 배리어막(111)과 같이, 물이나 수소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 특히 산소를 투과하기 어려운 재료를 사용하는 것이 바람직하다.
또한, 절연막(112)을 2층 이상의 적층 구조로 해도 좋다. 그 경우에는, 예를 들면 절연막(112)을 2층의 적층 구조로 하고, 상층에는 물이나 수소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 또한, 하층에는 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋다. 하층에 설치하는 절연막은, 절연막(114)과 같은, 가열에 의해 산소가 탈리되는 절연막으로서 게이트 절연막(102)을 개재하여 반도체층(101)의 상측으로부터도 산소를 공급하는 구성으로 해도 좋다.
절연막(112)으로 반도체층(101)을 피복함으로써, 반도체층(101)으로부터 절연막(112)보다 상방으로 산소가 방출되는 것을 억제할 수 있다. 또한, 절연막(114) 등으로부터 탈리된 산소를 절연막(112)보다 하측에 가둘 수 있기 때문에, 반도체층(101)에 공급할 수 있는 산소의 양을 증대시킬 수 있다.
또한 절연막(112)을 설치함으로써, 외부로부터 산화물 반도체로의 물이나 수소가 혼입되는 것을 억제할 수 있다. 따라서 전기 특성의 변동이 억제된, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
절연막(113)으로서는, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋으며, 적층 또는 단층으로 설치한다.
트랜지스터(100)를 피복하는 절연막(116)은, 그 하층의 요철 형상을 피복하는 평탄화층으로서 기능한다. 또한 절연막(113)은, 절연막(116)을 성막할 때의 보호막으로서의 기능을 가져도 좋다. 절연막(113)은 불필요하면 설치하지 않아도 좋다. 절연막(116)으로서 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋으며, 적층 또는 단층으로 설치한다.
절연막(112), 절연막(113) 및 절연막(116)에는, 도전층(104b)과 전기적으로 접속하는 플러그(321), 플러그(322), 플러그(123)가 매립되어 있다.
절연막(116)의 상부에는, 플러그(322)와 전기적으로 접속하는 배선(124) 등이 설치되어 있다.
또한 도 38에 도시하는 바와 같이, 수소를 함유하는 절연막(136) 위에, 배리어막(111)과 같은 재료를 함유하는 절연막(137)을 설치하는 구성으로 해도 좋다. 이러한 구성으로 함으로써, 수소를 함유하는 절연막(136) 중에 잔존한 물이나 수소가 상방으로 확산되는 것을 효과적으로 억제할 수 있다.
배선(124), 배선(166) 등의 배선, 도전층(143), 도전층(151), 도전층(152a), 도전층(152b), 도전층(251) 등의 도전층, 및, 플러그(123), 플러그(139), 플러그(140), 플러그(164), 플러그(165) 등의 플러그에는, 재료로서 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 사용하는 것이 바람직하며, 특히 텅스텐을 사용하는 것이 바람직하다. 또한, 질화 티타늄이나 티타늄 등의 재료를, 다른 재료와 적층하여 사용해도 좋다.
[제작 방법 예]
다음에, 도 38의 반도체 장치의 제작 방법의 일례에 관해서, 도 39 내지 도 42를 사용하여 설명한다.
우선 반도체 기판(131)을 준비한다. 반도체 기판(131)으로서는, 예를 들면 단결정 실리콘 기판(p형의 반도체 기판, 또는 n형의 반도체 기판을 포함한다), 탄화 실리콘이나 질화 갈륨으로 이루어지는 화합물 반도체 기판 등을 사용할 수 있다. 또한, 반도체 기판(131)으로서, SOI 기판을 사용해도 좋다. 이하에서는, 반도체 기판(131)으로서 단결정 실리콘을 사용한 경우에 관해서 설명한다.
계속해서, 반도체 기판(131)에 소자 분리층(도시 생략)을 형성한다. 소자 분리층은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법, 메사 분리법 등을 사용하여 형성하면 좋다.
동일 기판 위에 p형의 트랜지스터와 n형의 트랜지스터를 형성하는 경우, 반도체 기판(131)의 일부에 n웰 또는 p웰을 형성해도 좋다. 예를 들면, n형의 반도체 기판(131)에 p형의 도전성을 부여하는 붕소 등의 불순물 원소를 첨가하여 p웰을 형성하고, 동일 기판 위에 n형의 트랜지스터와 p형의 트랜지스터를 형성해도 좋다.
계속해서, 반도체 기판(131) 위에 게이트 절연막(134)이 되는 절연막을 형성한다. 예를 들면, 반도체 기판(131)의 표면을 산화하여 산화 실리콘막을 형성한다. 또는, 열산화법에 의해 산화 실리콘을 형성한 후에, 질화 처리를 행함으로써 산화 실리콘막의 표면을 질화함으로써, 산화 실리콘막과, 산화 질화 실리콘막의 적층 구조를 형성해도 좋다. 또는, 산화 실리콘, 산화 질화 실리콘, 고유전율 물질(high-k 재료라고도 한다)인 탄탈럼 산화물, 산화 하프늄, 산화 하프늄실리케이트, 산화 지르코늄, 산화 알루미늄, 산화 티타늄 등의 금속 산화물, 또는 산화 란탄 등의 희토류 산화물 등을 사용해도 좋다.
상기 절연막은 스퍼터링법, CVD(Chemical Vapor Deposition)법(열CVD법, MOCVD(Metal Organic CVD)법, PECVD(Plasma Enhanced CVD)법 등을 포함한다), MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등으로 성막함으로써 형성해도 좋다.
계속해서, 게이트 전극(135)이 되는 도전막을 성막한다. 도전막으로서는, 탄탈럼, 텅스텐, 티타늄, 몰리브덴, 크로뮴, 니오븀 등으로부터 선택된 금속, 또는 이들의 금속을 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 또한, 금속 질화물막과 상기 금속막의 적층 구조를 사용해도 좋다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브덴, 질화 티타늄을 사용할 수 있다. 금속 질화물막을 설치함으로써, 금속막의 밀착성을 향상시킬 수 있어, 박리를 방지할 수 있다.
도전막은, 스퍼터링법, 증착법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다) 등에 의해 성막할 수 있다. 또한 플라즈마에 의한 대미지를 감소시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
계속해서, 상기 도전막 위에 리소그래피법 등을 사용하여 레지스트 마스크를 형성하고, 상기 도전막의 불필요한 부분을 제거한다. 그 후, 레지스트 마스크를 제거함으로써, 게이트 전극(135)을 형성할 수 있다.
여기에서, 피가공막의 가공 방법에 관해서 설명한다. 가공 방법으로서, 여러 가지 미세 가공 기술을 사용할 수 있다. 예를 들면, 포토리소그래피법 등으로 형성한 레지스트 마스크에 대해 슬리밍 처리를 가하는 방법을 사용해도 좋다. 또한, 포토리소그래피법 등으로 더미 패턴을 형성하고, 상기 더미 패턴에 사이드월을 형성한 후에 더미 패턴을 제거하고, 잔존한 사이드월을 레지스트 마스크로서 사용하여, 피가공막을 에칭해도 좋다. 또한 피가공막의 에칭으로서, 높은 종횡비를 실현하기 위해서, 이방성의 드라이 에칭을 사용하는 것이 바람직하다. 또한, 무기막 또는 금속막으로 이루어지는 하드 마스크를 사용해도 좋다.
레지스트 마스크의 형성에 사용하는 광은, 예를 들면 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 그 밖에, 자외선이나 KrF 레이저광, 또는 ArF 레이저광 등을 사용할 수도 있다. 또한, 액침 노광 기술에 의해 노광을 행해도 좋다. 또한, 노광에 사용하는 광으로서, 극단 자외광(EUV: Extreme Ultra-violet)이나 X선을 사용해도 좋다. 또한, 노광에 사용하는 광 대신, 전자빔을 사용할 수도 있다. 극단 자외광, X선 또는 전자빔을 사용하면, 매우 미세한 가공이 가능해지기 때문에 바람직하다. 또한, 전자빔 등의 빔을 주사함으로써 노광을 행하는 경우에는, 포토마스크는 불필요하다.
또한, 레지스트 마스크가 되는 레지스트막을 형성하기 전에, 피가공막과 레지스트막의 밀착성을 개선하는 기능을 갖는 유기 수지막을 형성해도 좋다. 상기 유기 수지막은, 예를 들면 스핀 코트법 등에 의해, 그 하층의 단차를 피복하여 표면을 평탄화하도록 형성할 수 있고, 상기 유기 수지막의 상층에 설치되는 레지스트 마스크의 두께의 불균일을 저감시킬 수 있다. 또한 특히 미세한 가공을 행하는 경우에는, 상기 유기 수지막으로서, 노광에 사용하는 광에 대한 반사 방지막으로서 기능하는 재료를 사용하는 것이 바람직하다. 이러한 기능을 갖는 유기 수지막으로서는, 예를 들면 BARC(Bottom Anti-Reflection Coating)막 등이 있다. 상기 유기 수지막은, 레지스트 마스크의 제거와 동시에 제거하거나, 레지스트 마스크를 제거한 후에 제거하면 좋다.
이 이후, 레지스트 마스크를 사용한 가공의 기재에 관해서는, 예를 들면 게이트 전극(135)에서 설명한 가공 방법을 참조하면 좋다. 또한, 본 명세서에서는, 피가공막의 에칭을 행한 후의 레지스트 제거의 기재를 생략하는 경우가 있다.
게이트 전극(135) 형성후, 게이트 전극(135)의 측면을 피복하는 사이드월을 형성해도 좋다. 사이드월은, 게이트 전극(135)의 두께보다 두꺼운 절연막을 성막한 후에, 이방성 에칭을 가하여, 게이트 전극(135)의 측면 부분만 상기 절연막을 잔존시킴으로써 형성할 수 있다.
도 39에는, 사이드월 형성시에 게이트 절연막의 에칭을 행하지 않는 예를 도시하지만, 사이드월의 형성시에 게이트 절연막(134)이 되는 절연막도 동시에 에칭해도 좋다. 이 경우에는 게이트 전극(135) 및 사이드월의 하부에 게이트 절연막(134)이 형성된다.
계속해서, 반도체 기판(131)의 게이트 전극(135)(및 사이드월)이 설치되어 있지 않은 영역에 인 등의 n형의 도전성을 부여하는 원소, 또는 붕소 등의 p형의 도전성을 부여하는 원소를 첨가한다. 이 단계에 있어서의 단면 개략도가 도 39의 (A)에 상당한다.
계속해서, 절연막(136)을 형성한 후, 예를 들면 상기한 도전성을 부여하는 원소의 활성화를 위한 가열 처리를 행한다. 가열 처리는, 희가스나 질소 가스 등의 불활성 가스 분위기하, 또는 감압 분위기 하에서, 예를 들면 400℃ 이상 기판의 변형점 미만으로 행할 수 있다.
절연막(136)은, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋으며, 적층 또는 단층으로 설치한다. 절연막(136)은 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 감소시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
이 단계에서 트랜지스터(130)가 형성된다. 또한, 트랜지스터(130)를 형성하는 것과 같은 방법으로, 제 3 트랜지스터(160)를 형성해도 좋다.
계속해서, 절연막(137) 및 절연막(138)을 형성한다.
절연막(137)은, 절연막(136)에 사용할 수 있는 재료 이외에, 산소와 수소를 함유하는 질화 실리콘(SiNOH)을 사용해도 좋다. 또한, 절연막(138)은, 절연막(136)에 사용할 수 있는 재료 이외에, TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜 형성한 단차 피복성이 양호한 산화 실리콘을 사용하는 것이 바람직하다.
절연막(137) 및 절연막(138)은, 예를 들면 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 감소시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
계속해서 절연막(138)의 상면을 CMP법 등을 사용하여 평탄화한다. 또한, 절연막(138)으로서 평탄화막을 사용해도 좋다. 그 경우는, 반드시 CMP법 등으로 평탄화하지 않아도 좋다. 평탄화막의 형성에는, 예를 들면 상압 CVD법이나, 도포법 등을 사용할 수 있다. 상압 CVD법을 사용하여 형성할 수 있는 막으로서는 예를 들면, BPSG(Boron Phosphorus Silicate Glass) 등을 들 수 있다. 또한, 도포법을 사용하여 형성할 수 있는 막으로서는 예를 들면, HSQ(수소실세스퀴옥산) 등을 들 수 있다. 그 후, 반도체층(132) 중의 댕글링 본드를 절연막(137)으로부터 탈리되는 수소에 의해 종단하기 위한 가열 처리를 행해도 좋다.
계속해서, 절연막(136), 절연막(137), 및 절연막(138)에 저저항층(133a), 저저항층(133b) 및 게이트 전극(135) 등에 이르는 개구를 형성한다(도 39의 (B) 참조). 그 후, 개구를 매립하도록 도전막을 형성한다(도 39의 (C) 참조). 그 후, 절연막(138)의 상면이 노출되도록, 상기 도전막에 평탄화 처리를 가함으로써, 플러그(139)나 플러그(140) 등을 형성한다(도 39의 (D) 참조). 도전막의 형성은, 예를 들면 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다.
계속해서, 절연막(138) 위에 절연막(215)을 성막한다. 절연막(215)은, 절연막(136) 등과 같은 재료 및 방법에 의해 형성할 수 있다. 절연막(215)을 형성한 후, 가열 처리를 행해도 좋다.
제 3 가열 처리는, 상기 적층 구조의 설명에서 예시한 조건으로 행할 수 있다. 예를 들면 제 1 가열 처리에서 설명한 조건 등을 사용할 수 있다.
계속해서 절연막(215)에 개구부를 형성한다. 그 후, 개구를 매립하도록 도전막을 형성하고, 절연막(215)의 상면이 노출되도록, 상기 도전막에 평탄화 처리를 가함으로써, 도전층(251), 도전층(143) 및 도전층(151) 등을 형성한다(도 39의 (E) 참조). 개구부에 도전막을 형성하는 경우에는, 예를 들면, 질화 티타늄이나 티타늄 등의 재료를, 개구부에 형성한 후, 다른 도전 재료를 적층해도 좋다. 예를 들면, 질화 티타늄이나 티타늄을 적층막의 하층에 사용함으로써, 개구부로의 밀착성을 향상시킬 수 있다.
계속해서, 배리어막(111)을 성막하고, 개구부를 형성한다(도 40의 (A) 참조). 배리어막(111)은, 예를 들면 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 감소시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
계속해서, 도전층(105), 도전층(152a) 및 도전층(152b)이 되는 도전막을 성막한다. 그 후, 에칭 등에 의해 도전층(105), 도전층(152a) 및 도전층(152b)을 형성한다(도 40의 (B) 참조).
다음에, 절연막(114)을 성막한다. 절연막(114)은, 예를 들면 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 감소시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
절연막(114)에 산소를 과잉으로 함유시키기 위해서는, 예를 들면 산소 분위기 하에서 절연막(114)을 성막하면 좋다. 또는, 성막후의 절연막(114)에 산소를 도입하여 산소를 과잉으로 함유하는 영역을 형성해도 좋고, 쌍방의 수단을 조합해도 좋다.
예를 들면, 성막후의 절연막(114)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 함유한다)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는, 산소를 함유하는 가스를 사용할 수 있다. 산소를 함유하는 가스로서는, 예를 들면 산소, 아산화질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 함유하는 가스에 희가스를 함유시켜도 좋다. 또는, 수소 등을 함유시켜도 좋다. 예를 들면, 이산화탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
또한, 절연막(114)을 성형한 후, 그 상면의 평탄성을 높이기 위해서 CMP법 등을 사용한 평탄화 처리를 행해도 좋다.
다음에, 절연체층(101a)이 되는 반도체막과, 반도체층(101b)이 되는 반도체막을 순차적으로 성막한다 (도 40의 (C) 참조). 상기 반도체막은 대기에 접촉시키지 않고 연속하여 성막하는 것이 바람직하다. 절연체층(101a)이 되는 반도체, 및 반도체층(101b)이 되는 반도체는, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 좋다.
또한, 절연체층(101a)이 되는 반도체, 및 반도체층(101b)이 되는 반도체로서, In-Ga-Zn 산화물층을 MOCVD법에 의해 성막하는 경우, 원료 가스로서 트리메틸인듐, 트리메틸갈륨 및 디메틸아연 등을 사용하면 좋다. 또한, 상기 원료 가스의 조합으로 한정되지 않고, 트리메틸인듐 대신 트리에틸인듐 등을 사용해도 좋다. 또한, 트리메틸갈륨 대신에 트리에틸갈륨 등을 사용해도 좋다. 또한, 디메틸아연 대신 디에틸아연 등을 사용해도 좋다.
여기에서, 절연체층(101a)을 형성한 후에, 절연체층(101a)에 산소를 도입해도 좋다. 예를 들면, 성막후의 절연체층(101a)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함한다)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는, 산소를 함유하는 가스를 사용할 수 있다. 산소를 함유하는 가스로서는, 예를 들면 산소, 아산화질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 함유하는 가스에 희가스를 함유시켜도 좋다. 또는, 수소 등을 함유시켜도 좋다. 예를 들면, 이산화탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
절연체층(101a) 및 반도체층(101b)을 성막후, 가열 처리를 행해도 좋다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서로, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유하는 분위기, 또는 감압 상태에서 행하면 좋다. 또한, 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리된 산소를 보충하기 위해 산화성 가스를 10ppm 이상 함유하는 분위기에서 행해도 좋다. 가열 처리는, 반도체막을 성막한 직후에 행해도 좋고, 반도체막을 가공하여 섬 형상의 절연체층(101a 및 101b)을 형성한 후에 행해도 좋다. 가열 처리에 의해, 절연막(114)이나 산화물막으로부터 반도체막에 산소가 공급되어, 반도체막 중의 산소 결손을 저감시킬 수 있다.
그 후, 레지스트 마스크를 사용하여, 섬 형상의 절연체층(101a)과 섬 형상의 반도체층(101b)의 적층 구조를 형성한다(도 40의 (D) 참조). 또한, 반도체막의 에칭시에, 절연막(114)의 일부가 에칭되어, 절연체층(101a) 및 반도체층(101b)으로 피복되어 있지 않은 영역에 있어서의 절연막(114)이 박막화되는 경우가 있다. 따라서, 상기 에칭에 의해 절연막(114)이 소실되지 않도록, 미리 두껍게 형성해 두는 것이 바람직하다.
또한, 반도체막의 에칭 조건에 따라서는, 레지스트가 에칭 공정 중에 소실되어 버리는 경우가 있기 때문에, 에칭의 내성이 높은 재료, 예를 들면 무기막 또는 금속막으로 이루어지는 소위 하드 마스크를 사용해도 좋다. 여기에서 하드 마스크(281)로서, 도전막을 사용하는 예를 나타낸다. 도 41의 (A)는, 하드 마스크(281)를 사용하여 반도체막을 가공하고, 절연체층(101a) 및 반도체층(101b)을 형성하는 예를 도시한다. 여기에서, 하드 마스크(281)에 도전층(104a) 및 도전층(104b)으로서 사용할 수 있는 재료를 사용하면, 하드 마스크(281)를 가공하여, 도전층(104a) 및 도전층(104b)을 형성할 수 있다. 이러한 방법을 사용함으로써, 예를 들면 도 30에 도시하는 트랜지스터(100)를 제작할 수 있다.
도 40의 (D)에 도시하는 구조를 형성한 후, 절연막(114)에 도전층(151), 도전층(251) 등에 이르는 개구부를 설치한다(도 41의 (B) 참조). 그 후, 절연막(114)에 설치한 개구부를 매립하도록, 도전층(104a), 도전층(104b) 등이 되는 도전막을 성막한다. 도전층(104a), 도전층(104b) 등이 되는 도전막의 형성은, 예를 들면 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 감소시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
다음에, 레지스트 마스크를 사용하여, 도전층(104a), 도전층(104b) 등이 되는 도전막의 불필요한 부분을 에칭에 의해 제거하고, 도전층(104a) 및 도전층(104b) 등을 형성한다(도 41의 (C) 참조). 여기에서, 도전막의 에칭시에, 반도체층(101b)이나 절연막(114)의 상부의 일부가 에칭되어, 도전층(104a) 및 도전층(104b)과 중첩되지 않는 부분이 박막화되는 경우가 있다. 따라서, 반도체층(101b)이 되는 반도체막 등의 두께를, 에칭되는 깊이를 고려하여 미리 두껍게 형성해 두는 것이 바람직하다.
다음에, 절연체층(101c) 및 게이트 절연막(102)을 성막한다. 그 후, 레지스트 마스크를 사용하여, 에칭에 의해 가공한다(도 42의 (A) 참조). 다음에 게이트 전극(103)이 되는 도전막을 성막하고, 레지스트 마스크를 사용하여 상기 도전막을 가공하여, 게이트 전극(103)을 형성한다(도 42의 (B) 참조).
또한, 절연체층(101c)의 성막 방법에 관해서는, 예를 들면 절연체층(101a)을 참조하면 된다.
또한 절연체층(101c)을 형성한 후에, 절연체층(101c)에 산소를 도입해도 좋다. 예를 들면, 성막 후의 절연체층(101c)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함한다)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는, 산소를 함유하는 가스를 사용할 수 있다. 산소를 함유하는 가스로서는, 예를 들면 산소, 아산화질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 함유하는 가스에 희가스를 함유시켜도 좋다. 또는, 수소 등을 함유시켜도 좋다. 예를 들면, 이산화탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
이 단계에서 트랜지스터(100)가 형성된다.
다음에, 절연막(112)을 형성한다. 절연막(112)은, 예를 들면 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 감소시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
절연막(112)의 성막후, 가열 처리를 행하여도 좋다. 가열 처리에 의해, 절연막(114) 등으로부터 반도체층(101)에 대해 산소를 공급하여, 반도체층(101) 중의 산소 결손을 저감시킬 수 있다.
또한, 절연막(112)을 2층 이상의 적층 구조로 해도 좋다.
계속해서, 절연막(113)을 형성한다. 절연막(113)은, 예를 들면 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 특히, CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 양호한 것으로 할 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 감소시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
계속해서, 절연막(113), 절연막(112), 게이트 절연막(102) 및 절연체층(101c)에, 도전층(104a) 등에 이르는 개구부를 설치한다. 이어서, 개구부를 매립하도록 도전막을 형성한 후, 레지스트 마스크를 사용하여 불필요한 부분을 제거하고, 플러그(321) 및 플러그(322)를 형성한다.
계속해서, 절연막(116)을 형성한다. 절연막(116)은, 예를 들면 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함한다), MBE법, ALD법 또는 PLD법 등을 사용하여 형성할 수 있다. 또한 절연막(116)으로서 유기 수지 등의 유기 절연 재료를 사용하는 경우에는, 스핀 코트법 등의 도포법을 사용하여 형성해도 좋다. 또한, 절연막(116)을 형성한 후에 그 상면에 대해 평탄화 처리를 행하는 것이 바람직하다. 또한, 절연막(116)으로서, 절연막(138)에 나타내는 재료나, 형성 방법을 사용해도 좋다.
계속해서, 상기와 같은 방법에 의해, 절연막(116)에, 플러그(322)에 이르는 플러그(123) 등을 형성한다.
계속해서, 절연막(116) 위에 도전막을 성막한다. 그 후 상기와 같은 방법에 의해 레지스트 마스크를 사용하여 도전막의 불필요한 부분을 에칭에 의해 제거하여, 배선(124) 등을 형성할 수 있다.
이상의 공정에 의해, 본 발명의 일 형태의 반도체 장치를 제작할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 트랜지스터를 사용한 회로의 일례에 관해서 도면을 참조하여 설명한다.
[회로 구성예]
실시형태 1을 적용하는 반도체 장치에 있어서 나타낸 구성에 있어서, 트랜지스터나 배선, 전극의 접속 구성을 상이하게 함으로써, 여러 가지 회로를 구성할 수 있다. 이하에서는, 본 발명의 일 형태의 반도체 장치를 사용함으로써 실현할 수 있는 회로 구성의 예를 설명한다.
〔CMOS 회로〕
도 37의 (C)에 도시하는 회로도는, p채널형의 트랜지스터(2200)와 n채널형의 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 회로의 구성을 도시하고 있다. 또한 도면 중, 제 2 반도체 재료가 적용된 트랜지스터에는 「OS」의 기호를 붙여 나타내고 있다. 여기에서, 본 실시형태에서 나타내는 CMOS 회로는, NAND 회로, NOR 회로, 인코더, 디코더, MUX(multiplamplifier), DEMUX(demultiplexer) 등의 논리 회로의 기본 소자로서 이용될 수 있다.
〔아날로그 스위치〕
또한 도 37의 (D)에 도시하는 회로도는, 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 도시하고 있다. 이러한 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 모듈에 관해서, 도 27을 사용하여 설명을 행한다.
도 27에 도시하는 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다.
본 발명의 일 형태의 반도체 장치는, 예를 들면, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광센서를 설치하고, 광학식의 터치 패널로 하는 것도 가능하다.
백 라이트(8007)는 광원(8008)을 가진다. 또한, 도 27에 있어서, 백 라이트(8007) 위에 광원(8008)을 배치하는 구성에 관해서 예시했지만, 이것으로 한정되지 않는다. 예를 들면, 백 라이트(8007)의 단부에 광원(8008)을 배치하고, 추가로 광확산판을 사용하는 구성으로 해도 좋다. 또한, 유기 EL 소자 등의 자기발광형의 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에 있어서는, 백 라이트(8007)를 설치하지 않는 구성으로 해도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 가진다. 또한 프레임(8009)은 방열판으로서의 기능을 갖고 있어도 좋다.
프린트 기판(8010)은, 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이라도 좋고, 별도로 설치한 배터리(8011)에 의한 전원이라도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는, 생략 가능하다.
또한, 표시 모듈(8000)은 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 설치해도 좋다.
본 실시형태에 나타내는 표시 모듈(8000)은, 가요성을 가져도 좋다. 가요성을 가짐으로써 곡면이나 불규칙한 형상 위에 첩합하는 것이 가능해져, 다종 다양한 용도가 실현된다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 실시형태에서는, 상기 실시형태에서 예시한 트랜지스터, 또는 기억 장치를 포함하는 RF 태그에 관해서, 도 28을 사용하여 설명한다.
본 실시형태에 있어서의 RF 태그는, 내부에 기억 회로를 가지고, 기억 회로에 필요한 정보를 기억하고, 비접촉 수단, 예를 들면 무선 통신을 사용하여 외부와 정보의 수수를 행하는 것이다. 이러한 특징으로부터, RF 태그는, 물품 등의 개체 정보를 판독함으로써 물품의 식별을 행하는 개체 인증 시스템 등에 사용하는 것이 가능하다. 또한, 이들 용도에 사용하기 위해서는 매우 높은 신뢰성이 요구된다.
RF 태그의 구성에 관해서 도 28을 사용하여 설명한다. 도 28은, RF 태그의 구성예를 도시하는 블록도이다.
도 28에 도시하는 바와 같이, RF 태그(800)는, 통신기(801)(질문기, 리더/라이터 등이라고도 한다)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 가진다. 또한 RF 태그(800)는, 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 가지고 있다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터에 역방향 전류를 충분히 억제하는 것이 가능한 재료, 예를 들면, 산화물 반도체가 사용된 구성으로 해도 좋다. 이것에 의해, 역방향 전류에 기인하는 정류 작용의 저하를 억제하여, 복조 회로의 출력이 포화되는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형에 가깝게 할 수 있다. 또한, 데이터의 전송 형식은, 한 쌍의 코일을 대향 배치하여 상호 유도에 의해 교신을 행하는 전자 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3개로 대별된다. 본 실시형태에 나타내는 RF 태그(800)는, 그 어느 방식에 사용하는 것도 가능하다.
다음에 각 회로의 구성에 관해서 설명한다. 안테나(804)는, 통신기(801)에 접속된 안테나(802)의 사이에서 무선 신호(803)의 송수신을 행하기 위한 것이다. 또한, 정류 회로(805)는 안테나(804)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들면, 반파 2배압으로 정류하고, 후단에 형성된 용량 소자에 의해, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력측 또는 출력측에는, 리미터 회로를 설치해도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에, 일정 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고, 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 갖고 있어도 좋다. 리셋 신호 생성 회로는, 안정된 전원 전압의 상승을 이용하고, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검출함으로써 복조하고, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하고, 처리를 행하기 위한 회로이다. 기억 회로(810)는, 입력된 정보를 유지하는 회로이며, 로우 디코더, 칼럼 디코더, 기억 영역 등을 가진다. 또한, ROM(811)은 고유 번호(ID) 등을 저장하고, 처리에 따라 출력을 행하기 위한 회로이다.
또한, 상기의 각 회로는, 필요에 따라, 적절히, 취사할 수 있다.
여기에서, 상기의 실시형태에서 설명한 기억 회로를, 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태의 기억 회로는, 전원이 차단된 상태에서도 정보를 유지할 수 있기 때문에, RF 태그에 적합하게 사용할 수 있다. 또한 본 발명의 일 형태의 기억 회로는, 데이터의 기록에 필요한 전력(전압)이 종래의 불휘발성 메모리에 비해 현저하게 작기 때문에, 데이터의 판독시와 기록시의 최대 통신 거리의 차이를 발생시키지 않는 것도 가능하다. 또한, 데이터의 기록시에 전력이 부족하여, 오동작 또는 오기록이 발생하는 것을 억제할 수 있다.
또한, 본 발명의 일 형태의 기억 회로는, 불휘발성의 메모리로서 사용하는 것이 가능하기 때문에, ROM(811)에 적용할 수도 있다. 그 경우에는, 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도 준비하고, 유저가 자유롭게 재기록할 수 없도록 해 두는 것이 바람직하다. 생산자가 출하전에 고유 번호를 기록한 후에 제품을 출하함으로써, 제작한 RF 태그 모두에 관해서 고유 번호를 부여하는 것이 아니라, 출하하는 우량품에만 고유 번호를 할당하는 것이 가능해져, 출하후의 제품의 고유 번호가 불연속적으로 되지 않아 출하후의 제품에 대응한 고객 관리가 용이해진다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, PC, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)로 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 57에 도시한다.
도 57의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 가진다. 또한, 도 57의 (A)에 도시한 휴대형 게임기는, 2개의 표시부(903)와 표시부(904)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것으로 한정되지 않는다.
도 57의 (B)는 휴대 데이터 단말이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 가진다. 제 1 표시부(913)는 제 1 하우징(911)에 설치되어 있고, 제 2 표시부(914)는 제 2 하우징(912)에 설치되어 있다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은, 접속부(915)에 의해 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는, 접속부(915)에 의해 변경 가능하다. 제 1 표시부(913)에 있어서의 영상을, 접속부(915)에 있어서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라, 전환하는 구성으로 해도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 설치함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 설치함으로써도, 부가할 수 있다.
도 57의 (C)는 노트형 PC이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 가진다.
도 57의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 가진다.
도 57의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 가진다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 설치되어 있고, 표시부(943)는 제 2 하우징(942)에 설치되어 있다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은, 접속부(946)에 의해 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는, 접속부(946)에 의해 변경이 가능하다. 표시부(943)에 있어서의 영상을, 접속부(946)에 있어서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라서 전환하는 구성으로 해도 좋다.
도 57의 (F)는 보통 자동차이며, 차체(951), 차륜(952), 계기판(953), 라이트(954) 등을 가진다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는, 본 발명의 일 형태에 따른 RF 태그의 사용예에 관해서 도 56을 사용하면서 설명한다. RF 태그의 용도는 광범위하지만, 예를 들면, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민표 등, 도 56의 (A) 참조), 포장용 용기류(포장지나 보틀 등, 도 56의 (C) 참조), 기록 매체(DVD나 비디오 테이프 등, 도 56의 (B) 참조), 탈것류(자전거 등, 도 56의 (D) 참조), 신변의 일상용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활 용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 부착하는 꼬리표(도 56의 (E), 도 56의 (F) 참조) 등에 설치하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는, 표면에 붙이거나, 또는 매립함으로써, 물품에 고정된다. 예를 들면, 책이라면 종이에 매립하고, 유기 수지로 이루어지는 패키지라면 상기 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 태그(4000)는, 소형, 박형, 경량을 실현하기 위해서, 물품에 고정시킨 후에도 그 물품 자체의 디자인성을 손상시키는 경우가 없다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 설치함으로써, 인증 기능을 설치할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변의 일상용품, 식품류, 의류, 생활 용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈것류에서도, 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 따른 RF 태그를 본 실시형태에 열거한 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함하는 동작 전력을 저감시킬 수 있기 때문에, 최대 통신 거리를 길게 취하는 것이 가능해진다. 또한, 전력이 차단된 상태에서도 정보를 매우 긴 기간 유지 가능하기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 사용할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
또한, 어떤 하나의 실시형태에 있어서 서술하는 도면(일부라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에 있어서 서술하는 다른 도면(일부라도 좋다) 및/또는, 1개 또는 복수의 다른 실시형태에 있어서 서술하는 도면(일부라도 좋다)에 대해, 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
또한, 명세서 중의 도면이나 문장에 있어서 규정되어 있지 않은 내용에 관해서, 그 내용을 제외한 것을 규정한 발명의 일 형태를 구성할 수 있다. 또는, 어떤 값에 관해서, 상한값과 하한값 등으로 나타내는 수치 범위가 기재되어 있는 경우, 그 범위를 임의로 좁힘으로써, 또는, 그 범위 중의 한가지를 제외함으로써, 그 범위를 일부 제외한 발명의 일 형태를 규정할 수 있다. 이들에 의해, 예를 들면, 종래 기술이 본 발명의 일 형태의 기술적 범위 내에 들어가지 않는 것을 규정할 수 있다.
구체예로서는, 어떤 회로에 있어서, 제 1 내지 제 5 트랜지스터를 사용하고 있는 회로도가 기재되어 있는 것으로 한다. 그 경우, 그 회로가, 제 6 트랜지스터를 가지고 있지 않은 것을 발명으로 하여 규정하는 것이 가능하다. 또는, 그 회로가, 용량 소자를 가지고 있지 않은 것을 규정하는 것이 가능하다. 또한, 그 회로가, 어떤 특정한 접속 구조를 취하고 있는 것과 같은 제 6 트랜지스터를 가지고 있지 않다, 라고 규정하고 발명을 구성할 수 있다. 또는, 그 회로가, 어떤 특정한 접속 구조를 취하고 있는 용량 소자를 가지고 있지 않다, 라고 규정하고 발명을 구성할 수 있다. 예를 들면, 게이트가 제 3 트랜지스터의 게이트와 접속되어 있는 제 6 트랜지스터를 가지고 있지 않다, 라고 발명을 규정하는 것이 가능하다. 또는, 예를 들면, 제 1 전극이 제 3 트랜지스터의 게이트와 접속되어 있는 용량 소자를 가지고 있지 않다, 라고 발명을 규정하는 것이 가능하다.
다른 구체예로서는, 어떤 물질의 성질에 관해서, 예를 들면, 「어떤 막은, 절연막이다」라고 기재되어 있는 것으로 한다. 그 경우, 예를 들면, 그 절연막이, 유기 절연막인 경우를 제외한다, 라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들면, 그 절연막이, 무기 절연막인 경우를 제외한다, 라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들면, 그 막이, 도전막인 경우를 제외한다, 라고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들면, 그 막이, 반도체막인 경우를 제외한다, 라고 발명의 일 형태를 규정하는 것이 가능하다.
다른 구체예로서는, 어떤 적층 구조에 대해서, 예를 들면, 「A막과 B막 사이에, 어떤 막이 설치되어 있다」라고 기재되어 있는 것으로 한다. 그 경우, 예를 들면, 그 막이, 4층 이상의 적층막인 경우를 제외한다, 라고 발명을 규정하는 것이 가능하다. 또는, 예를 들면, A막과 그 막 사이에, 도전막이 설치되어 있는 경우를 제외한다, 라고 발명을 규정하는 것이 가능하다.
또한, 본 명세서 등에 있어서는, 어떤 하나의 실시형태에 있어서 서술하는 도면 또는 문장에 있어서, 그 일부분을 취출하여, 발명의 일 형태를 구성하는 것은 가능하다. 따라서, 어떤 부분을 서술하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 취출한 내용도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다. 이로 인해, 예를 들면, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에 있어서, 그 일부분을 취출하여, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 예를 들면, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터, M개(M은 정수이고, M<N)의 회로 소자(트랜지스터, 용량 소자 등)를 뽑아내어, 발명의 일 형태를 구성하는 것은 가능하다. 다른 예로서는, N개(N은 정수)의 층을 가지고 구성되는 단면도로부터, M개(M은 정수이고, M<N)의 층을 뽑아 내어, 발명의 일 형태를 구성하는 것은 가능하다. 또한 다른 예로서는, N개(N은 정수)의 요소를 가지고 구성되는 플로우 차트로부터, M개(M은 정수이고, M<N)의 요소를 뽑아 내어, 발명의 일 형태를 구성하는 것은 가능하다. 또한 다른 예로서는, 「A는, B, C, D, E, 또는, F를 가진다」라고 기재되어 있는 문장으로부터, 일부의 요소를 임의로 뽑아 내어, 「A는, B와 E를 가진다」, 「A는, E와 F를 가진다」, 「A는, C와 E와 F를 가진다」, 또는, 「A는, B와 C와 D와 E를 가진다」등의 발명의 일 형태를 구성하는 것은 가능하다.
또한, 본 명세서 등에 있어서는, 어떤 하나의 실시형태에 있어서 서술하는 도면 또는 문장에 있어서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념을 도출하는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 어떤 하나의 실시형태에 있어서 서술하는 도면 또는 문장에 있어서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는, 명확하다고 할 수 있다.
또한, 본 명세서 등에 있어서는, 적어도 도면에 기재한 내용(도면 중의 일부라도 좋다)은, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 따라서, 어떤 내용에 관해서, 도면에 기재되어 있으면, 문장을 사용하여 서술하고 있지 않아도, 그 내용은, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 마찬가지로, 도면의 일부를 취출한 도면에 관해서도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태인 산화물 반도체막의 평가 결과에 관해서 설명한다.
[제작 방법]
실리콘 웨이퍼에 열산화를 가하여 산화 실리콘막을 100nm 형성하였다. 그 후, 산화물 반도체막으로서, 스퍼터링법에 의해 In-Ga-Zn 산화물을 100nm 형성하였다. 스퍼터링법의 조건으로서, 타깃은 In:Ga:Zn=1:1:1(원자수비)의 다결정의 In-Ga-Zn 산화물을 사용하고, 전원은 0.5kW(DC)로 하고, 기판과 타깃간의 거리는 60mm로 하였다. 또한 성막 가스로서 아르곤 및 산소를 사용하고, 각각의 유량은 아르곤을 30sccm, 산소를 15sccm으로 하였다. 압력은 0.4Pa로 하였다. 기판 온도는 시료 E1-1에서는 170℃로 하고, 시료 F1-1에서는 300℃로 하였다.
다음에, 열처리를 행하였다. 열처리 조건은, 450℃에서, 질소 분위기 하에서 가열 처리를 1시간 행한 후, 동일한 처리실 내에서, 450℃에 있어서 산소 분위기 하에서 가열 처리를 1시간 행하였다.
[XRD 평가]
다음에 XRD 장치를 사용하여 평가를 한 결과를 설명한다. XRD 장치는, 다기능 박막 재료 평가 X선 회절 장치D8 DISCOVER Hybrid(Bruker AXS사 제조)을 사용하고, 각 시료의 평가를 행하였다. 도 43은 Out-0f-Plane법에 의한 해석 결과이다. 도 43의 (A)에 시료 E1-1, (B)에 시료 F1-1의 결과를 도시한다. 어느 시료에서도 2θ=31°근방에 피크가 나타났다. 170℃에서 성막한 조건은 피크가 브로드하고, 300℃에서 성막한 조건에서는 피크가 보다 샤프해지는 경향이 나타났다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, 성막 온도를 보다 높게 함으로써 c축 배향성을 갖는 산화물 반도체막의 결정이 증가하는 것으로 시사된다.
[막 밀도 평가]
다음에, 막 밀도를 측정하였다. 막 밀도의 평가에는, XRR(X선 반사율법: X-ray Reflectometry)을 사용하였다. 얻어진 막 밀도는, 시료 E1-1이 6.18[g/㎤], 시료 F1-1이 6.36[g/㎤]이었다. 어느 조건에 있어서도 치밀하고 양호한 막이 얻어졌다.
[나노 빔 전자 회절]
다음에, 시료 E1-1 및 시료 F1-1에 관해서, 나노 빔 전자 회절에 의한 해석을 행하였다. 전자 회절의 취득에는, 히타치하이테크놀로지즈 제조 「HF-2000」을 사용하였다. 가속 전압은 200kV로 하였다.
산화물 반도체막을 갖는 각 시료의 상면에 대해, 조금씩 샘플 스테이지를 이동하여 스캔을 행하면서 투과 전자 회절 패턴을 취득하였다. 전자선으로서 프로브 직경이 1nm인 나노 빔 전자선을 사용하였다. 또한 각 시료 모두 3개소에서 같은 측정을 행하였다. 즉 각 시료에 있어서, scan1 내지 scan3의 합계 3회의 스캔을 행하였다.
5nm/초의 속도로 스캔하면서 회절 패턴을 관측하고, 동영상을 취득하였다. 다음에, 얻어진 동영상에서 관측된 회절 패턴을, 0.5초마다 정지 화상으로 변환하였다. 변환한 정지 화상을 해석하여, nc-OS막의 패턴과, CAAC-OS막의 패턴과, 스피넬형의 결정 구조의 패턴의 3개로 분류하였다. 시료 El-1 및 시료 F1-1에 관해서, Scan1 내지 Scan3에 있어서 각 패턴으로 분류된 화상수를 표 3에 기재한다. 또한, 시료 E1-1의 전자 회절 패턴의 scan1의 결과를 도 44 내지 도 48에, 시료 F1-1의 scan1의 결과를 도 49 내지 도 53에 도시한다. 또한, 도 44 내지 도 48에 도시하는 전자 회절의 결과 중, CAAC-OS막의 패턴이라고 판단된 것을 파선으로 둘러싸고, 나타내었다. 또한, 도 49 내지 도 53에 도시하는 전자 회절의 결과 중, nc-OS막의 패턴이라고 판단된 것을 파선으로 둘러싸고, 나타내었다.
Figure pat00003
시료 E1-1에서는, nc 비율은 90% 이상으로 높은 값을 나타내었다. 성막 온도를 보다 낮게 함으로써, nc 비율은 보다 높아지는 것을 알 수 있었다. 또한, 어느 시료에 있어서도, nc 비율과 CAAC 비율의 합은 100%이었다.
(실시예 2)
본 실시예에서 In-Ga-Zn 산화물의 막 밀도 평가 결과 및 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석의 결과를 나타낸다.
미리 세정 처리한 석영 기판 위에, 스퍼터링법을 사용하여 In-Ga-Zn 산화물을 성막하였다. 타깃은 In:Ga:Zn=1:1:1(원자수비)의 다결정의 In-Ga-Zn 산화물을 사용하였다. 성막 조건은, 전원 전력을 100W로 하고, 성막 가스로서 아르곤 및 산소를 사용하여, 아르곤 가스와 산소 가스의 유량의 총량에 대해, 산소 가스의 유량이 2%가 되도록 유량을 조정하였다. 압력은 0.4Pa 또는 1.0Pa로 하였다. 기판 온도는 실온으로 하였다. 성막 조건, 및 막 밀도를 표 4에 기재한다. 시료 B 및 시료 D는, 스퍼터링법에 의해 In-Ga-Zn 산화물을 성막한 후, 450℃에서 열처리를 행하였다. 막 밀도의 평가는, XRR을 사용하였다. 표 4에 기재하는 바와 같이, 시료 C에서는 밀도는 6[g/㎤] 이상으로 높은 값을 나타내었다.
Figure pat00004
다음에, 시료 A 내지 시료 D에 관해서, TDS 분석을 행하였다. 분자량이 18인 탈가스의 방출량을 도 54의 (A) 및 (B)에 도시한다. 분자량이 18인 탈가스는 H2O 유래라고 생각된다. 시료 A에서는 방출량이 크고, 열처리를 행한 시료 B에서는 방출량이 감소되었다. 막 밀도가 높은 시료 C에서는 열처리를 행하지 않아도 가스 방출량은 작고, 막 중에 함유되는 수분량이 작다고 생각된다.
다음에, 시료 A 내지 시료 D에 관해서, 전자선 조사에 의한 결정의 크기(결정 사이즈)의 변화를 평가하였다. 결정 사이즈는, TEM을 사용하여 단면을 관찰하고, 산출하였다. TEM을 사용하여 전자선 조사를 행하고, 누적 조사량과 결정 사이즈의 관계를 평가한 결과를 도 55에 도시한다. 시료 A에서는 전자선 조사를 행할 때마다 결정이 커지는 경향이 나타났다. 여기에서, 전자선 조사를 행하기 전의 결정 사이즈는, 예를 들면 도 55에 도시하는 근사선에 있어서 누적 조사량이 0[e-/n㎡]인 값으로 하면 좋다. 열처리를 행한 시료 B에서는, 결정 크기의 변화가 작아졌다. 또한, 막 밀도가 높은 시료 C 및 시료 D에서는, 전자선의 누적 조사량이 4.2×108[e-/n㎡]까지의 범위에 있어서 결정의 크기에 현저한 변화는 나타나지 않았다.
(실시예 3)
본 실시예에서는, 산화물 반도체막의 안정성에 관해서 평가하였다. 시료 1, 시료 2 및 시료 3의 제작 방법을 이하에 나타낸다.
우선은, 석영 기판 위에, RF 스퍼터링법에 의해, 두께 100nm의 In-Ga-Zn 산화물을 성막한다. 타깃은, 다결정의 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])을 사용하였다. 성막 가스는, 산소 가스를 2sccm 및 아르곤 가스를 98sccm으로 하였다. 또한, 전력은 100W로 하였다. 또한, 성막시의 기판 온도는 실온으로 하였다. 여기에서, 시료 1은 성막 압력을 0.4Pa로 하였다. 또한, 시료 2는 성막 압력을 1.0Pa로 하였다.
시료 3에서는, 석영 기판 위에, DC 스퍼터링법에 의해, 두께 100nm의 In-Ga-Zn 산화물을 성막한다. 타깃은, In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])을 사용하였다. 성막 가스는, 산소 가스를 10sccm 및 아르곤 가스를 20sccm으로 하였다. 또한, 전력은 200W로 하였다. 또한, 성막시의 기판 온도는 300℃로 하였다. 성막 압력은 0.4Pa로 하였다.
다음에, 산소 및 질소를 함유하는 분위기 하에서 1시간의 가열 처리를 행하였다. 가열 처리 온도는 250℃, 300℃, 350℃, 400℃, 및 450℃의 5조건으로 하였다. 그 후, 가열 처리를 행하고 있지 않은 조건도 포함시키고, 시료 1, 시료 2 및 시료 3의 막 밀도를 측정하였다. 막 밀도의 측정에는, Bruker-AXS사 제조 X선 회절 장치 D8 ADVANCE에 의한 XRR을 사용하였다. 시료 1의 결과를 도 58의 (A)에, 시료 2의 결과를 도 58의 (B)에, 시료 3의 결과를 도 58의 (C)에 도시한다. 가로축은 가열 처리의 온도이다. 시료 1의 막 밀도는 5.9g/㎤에서부터 6.1g/㎤이었다. 시료 2의 막 밀도는 5.6g/㎤에서부터 5.8g/㎤의 범위이었다. 시료 3의 막 밀도는 6.2g/㎤에서부터 6.4g/㎤의 범위이었다.
다음에, 시료 1, 시료 2 및 시료 3을, 인산을 순수로 100배로 희석한 수용액을 사용하여 에칭하였다. 그리고, 에칭 전후의 두께를 측정함으로써, 에칭 레이트를 측정하였다. 시료 1의 결과를 도 59의 (A)에, 시료 2의 결과를 도 59의 (B)에, 시료 3의 결과를 도 59의 (C)에 도시한다. 시료 1 및 시료 2는 가열 처리의 온도가 높을수록, 에칭 레이트가 낮아지는 것을 알 수 있었다. 시료 3은 가열 처리의 온도에 의한 차가 작은 것을 알 수 있었다. 또한, 가열 처리를 행한 시료 2보다 가열 처리를 행하고 있지 않은 시료 1이, 에칭 레이트가 낮아지는 것을 알 수 있었다. 또한, 가열 처리를 행한 시료 1보다 가열 처리를 행하고 있지 않은 시료 3이, 에칭 레이트가 낮아지는 것을 알 수 있었다.
다음에, 시료 1, 시료 2 및 시료 3을 TDS 분석하고, 질량 전하비가 18인 탈가스(물)의 방출량을 측정하였다. TDS 분석에는, 덴시가가쿠 가부시키가이샤 제조 승온 탈리 분석 장치 TDS-1200을 사용하였다. 시료 1의 결과를 도 60의 (A)에, 시료 2의 결과를 도 60의 (B)에, 시료 3의 결과를 도 60의 (C)에 도시한다. 시료 1, 시료 2 및 시료 3은 가열 처리의 온도가 높을수록, 질량 전하비가 18인 탈가스의 방출량이 적어지는 것을 알 수 있었다. 또한, 가열 처리를 행한 시료 2보다 가열 처리를 행하고 있지 않은 시료 1이, 질량 전하비가 18인 탈가스의 방출량이 적어지는 것을 알 수 있었다. 또한, 가열 처리를 행한 시료 1보다 가열 처리를 행하고 있지 않은 시료 3이, 질량 전하비가 18인 탈가스의 방출량이 적어지는 것을 알 수 있었다.
다음에, 시료 1 및 시료 2의 수소 농도를 측정하였다. 수소 농도의 측정은 SIMS로 행하였다. SIMS은 CAMECA사 제조 IMS 7fR을 사용하였다. 시료 1의 결과를 도 61의 (A) 및 도 68의 (A)에, 시료 2의 결과를 도 61의 (B) 및 도 68의 (B)에 도시한다. 여기에서, 도 68의 (A) 및 도 68의 (B)에는, 가로축에 막 표면으로부터의 깊이를, 세로축에 수소 농도를 나타낸다. 또한, 도 61의 (A) 및 도 61의 (B)에는, 깊이 10nm에서부터 60nm까지의 수소 농도의 평균값을 도시한다. 또한, 도 68의 (A) 및 도 68의 (B)에 있어서, 깊이 80nm 근방에서 급격하게 수소 농도가 변화되는 영역보다 뒤에서는 In-Ga-Zn 산화물막이 잔존하지 않아 석영 기판을 측정하고 있을 가능성이 있다. 또한, 10nm 미만의 영역에서는 표면 상태의 영향을 받을 가능성이 있다. 따라서, In-Ga-Zn 산화물막의 수소 농도는, 예를 들면 깊이 10nm에서부터 60nm까지의 평균값으로 나타내는 것이 바람직하다. 시료 1 및 시료 2는 가열 처리의 온도가 높을수록, 수소 농도가 낮아지는 것을 알 수 있었다. 또한, 가열 처리를 행한 시료 2보다 가열 처리를 행하고 있지 않은 시료 1이, 수소 농도가 낮아지는 것을 알 수 있었다.
다음에, 시료 1, 시료 2 및 시료 3의 가열 처리에 의한 결정 사이즈의 변화를 TEM으로 측정하였다. 또한, 결정 사이즈는, 20점에서 45점의 평균값으로 나타낸다. TEM은 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 시료 1의 결과를 도 62의 (A)에, 시료 2의 결과를 도 62의 (B), 시료 3의 결과를 도 62의 (C)에 도시한다. 시료 1은, 가열 처리의 온도에 상관없이 결정 사이즈가 1.4nm 정도인 것을 알 수 있었다. 시료 2는 가열 처리를 행하고 있지 않을 때(도 67 참조.)는 결정 사이즈가 1.2nm 정도이었던 것이, 250℃의 가열 처리에 의해 1.3nm 정도까지 성장하고, 또한 300℃의 가열 처리에 의해 1.6nm 정도까지 성장하였다. 또한, 300℃에서부터 450℃의 범위에서는 결정 사이즈에 변화는 나타나지 않았다. 또한, 시료 3에 있어서도, 결정 사이즈는 가열 처리의 온도에 의하지 않고 1.5 내지 1.6nm이었다.
다음에, 시료 1, 시료 2 및 시료 3의 전자선 조사에 의한 결정 사이즈의 변화를 TEM으로 측정하였다. 시료 1의 결과를 도 63의 (A)에, 시료 2의 결과를 도 63의 (B), 시료 3의 결과를 도 63의 (C)에 도시한다. 시료 1 및 시료 3은, 가열 처리의 온도에 상관없으며, 또한 전자선 조사에 의해서도 결정 사이즈의 변화는 거의 나타나지 않았다. 시료 2는 전자선 조사에 의해 결정 사이즈의 증대가 나타났다. 또한, 이 경향은 가열 처리의 온도가 낮을수록 현저하였다.
가열 처리에 의한 결정 사이즈의 변화, 및 전자선 조사에 의한 결정 사이즈의 변화를 보면, 시료 1 및 시료 3은 시료 2보다 높은 안정성을 갖는 것을 알 수 있다. 시료 1, 시료 2 및 시료 3을 상기한 구조의 분류에 비추어 보면, 시료 1은 nc-OS막이 되고, 시료 2는 a-like OS막이 되고, 시료 3은 CAAC-OS가 된다.
이와 같이, nc-OS막은 a-like OS막보다 막 밀도가 높고, 에칭 레이트가 낮으며, 물의 탈가스가 적고, 또한 수소 농도가 낮다. 또한, 그 차는, 성막후의 가열 처리로는 메울 수는 없다. 즉, 트랜지스터에는, 성막시에 nc-OS막인 산화물 반도체막을 사용하는 것이 중요하다.
(실시예 4)
본 실시예에서는, nc-OS막의 국재 준위를 평가하였다. 국재 준위의 평가는, CPM(Constant photocurrent method) 측정으로 행하였다.
CPM 측정에는, 유리 기판 위의 게이트 전극(텅스텐)과, 게이트 전극 위의 nc-OS막과, 게이트 전극과 nc-OS막 사이의 게이트 절연체(산화 질화 실리콘)와, nc-OS막과 접하는 한 쌍의 전극(텅스텐, 알루미늄 및 티타늄의 순으로 형성된 적층체)과, nc-OS막 위 및 한 쌍의 전극 위의 절연체(산화 질화 실리콘 및 질화 실리콘의 순으로 형성된 적층체)를 갖는 시료를 준비하였다. 또한, nc-OS막의 성막은, AC 스퍼터링법에 의해, 두께 35nm으로 행하였다. 타깃은 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1.2[원자수비])을 사용하였다. 성막 가스는, 산소 가스를 10체적% 및 아르곤 가스를 90체적%로 하였다. 또한, 전력은 2.5kW로 하였다. 또한, 성막시의 기판 온도는 실온으로 하였다. 또한, 성막 압력은 0.6Pa로 하였다.
다음에, 제작한 시료에 대해 가열 처리를 행하였다. 가열 처리는, 질소 분위기 하에서 1시간 행한 후, 추가로 산소 및 질소를 함유하는 분위기 하에서 1시간 행하였다.
CPM 측정은, nc-OS막에 접하여 설치된 한 쌍의 전극간에 전압을 인가한 상태에서 광전류값이 일정해지도록 단자간의 시료면에 조사하는 광량을 조정하고, 조사 광량으로부터 흡수 계수를 도출한다. 여기서는, 흡수 계수의 도출을 각 파장으로 행하였다. CPM 측정에서는, 국재 준위 밀도에 따른 에너지(파장으로부터 환산)에 있어서의 흡수 계수가 증가한다. 이 흡수 계수의 증가분에 상수를 곱함으로써, 시료의 국재 준위 밀도를 도출할 수 있다.
또한, 광 흡수 스펙트럼의 커브로부터 밴드 테일에 기인하는 광흡수(우르바흐 테일)를 제거함으로써, 국재 준위에 의한 흡수 계수(α)를 이하의 식으로부터 산출할 수 있다.
α=∫[(α(E)-αu)/E]dE
여기에서, E는 에너지, α(E)는 각 에너지에 있어서의 흡수 계수를 나타내고, αu는 우르바흐 테일에 의한 흡수 계수를 나타낸다.
또한, 우르바흐 테일의 기울기를 우르바흐 에너지라고 한다. 우르바흐 에너지가 낮을수록, 결함이 적고, 가전자대의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준하는 질서성이 높은 반도체막이라고 할 수 있다.
도 64에, 분광 광도계에 의해 측정한 흡수 계수(점선)와, CPM에 의해 측정한 흡수 계수(실선)를 산화물 반도체막의 에너지 갭 이상의 에너지 범위에 있어서, 피팅한 결과를 도시한다. 도 64의 (A)는 성막후에 300℃에서 가열 처리를 한 시료의 결과를, 도 64의 (B)는 성막후에 400℃에서 가열 처리를 한 시료의 결과를, 도 64의 (C)는 성막후에 450℃에서 가열 처리를 한 시료의 결과를 각각 도시한다. CPM에 의해 측정한 흡수 계수로부터 얻어진 우르바흐 에너지는, 각각 72.65meV, 69.45meV 및 70.32meV이었다.
또한, 도 64에 있어서 CPM 측정으로 도출한 흡수 계수로부터 백그라운드(가는 점선)를 빼고, 흡수 계수의 적분값을 도출하였다. 결과를 도 65에 도시한다. 국재 준위에 의한 흡수 계수는, 각각 6.27×10-1cm-1, 4.19×10-1cm-1 및 2.29×10-1cm-1이었다. 가열 처리의 온도와 흡수 계수의 관계를 도 66에 도시한다. 도 66으로부터, 가열 처리의 온도가 높을수록 흡수 계수가 작아지기 때문에, 국재 준위 밀도도 작아지는 것을 알 수 있다.
11 영역
12 영역
13 영역
14 영역
15 영역
16 영역
21 수선
22 수선
23 수선
50 기판
51 절연막
100 트랜지스터
101 반도체층
101a 절연체층
101b 반도체층
101c 절연체층
102 게이트 절연막
103 게이트 전극
104a 도전층
104b 도전층
105 도전층
111 배리어막
112 절연막
113 절연막
114 절연막
116 절연막
123 플러그
124 배선
130 트랜지스터
131 반도체 기판
132 반도체층
133a 저저항층
133b 저저항층
134 게이트 절연막
135 게이트 전극
136 절연막
137 절연막
138 절연막
139 플러그
140 플러그
143 도전층
150 용량 소자
151 도전층
152a 도전층
152b 도전층
160 트랜지스터
164 플러그
165 플러그
166 배선
171a 저저항층
171b 저저항층
176a 영역
176b 영역
181 소자 분리층
190 트랜지스터
191 트랜지스터
201 반도체층
201a 반도체층
201b 반도체층
202 게이트 절연막
202a 게이트 절연막
202b 게이트 절연막
203a 게이트 전극
203b 전극
204a 도전층
204b 도전층
214 절연막
215 절연막
216 절연막
218 절연막
251 도전층
281 하드 마스크
321 플러그
322 플러그
324 영역
501 화소 회로
502 화소부
504 구동 회로부
504a 게이트 드라이버
504b 소스 드라이버
506 보호 회로
507 단자부
550 트랜지스터
552 트랜지스터
554 트랜지스터
560 용량 소자
562 용량 소자
570 액정 소자
572 발광 소자
610 전자총실
612 광학계
614 시료실
616 광학계
618 카메라
620 관찰실
622 필름실
624 전자
632 형광판
700 표시 장치
701 기판
702 화소부
704 소스 드라이버 회로부
705 기판
706 게이트 드라이버 회로부
708 FPC 단자부
710 신호선
711 배선부
712 씰재
716 FPC
730 절연막
732 밀봉막
734 절연막
736 착색막
738 차광막
750 트랜지스터
752 트랜지스터
760 접속 전극
764 절연막
766 절연막
768 절연막
770 평탄화 절연막
772 도전층
774 도전층
775 액정 소자
776 액정층
778 구조체
780 이방성 도전층
782 발광 소자
784 도전층
786 EL층
788 도전층
790 용량 소자
790a 용량 소자
790b 용량 소자
800 RF 태그
801 통신기
802 안테나
803 무선 신호
804 안테나
805 정류 회로
806 정전압 회로
807 복조 회로
808 변조 회로
809 논리 회로
810 기억 회로
811 ROM
901 하우징
902 하우징
903 표시부
904 표시부
905 마이크로폰
906 스피커
907 조작 키
908 스타일러스
911 하우징
912 하우징
913 표시부
914 표시부
915 접속부
916 조작 키
921 하우징
922 표시부
923 키보드
924 포인팅 디바이스
931 하우징
932 냉장실용 문
933 냉동실용 문
941 하우징
942 하우징
943 표시부
944 조작 키
945 렌즈
946 접속부
951 차체
952 차륜
953 계기판
954 라이트
2100 트랜지스터
2200 트랜지스터
4000 RF 태그
5100 펠릿
5100a 펠릿
5100b 펠릿
5101 이온
5120 기판
5130 타깃
8000 표시 모듈
8001 상부 커버
8002 하부 커버
8003 FPC
8004 터치 패널
8005 FPC
8006 표시 패널
8007 백 라이트
8008 광원
8009 프레임
8010 프린트 기판
8011 배터리

Claims (26)

  1. 산화물 반도체막에 있어서,
    인듐, 원소 M 및 아연을 포함하고,
    원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 적어도 하나의 원소이고,
    인듐, 원소 M 및 아연의 원자수비는, In:M:Zn=x:y:z를 충족시키고,
    인듐, 원소 M 및 아연의 정점들에 대한 평형 상태도에 있어서, 원자수비는 제 1 좌표(x:y:z=8:14:7)와, 제 2 좌표(x:y:z=2:4:3)와, 제 3 좌표(x:y:z=2:5:7)와, 제 4 좌표(x:y:z=51:149:300)와, 제 5 좌표(x:y:z=46:288:833)와, 제 6 좌표(x:y:z=0:2:11)와, 제 7 좌표(x:y:z=0:0:1)와, 제 8 좌표(x:y:z=1:0:0)와, 상기 제 1 좌표를 순서대로 연결한 선분들로 둘러싸인 영역의 범위 내에 있고,
    상기 범위는 상기 제 1 좌표 내지 상기 제 6 좌표를 포함하며, 상기 제 7 좌표 및 상기 제 8 좌표를 포함하지 않고,
    프로브 직경의 반값폭이 1nm인 전자선을 이용하여 상기 산화물 반도체막의 피형성 표면이 상기 산화물 반도체막의 위치와 상기 전자선의 위치가 상대적으로 이동되는 동안 조사되는 방식으로, 복수의 전자 회절 패턴들이 관측되고,
    상기 복수의 전자 회절 패턴들은 상이한 영역들에서 관측된 50개 이상의 전자 회절 패턴들을 포함하고,
    제 1 전자 회절 패턴들의 비율과 제 2 전자 회절 패턴들의 비율의 합은, 상기 50개 이상의 전자 회절 패턴들의 100%가 되고,
    상기 제 1 전자 회절 패턴은 대칭이 아닌 관측점들, 또는 원형 패턴으로 배치된 복수의 관측점들을 포함하고,
    상기 제 2 전자 회절 패턴은 육각형의 정점에 대응하는 관측점들을 포함하는, 산화물 반도체막.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막의 밀도는, 상기 산화물 반도체막과 동일한 원자수비를 갖는 단결정 산화물 반도체막의 밀도의 90% 이상인, 산화물 반도체막.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 스퍼터링법에 의해 형성되고,
    상기 스퍼터링법에 사용되는 타깃은 인듐, 원소 M 및 아연을 포함하고,
    원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 적어도 하나의 원소이고,
    상기 타깃에 포함된 인듐, 원소 M 및 아연의 원자수비는, In:M:Zn=a:b:c를 충족시키고,
    상기 타깃의 인듐, 원소 M 및 아연의 정점들에 대한 평형 상태도에 있어서, 원자수비는 제 1 좌표(a:b:c=8:14:7)와, 제 2 좌표(a:b:c=2:4:3)와, 제 3 좌표(a:b:c=1:2:5.1)와, 제 4 좌표(a:b:c=1:0:1.7)와, 제 5 좌표(a:b:c=8:0:1)와, 제 6 좌표(a:b:c=6:2:1)와, 상기 제 1 좌표를, 순서대로 연결한 선분들에 의해 둘러싸인 영역의 범위 내에 있고,
    상기 범위는 상기 제 1 좌표 내지 상기 제 6 좌표를 포함하는, 산화물 반도체막.
  4. 제 1 항에 따른 산화물 반도체막을 포함하는 반도체 장치에 있어서,
    상기 산화물 반도체막의 상부 표면과 접하는 산화물막을 포함하고,
    상기 산화물 반도체막에 포함된 산화물의 전자 친화력은, 상기 산화물막에 포함된 산화물의 전자 친화력보다 큰, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 산화물 반도체막과 접하는 상기 산화물막을 포함하고,
    상기 산화물막은 인듐, 원소 M, 및 아연을 포함하고,
    원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 적어도 하나의 원소이고,
    상기 산화물막의 인듐, 원소 M 및 아연의 원자수비는 In:M:Zn=x2:y2:z2를 충족시키고,
    상기 산화물막의 인듐, 원소 M 및 아연의 정점들에 대한 평형 상태도에 있어서, 원자수비는 제 1 좌표(x2:y2:z2=8:14:7)와, 제 2 좌표(x2:y2:z2=2:4:3)와, 제 3 좌표(x2:y2:z2=2:5:7)와, 제 4 좌표(x2:y2:z2=51:149:300)와, 제 5 좌표(x2:y2:z2=1:4:10)와, 제 6 좌표(x2:y2:z2=1:1:4)와, 제 7 좌표(x2:y2:z2=2:2:1)와, 상기 제 1 좌표를 순서대로 연결한 선분들로 둘러싸인 영역의 범위 내에 있고,
    상기 범위는 상기 제 1 좌표 내지 상기 제 7 좌표를 포함하는, 반도체 장치.
  6. 디스플레이 장치에 있어서,
    제 4 항에 따른 반도체 장치; 및
    디스플레이 소자를 포함하는, 디스플레이 장치.
  7. 산화물 반도체막에 있어서,
    상기 산화물 반도체막은, 프로브 직경의 반값폭이 1nm인 전자선을 이용하여 상기 산화물 반도체막의 피형성 표면이 상기 산화물 반도체막의 위치와 상기 전자선의 위치가 상대적으로 이동되는 동안 조사되는 방식으로 관측되는, 복수의 전자 회절 패턴들을 갖고,
    상기 복수의 전자 회절 패턴들은 상이한 영역들에서 관측되는 50개 이상의 전자 회절 패턴들을 포함하고,
    제 1 전자 회절 패턴들의 비율과 제 2 전자 회절 패턴들의 비율의 합은 상기 50개 이상의 전자 회절 패턴들의 100%가 되고,
    상기 제 1 전자 회절 패턴들은 상기 50개 이상의 전자 회절 패턴들의 50% 이상이 되고,
    상기 제 1 전자 회절 패턴은 대칭이 아닌 관측점들, 또는 원형 패턴으로 배치된 복수의 관측점들을 포함하고,
    상기 제 2 전자 회절 패턴은 육각형의 정점에 대응하는 관측점들을 포함하는, 산화물 반도체막.
  8. 제 7 항에 있어서,
    인듐, 원소 M 및 아연을 포함하고,
    원소 M은 알루미늄, 갈륨, 이트륨, 및 주석 중 적어도 하나의 원소이고,
    인듐, 원소 M 및 아연의 원자수비는, In:M:Zn=x:y:z를 충족시키고,
    인듐, 원소 M 및 아연의 정점들에 대한 평형 상태도에 있어서, 원자수비는 제 1 좌표(x:y:z=8:14:7)와, 제 2 좌표(x:y:z=2:4:3)와, 제 3 좌표(x:y:z=2:5:7)와, 제 4 좌표(x:y:z=51:149:300)와, 제 5 좌표(x:y:z=46:288:833)와, 제 6 좌표(x:y:z=0:2:11)와, 제 7 좌표(x:y:z=0:0:1)와, 제 8 좌표(x:y:z=1:0:0)와, 상기 제 1 좌표를 순서대로 연결한 선분들로 둘러싸인 영역의 범위 내에 있고,
    상기 범위는 상기 제 1 좌표 내지 상기 제 6 좌표를 포함하고, 상기 제 7 좌표와 상기 제 8 좌표를 포함하지 않는, 산화물 반도체막.
  9. 제 7 항에 있어서,
    상기 산화물 반도체막의 밀도는, 상기 산화물 반도체막과 동일한 원자수비를 갖는 단결정 산화물 반도체막의 밀도의 90% 이상인, 산화물 반도체막.
  10. 제 7 항에 따른 산화물 반도체막을 포함하는 반도체 장치에 있어서,
    상기 산화물 반도체막의 상부 표면과 접하는 산화물막을 포함하고,
    상기 산화물 반도체막에 포함된 산화물의 전자 친화력은, 상기 산화물막에 포함된 산화물의 전자 친화력보다 큰, 반도체 장치.
  11. 디스플레이 장치에 있어서,
    제 10 항에 따른 반도체 장치; 및
    디스플레이 소자를 포함하는, 디스플레이 장치.
  12. 산화물 반도체막에 있어서,
    랜덤하게 배치된 결정부들을 포함하고,
    길이 방향에서 상기 결정부들의 평균 크기는 1nm 이상 3nm 이하이고,
    상기 산화물 반도체막은 인듐, 원소 M 및 아연을 포함하고,
    원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 적어도 하나의 원소인, 산화물 반도체막.
  13. 제 12 항에 있어서,
    상기 결정부들은 배향성을 갖지 않고,
    상기 산화물 반도체막의 밀도는 동일한 원자수비를 갖는 단결정 산화물 반도체막의 밀도의 90% 이상인, 산화물 반도체막.
  14. 제 12 항에 따른 산화물 반도체막을 포함하는 반도체 장치에 있어서,
    상기 산화물 반도체막의 상부 표면과 접하는 산화물막을 포함하고,
    상기 산화물 반도체막에 포함된 산화물의 전자 친화력은, 상기 산화물막에 포함된 산화물의 전자 친화력보다 큰, 반도체 장치.
  15. 디스플레이 장치에 있어서,
    제 14 항에 따른 반도체 장치; 및
    디스플레이 소자를 포함하는, 디스플레이 장치.
  16. 산화물 반도체막에 있어서,
    인듐, 원소 M 및 아연을 포함하고,
    원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 적어도 하나의 원소이고,
    인듐, 원소 M 및 아연의 원자수비는, In:M:Zn=x:y:z를 충족시키고,
    인듐, 원소 M 및 아연의 정점들에 대한 평형 상태도에 있어서, 원자수비는 제 1 좌표(x:y:z=8:14:7)와, 제 2 좌표(x:y:z=2:4:3)와, 제 3 좌표(x:y:z=2:5:7)와, 제 4 좌표(x:y:z=51:149:300)와, 제 5 좌표(x:y:z=46:288:833)와, 제 6 좌표(x:y:z=0:2:11)와, 제 7 좌표(x:y:z=0:0:1)와, 제 8 좌표(x:y:z=1:0:0)와, 상기 제 1 좌표를 순서대로 연결한 선분들로 둘러싸인 영역의 범위 내에 있고,
    상기 범위는 상기 제 1 좌표 내지 상기 제 6 좌표를 포함하며, 상기 제 7 좌표 및 상기 제 8 좌표를 포함하지 않고,
    상기 산화물 반도체막의 밀도는 동일한 원자수비를 갖는 단결정 산화물 반도체막의 밀도의 90% 이상인, 산화물 반도체막.
  17. 제 16 항에 있어서,
    상기 산화물 반도체막은 스퍼터링법에 의해 형성되고,
    상기 스퍼터링법에 사용되는 타깃은 인듐, 원소 M 및 아연을 포함하고,
    원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 적어도 하나의 원소이고,
    상기 타깃에 포함된 인듐, 원소 M 및 아연의 원자수비는, In:M:Zn=a:b:c를 충족시키고,
    상기 타깃의 인듐, 원소 M 및 아연의 정점들에 대한 평형 상태도에 있어서, 원자수비는 제 1 좌표(a:b:c=8:14:7)와, 제 2 좌표(a:b:c=2:4:3)와, 제 3 좌표(a:b:c=1:2:5.1)와, 제 4 좌표(a:b:c=1:0:1.7)와, 제 5 좌표(a:b:c=8:0:1)와, 제 6 좌표(a:b:c=6:2:1)와, 상기 제 1 좌표를, 순서대로 연결한 선분들에 의해 둘러싸인 영역의 범위 내에 있고,
    상기 범위는 상기 제 1 좌표 내지 상기 제 6 좌표를 포함하는, 산화물 반도체막.
  18. 제 16 항에 따른 산화물 반도체막을 포함하는 반도체 장치에 있어서,
    상기 산화물 반도체막의 상부 표면과 접하는 산화물막을 포함하고,
    상기 산화물 반도체막에 포함된 산화물의 전자 친화력은, 상기 산화물막에 포함된 산화물의 전자 친화력보다 큰, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 산화물 반도체막과 접하는 상기 산화물막을 포함하고,
    상기 산화물막은 인듐, 원소 M, 및 아연을 포함하고,
    원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 적어도 하나의 원소이고,
    상기 산화물막의 인듐, 원소 M 및 아연의 원자수비는 In:M:Zn=x2:y2:z2를 충족시키고,
    상기 산화물막의 인듐, 원소 M 및 아연의 정점들에 대한 평형 상태도에 있어서, 원자수비는 제 1 좌표(x2:y2:z2=8:14:7)와, 제 2 좌표(x2:y2:z2=2:4:3)와, 제 3 좌표(x2:y2:z2=2:5:7)와, 제 4 좌표(x2:y2:z2=51:149:300)와, 제 5 좌표(x2:y2:z2=1:4:10)와, 제 6 좌표(x2:y2:z2=1:1:4)와, 제 7 좌표(x2:y2:z2=2:2:1)와, 상기 제 1 좌표를 순서대로 연결한 선분들로 둘러싸인 영역의 범위 내에 있고,
    상기 범위는 상기 제 1 좌표 내지 상기 제 7 좌표를 포함하는, 반도체 장치.
  20. 디스플레이 장치에 있어서,
    제 18 항에 따른 반도체 장치; 및
    디스플레이 소자를 포함하는, 디스플레이 장치.
  21. 산화물 반도체막에 있어서,
    결정부들을 포함하고,
    상기 결정부들은 배향성을 갖지 않고,
    길이 방향에서 상기 결정부들의 평균 크기는 1nm 이상 3nm 이하이고,
    상기 산화물 반도체막의 밀도는 5.7g/㎤ 이상 6.49g/㎤ 이하이고,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 산화물 반도체막.
  22. 제 21 항에 따른 산화물 반도체막을 포함하는 반도체 장치에 있어서,
    상기 산화물 반도체막의 상부 표면과 접하는 산화물막을 포함하고,
    상기 산화물 반도체막에 포함된 산화물의 전자 친화력은, 상기 산화물막에 포함된 산화물의 전자 친화력보다 큰, 반도체 장치.
  23. 디스플레이 장치에 있어서,
    제 22 항에 따른 반도체 장치; 및
    디스플레이 소자를 포함하는, 디스플레이 장치.
  24. 산화물 반도체막에 있어서,
    결정부들을 포함하고,
    상기 결정부들은 배향성을 갖지 않고,
    길이 방향에서 상기 결정부들의 제 1 평균 크기는 Anm이며, 상기 A는 1 이상 3 이하이고,
    상기 산화물 반도체막이 1×107e-/n㎡ 이상 4×108e-/n㎡ 미만의 전자 빔 에너지로 조사된 후, 길이 방향에서 상기 결정부들의 제 2 평균 크기는 A×0.7nm 초과 A×1.3nm 미만이고,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 산화물 반도체막.
  25. 제 24 항에 따른 산화물 반도체막을 포함하는 반도체 장치에 있어서,
    상기 산화물 반도체막의 상부 표면과 접하는 산화물막을 포함하고,
    상기 산화물 반도체막에 포함된 산화물의 전자 친화력은, 상기 산화물막에 포함된 산화물의 전자 친화력보다 큰, 반도체 장치.
  26. 디스플레이 장치에 있어서,
    제 25 항에 따른 반도체 장치; 및
    디스플레이 소자를 포함하는, 디스플레이 장치.
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