KR20150120414A - 냉각 채널들을 갖는 적층형 웨이퍼 - Google Patents

냉각 채널들을 갖는 적층형 웨이퍼 Download PDF

Info

Publication number
KR20150120414A
KR20150120414A KR1020157024972A KR20157024972A KR20150120414A KR 20150120414 A KR20150120414 A KR 20150120414A KR 1020157024972 A KR1020157024972 A KR 1020157024972A KR 20157024972 A KR20157024972 A KR 20157024972A KR 20150120414 A KR20150120414 A KR 20150120414A
Authority
KR
South Korea
Prior art keywords
component
wafer
channels
semiconductor wafer
assembly
Prior art date
Application number
KR1020157024972A
Other languages
English (en)
Other versions
KR101748513B1 (ko
Inventor
크리스토퍼 알. 쿤츠
체 이. 웡
제이슨 지. 밀네
Original Assignee
레이티언 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 레이티언 캄파니 filed Critical 레이티언 캄파니
Publication of KR20150120414A publication Critical patent/KR20150120414A/ko
Application granted granted Critical
Publication of KR101748513B1 publication Critical patent/KR101748513B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Micromachines (AREA)
  • Wire Bonding (AREA)

Abstract

내부 유체 채널들을 갖는 웨이퍼 어셈블리가 제공된다. 상기 어셈블리는, 제1 반도체 웨이퍼의 제1 표면 내에 하나 이상의 채널을 형성하고, 제1 반도체 웨이퍼의 제1 표면 상에 산화물 표면을 형성함으로써 제조된다. 산화물 표면이 제2 반도체 웨이퍼의 제1 표면 상에도 형성된다. 상기 어셈블리는 제1 반도체 웨이퍼의 제1 표면의 산화물 표면을 제2 반도체 웨이퍼의 제1 표면의 산화물 표면에 접합해서 웨이퍼 어셈블리를 형성하고 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 하나 이상의 채널을 밀봉함으로써 제조된다.

Description

냉각 채널들을 갖는 적층형 웨이퍼{STACKED WAFER WITH COOLANT CHANNELS}
본 명세서에 설명되는 기술은 효과적인 열 교환기 시스템들을 포함하는 반도체 어셈블리들을 제조하는 것에 관한 것이다.
새로운 전자기기들이 보다 높은 소비 전력 및 보다 큰 패키징 밀도를 요구하기 때문에 전자기기들의 열 밀도가 계속해서 증가하고 있다. 열 관리 기술의 행보는 칩에 대한 적극적인 열 관리를 향하고 있다. 확실한 기계식, 수압식(유체), 및 전기식 커플링을 갖는 열 교환기 내장형 반도체 디바이스들 및 칩 스택(stack)들을 저비용으로 확장 가능하게 제조하는 것이 핵심적인 도전 과제이다. 보다 구체적으로, 3D 반도체 칩 스택에서는, 스택 내의 하나의 다이(die)로부터 다른 다이로 냉매를 (누출 없이) 확실하게 보내고 칩 스택을 조립하도록 하는 기술들이 필요하다.
본 명세서에 설명되는 기술은 효과적인 열 교환기 시스템들을 포함하는 반도체 어셈블리들을 제조하는 것에 관한 것이다.
상기 기술의 일 실시예는 웨이퍼 어셈블리 내에 유체 채널을 형성하는 방법이다. 상기 방법은 제1 반도체 웨이퍼의 제1 표면 내에 하나 이상의 채널을 형성하는 단계를 포함한다. 상기 방법은 제1 반도체 웨이퍼의 제1 표면 상에 산화물 표면을 형성하는 단계를 또한 포함한다. 상기 방법은 제2 반도체 웨이퍼의 제1 표면 상에 산화물 표면을 형성하는 단계를 또한 포함한다. 상기 방법은 제1 반도체 웨이퍼의 제1 표면의 산화물 표면을 제2 반도체 웨이퍼의 제1 표면의 산화물 표면에 접합해서 웨이퍼 어셈블리를 형성하고 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 하나 이상의 채널을 밀봉하는 단계를 또한 포함한다.
일부 실시예에서, 상기 방법은 제1 반도체 웨이퍼의 제1 표면 내의 하나 이상의 채널과 정렬하는, 제2 반도체 웨이퍼의 제1 표면 내에 하나 이상의 채널을 형성하는 단계를 포함하고, 여기서 제1 반도체 웨이퍼의 제1 표면의 산화물 표면을 제2 반도체 웨이퍼의 제1 표면의 산화물 표면에 접합하는 것은 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼 내의 하나 이상의 정렬된 채널을 밀봉한다. 일부 실시예에서, 상기 방법은 웨이퍼 어셈블리를 다이싱(dicing)해서 하나 이상의 반도체 칩을 생성하는 단계를 포함하고, 각 반도체 칩은 하나 이상의 밀봉된 채널을 포함한다.
일부 실시예에서, 무기 공유 접합선(inorganic covalent bondline)이 제1 및 제2 표면을 접합함으로써 제1 반도체 웨이퍼의 제1 표면의 산화물 표면과 제2 반도체 웨이퍼의 산화물 표면 사이에 형성된다. 일부 실시예에서, 상기 방법은 제1 반도체 웨이퍼의 하나 이상의 채널과 유체 연통(fluid communication)하는, 제1 또는 제2 반도체 웨이퍼 내에 하나 이상의 바이어(via)를 형성하는 단계를 포함한다. 일부 실시예에서, 각 바이어는 웨이퍼 어셈블리의 하나 이상의 채널에 유체를 입력하거나, 그로부터 유체를 출력하기 위한 도관(conduit)이다.
다른 실시예는 내부 유체 채널들을 갖는 웨이퍼 어셈블리이다. 상기 어셈블리는 산화물 표면을 포함하는 제1 표면을 갖는 제1 반도체 웨이퍼를 포함하며, 여기서 제1 반도체 웨이퍼의 제1 표면은 하나 이상의 채널들을 규정한다. 상기 어셈블리는 산화물 표면을 포함하는 제1 표면을 갖는 제2 반도체 웨이퍼를 포함한다. 제1 반도체 웨이퍼의 제1 표면의 산화물 표면은 제2 반도체 웨이퍼의 제1 표면의 산화물 표면에 접합되어 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 하나 이상의 채널을 밀봉한다.
일부 실시예에서, 제2 반도체 웨이퍼의 제1 표면은 제1 반도체 웨이퍼의 제1 표면 내의 하나 이상의 채널과 정렬하는 하나 이상의 채널을 규정하며, 여기서 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼 내의 하나 이상의 정렬된 채널이 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 밀봉된다. 일부 실시예에서, 웨이퍼 어셈블리는, 웨이퍼 어셈블리가 다이싱될 때, 각각이 하나 이상의 밀봉된 채널을 포함하는 하나 이상의 반도체 칩을 생성하도록 구성된다.
일부 실시예에서, 제1 및 제2 표면을 접합함으로써 제1 반도체 웨이퍼의 제1 표면의 산화물 표면과 제2 반도체 웨이퍼의 산화물 표면 사이에 무기 공유 접합선이 형성된다. 일부 실시예에서, 상기 어셈블리는 하나 이상의 채널과 유체 연통하는, 제1 반도체 웨이퍼 또는 제2 반도체 웨이퍼 내에 하나 이상의 바이어를 포함한다. 일부 실시예에서, 각 바이어는 웨이퍼 어셈블리의 하나 이상의 채널에 유체를 입력하거나, 그로부터 유체를 출력하기 위한 도관이다.
다른 실시예는 어셈블리 내에 유체 채널을 형성하는 방법이다. 상기 방법은 제1 구성요소의 제1 표면 내에 하나 이상의 채널을 형성하는 단계를 포함한다. 상기 방법은 제1 구성요소의 제1 표면 상에 산화물 표면을 형성하는 단계를 또한 포함한다. 상기 방법은 제2 컴포넌트의 제1 표면 상에 산화물 표면을 형성하는 단계를 또한 포함한다. 상기 방법은 제1 구성요소의 제1 표면의 산화물 표면을 제2 구성요소의 제1 표면의 산화물 표면에 접합해서 어셈블리를 형성하고 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 하나 이상의 채널을 밀봉하는 단계를 또한 포함한다.
일부 실시예에서, 상기 방법은 제1 구성요소의 제1 표면 내의 하나 이상의 채널과 정렬하는, 제2 구성요소의 제1 표면 내에 하나 이상의 채널을 형성하는 단계를 포함하며, 여기서 제1 구성요소의 제1 표면의 산화물 표면을 제2 구성요소의 제1 표면의 산화물 표면에 접합하는 것은 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 제1 구성요소 및 제2 구성요소 내의 하나 이상의 정렬된 채널을 밀봉한다. 일부 실시예에서, 제1 및 제2 표면을 접합함으로써 제1 구성요소의 제1 표면의 산화물 표면과 제2 구성요소의 산화물 표면 사이에 무기 공유 접합선이 형성된다.
일부 실시예에서, 상기 방법은 제1 구성요소의 하나 이상의 채널과 유체 연통하는, 제1 또는 제2 구성요소 내에 하나 이상의 바이어를 형성하는 단계를 포함한다. 일부 실시예에서, 각 바이어는 어셈블리의 하나 이상의 채널에 유체를 입력하거나, 그로부터 유체를 출력하기 위한 도관이다.
다른 실시예는 내부 유체 채널들을 갖는 어셈블리이다. 상기 어셈블리는 산화물 표면을 포함하는 제1 표면을 갖는 제1 구성요소를 포함하며, 여기서 제1 구성요소의 제1 표면은 하나 이상의 채널을 규정한다. 상기 어셈블리는 산화물 표면을 포함하는 제1 표면을 갖는 제2 구성요소를 또한 포함한다. 제1 구성요소의 제1 표면의 산화물 표면은 제2 구성요소의 제1 표면의 산화물 표면에 접합되어 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 하나 이상의 채널을 밀봉한다.
일부 실시예에서, 제2 구성요소의 제1 표면은 제1 구성요소의 제1 표면 내의 하나 이상의 채널과 정렬하는 하나 이상의 채널을 규정하며, 여기서 제1 구성요소 및 제2 구성요소 내의 하나 이상의 정렬된 채널은 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 밀봉된다. 일부 실시예에서, 제1 및 제2 표면을 접합함으로써 제1 구성요소의 제1 표면의 산화물 표면과 제2 구성요소의 산화물 표면 사이에 무기 공유 접합선이 형성된다.
일부 실시예에서, 상기 어셈블리는 하나 이상의 채널과 유체 연통하는, 제1 구성요소 또는 제2 구성요소 내에 하나 이상의 바이어를 포함한다. 일부 실시예에서, 각 바이어는 어셈블리의 하나 이상의 채널에 유체를 입력하거나, 그로부터 유체를 출력하기 위한 도관이다.
일부 실시예에서, 상기 기술은 웨이퍼들 간에 공유 접합을 형성하도록 직접 접합 교잡(direct bond hybridization; DBH)을 이용하는 적층형 웨이퍼 어셈블리를 포함한다. 마이크로-채널 디자인은, 환경 보호를 위해 기밀한(hermetic)(또는 거의 기밀한(near-hermetic)) 밀봉을 달성할 수 있고 원하는 유체 채널들을 형성할 수 있는, 무기 공유 접합선으로 밀봉된다. 얇은 공유 접합선은 비교적 두꺼운 유기 접합에 비해서 적은 열 저항을 갖는다.
본 명세서에서 설명되는 웨이퍼 조립 방법들 및 시스템들(이후 "기술"이라 함)은 다음과 같은 하나 이상의 이점들을 제공할 수 있다. 기술의 하나의 이점은 통상적인 방법들보다도 신속하고 용이한 구성 및 조립 공정들을 포함한다는 것이다. 다른 이점은, 보다 양호한 코팅 커버리지 표면을 제공하는 유체 채널 내에서 응력 집중 영역들이 감소되어 반도체 웨이퍼들 간에 기밀한 밀봉을 달성한다는 것이다. 다른 이점은, 유체 채널들이 다양한 기하학적 구조 및 패턴으로 형성되어 유체 냉각 순환 동안에 최소의 유체 압력 강하로 고 효율의 냉각 경로들을 달성할 수 있다는 것이다.
고전력의 냉각 유체 펌프들이 필요 없고, 소비 전력이 감소되며, 누출 염려를 최소화하는 저/중 압력이 사용된다. 다른 이점은 유체 채널이 각 다이(또는 웨이퍼)의 후방면 상에 배치될 수 있다는 것이다. 다른 이점은, 상기 기술이 유체 채널 내의 다양하고 원하는 위치에서 다수의 노즐(예를 들면, 제트 충돌(jet impingement) 노즐)의 사용을 통해 균일하고 높은 냉각 효율을 제공한다는 것이다. 상기 기술은 또한 열 방산(heat dissipation)이 면내(in-plane) 방향으로 존재하기 때문에 법선(normal) 방향을 따라 양호한 열 전도도를 필요로 하지 않는다.
본 발명의 다양한 실시예의 상기한 특징들은 첨부된 도면의 다음과 같은 상세한 설명을 참조하여 보다 용이하게 이해될 것이다.
도 1a는 웨이퍼 어셈블리의 미조립 구성요소들의 개략적인 단면도이다.
도 1b는 도시된 실시예에 따른, 도 1a의 구성요소들을 사용하여 제조된 웨이퍼 어셈블리의 개략적인 단면도이다.
도 1c는 도시된 실시예에 따른, 웨이퍼 어셈블리의 개략적인 단면도이다.
도 2는 도시된 실시예에 따른, 내부 유체 채널들을 갖는 웨이퍼 어셈블리의 개략적인 분해 단면도이다.
도 3은 도시된 실시예에 따른, 내부 채널들 및 바이어들을 갖는 웨이퍼 어셈블리의 개략적인 분해도이다.
도 4는 도시된 실시예에 따른, 어셈블리 내에 유체 채널들을 형성하기 위한 방법의 플로우차트이다.
볼 그리드 어레이(ball grid array; BGA)와 같은 반도체 소자들이 항공 우주 센서 아키텍처(aerospace sensor architecture) 및/또는 다른 반도체 아키텍처의 일부로서 사용될 수 있다. 대부분의 경우, 각각의 반도체 소자들은 반도체 어레이를 형성하는 주 회로 기판(예를 들면, 마더보드, 어레이 등)에 납땜된다. 어레이 상의 반도체 소자들의 크기, 공간, 열 방산, 및 열 특성들 때문에, 어레이로부터 열을 신속하고 효율적으로 이송하도록 하는 반도체 냉각 장치가 필요하다.
도 1a는 웨이퍼 어셈블리의 미조립 구성요소들의 개략적인 단면도이다. 3개의 구성요소(104, 108, 112)가 있다. 이 실시예에서, 구성요소들은 반도체 웨이퍼들(예를 들면, 실리콘 반도체 웨이퍼들)이다. 그러나, 본 명세서에서 설명되는 개념 및 기술은, 어셈블리 내의 반도체 소자들/구성요소들을 냉각하는 냉매를 운반할 수 있는 하나 이상의 유체 채널을 갖는 구성요소들의 어셈블리를 생성하도록, 대안적인 실시예들에서 다른 타입의 구성요소들에 적용될 수 있다. 웨이퍼들은 일반적으로 평면형이고 제1 표면(124) 및 대향하는 제2 표면(128)을 갖는다.
각각의 웨이퍼들(104, 108, 112)은 2개의 바이어(116a, 116b)(총칭으로 116)를 포함한다. 바이어들(116)은 유체(예를 들면, 액체, 기체, 2상, 또는 임의의 조합)가 각각의 웨이퍼를 통해(예를 들면, 웨이퍼의 일 측면으로부터 웨이퍼의 대향 측면으로, 또는 웨이퍼 어셈블리 상 또는 내부의 유체 채널로/로부터 유체를 입력/출력하기 위한 도관들과 같이) 흐르게 할 수 있는 개방 통로들이다. 이 실시예에서, 웨이퍼들(108, 112)은 하나 이상의 유체 채널(120)을 또한 포함한다. 바이어들(116)은 채널들(120)과 유체 연통하고 있다.
바이어들(116) 및 채널들(120)은 다양한 반도체 처리 방법을 이용하여 웨이퍼들 내에 형성될 수 있다. 예를 들면, 일부 실시예에서, 일련의 포토리소그래피 및 화학 공정들이 수행되어 웨이퍼로부터 재료를 제거해서 채널들 및 바이어들을 생성한다. 일부 실시예에서, 애디티브 공정(additive process)을 이용하여 웨이퍼에 추가 재료를 첨가해서 채널들 및 바이어들을 생성한다. 웨이퍼들(104, 108, 112)은 이 웨이퍼들이 전기 신호들을 (예를 들면, 주어진 웨이퍼 층 내부 및/또는 인접하는 웨이퍼 층들 사이의 전기 구성요소들에) 전송할 수 있게 하는 전기 상호 연결부들(140)을 또한 포함한다.
웨이퍼들의 접경하는 표면들이 접합하기 위한 웨이퍼들을 준비하도록 처리되어 웨이퍼 어셈블리를 형성한다. 이 실시예에서는, 웨이퍼(104)의 제2 표면(128)이 평활한 표면을 형성하도록 처리된다. 다양한 기술이 평활한 표면을 형성하는 데에 사용될 수 있다. 예를 들면, 웨이퍼 표면의 화학 또는 기계 평탄화는 폴리싱, 에칭, 또는 이들 2개의 조합에 의해 평활한 표면을 생성하도록 수행될 수 있다. 일부 실시예에서, 웨이퍼의 표면은 웨이퍼 표면과 접촉하고 웨이퍼 표면에 대하여 이동되는 폴리싱 패드와 함께 연마 및/또는 부식 화학 물질에 웨이퍼를 노출시킴으로써 평활하게 된다. 일부 실시예에서, 표면들은 25 옹스트롬 미만(예를 들면 10-25 옹스트롬, 5-10 옹스트롬 사이, 5 옹스트롬 미만)의 표면 거칠기로 평활하게 된다.
그런 다음, 웨이퍼의 제2 표면(128) 상에 산화물층이 형성된다. 실리콘이 산소(또는 산소를 포함하는 유체(예를 들면, 공기))에 노출될 때에 실리콘 웨이퍼 표면 상에 이산화규소가 형성된다. 실리콘이 대기 조건 하에서 공기에 노출될 때에 표면 상에 얇은 산화물 층(예를 들면 10Å)이 형성될 수 있다. 다양한 반도체 처리 기술이 실리콘 표면들 상에 이산화규소를 형성하는 데에 사용된다. 이들 기술은 통상적으로 실리콘 상에 이산화규소의 층들을 제어 가능하게 성장시키도록 고온 및 상이한 환경(예를 들면, 유체)을 이용하여 실리콘 웨이퍼를 처리하는 것을 포함한다. 예를 들면, 600℃ 초과의 온도가 O2 또는 H2O 환경에서 자주 사용된다. 그러나, 때로는 웨이퍼의 성능 열화를 회피하도록 액티브 실리콘 웨이퍼들에 대하여 350℃가 한계이다.
이 실시예에서, 평탄화된 산화물 표면이 웨이퍼(108)의 제1 표면(124) 및 제2 표면(128) 상에 마찬가지로 형성된다. 또한, 평탄화된 산화물 표면이 웨이퍼(112)의 제1 표면 상에 마찬가지로 형성된다.
그런 다음, 도 1b에 나타낸 바와 같이 웨이퍼들(104, 108, 112)이 함께 접합되어 웨이퍼 어셈블리를 형성한다. 도 1b는 조립된 웨이퍼 어셈블리(132)의 단면도를 나타내고 있다. 웨이퍼들(104, 108, 112)은 그들의 평탄화된 산화물 표면들을 서로 접촉하게 함으로써 함께 접합되어 웨이퍼들(104, 108, 112)의 평탄화된 산화물 표면들 사이에 무기 공유 접합선(136)(예를 들면, 약 1㎛의 접합선)을 형성한다. 공유 접합선은 일반적으로 얇고, 통상적인 웨이퍼 어셈블리에서 웨이퍼들을 함께 결합하는 데에 현재 사용되는 유기 접합보다도 적은 열 저항을 갖는다. 공유 접합이 비교적 얇기(예를 들면, 땜납 범프들 및 언더필보다도 얇기) 때문에, 전자 구성요소들이 웨이퍼 상에 매우 가깝게 이격될 수 있다. 또한, 유체 상호 연결부들이 매우 높은 공간 밀도로 웨이퍼들 상에 배치될 수 있다.
유기 접합은 그 접합이 강하다는 것을 보장하도록 유기 접합을 적용하기 전에 배리어층들의 추가가 또한 필요하다. 본 명세서에서 설명되는 기술은 추가 배리어층들의 사용이 필요 없다. 개개의 다이들의 부착을 함께 언더필하는 데에 사용되는 통상적인 유기 접합은 개개의 칩들/다이들이 어레이로부터 잘라 내어진 후에 수행되는 반면에; 본 명세서에서 설명되는 기술은 접합이 웨이퍼 레벨로 수행될 수 있게 한다. 일부 실시예에서, 공유 접합선들은 유기 접합선들보다도 10배 얇다.
접합 공정은 또한 웨이퍼들의 접합된 표면들에 의해 규정된 에지들(136)에서 채널들(120)을 밀봉한다. 에지들(136)을 밀봉하는 것은 기밀한 밀봉을 형성할 수 있다. 웨이퍼들(104, 108, 112)은 임의의 외부 압력이 없을 때에 그들의 표면들을 함께 가져와서 접합될 수 있다. 그러나, 일부 실시예에서는, 표면들이 강제로 서로 접촉하게 하도록 추가 압력을 인가해서 표면들 간에 갭들이 잔류할 가능성을 감소시킨다.
웨이퍼 어셈블리 내의 채널들(120)은 접합 공정의 결과로서 밀봉된다. 유체는 채널들(120)과 유체 연통하는 바이어들(116)에 의해 채널들(120) 내로 도입될 수 있다.
일부 실시예에서, 채널들(120)은 웨이퍼(108)의 제1 표면(124) 및 웨이퍼(104)의 제2 표면(128) 양쪽에 제공된다. 채널들(120)은, 웨이퍼들이 함께 접합되어 웨이퍼 어셈블리(150)를 형성할 때에(도 1c에서의 대안적인 실시예에 나타낸 바와 같이) 조합해서 보다 큰 밀봉된 채널들(156)을 형성한다.
도 2는 예시적인 실시예에 따른, 내부 유체 채널들(206) 및 유체 바이어들(204)을 갖는 웨이퍼 어셈블리(200)의 개략적인 분해 단면도이다. 어셈블리(200)는 4개의 웨이퍼(208a, 208b, 208c, 208d)(총칭으로 208), 반도체 리드(lid) 또는 캡(212), 리드/캡 부착층(214), 및 기판(216)을 포함한다. 웨이퍼(208d)는 복수의 땜납 볼 접합부(224)를 포함하는 접착성 언더필(220)을 통해 기판(216)에 전기 및 기계적으로 결합된다. 땜납 볼 접합부들(224)은 웨이퍼(208d)를 기판(216)에 전기적으로 결합하고, 예를 들면 전기 신호들이 기판(216)을 통해 웨이퍼 어셈블리(200) 내의 웨이퍼들로/로부터 통과될 수 있게 한다.
어셈블리 내의 웨이퍼들(208)의 접경하는 표면들이 웨이퍼들(208)을 함께 접합하기 전에 평탄화된 산화물 표면으로(예를 들면, 도 1a 및 도 1b에 대하여 설명한 바와 마찬가지로) 준비된다. 또한, 리드(212), 리드 부착층(214) 및 기판(216)의 접경하는 표면들도 마찬가지로 준비되어, 모든 구성요소(즉, 리드(212), 리드 부착층(214), 기판(216) 및 웨이퍼들(208))이 함께 접합되어 어셈블리(200)를 형성한다. 모드 구성요소의 에지들(228)이 수행된 접합 공정에 의해 밀봉된다. 이 실시예에서, 리드(212)의 유체 바이어들(204)이 웨이퍼 어셈블리(200)로 유체(232)를 입력하고 웨이퍼 어셈블리(200)로부터 유체(236)를 출력하기 위해 구성되어 있다.
도 3은 예시적인 실시예에 따른, 내부 채널들 및 바이어들을 갖는 웨이퍼 어셈블리(300)의 개략적인 분해도이다. 어셈블리(300)는 5개의 반도체 웨이퍼(308, 312, 316, 320, 324)를 포함한다. 웨이퍼들(308, 312, 316, 320, 324)이 도 1a, 도 1b, 및 도 2에 대하여 본 명세서에서 설명한 바와 마찬가지로 함께 접합된다. 웨이퍼들은 하나 이상의 기능을 수행하도록 구성된 다양한 집적 회로 구성요소 및 트레이스(332)를 포함한다. 웨이퍼(308)는 2개의 바이어(328a, 328b)(총칭으로 328)를 포함한다. 바이어(328a)는 어셈블리(300)에 유체를 입력하기 위한 입력 도관이다. 바이어(328b)는 어셈블리(300)로부터 유체를 출력하기 위한 출력 도관이다.
웨이퍼(312)는 이 웨이퍼(312)의 상부 표면에 에칭되거나 달리 형성된 복수의 유체 채널을 포함한다. 유체 채널들(336)(점선을 이용해서 도시됨)이 입력 바이어(328a)에 연결되어 냉매를 수용한다. 냉매가 채널들(336)을 통해 흘러서 웨이퍼 어셈블리(300)의 차후 동작 동안에 구성요소들 및 트레이스들(332)을 냉각한다. 그런 다음, 웨이퍼(312)의 채널들(336)을 통해 흐르는 냉매가 웨이퍼(316)의 바이어들(352)을 통해 웨이퍼(320)의 유체 채널들(344)(점선을 이용해서 도시됨)로 운반된다. 그런 다음, 냉매가 웨이퍼 어셈블리(300)의 차후 동작 동안에 웨이퍼(320) 내의 구성요소들 및 트레이스들(332)을 냉각한다.
웨이퍼(320) 내의 유체 채널들(348)(실선들로 도시됨)은 이 채널들(348)을 통해 흐르는 냉매를 웨이퍼(316)의 바이어들(354)로 향하게 하는 유체 출력 채널들이다. 바이어들(354)은 가열된 냉매를 웨이퍼(312)의 유체 채널들(340)(실선들로 도시됨)로 향하게 한다. 그런 다음, 가열된 냉매가 웨이퍼(308)의 바이어(328b)로 향하게 되어 웨이퍼 어셈블리(300)로부터 출력되어, 예를 들면 차후 재사용을 위해 냉매 냉각기(coolant chiller)에서 재차 냉각된다.
도 4는 어셈블리(예를 들면, 도 2의 웨이퍼 어셈블리(200)) 내에 유체 채널들을 형성하기 위한 방법의 플로우차트(400)이다. 상기 방법은 웨이퍼 어셈블리(예를 들면, 도 2의 어셈블리(200))를 제조할 때에 사용될 반도체 웨이퍼들 상에 회로(예를 들면, 트레이스들, 구성요소들, 전기 바이어들)를 형성하는 단계(단계 404)를 포함한다. 상기 방법은 웨이퍼들 내에 유체 채널들 및 유체 바이어들을 에칭하는 단계(단계 408)를 또한 포함한다. 예를 들면, 도 2의 어셈블리(200)에서, 채널들(206) 및 바이어들(204)이 웨이퍼들 내에 에칭된다. 상기 방법은 (예를 들면, 도 1a 및 도 1b에 대하여 상술한 바와 마찬가지로) 웨이퍼들 상에 평활한 표면들을 형성하는 단계(단계 412)를 또한 포함한다.
상기 방법은 (예를 들면, 도 1a 및 도 1b에 대하여 상술한 바와 마찬가지로) 접합하기 위한 웨이퍼 표면들을 준비하도록 웨이퍼들의 접경하는 표면들 상에 산화물 표면들을 형성하는 단계(단계 416)를 또한 포함한다. 상기 방법은, 예를 들면, 웨이퍼들을 위치맞춤시킴으로써 웨이퍼들을 함께 접합하는 단계(단계 420)를 또한 포함하며, 이렇게 준비된 산화물 표면들이 서로 접촉해서 그 표면들이 공유 접합을 형성할 것이다. 웨이퍼 어셈블리는 웨이퍼들이 함께 접합될 때에 형성된다.
상기 방법은 웨이퍼 어셈블리를 범핑하는 단계(단계 424)를 또한 포함한다. 범핑은 웨이퍼 어셈블리 내부의 반도체 다이들 상에 패드들을 접합하도록 땜납 볼들을 부착하는 반도체 패키징 기술이다. 그런 다음, 반도체 웨이퍼 어셈블리로부터 개개의 칩들을 생성하도록 웨이퍼들이 다이싱된다(단계 428). 칩들은 각각 하나 이상의 밀봉된 유체 채널을 포함한다. 칩이 전자 디바이스에 설치되었을 때, 유체 입력 및 유체 출력이 칩에 결합되어 동작 중에 칩에 냉매를 공급해서, 칩을 냉각한다.
"이루어지다", "포함하다", 및/또는 각각의 복수형은 개방형이며, 열거된 파트들을 포함하며, 열거되지 않은 추가 파트들을 포함할 수 있다. "및/또는"은 개방형이며, 열거된 파트들 중 하나 이상 및 열거된 파트들의 조합을 포함한다.
당업자는 본 발명이 그의 사상 또는 필수적인 특징들을 이탈하지 않고서 다른 특정한 형태들로 실현될 수 있음을 인식할 것이다. 따라서, 상기한 실시예들은 본 명세서에서 설명한 본 발명을 한정하기보다는 오히려 모든 점에서 예시하기 위한 것으로 간주되어야 한다. 따라서, 본 발명의 범주는 상기한 설명에 의하기보다는 오히려 첨부된 청구항들에 의해 표시되며, 이에 따라 청구항들의 등가물의 의미 및 범위 내에서 이루어지는 모든 변형이 본 발명에 포함되어야 한다.

Claims (22)

  1. 웨이퍼 어셈블리 내에 유체 채널을 형성하는 방법으로서,
    제1 반도체 웨이퍼의 제1 표면 내에 하나 이상의 채널을 형성하는 단계;
    상기 제1 반도체 웨이퍼의 상기 제1 표면 상에 산화물 표면을 형성하는 단계;
    제2 반도체 웨이퍼의 제1 표면 상에 산화물 표면을 형성하는 단계; 및
    상기 제1 반도체 웨이퍼의 상기 제1 표면의 상기 산화물 표면을 상기 제2 반도체 웨이퍼의 상기 제1 표면의 상기 산화물 표면에 접합해서 웨이퍼 어셈블리를 형성하고 상기 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 상기 하나 이상의 채널을 밀봉하는 단계
    를 포함하는 유체 채널 형성 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 웨이퍼의 상기 제1 표면 내의 상기 하나 이상의 채널과 정렬하는, 상기 제2 반도체 웨이퍼의 상기 제1 표면 내에 하나 이상의 채널을 형성하는 단계를 포함하며, 상기 제1 반도체 웨이퍼의 상기 제1 표면의 상기 산화물 표면을 상기 제2 반도체 웨이퍼의 상기 제1 표면의 상기 산화물 표면에 접합하는 것은 상기 접합된 제1 및 제2 표면들에 의해 규정된 상기 에지들에서 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼 내의 하나 이상의 정렬된 채널을 밀봉하는 유체 채널 형성 방법.
  3. 제1항에 있어서,
    상기 웨이퍼 어셈블리를 다이싱(dicing)해서 하나 이상의 반도체 칩을 생성하는 단계를 포함하며, 각 반도체 칩은 하나 이상의 밀봉된 채널을 포함하는 유체 채널 형성 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 표면을 접합함으로써 상기 제1 반도체 웨이퍼의 상기 제1 표면의 상기 산화물 표면과 상기 제2 반도체 웨이퍼의 상기 산화물 표면 사이에 무기 공유 접합선(inorganic covalent bondline)이 형성되는 유체 채널 형성 방법.
  5. 제1항에 있어서,
    상기 제1 반도체 웨이퍼의 상기 하나 이상의 채널과 유체 연통(fluid communication)하는, 상기 제1 또는 제2 반도체 웨이퍼 내에 하나 이상의 바이어(via)를 형성하는 단계를 포함하는 유체 채널 형성 방법.
  6. 제5항에 있어서,
    각 바이어는 상기 웨이퍼 어셈블리의 상기 하나 이상의 채널에 유체를 입력하거나, 그로부터 유체를 출력하기 위한 도관(conduit)인 유체 채널 형성 방법.
  7. 내부 유체 채널들을 갖는 웨이퍼 어셈블리로서,
    산화물 표면을 포함하는 제1 표면을 갖는 제1 반도체 웨이퍼 - 상기 제1 반도체 웨이퍼의 상기 제1 표면은 하나 이상의 채널을 규정함 -; 및
    산화물 표면을 포함하는 제1 표면을 갖는 제2 반도체 웨이퍼
    를 포함하고,
    상기 제1 반도체 웨이퍼의 상기 제1 표면의 상기 산화물 표면은 상기 제2 반도체 웨이퍼의 상기 제1 표면의 상기 산화물 표면에 접합되어 상기 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 상기 하나 이상의 채널을 밀봉하는 웨이퍼 어셈블리.
  8. 제7항에 있어서,
    상기 제2 반도체 웨이퍼의 상기 제1 표면은 상기 제1 반도체 웨이퍼의 상기 제1 표면 내의 상기 하나 이상의 채널과 정렬하는 하나 이상의 채널들을 규정하고, 상기 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼 내의 상기 하나 이상의 정렬된 채널은 상기 접합된 제1 및 제2 표면에 의해 규정된 상기 에지들에서 밀봉되는 웨이퍼 어셈블리.
  9. 제7항에 있어서,
    상기 웨이퍼 어셈블리는, 상기 웨이퍼 어셈블리가 다이싱되었을 때, 각각이 하나 이상의 밀봉된 채널을 포함하는, 하나 이상의 반도체 칩을 생성하도록 구성되는 웨이퍼 어셈블리.
  10. 제7항에 있어서,
    상기 제1 및 제2 표면을 접합함으로써 상기 제1 반도체 웨이퍼의 상기 제1 표면의 상기 산화물 표면과 상기 제2 반도체 웨이퍼의 상기 산화물 표면 사이에 무기 공유 접합선이 형성되는 웨이퍼 어셈블리.
  11. 제7항에 있어서,
    상기 하나 이상의 채널과 유체 연통하는, 상기 제1 반도체 웨이퍼 또는 제2 반도체 웨이퍼 내에 하나 이상의 바이어를 포함하는 웨이퍼 어셈블리.
  12. 제11항에 있어서,
    각 바이어는 상기 웨이퍼 어셈블리의 상기 하나 이상의 채널에 유체를 입력하거나, 그로부터 유체를 출력하기 위한 도관인 웨이퍼 어셈블리.
  13. 어셈블리 내에 유체 채널을 형성하는 방법으로서,
    제1 구성요소의 제1 표면 내에 하나 이상의 채널을 형성하는 단계;
    상기 제1 구성요소의 상기 제1 표면 상에 산화물 표면을 형성하는 단계;
    제2 구성요소의 제1 표면 상에 산화물 표면을 형성하는 단계; 및
    상기 제1 구성요소의 상기 제1 표면의 상기 산화물 표면을 상기 제2 구성요소의 상기 제1 표면의 상기 산화물 표면에 접합해서 어셈블리를 형성하고 상기 접합된 제1 및 제2 표면에 의해 규정된 상기 에지들에서 상기 하나 이상의 채널을 밀봉하는 단계
    를 포함하는 유체 채널 형성 방법.
  14. 제13항에 있어서,
    상기 제1 구성요소의 상기 제1 표면 내의 상기 하나 이상의 채널과 정렬하는, 상기 제2 구성요소의 상기 제1 표면 내에 하나 이상의 채널을 형성하는 단계를 포함하며, 상기 제1 구성요소의 상기 제1 표면의 상기 산화물 표면을 상기 제2 구성요소의 상기 제1 표면의 상기 산화물 표면에 접합하는 것은 상기 접합된 제1 및 제2 표면에 의해 규정된 상기 에지들에서 상기 제1 구성요소 및 제2 구성요소 내의 상기 하나 이상의 정렬된 채널을 밀봉하는 유체 채널 형성 방법.
  15. 제13항에 있어서,
    상기 제1 및 제2 표면을 접합함으로써 상기 제1 구성요소의 상기 제1 표면의 상기 산화물 표면과 상기 제2 구성요소의 상기 산화물 표면 사이에 무기 공유 접합선이 형성되는 유체 채널 형성 방법.
  16. 제13항에 있어서,
    상기 제1 구성요소의 상기 하나 이상의 채널과 유체 연통하는, 상기 제1 또는 제2 구성요소 내에 하나 이상의 바이어를 형성하는 단계를 포함하는 유체 채널 형성 방법.
  17. 제16항에 있어서,
    각 바이어는 상기 어셈블리의 상기 하나 이상의 채널에 유체를 입력하거나, 그로부터 유체를 출력하기 위한 도관인 유체 채널 형성 방법.
  18. 내부 유체 채널들을 갖는 어셈블리로서,
    산화물 표면을 포함하는 제1 표면을 갖는 제1 구성요소 - 상기 제1 구성요소의 상기 제1 표면은 하나 이상의 채널을 규정함 -; 및
    산화물 표면을 포함하는 제1 표면을 갖는 제2 구성요소
    를 포함하며,
    상기 제1 구성요소의 상기 제1 표면의 상기 산화물 표면이 상기 제2 구성요소의 상기 제1 표면의 상기 산화물 표면에 접합되어 상기 접합된 제1 및 제2 표면에 의해 규정된 에지들에서 상기 하나 이상의 채널을 밀봉하는 어셈블리.
  19. 제18항에 있어서,
    상기 제2 구성요소의 상기 제1 표면은 상기 제1 구성요소의 상기 제1 표면 내의 상기 하나 이상의 채널과 정렬하는 하나 이상의 채널을 규정하며, 상기 제1 구성요소 및 제2 구성요소 내의 상기 하나 이상의 정렬된 채널은 상기 접합된 제1 및 제2 표면에 의해 규정된 상기 에지들에서 밀봉되는 어셈블리.
  20. 제18항에 있어서,
    상기 제1 및 제2 표면을 접합함으로써 상기 제1 구성요소의 상기 제1 표면의 상기 산화물 표면과 상기 제2 구성요소의 상기 산화물 표면 사이에 무기 공유 접합선이 형성되는 어셈블리.
  21. 제18항에 있어서,
    상기 하나 이상의 채널과 유체 연통하는, 상기 제1 구성요소 또는 제2 구성요소 내에 하나 이상의 바이어를 포함하는 어셈블리.
  22. 제21항에 있어서,
    각 바이어는 상기 어셈블리의 상기 하나 이상의 채널에 유체를 입력하거나, 그로부터 유체를 출력하기 위한 도관인 어셈블리.
KR1020157024972A 2013-03-14 2013-12-11 냉각 채널들을 갖는 적층형 웨이퍼 KR101748513B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/804,902 2013-03-14
US13/804,902 US8921992B2 (en) 2013-03-14 2013-03-14 Stacked wafer with coolant channels
PCT/US2013/074395 WO2014158250A1 (en) 2013-03-14 2013-12-11 Stacked wafer with coolant channels

Publications (2)

Publication Number Publication Date
KR20150120414A true KR20150120414A (ko) 2015-10-27
KR101748513B1 KR101748513B1 (ko) 2017-06-16

Family

ID=49989889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157024972A KR101748513B1 (ko) 2013-03-14 2013-12-11 냉각 채널들을 갖는 적층형 웨이퍼

Country Status (5)

Country Link
US (1) US8921992B2 (ko)
EP (1) EP2973697B1 (ko)
JP (1) JP6162316B2 (ko)
KR (1) KR101748513B1 (ko)
WO (1) WO2014158250A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190045941A (ko) * 2016-12-16 2019-05-03 레이던 컴퍼니 능동 전자 주사 배열(aesa)을 위한 타일
US11088467B2 (en) 2016-12-15 2021-08-10 Raytheon Company Printed wiring board with radiator and feed circuit

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017019015A1 (en) * 2015-07-27 2017-02-02 Hewlett Packard Enterprise Development Lp Heat dissipation for dies
US10032694B2 (en) 2016-03-08 2018-07-24 Toyota Motor Engineering & Manufacturing North America, Inc Power electronics assemblies having a semiconductor cooling chip and an integrated fluid channel system
US10401099B2 (en) 2016-10-05 2019-09-03 Raytheon Company Transparent heat exchanger
US10231364B2 (en) 2016-10-24 2019-03-12 Toyota Motor Engineering & Manufacturing North America, Inc. Fluidly cooled power electronics assemblies having a thermo-electric generator
US10581177B2 (en) 2016-12-15 2020-03-03 Raytheon Company High frequency polymer on metal radiator
US10170392B2 (en) * 2017-04-05 2019-01-01 International Business Machines Corporation Wafer level integration for embedded cooling
US10242967B2 (en) 2017-05-16 2019-03-26 Raytheon Company Die encapsulation in oxide bonded wafer stack
US10361485B2 (en) 2017-08-04 2019-07-23 Raytheon Company Tripole current loop radiating element with integrated circularly polarized feed
WO2019066901A1 (en) * 2017-09-29 2019-04-04 Intel Corporation NEW MODULAR LIQUID COOLING TECHNIQUE AT CHIP LEVEL
US11101193B2 (en) * 2018-11-13 2021-08-24 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronics modules including integrated jet cooling
US11557545B2 (en) * 2018-12-04 2023-01-17 Qorvo Us, Inc. Monolithic microwave integrated circuit (MMIC) with embedded transmission line (ETL) ground shielding
CN110010573B (zh) * 2018-12-29 2021-03-19 浙江集迈科微电子有限公司 一种大功率射频芯片的竖立放置液冷散热结构及其制作方法
CN110010566B (zh) * 2018-12-29 2021-02-26 浙江臻镭科技股份有限公司 一种竖立放置的液冷散热射频结构及其制作方法
US10937764B2 (en) 2019-03-13 2021-03-02 International Business Machines Corporation Three-dimensional microelectronic package with embedded cooling channels
WO2020210587A1 (en) * 2019-04-10 2020-10-15 Jetcool Technologies, Inc. Thermal management of electronics using co-located microjet nozzles and electronic elements
CN113994772B (zh) 2019-04-14 2023-05-16 捷控技术有限公司 基于直接接触流体的冷却模块
US11387164B2 (en) 2019-08-28 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
KR102423373B1 (ko) * 2019-08-28 2022-07-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법
CN111952195B (zh) * 2020-08-24 2022-03-15 浙江集迈科微电子有限公司 一种液态微流道互联接口及其焊接工艺
CN111769088B (zh) * 2020-09-03 2021-01-01 浙江集迈科微电子有限公司 基于背部液冷导入的堆叠封装结构及其制备方法
US11963341B2 (en) 2020-09-15 2024-04-16 Jetcool Technologies Inc. High temperature electronic device thermal management system
US12048118B2 (en) 2021-08-13 2024-07-23 Jetcool Technologies Inc. Flow-through, hot-spot-targeting immersion cooling assembly
TW202407925A (zh) 2022-03-04 2024-02-16 美商捷控技術有限公司 用於電腦處理器及處理器組件之主動冷卻散熱蓋
CN114551385B (zh) 2022-04-28 2022-09-13 之江实验室 含有微流道散热结构的三维堆叠封装结构及其封装方法
CN116364678B (zh) * 2023-05-30 2023-08-04 苏州浪潮智能科技有限公司 液体硅通孔兼容嵌入式微流道的散热结构和装置及其制法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251601A (ja) * 1992-03-05 1993-09-28 Toshiba Corp 半導体基板の製造方法
JPH0936158A (ja) * 1995-07-20 1997-02-07 Rohm Co Ltd パッケージ型半導体装置の構造
DE19818962A1 (de) 1998-04-28 1999-11-04 Degussa Verfahren zum Verbinden zweier Festkörper und das so hergestellte Bauelement
US6242778B1 (en) * 1998-09-22 2001-06-05 International Business Machines Corporation Cooling method for silicon on insulator devices
US6500694B1 (en) 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6448575B1 (en) 1999-10-08 2002-09-10 Teradyne, Inc. Temperature control structure
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7084495B2 (en) 2003-10-16 2006-08-01 Intel Corporation Electroosmotic pumps using porous frits for cooling integrated circuit stacks
US7091604B2 (en) 2004-06-04 2006-08-15 Cabot Microelectronics Corporation Three dimensional integrated circuits
US20060145356A1 (en) * 2005-01-06 2006-07-06 International Business Machines Corporation On-chip cooling
US7344957B2 (en) 2005-01-19 2008-03-18 Texas Instruments Incorporated SOI wafer with cooling channels and a method of manufacture thereof
US20070126103A1 (en) 2005-12-01 2007-06-07 Intel Corporation Microelectronic 3-D package defining thermal through vias and method of making same
CN101405084B (zh) 2006-03-20 2011-11-16 皇家飞利浦电子股份有限公司 用于电子微流体设备的系统级封装台
US8013342B2 (en) * 2007-11-14 2011-09-06 International Business Machines Corporation Double-sided integrated circuit chips
KR100737162B1 (ko) * 2006-08-11 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
SG175551A1 (en) 2006-09-21 2011-11-28 Agency Science Tech & Res Electronic package and method of assembling the same
US8030754B2 (en) 2007-01-31 2011-10-04 Hewlett-Packard Development Company, L.P. Chip cooling channels formed in wafer bonding gap
US7989322B2 (en) * 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US8106505B2 (en) 2007-10-31 2012-01-31 International Business Machines Corporation Assembly including plural through wafer vias, method of cooling the assembly and method of fabricating the assembly
JP5272496B2 (ja) 2008-04-25 2013-08-28 信越半導体株式会社 シリコンウェーハの酸化膜形成方法
US7928563B2 (en) * 2008-05-28 2011-04-19 Georgia Tech Research Corporation 3-D ICs with microfluidic interconnects and methods of constructing same
US8546930B2 (en) * 2008-05-28 2013-10-01 Georgia Tech Research Corporation 3-D ICs equipped with double sided power, coolant, and data features
US7943428B2 (en) 2008-12-24 2011-05-17 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
KR101111921B1 (ko) * 2009-05-12 2012-03-14 주식회사 하이닉스반도체 반도체 패키지
FR2953065A1 (fr) * 2009-11-20 2011-05-27 Commissariat Energie Atomique Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques
US8754507B2 (en) * 2011-01-18 2014-06-17 Hong Kong Applied Science and Technology Research Institute Company Limited Forming through-silicon-vias for multi-wafer integrated circuits
US8563365B2 (en) * 2011-03-09 2013-10-22 Georgia Tech Research Corporation Air-gap C4 fluidic I/O interconnects and methods of fabricating same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088467B2 (en) 2016-12-15 2021-08-10 Raytheon Company Printed wiring board with radiator and feed circuit
KR20190045941A (ko) * 2016-12-16 2019-05-03 레이던 컴퍼니 능동 전자 주사 배열(aesa)을 위한 타일

Also Published As

Publication number Publication date
EP2973697B1 (en) 2021-11-03
JP2016512655A (ja) 2016-04-28
US8921992B2 (en) 2014-12-30
KR101748513B1 (ko) 2017-06-16
EP2973697A1 (en) 2016-01-20
US20140264759A1 (en) 2014-09-18
WO2014158250A1 (en) 2014-10-02
JP6162316B2 (ja) 2017-07-12

Similar Documents

Publication Publication Date Title
KR101748513B1 (ko) 냉각 채널들을 갖는 적층형 웨이퍼
US11458717B2 (en) Four D device process and structure
US10522483B2 (en) Package assembly for embedded die and associated techniques and configurations
US10825798B2 (en) Packages with stacked dies and methods of forming the same
US8269341B2 (en) Cooling structures and methods
US8115302B2 (en) Electronic module with carrier substrates, multiple integrated circuit (IC) chips and microchannel cooling device
US7015572B2 (en) Three-dimensionally mounted semiconductor module and three-dimensionally mounted semiconductor system
US20170040237A1 (en) Integrated circuits protected by substrates with cavities, and methods of manufacture
US9386685B2 (en) Interposer and semiconductor module using the same
US8436465B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US20110285006A1 (en) Semiconductor Package and Method for Making the Same
US7626260B2 (en) Stack-type semiconductor device having cooling path on its bottom surface
TWI492350B (zh) 半導體封裝件及其製法
WO2019132955A1 (en) Microelectronic assemblies
US20100052157A1 (en) Channel for a semiconductor die and methods of formation
CN116438653A (zh) 具有直接接合的微电子组件中的气密密封结构
CN117561599A (zh) 具有背侧管芯到封装互连的微电子组件
WO2017052658A1 (en) Integrated stacked strata of functional die islands in a semiconductor device
US11791270B2 (en) Direct bonded heterogeneous integration silicon bridge
US20240203822A1 (en) Thermal expansion matched chip module with integrated liquid cooling
US20230317544A1 (en) Integrated circuit packages having reduced z-height and heat path
CN221102070U (zh) 封装体
JP6263866B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant