KR20150118385A - Multi-layered ceramic capacitor, manufacturing method for the same and board having the same mounted thereon - Google Patents

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KR20150118385A
KR20150118385A KR1020140044165A KR20140044165A KR20150118385A KR 20150118385 A KR20150118385 A KR 20150118385A KR 1020140044165 A KR1020140044165 A KR 1020140044165A KR 20140044165 A KR20140044165 A KR 20140044165A KR 20150118385 A KR20150118385 A KR 20150118385A
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박흥길
박민철
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삼성전기주식회사
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Abstract

The present invention provides a multi-layered ceramic capacitor which includes: a ceramic main body in which a plurality of dielectric layers are stacked in a thickness direction; a plurality of first and second internal electrodes arranged by being alternately exposed through both end surfaces of the ceramic main body interposing the dielectric layers in between, in the ceramic main body; first and second external electrodes formed to cover both end surfaces of the ceramic main body; an insulating layer formed on the ceramic main body, and a circumference surface of the first and second external electrodes; and first and second bump electrodes individually formed on an exposed mounting surface of the first and second external electrodes.

Description

적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR, MANUFACTURING METHOD FOR THE SAME AND BOARD HAVING THE SAME MOUNTED THEREON}TECHNICAL FIELD [0001] The present invention relates to a multilayer ceramic capacitor, a method of manufacturing the multilayer ceramic capacitor, and a mounting board therefor. [0002] MULTI-LAYERED CERAMIC CAPACITOR, MANUFACTURING METHOD FOR THE SAME AND BOARD HAVING THE SAME MOUNTED THEREON,

본 발명은 적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor, a manufacturing method thereof, and a mounting substrate therefor.

적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
Multi-layered ceramic capacitors (MLCC), which is one of the multilayer chip electronic components, can be used in various electronic devices because of their small size, high capacity and easy mounting.

예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
For example, the multilayer ceramic capacitor may be applied to a display device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a personal digital assistant (PDA) And can be used in a chip type capacitor which is mounted on a substrate of various electronic products and plays a role of charging or discharging electricity.

이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
Such a multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately arranged between the dielectric layers.

이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 복수의 내부 전극 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
At this time, since the dielectric layer has piezoelectricity, when a direct current or an alternating voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between a plurality of internal electrodes, thereby expanding and contracting the volume of the ceramic body according to the frequency, .

이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
Such vibration may be transmitted to the substrate through the external electrode of the multilayer ceramic capacitor and the solder connecting the external electrode and the substrate, so that the entire substrate may be an acoustic reflection surface and generate a noisy vibration noise.

이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
Such a vibration sound may correspond to an audible frequency in the range of 20 to 20,000 Hz which is uncomfortable to a person, and an unpleasant vibration sound is called an acoustic noise.

상기 외부 전극과 기판을 연결하는 솔더는 세라믹 본체의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성된다.
The solder connecting the external electrode and the substrate is formed to be inclined at a constant height along the surface of the external electrode at both sides or both end faces of the ceramic body.

이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층 세라믹 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되어 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있었다.
In this case, as the volume and height of the solder become larger, the vibration of the multilayer ceramic capacitor is more easily transmitted to the substrate, which increases the magnitude of the acoustic noise generated.

국내등록특허 제1058697호Korean Patent No. 1058697

최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.In recent electronic devices, acoustic noise generated in such a multilayer ceramic capacitor may appear more conspicuously due to low noise of the parts.

당 기술 분야에서는, 적층 세라믹 커패시터의 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 새로운 방안이 요구되어 왔다.
There is a need in the art for a new method for effectively reducing the acoustic noise of a multilayer ceramic capacitor.

본 발명의 일 측면은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단부를 덮도록 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체와 상기 제1 및 제2 외부 전극의 둘레 면에 형성된 절연층; 및 상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
One aspect of the present invention is a ceramic body comprising: a ceramic body in which a plurality of dielectric layers are stacked in a thickness direction; A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween; First and second external electrodes formed to cover both ends of the ceramic body; An insulating layer formed on a peripheral surface of the ceramic body and the first and second external electrodes; First and second bump electrodes formed on the exposed mounting surfaces of the first and second external electrodes, respectively; And a second electrode formed on the second electrode.

본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판 상에 설치된 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단부를 덮도록 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체와 상기 제1 및 제2 외부 전극의 둘레 면에 형성된 절연층; 및 상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
According to another aspect of the present invention, there is provided a plasma display panel comprising: a substrate having first and second electrode pads on an upper surface thereof; And a multilayer ceramic capacitor provided on the substrate; Wherein the multilayer ceramic capacitor comprises: a ceramic body having a plurality of dielectric layers stacked in a thickness direction; A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween; First and second external electrodes formed to cover both ends of the ceramic body; An insulating layer formed on a peripheral surface of the ceramic body and the first and second external electrodes; First and second bump electrodes formed on the exposed mounting surfaces of the first and second external electrodes, respectively; The present invention provides a mounting substrate for a multilayer ceramic capacitor including:

본 발명의 일 실시 예에서, 상기 제1 및 제2 범프 전극은, 상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.In one embodiment of the present invention, the first and second bump electrodes include first and second nickel (Ni) plated layers respectively formed on the exposed mounting surfaces of the first and second external electrodes, And a first and a second tin (Sn) plating layers respectively formed on the second nickel plating layer.

본 발명의 일 실시 예에서, 상기 제1 및 제2 범프 전극은, 상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.In one embodiment of the present invention, the first and second bump electrodes include first and second copper (Cu) plated layers respectively formed on the exposed mounting surfaces of the first and second external electrodes, First and second nickel (Ni) plating layers respectively formed on the second copper plating layer, and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers.

본 발명의 일 실시 예에서, 상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께를 가질 수 있다.In one embodiment of the present invention, the first and second bumper electrodes may have a thickness of 50 탆 or more.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 제1 및 제2 단자부를 포함하며, 상기 제1 및 제2 범프 전극이 상기 제1 및 제2 단자부 상에 각각 형성될 수 있다.In one embodiment of the present invention, the first and second external electrodes include first and second connecting portions formed on both end faces of the ceramic body and connected to the first and second internal electrodes, respectively, And first and second terminal portions extending from the second connection portion to a portion of the mounting surface of the ceramic body, wherein the first and second bump electrodes are respectively formed on the first and second terminal portions have.

본 발명의 일 실시 예에서, 상기 절연층은 에폭시 레지스트(epoxy resist)일 수 있다.
In one embodiment of the present invention, the insulating layer may be an epoxy resist.

본 발명의 또 다른 측면은, 제1 및 제2 내부 전극이 각각 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 번갈아 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 상기 제1 및 제2 내부 전극이 세라믹 본체의 양 단면을 통해 번갈아 노출되는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 양 단부에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 상기 세라믹 본체와 상기 제1 및 제2 외부 전극의 둘레 면에 절연층을 형성하는 단계; 및 상기 제1 및 제2 외부 전극의 노출된 실장 면에 도금을 실시하여 제1 및 제2 범프 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
According to another aspect of the present invention, a plurality of ceramic sheets each having first and second internal electrodes formed thereon are alternately stacked and pressed so that the first and second internal electrodes are disposed to face each other with the ceramic sheet interposed therebetween, Providing a sieve; Providing a ceramic body in which the laminate is cut and fired for each region corresponding to one capacitor to alternately expose the first and second internal electrodes through both end faces of the ceramic body; Forming first and second external electrodes on both ends of the ceramic body so as to be electrically connected to the first and second internal electrodes; Forming an insulating layer on the peripheral surfaces of the ceramic body and the first and second external electrodes; And plating the exposed mounting surfaces of the first and second external electrodes to form first and second bump electrodes; The present invention also provides a method of manufacturing a multilayer ceramic capacitor.

본 발명의 일 실시 예에서, 상기 제1 및 제2 범프 전극은, 상기 제1 및 제2 외부 전극의 노출된 실장 면에 니켈을 전기 도금하고 이어서 주석을 전기 도금하여 형성할 수 있다.In one embodiment of the present invention, the first and second bump electrodes may be formed by electroplating nickel on the exposed mounting surfaces of the first and second external electrodes and then electroplating the tin.

본 발명의 일 실시 예에서, 상기 제1 및 제2 범프 전극은, 상기 제1 및 제2 외부 전극의 노출된 실장 면에 구리를 전기 도금하고, 이어서 니켈을 전기 도금하고, 이어서 주석을 전기 도금하여 형성할 수 있다.In one embodiment of the present invention, the first and second bump electrodes are formed by electroplating copper on the exposed mounting surfaces of the first and second external electrodes, then electroplating the nickel, .

본 발명의 일 실시 예에서, 상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께로 형성할 수 있다.In one embodiment of the present invention, the first and second bumper electrodes may be formed to a thickness of 50 mu m or more.

본 발명의 일 실시 예에서, 상기 절연층은 상기 세라믹 본체와 상기 제1 및 제2 외부 전극의 둘레 면에 절연수지를 도포하고 경화시켜 형성할 수 있다.In one embodiment of the present invention, the insulating layer may be formed by applying an insulating resin to the peripheral surfaces of the ceramic body and the first and second external electrodes and curing them.

본 발명의 일 실시 예에서, 상기 절연 수지는 에폭시 레지스트(epoxy resist)일 수 있다.
In one embodiment of the present invention, the insulating resin may be an epoxy resist.

본 발명의 일 실시 형태에 따르면, 외부 전극의 실장 면에 범프 전극을 형성하여, 적층 세라믹 커패시터를 기판에 실장할 때 상기 범프 전극이 상기 외부 전극에서 상기 기판으로 전달되는 진동을 흡수함으로써, 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
According to an embodiment of the present invention, a bump electrode is formed on a mounting surface of an external electrode to absorb vibration transmitted from the external electrode to the substrate when the multilayer ceramic capacitor is mounted on the substrate, Can be reduced.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 실장 면이 위로 오도록 하여 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 제조하는 방법을 순서대로 나타낸 사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention with its mounting surface facing upward.
2 is a sectional view taken along the line A-A 'in Fig.
3A to 3C are perspective views sequentially illustrating a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention.
4 is a side cross-sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to one embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 실장 면이 위로 오도록 하여 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention with its mounting surface facing upward, and FIG. 2 is a sectional view taken on line A-A 'of FIG.

도 1 및 도 2 를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122), 제1 및 제2 외부 전극(131, 132), 절연층(140), 및 제1 및 제2 범프(bump) 전극(151, 152)을 포함한다.
1 and 2, a multilayer ceramic capacitor 100 according to the present embodiment includes a ceramic body 110, a plurality of first and second inner electrodes 121 and 122, first and second outer electrodes 131, 132, an insulating layer 140, and first and second bump electrodes 151, 152.

세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.The ceramic body 110 is formed by laminating a plurality of dielectric layers 111 in the thickness direction and then firing.

이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.At this time, the dielectric layers 111 adjacent to each other of the ceramic body 110 can be integrated so that the boundaries can not be confirmed.

또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In addition, the ceramic body 110 may have a hexahedral shape, but the present invention is not limited thereto.

본 실시 형태에서는 설명의 편의를 위해, 세라믹 본체(110)에서 유전체층(111)이 적층되는 상하 방향의 서로 대향하는 두께 방향의 면을 상하 면으로, 그 중에서 제1 및 제2 범프 전극(151, 152)이 형성된 면을 실장 면으로, 상기 상하 면을 연결하며 서로 대향하는 길이 방향의 면을 양 단면으로, 상기 양 단면과 수직으로 교차하며 서로 대향하는 폭 방향의 면을 양 측면으로 정의하기로 한다.In this embodiment, for convenience of explanation, the upper and lower surfaces in the thickness direction facing each other in the vertical direction in which the dielectric layer 111 is laminated in the ceramic body 110 are referred to as upper and lower surfaces, and the first and second bump electrodes 151, 152 is formed as a mounting surface, a surface in the longitudinal direction connecting the upper and lower surfaces and a surface in the longitudinal direction opposing to each other is defined as both sides, and a surface in the width direction opposite to the direction perpendicular to the both end surfaces is defined as both sides do.

또한, 세라믹 본체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 1.0 mm × 0.5 mm 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터(100)를 구성할 수 있다.The dimensions of the ceramic body 110 are not particularly limited. For example, the size of the ceramic body 110 may be 1.0 mm x 0.5 mm to constitute a multilayer ceramic capacitor 100 of a high capacity.

또한, 세라믹 본체(110)의 최외곽면인 상하 면에는 필요시 소정 두께의 커버층(112, 113)이 형성될 수 있다.
Cover layers 112 and 113 having a predetermined thickness may be formed on the upper and lower surfaces, which are the outermost surfaces of the ceramic body 110.

유전체층(111)은 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 유전체층(111) 1 층의 두께는 소성 후 1.0 ㎛ 정도가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The thickness of one layer of the dielectric layer 111 can be arbitrarily changed according to the capacity design of the multilayer ceramic capacitor 100. The thickness of one layer of the dielectric layer 111 is preferably set to be about 1.0 mu m after firing, The invention is not limited thereto.

또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In addition, the dielectric layer 111 may include a ceramic material having a high dielectric constant, for example, BaTiO 3 ceramic powder, but the present invention is not limited thereto.

상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.The BaTiO 3 based ceramic powder, for example, BaTiO 3 Ca, Zr, etc., some employ a (Ba 1 -x Ca x) TiO 3, Ba (Ti 1 - y Ca y) O 3, (Ba 1 - x Ca x ) (Ti 1 - y Zr y ) O 3 or Ba (Ti 1 - y Zr y ) O 3 , and the present invention is not limited thereto.

한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant and the like may be further added to the dielectric layer 111 together with the ceramic powder.

상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등을 사용할 수 있다.
The ceramic additive may be, for example, a transition metal oxide or a carbide, a rare earth element, magnesium (Mg), or aluminum (Al).

제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 번갈아 배치된다.The first and second internal electrodes 121 and 122 are formed on and stacked on a ceramic sheet forming a dielectric layer 111 and then fired to form a ceramic body 110 with one dielectric layer 111 sandwiched therebetween. Respectively.

이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are a pair of electrodes having polarities different from each other. The first and second internal electrodes 121 and 122 are disposed opposite to each other in the stacking direction of the dielectric layers 111, They can be electrically insulated from each other.

제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 본체(110)의 양 단면을 통하여 각각 노출된다.One end of each of the first and second internal electrodes 121 and 122 is exposed through both end faces of the ceramic body 110.

이렇게 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 본체(110)의 양 단면에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.The end portions of the first and second internal electrodes 121 and 122 alternately exposed through both end faces of the ceramic body 110 are connected to the first and second external electrodes 131 and 132 at both end faces of the ceramic body 110, And can be electrically connected to each other.

이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first and second internal electrodes 121 and 122 may be formed of a conductive metal such as Ni or Ni alloy. However, the present invention is not limited thereto .

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.When a predetermined voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122, which are opposed to each other.

이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
At this time, the capacitance of the multilayer ceramic capacitor 100 is proportional to the overlapping area of the first and second internal electrodes 121 and 122 overlapping each other along the stacking direction of the dielectric layers 111.

제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second external electrodes 131 and 132 are formed by firing the conductive paste for the external electrode containing copper (Cu) in order to provide a high reliability such as excellent heat resistance and moisture resistance while having good electrical characteristics. And the present invention is not limited thereto.

이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부(131a, 132a)와, 제1 및 제2 단자부(131b, 132b)를 포함할 수 있다.The first and second external electrodes 131 and 132 may include first and second connection portions 131a and 132a and first and second terminal portions 131b and 132b.

제1 및 제2 접속부(131a, 132a)는 세라믹 본체(110)의 양 단면에 각각 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.The first and second connecting portions 131a and 132a are formed on both end faces of the ceramic body 110 and are electrically connected to the exposed end portions of the first and second internal electrodes 121 and 122, to be.

제1 및 제2 단자부(131b, 132b)는 제1 및 제2 접속부(131a, 132a)에서 세라믹 본체(110)의 실장 면의 일부까지 각각 연장되게 형성된 부분이다.The first and second terminal portions 131b and 132b extend from the first and second connecting portions 131a and 132a to a portion of the mounting surface of the ceramic body 110, respectively.

제1 및 제2 단자부(131b, 132b)는 외부 전극의 실장 면으로서, 제1 및 제2 범퍼 전극(151, 152)이 형성된 부분이다.The first and second terminal portions 131b and 132b are the mounting surfaces of the external electrodes and are portions where the first and second bumper electrodes 151 and 152 are formed.

한편, 제1 및 제2 외부 전극(131, 132)은 필요시 세라믹 본체(110)의 상면에 제1 및 제2 단자부(131b, 132b)와 대향되게 단자부를 더 형성하여 상하 대칭 구조의 칩으로 구성할 수 있다. The first and second external electrodes 131 and 132 may be formed by vertically symmetrically structuring the first and second external electrodes 131 and 132 by forming a terminal portion on the upper surface of the ceramic main body 110 as necessary to face the first and second terminal portions 131b and 132b Can be configured.

위와 같이 단자부를 세라믹 본체(110)의 상하 면에 상하 대칭 구조로 구성하게 되면, 적층 세라믹 커패시터(100)를 기판 등에 실장할 때 상하 방향의 구분을 고려하지 않아도 되는 이점이 있다.
When the terminal portions are formed in the vertically symmetrical structure on the upper and lower surfaces of the ceramic body 110, there is an advantage that the division in the vertical direction is not required when the multilayer ceramic capacitor 100 is mounted on a substrate or the like.

절연층(140)은 비전도성의 절연 수지와 같은 재료로 이루어질 수 있으며, 예컨대, 에폭시, 페놀계 열경화성수지, 폴리프로필렌, 아크릴계 열가소성수지 등으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The insulating layer 140 may be made of a material such as a nonconductive insulating resin, and may be made of, for example, an epoxy, a phenolic thermosetting resin, a polypropylene, an acrylic thermoplastic resin or the like, but the present invention is not limited thereto.

이러한 절연층(140)은 적층 세라믹 커패시터(100)를 기판에 실장할 때 제1 및 제2 범퍼 전극(151, 152)를 제외한 세라믹 본체(110)의 둘레 면 및 제1 및 제2 외부 전극(131, 132)의 둘레 면에 솔더가 형성되는 것을 억제하는 역할을 할 수 있다.The insulating layer 140 is formed on the peripheral surface of the ceramic body 110 excluding the first and second bumper electrodes 151 and 152 and the first and second external electrodes (not shown) when the multilayer ceramic capacitor 100 is mounted on the substrate. 131, and 132, which are formed on the peripheral surface of the substrate.

또한, 좁은 기판 위에 복수의 칩을 실장하는 경우, 실장된 칩들이 서로 접촉하더라도 쇼트가 발생하는 것을 방지하여 제품 전체의 회로 안정성을 높이는 역할을 할 수 있다.
In addition, when a plurality of chips are mounted on a narrow substrate, it is possible to prevent a short circuit from occurring even when the mounted chips are in contact with each other, thereby enhancing the circuit stability of the entire product.

제1 및 제2 범프 전극(151, 152)은 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 단자부(131b, 132b)에 전기 도금을 실시하여 형성될 수 있다.The first and second bump electrodes 151 and 152 may be formed by electroplating the first and second terminal portions 131b and 132b of the first and second external electrodes 131 and 132.

이때, 제1 및 제2 범프 전극(151, 152)은 바람직하게 50㎛ 이상의 두께를 가질 수 있다.
At this time, the first and second bump electrodes 151 and 152 may preferably have a thickness of 50 mu m or more.

하기 표 1은 제1 및 제2 범프 전극의 두께에 따른 어쿠스틱 노이즈를 나타낸 것이다.Table 1 below shows the acoustic noise according to the thickness of the first and second bump electrodes.

여기서, 사용된 적층 세라믹 커패시터의 사이즈는 길이×폭×두께가 1.0mm×0.5mm×0.5mm이며, 각각의 시료의 어쿠스틱 노이즈는 DC 4V, AC 1 Vrms@4Khz에서 측정된 것이다.
Here, the size of the multilayer ceramic capacitor used was 1.0 mm x 0.5 mm x 0.5 mm in length x width x thickness, and the acoustic noise of each sample was measured at DC 4 V, AC 1 Vrms @ 4 KHz.

## 범프 두께(㎛)Bump Thickness (탆) 어쿠스틱 노이즈(dB)Acoustic Noise (dB) 1One -- 3333 22 1010 3131 33 3030 2929 44 5050 2020 55 8080 1717 66 120120 1414

상기 표 1을 참조하면, 범프 전극이 없는 시료 1의 적층 세라믹 커패시터의 경우 어쿠스틱 노이즈가 33dB로 높게 나타났다.Referring to Table 1, in the case of the multilayer ceramic capacitor of the sample 1 without the bump electrode, the acoustic noise was as high as 33 dB.

이에 대해서, 본 실시 형태에 의해 범프 전극을 포함하는 시료 2 내지 6의 적층 세라믹 커패시터의 경우 어쿠스틱 노이즈가 32 dB 미만으로 시료 1에 비해 감소되는 것을 알 수 있다.On the other hand, according to the present embodiment, it can be seen that the acoustic noise of the multilayer ceramic capacitor of samples 2 to 6 including the bump electrodes is reduced to less than 32 dB as compared with the sample 1.

특히, 범프 전극을 50㎛ 이상으로 형성한 시료 4 내지 6의 경우, 시료 1에 비해 어쿠스틱 노이즈가 13 dB이상 현저히 감소되는 효과를 얻을 수 있다.Particularly, in the case of the samples 4 to 6 in which the bump electrodes are formed at 50 占 퐉 or more, the acoustic noise is remarkably reduced by 13 dB or more as compared with the sample 1.

한편, 제1 및 제2 범프 전극(151, 152)은 일 예로서, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 단자부(131b, 132b) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.The first and second bump electrodes 151 and 152 are formed on the first and second terminal portions 131b and 132b of the first and second external electrodes 131 and 132, A second nickel (Ni) plating layer, and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers.

또한, 제1 및 제2 범프 전극(151, 152)은 다른 예로서, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 단자부(131b, 132b) 상에 각각 형성된 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.The first and second bump electrodes 151 and 152 may be formed on the first and second terminal portions 131b and 132b of the first and second external electrodes 131 and 132, A second copper (Cu) plating layer formed on the first and second nickel plating layers, first and second nickel (Ni) plating layers respectively formed on the first and second copper plating layers, Tin (Sn) plating layer.

본 실시 형태에 따르면, 상기와 같이, 도금에 의해 범프 전극을 형성하기 때문에, 범프 전극의 두께를 조절하기 용이한 이점이 있다..
According to the present embodiment, since the bump electrode is formed by plating as described above, there is an advantage that it is easy to control the thickness of the bump electrode.

도 3a 내지 도 3c는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 제조하는 방법을 순서대로 나타낸 사시도이다.
3A to 3C are perspective views sequentially illustrating a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention.

이하, 도 3a 내지 도 3c를 참조하여, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
Hereinafter, a method for manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described with reference to FIGS. 3A to 3C.

먼저, 복수의 세라믹 시트를 마련한다.First, a plurality of ceramic sheets are provided.

상기 세라믹 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것이다.The ceramic sheet is for forming the dielectric layer 111 of the ceramic body 110.

상기 세라믹 시트는 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
The ceramic sheet may be prepared by mixing a ceramic powder, a polymer and a solvent to prepare a slurry, and the slurry may be formed into a sheet having a thickness of several micrometers by a method such as a doctor blade.

다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.Next, conductive paste is printed on at least one surface of each of the ceramic sheets to a predetermined thickness to form first and second internal electrodes 121 and 122.

이때, 제1 및 제2 내부 전극(121, 122)은 그 단부가 상기 세라믹 시트의 대향되는 양 단면을 통해 각각 노출되도록 형성한다.At this time, the first and second internal electrodes 121 and 122 are formed such that their end portions are exposed through opposite opposite end faces of the ceramic sheet, respectively.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.

다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 제1 및 제2 내부 전극(121, 122)의 단부가 적층체의 양 단면을 통해 각각 노출되도록 번갈아 적층한다.Next, a plurality of ceramic sheets on which the first and second inner electrodes 121 and 122 are formed are alternately laminated such that the ends of the first and second inner electrodes 121 and 122 are exposed through both end faces of the laminate, respectively .

이후, 적층된 복수의 세라믹 시트를 적층 방향으로부터 가압하여 복수의 세라믹 시트 및 그 세라믹 시트에 형성된 제1 및 제2 내부 전극(121, 122)을 압착시켜 적층체를 형성한다.
Thereafter, a plurality of stacked ceramic sheets are pressed from the stacking direction to press the plurality of ceramic sheets and the first and second inner electrodes 121 and 122 formed on the ceramic sheets to form a stack.

다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다.
Next, the stacked body is cut into chips for each region corresponding to one capacitor.

다음으로, 상기 칩화된 적층체를 고온에서 소성하여 복수의 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되게 배치된 세라믹 본체(110)를 완성한다.
Next, the chip-stacked body is fired at a high temperature to complete a ceramic body 110 in which a plurality of first and second internal electrodes 121 and 122 are alternately exposed through both end faces of the ceramic body 110 do.

다음으로, 세라믹 본체(110)의 양 단부에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 전기적으로 연결될 수 있도록 구리(Cu) 등을 포함하는 도전성 페이스트를 도포하고 소성하여, 도 3a에 도시된 바와 같이 세라믹 본체(110)의 양 단면에서 실장 면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극(131, 132)을 형성한다.
Next, a conductive paste including copper (Cu) or the like is applied and fired at both ends of the ceramic body 110 so as to be electrically connected to the exposed portions of the first and second internal electrodes 121 and 122, respectively The first and second external electrodes 131 and 132 are formed to extend from both end faces of the ceramic body 110 to a part of the mounting face as shown in FIG.

다음으로, 도 3b에 도시된 바와 같이, 제1 및 제2 외부 전극(131, 132) 중 세라믹 본체(110)의 실장 면에 형성된 제1 및 제2 단자부(131b, 132b)를 제외하고, 세라믹 본체(110)와 제1 및 제2 외부 전극(131, 132)의 둘레 면에 절연층(140)을 형성한다.Next, as shown in FIG. 3B, except for the first and second terminal portions 131b and 132b formed on the mounting surface of the ceramic body 110 among the first and second external electrodes 131 and 132, An insulating layer 140 is formed on the peripheral surfaces of the main body 110 and the first and second external electrodes 131 and 132.

이때, 절연층(140)은 세라믹 본체(110)와 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)에 절연 수지를 도포하고 경화시켜 형성할 수 있다.The insulating layer 140 may be formed by applying insulating resin to the ceramic body 110 and the first and second connecting portions 131a and 132a of the first and second external electrodes 131 and 132 and then curing .

상기 절연 수지는 에폭시 레지스트와 같은 재료를 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
As the insulating resin, a material such as an epoxy resist can be used, but the present invention is not limited thereto.

다음으로, 도 3c에 도시된 바와 같이, 제1 및 제2 외부 전극(131, 132)의 노출된 제1 및 제2 단자부(131b, 132b)에 전기 도금을 실시하여 제1 및 제2 범프 전극(151, 152)을 형성한다.Next, as shown in FIG. 3C, the exposed first and second terminal portions 131b and 132b of the first and second external electrodes 131 and 132 are electroplated to form first and second bump electrodes (151, 152).

제1 및 제2 범프 전극(151, 152)은 바람직하게 50㎛ 이상의 두께로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second bump electrodes 151 and 152 are preferably formed to a thickness of 50 μm or more, but the present invention is not limited thereto.

또한, 제1 및 제2 범프 전극(151, 152)은, 일 예로서, 제1 및 제2 외부 전극(131, 132)의 노출된 제1 및 제2 단자부(131b, 132b) 상에 니켈을 전기 도금하고 이어서 주석을 전기 도금하여 형성할 수 있다.The first and second bump electrodes 151 and 152 may be formed by stacking nickel on the exposed first and second terminal portions 131b and 132b of the first and second external electrodes 131 and 132 Electroplating and then tin electroplating.

또한, 제1 및 제2 범프 전극(151, 152)은, 다른 예로서, 제1 및 제2 외부 전극(131, 132)의 노출된 제1 및 제2 단자부(131b, 132b) 상에 구리를 전기 도금하고, 이어서 니켈을 전기 도금하고, 이어서 주석을 전기 도금하여 형성할 수 있다.
As another example, the first and second bump electrodes 151 and 152 may be formed of copper on the exposed first and second terminal portions 131b and 132b of the first and second external electrodes 131 and 132, Electroplating, then electroplating nickel, and then electroplating tin.

도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
4 is a side cross-sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to one embodiment of the present invention.

도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
4, the mounting substrate 200 of the multilayer ceramic capacitor 100 according to the present embodiment includes a substrate 210 on which the multilayer ceramic capacitor 100 is mounted, And includes first and second electrode pads 221 and 222.

적층 세라믹 커패시터(100)는 세라믹 본체(110)의 실장 면인 하면에 형성된 제1 및 제2 범프 전극(151, 152)이 각각 기판(210)의 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 접합되어 전기적으로 연결될 수 있다.The first and second bump electrodes 151 and 152 formed on the lower surface of the ceramic body 110 on the mounting surface of the ceramic body 110 are electrically connected to the first and second electrode pads 221 and 222 of the substrate 210, And can be electrically connected to the substrate 210 by solder 231 and 232 in a contact-positioned state.

이때, 제1 및 제2 범프 전극(151, 152)은 표면에 주석을 도금한 경우에는. 적층 세라믹 커패시터(100)를 기판(210)에 실장할 때 제1 및 제2 범프 전극(151, 152)의 표면에 형성된 주석 성분이 녹으면서 제1 및 제2 전극 패드(221, 222)와 접합될 수 있다.At this time, the first and second bump electrodes 151 and 152, when tin is plated on the surface, When the multilayer ceramic capacitor 100 is mounted on the substrate 210, tin components formed on the surfaces of the first and second bump electrodes 151 and 152 are melted and bonded to the first and second electrode pads 221 and 222 .

한편, 필요시, 예컨대 기판(210)의 실장 면이 평평하지 않은 경우 등, 제1 및 제2 범프 전극(151, 152)은 솔더(231, 232)를 사용하여 제1 및 제2 전극 패드(221, 222)와 접합시킬 수 있다.
The first and second bump electrodes 151 and 152 may be soldered to the first and second electrode pads 151 and 152 using solders 231 and 232 when the mounting surface of the substrate 210 is not flat, 221, and 222, respectively.

위와 같이 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.If voltages having different polarities are applied to the first and second external electrodes 131 and 132 formed at both ends of the multilayer ceramic capacitor 100 in a state where the multilayer ceramic capacitor 100 is mounted on the substrate 210, The ceramic body 110 expands and contracts in the thickness direction due to the inverse piezoelectric effect of the dielectric layer 111 and both ends of the first and second external electrodes 131 and 132 are subjected to the Poisson effect Contraction and expansion are caused by the Poisson effect, contrary to the expansion and contraction of the ceramic body 110 in the thickness direction.

이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.Such contraction and expansion cause vibration. In addition, the vibration is transmitted from the first and second external electrodes 131 and 132 to the substrate 210, so that sound is radiated from the substrate 210 to become acoustic noise.

본 실시 형태에 따르면, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동을 제1 및 제2 범프 전극(15, 152)의 탄성을 이용하여 흡수함으로써, 어쿠스틱 노이즈를 저감시킬 수 있다.
The piezoelectric vibrations transmitted to the substrate through the first and second external electrodes 131 and 132 of the multilayer ceramic capacitor 100 are absorbed by the elasticity of the first and second bump electrodes 15 and 152 So that the acoustic noise can be reduced.

또한, 본 실시 예에 따른 적층 세라믹 커패시터의 실장 기판(200)은 세라믹 본체(110)와 제1 및 제2 외부 전극(131, 132)의 둘레 면에 절연층(140)이 형성되어 있고, 제1 및 제2 범프 전극(151, 152)에 의해 세라믹 본체(110)가 기판(210)의 제1 및 제2 전극 패드(221, 222)로부터 소정 거리 이격되게 형성된다.In the multilayer ceramic capacitor mounting board 200 according to the present embodiment, the insulating layer 140 is formed on the peripheral surfaces of the ceramic body 110 and the first and second external electrodes 131 and 132, The ceramic body 110 is formed at a predetermined distance from the first and second electrode pads 221 and 222 of the substrate 210 by the first and second bump electrodes 151 and 152.

본 실시 형태에 따르면, 솔더(231, 232)를 사용하는 경우에도, 종래의 적층 세라믹 커패시터와는 달리 솔더(231, 232)가 적층 세라믹 커패시터(100)의 세라믹 본체(110) 및 제1 및 제2 외부 전극(131, 132)과는 닿지 않고 제1 및 제2 범프 전극(151, 152)의 실장 면과 그 둘레 면에만 형성되는 최소한의 높이로 한정되어 형성될 수 있다.The solder 231 and the solder 232 are different from the conventional multilayer ceramic capacitor even when the solder 231 or 232 is used as the ceramic body 110 of the multilayer ceramic capacitor 100, The first and second bump electrodes 151 and 152 may be formed on the mounting surface of the first and second bump electrodes 151 and 152 and the peripheral surface of the first and second bump electrodes 151 and 152, respectively.

따라서, 본 실시 형태의 적층 세라믹 커패시터(100)는, 솔더(231, 232)의 높이가 최소화되면서 제1 및 제2 범프 전극(151, 152)의 탄성력이 효율적으로 작용하게 되고, 이에 적층 세라믹 커패시터(100)로부터 발생하는 진동이 기판(210)에 전달되는 것을 감소시킴으로써 어쿠스틱 노이즈를 저감시킬 수 있다.
Therefore, in the multilayer ceramic capacitor 100 of the present embodiment, the elastic force of the first and second bump electrodes 151 and 152 works efficiently while the heights of the solders 231 and 232 are minimized, and the multilayer ceramic capacitor The acoustic noise can be reduced by reducing the transmission of the vibration generated from the vibration plate 100 to the substrate 210.

한편, 최근 전자 제품의 소형화 및 박형화로 인해 기판의 축소화가 진행되어 전자 부품의 고밀도 실장이 요구되고 있다.On the other hand, in recent years, due to miniaturization and thinning of electronic products, miniaturization of substrates has progressed, and high-density packaging of electronic components has been demanded.

특히 범용 수동 부품은 탑재 수량이 많으면 실장 면적이 많이 소비된다는 점에서 고밀도 실장에 대한 대응이 더욱 증가하고 있다.Particularly, the general-purpose passive components have a larger mounting area than the conventional passive components.

본 실시 형태에 따르면, 외부 전극의 실장 면을 세라믹 본체의 변위가 적고 진동이 잘 전달되지 않는 두께 방향의 일 면에 형성하여 실장부의 면적을 감소시킬 수 있다.According to this embodiment, the mounting surface of the external electrode can be formed on one surface in the thickness direction in which the displacement of the ceramic body is small and the vibration is not transmitted well, thereby reducing the area of the mounting portion.

또한, 범프 전극에 의해 외부 전극의 둘레 면에 솔더를 사용하지 않거나 솔더를 사용하더라도 그 부피를 최소한으로 줄여 기판에 형성된 랜드 패턴(land pattern)의 면적을 줄임으로써, 외부 전극의 고착 강도 등 기계적 강도를 손상하지 않고 고밀도 실장을 가능하게 할 수 있다.Further, even if the solder is not used on the peripheral surface of the external electrode by the bump electrode, the volume of the land pattern formed on the substrate is reduced by minimizing the volume of the solder, so that the mechanical strength High-density mounting can be performed without damaging the semiconductor device.

또한, 기판 상에 좁은 피치(pitch)로 복수의 적층 세라믹 커패시터를 실장 하더라도 각각의 적층 세라믹 커패시터를 연결하는 솔더브릿지(solder bridge)가 생기지 않아 부품의 신뢰성을 향상시킬 수 있는 효과가 있다.
Further, even when a plurality of multilayer ceramic capacitors are mounted on the substrate at a narrow pitch, there is no solder bridge connecting the multilayer ceramic capacitors, thereby improving the reliability of the components.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.

100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극 131, 132 ; 제1 및 제2 외부 전극
140 ; 절연층 151, 152 ; 제1 및 제2 범프 전극
200 ; 실장 기판 210 ; 기판
221, 222 ; 제1 및 제2 전극 패드 231, 232 ; 솔더100; A multilayer ceramic capacitor 110; Ceramic body
111; Dielectric layers 112 and 113; Cover layer
121, 122; First and second inner electrodes 131 and 132, The first and second outer electrodes
140; Insulating layers 151 and 152; The first and second bump electrodes
200; A mounting substrate 210; Board
221, 222; First and second electrode pads 231 and 232; Solder

Claims (18)

복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극;
상기 세라믹 본체의 양 단부를 덮도록 형성된 제1 및 제2 외부 전극;
상기 세라믹 본체와 상기 제1 및 제2 외부 전극의 둘레 면에 형성된 절연층; 및
상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked in a thickness direction;
A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween;
First and second external electrodes formed to cover both ends of the ceramic body;
An insulating layer formed on a peripheral surface of the ceramic body and the first and second external electrodes; And
First and second bump electrodes formed on the exposed mounting surfaces of the first and second external electrodes, respectively; And a capacitor.
제1항에 있어서,
상기 제1 및 제2 범프 전극은,
상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second bump electrodes are made of a metal,
First and second nickel (Ni) plating layers respectively formed on exposed mounting surfaces of the first and second external electrodes, first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers And a second electrode formed on the second electrode.
제1항에 있어서,
상기 제1 및 제2 범프 전극은,
상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second bump electrodes are made of a metal,
First and second copper (Cu) plating layers respectively formed on the exposed mounting surfaces of the first and second external electrodes, first and second nickel (Ni) plating layers respectively formed on the first and second copper plating layers And first and second tin (Sn) plated layers formed on the first and second nickel plating layers, respectively.
제1항에 있어서,
상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second bumper electrodes have a thickness of 50 占 퐉 or more.
제1항에 있어서,
상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 제1 및 제2 단자부를 포함하며,
상기 제1 및 제2 범프 전극이 상기 제1 및 제2 단자부 상에 각각 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second external electrodes are formed on both end faces of the ceramic body and have first and second connection portions respectively connected to the first and second internal electrodes, The first and second terminal portions being formed to extend to a portion of the mounting surface of the semiconductor device,
And the first and second bump electrodes are formed on the first and second terminal portions, respectively.
제1항에 있어서,
상기 절연층은 에폭시 레지스트(epoxy resist)인 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the insulating layer is an epoxy resist. ≪ RTI ID = 0.0 > 11. < / RTI >
제1 및 제2 내부 전극이 각각 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 번갈아 적층하고 가압하여 적층체를 마련하는 단계;
상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 상기 제1 및 제2 내부 전극이 세라믹 본체의 양 단면을 통해 번갈아 노출되는 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 양 단부에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계;
상기 세라믹 본체와 상기 제1 및 제2 외부 전극의 둘레 면에 절연층을 형성하는 단계; 및
상기 제1 및 제2 외부 전극의 노출된 실장 면에 도금을 실시하여 제1 및 제2 범프 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법.
A plurality of ceramic sheets each having first and second internal electrodes formed thereon are alternately stacked and pressed to arrange the first and second internal electrodes so as to face each other with the ceramic sheet interposed therebetween;
Providing a ceramic body in which the laminate is cut and fired for each region corresponding to one capacitor to alternately expose the first and second internal electrodes through both end faces of the ceramic body;
Forming first and second external electrodes on both ends of the ceramic body so as to be electrically connected to the first and second internal electrodes;
Forming an insulating layer on the peripheral surfaces of the ceramic body and the first and second external electrodes; And
Plating the exposed mounting surfaces of the first and second external electrodes to form first and second bump electrodes; And a step of forming the capacitor.
제7항에 있어서,
상기 제1 및 제2 범프 전극은, 상기 제1 및 제2 외부 전극의 노출된 실장 면에 니켈을 전기 도금하고 이어서 주석을 전기 도금하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
8. The method of claim 7,
Wherein the first and second bump electrodes are formed by electroplating nickel on the exposed mounting surfaces of the first and second external electrodes and then electroplating tin.
제7항에 있어서,
상기 제1 및 제2 범프 전극은, 상기 제1 및 제2 외부 전극의 노출된 실장 면에 구리를 전기 도금하고, 이어서 니켈을 전기 도금하고, 이어서 주석을 전기 도금하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
8. The method of claim 7,
Wherein the first and second bump electrodes are formed by electroplating copper on the exposed mounting surfaces of the first and second external electrodes, followed by electroplating nickel and then electroplating tin. A method of manufacturing a ceramic capacitor.
제7항에 있어서,
상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께로 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
8. The method of claim 7,
Wherein the first and second bumper electrodes are formed to a thickness of 50 mu m or more.
제7항에 있어서,
상기 절연층은 상기 세라믹 본체와 상기 제1 및 제2 외부 전극의 둘레 면에 절연수지를 도포하고 경화시켜 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
8. The method of claim 7,
Wherein the insulating layer is formed by applying an insulating resin to the peripheral surfaces of the ceramic body and the first and second external electrodes and curing the ceramic body.
제11항에 있어서,
상기 절연 수지는 에폭시 레지스트(epoxy resist)인 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
12. The method of claim 11,
Wherein the insulating resin is an epoxy resist. ≪ RTI ID = 0.0 > 11. < / RTI >
상부에 제1 및 제2 전극 패드를 갖는 기판; 및
상기 기판 상에 설치된 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단부를 덮도록 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체와 상기 제1 및 제2 외부 전극의 둘레 면에 형성된 절연층; 및 상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
A substrate having first and second electrode pads on the top; And
A multilayer ceramic capacitor provided on the substrate; / RTI >
The multilayer ceramic capacitor includes: a ceramic body having a plurality of dielectric layers stacked in a thickness direction; A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween; First and second external electrodes formed to cover both ends of the ceramic body; An insulating layer formed on a peripheral surface of the ceramic body and the first and second external electrodes; First and second bump electrodes formed on the exposed mounting surfaces of the first and second external electrodes, respectively; And a capacitor connected to the capacitor.
제13항에 있어서,
상기 제1 및 제2 범프 전극은,
상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
14. The method of claim 13,
Wherein the first and second bump electrodes are made of a metal,
First and second nickel (Ni) plating layers respectively formed on exposed mounting surfaces of the first and second external electrodes, first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers And a second conductive layer formed on the second conductive layer.
제13항에 있어서,
상기 제1 및 제2 범프 전극은,
상기 제1 및 제2 외부 전극의 노출된 실장 면에 각각 형성된 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
14. The method of claim 13,
Wherein the first and second bump electrodes are made of a metal,
First and second copper (Cu) plating layers respectively formed on the exposed mounting surfaces of the first and second external electrodes, first and second nickel (Ni) plating layers respectively formed on the first and second copper plating layers And first and second tin (Sn) plated layers formed on the first and second nickel plating layers, respectively.
제13항에 있어서,
상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
14. The method of claim 13,
Wherein the first and second bumper electrodes have a thickness of 50 占 퐉 or more.
제13항에 있어서,
상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 제1 및 제2 단자부를 포함하며,
상기 제1 및 제2 범프 전극이 상기 제1 및 제2 단자부 상에 각각 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
14. The method of claim 13,
Wherein the first and second external electrodes are formed on both end faces of the ceramic body and have first and second connection portions respectively connected to the first and second internal electrodes, The first and second terminal portions being formed to extend to a portion of the mounting surface of the semiconductor device,
Wherein the first and second bump electrodes are formed on the first and second terminal portions, respectively.
제13항에 있어서,
상기 절연층은 에폭시 레지스트(epoxy resist)인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.14. The method of claim 13,
Wherein the insulating layer is an epoxy resist. ≪ RTI ID = 0.0 > 11. < / RTI >
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