KR20150089277A - Multi-layered ceramic electroic components and mounting circuit thereof - Google Patents
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Abstract
Description
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic electronic component and a mounting substrate thereof.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.Multilayer ceramic capacitors, which are one of the multilayer chip electronic components, are widely used as display devices such as a liquid crystal display (LCD) and a plasma display panel (PDP), computers, personal digital assistants (PDAs) And a chip-type capacitor that is mounted on a circuit board of various electronic products such as a mobile phone and plays a role of charging or discharging electricity.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
Such a multi-layered ceramic capacitor (MLCC) can be used as a component of various electronic devices because of its small size, high capacity, and easy mounting.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.The multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately stacked between the dielectric layers.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.Since such a dielectric layer has piezoelectricity and electrostrictive properties, when a DC or AC voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between the internal electrodes and vibration may occur.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 회로 기판으로 전달되어 상기 회로 기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.Such vibration is transmitted to the circuit board on which the multilayer ceramic capacitor is mounted through the external electrode of the multilayer ceramic capacitor, so that the entire circuit board becomes an acoustic reflective surface, and a noise is generated as noise.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.The vibration sound may correspond to an audible frequency in a range of 20 to 20,000 Hz which may cause an uncomfortable feeling to a person. An unpleasant vibration sound is called an acoustic noise.
특히, 스마트폰 등의 음성통신 기능을 가지는 전자기기에서는 이러한 어쿠스틱 노이즈의 저감이 크게 요구되고 있다.
Particularly, in an electronic apparatus having a voice communication function such as a smart phone, reduction of such acoustic noise is highly desired.
하기 특허문헌 1에는 제1 및 제2 단말 전극을 갖는 콘덴서와 상기 콘덴서가 실장되는 모듈 기판을 포함하는 구조가 개시되어 있다.
The following Patent Document 1 discloses a structure including a capacitor having first and second terminal electrodes and a module substrate on which the capacitor is mounted.
당 기술 분야에서는, 적층 세라믹 커패시터의 어쿠스틱 노이즈를 저감시킬 수 있는 새로운 방안이 요구되어 왔다.
There is a need in the art for a new method for reducing the acoustic noise of a multilayer ceramic capacitor.
본 발명의 일 측면은, 제1 세라믹 본체의 양 단에 도전성 페이스트로 이루어진 제1 및 제2 외부 전극이 형성된 적층 세라믹 커패시터; 및 복수의 세라믹층이 적층되어 형성되며 상기 적층 세라믹 커패시터의 실장 면에 접합된 제2 세라믹 본체와, 상기 제2 세라믹 본체의 양 단에 형성되며 상기 제1 및 제2 외부 전극과 각각 접속된 제1 및 제2 접속 단자를 포함하며, 상기 제1 및 제2 접속 단자는 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중 층 구조를 갖는 세라믹 칩; 을 포함하는 적층 세라믹 전자 부품을 제공한다.
According to an aspect of the present invention, there is provided a multilayer ceramic capacitor including: a multilayer ceramic capacitor having first and second external electrodes formed of conductive paste on both ends of the first ceramic body; A second ceramic body formed by stacking a plurality of ceramic layers and bonded to a mounting surface of the multilayer ceramic capacitor; and a second ceramic body formed on both ends of the second ceramic body and connected to the first and second external electrodes 1 and a second connection terminal, wherein the first and second connection terminals have a double layer structure of first and second conductive resin layers on the inner side and first and second plating layers on the outer side; The multilayer ceramic electronic component comprising:
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극과 상기 세라믹 칩의 제1 및 제2 접속 단자 사이에 제1 및 제2 도전성 접착층이 개재될 수 있다.In one embodiment of the present invention, the first and second conductive adhesive layers may be interposed between the first and second external electrodes of the multilayer ceramic capacitor and the first and second connection terminals of the ceramic chip.
본 발명의 일 실시 예에서, 상기 세라믹 칩은 상기 적층 세라믹 커패시터의 실장 면 보다 작은 면적으로 형성될 수 있다.In one embodiment of the present invention, the ceramic chip may be formed in an area smaller than the mounting surface of the multilayer ceramic capacitor.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면에서 양 주면 및 양 측면의 일부까지 연장되게 형성될 수 있다.In one embodiment of the present invention, the first and second external electrodes of the multilayer ceramic capacitor may be formed to extend from both end faces of the ceramic body to both major faces and a part of both sides.
본 발명의 일 실시 예에서, 상기 세라믹 칩의 제1 및 제2 접속 단자는 상기 제2 세라믹 본체의 양 단부를 모두 덮도록 형성될 수 있다.In one embodiment of the present invention, the first and second connection terminals of the ceramic chip may be formed to cover both ends of the second ceramic body.
본 발명의 일 실시 예에서, 상기 세라믹 칩은 상기 제2 세라믹 본체 내에서 상기 세라믹층을 사이에 두고 상기 제1 및 제2 접속 단자에 각각 접속되게 배치된 복수의 내부 전극을 포함할 수 있다.In one embodiment of the present invention, the ceramic chip may include a plurality of internal electrodes disposed in the second ceramic body so as to be connected to the first and second connection terminals via the ceramic layer.
본 발명의 일 실시 예에서, 상기 세라믹 칩은, 상기 제1 및 제2 접속 단자의 제1 및 제2 도금층이 내측의 니켈(Ni) 도금층과 외측의 금(Au) 도금층의 이중 층 구조로 이루어질 수 있다.In one embodiment of the present invention, the ceramic chip has a double layer structure of an inner nickel (Ni) plating layer and an outer gold (Au) plating layer, with the first and second plating layers of the first and second connection terminals .
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극은 내측의 니켈(Ni) 도금층과 외측의 주석(Sn) 도금층을 포함하며, 상기 세라믹 칩은, 상기 제1 및 제2 접속 단자의 제1 및 제2 도금층이 내측의 니켈(Ni) 도금층과 외측의 주석(Sn) 도금층의 이중 층 구조로 이루어질 수 있다.
In one embodiment of the present invention, the first and second outer electrodes of the multilayer ceramic capacitor include an inner nickel (Ni) plating layer and an outer tin (Sn) plating layer, The first and second plating layers of the two connection terminals may have a double layer structure of an inner nickel (Ni) plating layer and an outer tin (Sn) plating layer.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 회로 기판; 및 상기 회로 기판 위에 설치된 적층 세라믹 전자 부품; 를 포함하며, 상기 적층 세라믹 전자 부품은, 제1 세라믹 본체의 양 단에 도전성 페이스트로 이루어진 제1 및 제2 외부 전극이 형성된 적층 세라믹 커패시터; 및 복수의 세라믹층이 적층되어 형성되며 상기 적층 세라믹 커패시터의 실장 면에 접합된 제2 세라믹 본체와, 상기 제2 세라믹 본체의 양 단에 형성되며 상기 제1 및 제2 외부 전극과 각각 접속된 제1 및 제2 접속 단자를 포함하며, 상기 제1 및 제2 접속 단자는 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중 층 구조를 갖는 세라믹 칩; 을 포함하며, 상기 제1 및 제2 전극 패드 위에 상기 제1 및 제2 접속 단자가 각각 실장된 적층 세라믹 전자 부품의 실장 기판을 제공한다.
Another aspect of the present invention is a circuit board comprising: a circuit board having first and second electrode pads on the top; And a multilayer ceramic electronic component mounted on the circuit board; Wherein the multilayer ceramic electronic component includes: a multilayer ceramic capacitor having first and second external electrodes formed of conductive paste on both ends of the first ceramic body; A second ceramic body formed by stacking a plurality of ceramic layers and bonded to a mounting surface of the multilayer ceramic capacitor; and a second ceramic body formed on both ends of the second ceramic body and connected to the first and second external electrodes 1 and a second connection terminal, wherein the first and second connection terminals have a double layer structure of first and second conductive resin layers on the inner side and first and second plating layers on the outer side; Wherein the first and second connection terminals are mounted on the first and second electrode pads, respectively.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 압전성에 따른 응력이나 진동이 단단한 세라믹칩에 의해 완화되어 기판에서 발생하는 어쿠스틱 노이즈의 크기를 줄일 수 있는 효과가 있다.According to an embodiment of the present invention, stress and vibration due to piezoelectricity of the multilayer ceramic capacitor are alleviated by a hard ceramic chip, thereby reducing the size of acoustic noise generated in the substrate.
또한, 적층 세라믹 커패시터의 외부 전극은 표면이 도금 처리 되어 있지 않아서, 기판 위에 실장시 솔더의 양이 많더라도 솔더가 적층 세라믹 커패시터의 외부 전극을 타고 올라가는 것이 방지되어, 적층 세라믹 커패시터에서 외부 전극을 통해 기판으로 압전 응력이 직접 전달되는 것을 차단하므로 어쿠스틱 노이즈의 저감 효과를 더 향상시킬 수 있다.
Further, since the external electrode of the multilayer ceramic capacitor is not plated, the solder is prevented from rising on the external electrode of the multilayer ceramic capacitor even if the amount of solder is large when the multilayer ceramic capacitor is mounted on the substrate. It is possible to prevent the direct transfer of the piezoelectric stress to the substrate, thereby further improving the effect of reducing the acoustic noise.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 전자 부품을 적층 세라믹 커패시터와 세라믹칩으로 분리하여 도시한 분해사시도이다.
도 3은 도 1의 적층 세라믹 전자 부품 중 적층 세라믹 커패시터의 일부를 절개하여 도시한 사시도이다.
도 4는 도 1의 적층 세라믹 전자 부품 중 세라믹칩의 일부를 절개하여 도시한 사시도이다.
도 5a 내지 도 5c는 도 1의 적층 세라믹 전자 부품 중 세라믹칩의 제작 공정을 도시한 사시도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 도시한 사시도이다.
도 7a 내지 도 7c는 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품의 제작 공정을 도시한 사시도이다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품의 제작 공정을 도시한 사시도이다.
도 9는 도 1의 적층 세라믹 전자 부품이 기판에 실장된 모습을 길이 방향으로 절단하여 도시한 단면도이다.1 is a perspective view showing a multilayer ceramic electronic component according to an embodiment of the present invention.
Fig. 2 is an exploded perspective view showing the multilayer ceramic electronic component of Fig. 1 separated by a multilayer ceramic capacitor and a ceramic chip.
3 is a perspective view showing a part of the multilayer ceramic capacitor among the multilayer ceramic electronic components of FIG.
Fig. 4 is a perspective view showing a part of the ceramic chip of the multilayer ceramic electronic component of Fig. 1 cut away. Fig.
FIGS. 5A to 5C are perspective views illustrating a process of manufacturing a ceramic chip in the multilayer ceramic electronic component of FIG. 1. FIG.
6 is a perspective view showing a multilayer ceramic electronic component according to another embodiment of the present invention.
Figs. 7A to 7C are perspective views showing a manufacturing process of a multilayer ceramic electronic component according to another embodiment of the present invention. Fig.
Figs. 8A to 8C are perspective views showing a manufacturing process of a multilayer ceramic electronic component according to still another embodiment of the present invention. Fig.
Fig. 9 is a cross-sectional view showing a state in which the multilayer ceramic electronic component of Fig. 1 is mounted on a substrate and is cut in the longitudinal direction. Fig.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 3에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.When the directions of the hexahedron are defined to clearly explain the embodiments of the present invention, L, W and T shown in Fig. 3 indicate the longitudinal direction, the width direction and the thickness direction, respectively. Here, the thickness direction can be used in the same concept as the lamination direction in which the dielectric layers are laminated.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 두께 방향으로 서로 마주보는 면을 상하 면으로, 길이 방향으로 서로 마주보는 면을 양 단면으로, 이와 수직으로 교차되며 서로 마주보는 면을 양 측면으로 설정하며, 여기서 하면은 실장 면으로 함께 설정하여 설명하기로 한다.
In the present embodiment, in order to simplify the explanation, the surfaces facing each other in the thickness direction of the ceramic body are referred to as upper and lower surfaces, the surfaces facing each other in the longitudinal direction are referred to as both end surfaces, Herein, the lower surface is set as a mounting surface and will be described below.
적층 세라믹 전자 부품Multilayer Ceramic Electronic Components
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 도시한 사시도이고, 도 2는 도 1의 적층 세라믹 전자 부품을 적층 세라믹 커패시터와 세라믹칩으로 분리하여 도시한 분해사시도이다.
FIG. 1 is a perspective view showing a multilayer ceramic electronic component according to an embodiment of the present invention, and FIG. 2 is an exploded perspective view showing the multilayer ceramic electronic component of FIG. 1 separated by a multilayer ceramic capacitor and a ceramic chip.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터(100)와 세라믹칩(200)을 포함한다.
Referring to FIGS. 1 and 2, a multilayer ceramic electronic device according to an embodiment of the present invention includes a multilayer
이때, 적층 세라믹 커패시터(100)는 제1 세라믹 본체(110)와, 제1 세라믹 본체(110)의 양 단에 도전성 페이스트로 이루어진 제1 및 제2 외부 전극(131, 132)을 포함한다.The multilayer
또한, 세라믹칩(200)은 적층 세라믹 커패시터(100)의 실장 면인 하면에 접합되며, 제2 세라믹 본체(210)와 제2 세라믹 본체(210)의 양 단에 구비되며 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 그 위에 실장된 제1 및 제2 접속 단자(231, 232)를 포함한다.The
이때, 세라믹칩(200)의 제1 및 제2 접속 단자(231, 232) 상면에는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 실장 면과 접촉되어 부착되도록 제1 및 제2 도전성 접착층(241, 242)이 마련될 수 있다. 따라서, 적층 세라믹 커패시터(100)와 세라믹칩(200)은 이러한 제1 및 제2 도전성 접착층(241, 242)에 의해 전기적으로 연결된 상태에서 기계적으로 접합될 수 있다.At this time, on the upper surfaces of the first and
이러한 세라믹칩(200)은 적층 세라믹 커패시터(100)의 압전성에 따른 응력이나 진동을 제2 세라믹 본체(210)의 탄성력에 의해 완화시켜 회로 기판에서 발생하는 어쿠스틱 노이즈의 크기를 줄이는 역할을 하게 된다.
The
적층 세라믹 커패시터Multilayer Ceramic Capacitors
도 3은 도 1의 적층 세라믹 전자 부품 중 적층 세라믹 커패시터의 일부를 절개하여 도시한 사시도이다.
3 is a perspective view showing a part of the multilayer ceramic capacitor among the multilayer ceramic electronic components of FIG.
도 3을 참조하면, 본 실시 형태에 적용되는 적층 세라믹 커패시터(100)는, 제1 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122)을 갖는 액티브층, 세라믹 본체(110)의 양 단에 형성된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
3, the multilayer
제1 세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 제1 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.The first
또한, 제1 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
The plurality of
이러한 제1 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 내부 전극을 포함하는 액티브층과, 상하 마진부로서 액티브층의 상하 면에 각각 형성된 상부 및 하부 커버층으로 구성될 수 있다.
The first
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active layer may be formed by repeatedly laminating a plurality of first and second
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.At this time, the thickness of the
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The
상기 상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower cover layers may have the same material and configuration as the
상기 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브층의 상하 면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
The upper and lower cover layers may be formed by laminating a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active layer in the thickness direction, respectively. Basically, the first and second
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second
또한, 제1 및 제2 내부 전극(121, 122)은 제1 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.The first and second
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 상기 액티브층에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.Therefore, when a voltage is applied to the first and second
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The thickness of the first and second
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal included in the conductive paste forming the first and second
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second
이때, 제1 및 제2 외부 전극(131, 132)은 도금층을 형성하지 않으며, 글라스를 함유한 도전성 페이스트를 세라믹 본체(110)에 도포해 소성한 상태로 이루어질 수 있다.
At this time, the first and second
또한, 제1 및 제2 외부 전극(131, 132)은 제1 세라믹 본체(110)의 양 단면에서 양 주면 및 양 측면의 일부까지 연장되게 형성되어 세라믹 본체(110)의 양 단을 모두 덮도록 형성될 수 있다.
The first and second
제1 및 제2 외부 전극(131, 132)은 외부에서의 기계적 스트레스 등을 흡수하여 제1 세라믹 본체(110)와 제1 및 제2 내부 전극(121, 122)에 크랙 등의 손상이 발생하는 것을 방지하는 역할을 수행할 수 있다.
The first and second
세라믹 칩Ceramic chip
도 4는 도 1의 적층 세라믹 전자 부품 중 세라믹 칩의 일부를 절개하여 도시한 사시도이다.
Fig. 4 is a perspective view showing a part of the ceramic chip of the multilayer ceramic electronic component of Fig. 1 cut away. Fig.
도 4를 참조하면, 본 실시 형태에 적용되는 세라믹 칩(200)은, 복수의 세라믹층(211)이 적층되어 형성된 제2 세라믹 본체(210)와, 제2 세라믹 본체(210)의 양 단에 형성된 제1 및 제2 접속 단자(231, 232)와, 제2 세라믹 본체(210) 내에서 세라믹층(211)을 사이에 두고 제1 및 제2 접속 단자(231, 232)와 각각 접속되게 배치된 제3 및 제4 내부 전극(221, 222)을 포함할 수 있다.
4, the
또한, 제1 접속 단자(231)는 내측의 제1 도전성 수지층(231a)과 외측의 제1 도금층(231b)의 이중 층 구조를 가질 수 있다. 여기서, 제2 접속 단자(232)는 후술하는 도 4b에 도시된 바와 같이 제1 접속 단자(231)와 유사하게 내측의 제2 도전성 수지층(232a)과 외측의 제2 도금층(232b)의 이중 층 구조를 가질 수 있다.
The
이때, 제1 및 제2 도전성 수지층(231a, 232a)과, 제1 및 제2 도금층(231b, 232b)은 제2 세라믹 본체(210)의 양 단부를 모두 덮도록 형성되어, 결과적으로 제1 및 제2 접속 단자(231, 232)가 제2 세라믹 본체(210)의 양 단부를 모두 덮는 형태로 구성될 수 있다.At this time, the first and second
또한, 제1 및 제2 도금층(231b, 232b)은 내측의 니켈(Ni) 도금층과 외측의 금(Au) 도금층을 포함할 수 있다.
In addition, the first and second plating layers 231b and 232b may include an inner nickel (Ni) plating layer and an outer gold (Au) plating layer.
이와 같이 구성된 세라믹 칩(200)을 기판 위에 실장시 세라믹칩(200) 위에 부착된 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)의 표면이 도금 처리 되어 있지 않은 상태로서, 기판 위에 실장시 솔더의 양이 많더라도 솔더가 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)을 타고 올라가는 것이 방지되어, 적층 세라믹 커패시터(100)에서 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 압전 응력이 직접 전달되는 것을 차단하므로 어쿠스틱 노이즈의 저감 효과를 더 향상시킬 수 있게 된다.
In the multilayer
도 5a 내지 도 5c는 도 1의 적층 세라믹 전자 부품 중 세라믹 칩의 제작 공정을 도시한 사시도이다.
FIGS. 5A to 5C are perspective views illustrating a process of manufacturing a ceramic chip in the multilayer ceramic electronic component of FIG. 1. FIG.
도 5a를 참조하면, 세라믹 칩(200)은 먼저 일면에 제3 및 제4 내부 전극(221, 222)이 형성된 복수의 세라믹층(211)을 적층하고 압착한 후 소정 사이즈로 절단하여 제2 세라믹 본체(210)을 마련한다.5A, the
다음으로, 도 5b를 참조하면, 제2 세라믹 본체(210)의 양 단부에 도전성 수지 페이스트를 도포하여 제1 및 제2 도전성 수지층(231a, 232a)을 형성한다. 상기 도전성 수지 페이스트는 도전성 금속과 열경화 수지 등으로 이루어질 수 있다.Next, referring to FIG. 5B, first and second
다음으로, 도 5c를 참조하면, 제1 및 제2 도전성 수지층(231a, 232a) 위에 니켈 도금 및 금 도금을 실시하여 제1 및 제2 도금층(231b, 232b)이 형성된 세라믹 칩(200)을 완성할 수 있다.
5C, nickel plating and gold plating are performed on the first and second
변형 예Variation example
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 도시한 사시도이다.
6 is a perspective view showing a multilayer ceramic electronic component according to another embodiment of the present invention.
도 6을 참조하면, 세라믹 칩(210')은 적층 세라믹 커패시터(100)의 실장 면 보다 작은 면적으로 형성될 수 있다. 이때, 세라믹 칩(210')의 제1 및 제2 접속 단자(231', 232')가 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중 층 구조를 포함하는 사항은 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
Referring to FIG. 6, the ceramic chip 210 'may have a smaller area than the mounting surface of the multilayer
즉, 세라믹 칩(200)을 구성하는 제2 세라믹 본체(210')의 면적이 적층 세라믹 커패시터(100)의 실장 면 보다 작은 면적을 가지게 되며, 제2 세라믹 본체(210')의 양 단에 형성된 제1 및 제2 접속 단자(231', 232') 또한 앞서 일 실시 형태에 비해 작게 형성될 수 있다.That is, the area of the second ceramic body 210 'constituting the
이렇게 세라믹 칩(200)이 적층 세라믹 커패시터(100)의 실장 면 보다 작은 면적으로 형성되면, 적층 세라믹 커패시터(100)의 응력이 제2 세라믹 본체(210) 및 기판으로 전달되는 면적이 더 작아지므로 어쿠스틱 노이즈의 크기를 보다 더 줄일 수 있게 된다.
When the
도 7a 내지 도 7c는 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품의 제작 공정을 도시한 사시도이다.
Figs. 7A to 7C are perspective views showing a manufacturing process of a multilayer ceramic electronic component according to another embodiment of the present invention. Fig.
도 7a 및 도 7b를 참조하면, 먼저 세라믹 칩(200) 위에 적층 세라믹 커패시터(100)를 실장한다. 이때, 세라믹 칩(200)의 제1 및 제2 접속 단자는 도금 처리가 되어 있지 않은 제1 및 제2 도전성 수지층(231a, 232a)의 상태이다.Referring to FIGS. 7A and 7B, a multilayer
이때, 세라믹 칩(200)의 제1 및 제2 도전성 수지층(213a, 232a)의 상면에는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 실장 면과 접촉되어 부착되도록 제1 및 제2 도전성 접착층(241, 242)이 마련될 수 있다.
At this time, the upper surface of the first and second
다음으로, 도 7c를 참조하면, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)의 노출된 면과 세라믹칩(200)의 제1 및 제2 도전성 수지층(213, 232a)의 노출된 면을 니켈 도금과 주석 도금을 순서대로 실시한다.Referring to FIG. 7C, the exposed surfaces of the first and second
이에 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극에는 내측의 니켈 도금층과 외측의 주석 도금층(135, 136)을, 세라믹 칩(200)의 제1 및 제2 접속 단자에는 내측의 니켈 도금층과 외측의 주석 도금층(261, 262)을 각각 형성할 수 있다.
The inner and outer
도 8a 내지 도 8c는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 전자 부품의 제작 공정을 도시한 사시도이다.
Figs. 8A to 8C are perspective views showing a manufacturing process of a multilayer ceramic electronic component according to still another embodiment of the present invention. Fig.
도 8a를 참조하면, 먼저 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극을 니켈로 도금 처리하여 니켈 도금층(133, 134)을 형성한다. 이와 함께, 세라믹 칩(200)의 제1 및 제2 도전성 수지층을 니켈로 도금 처리하여 니켈 도금층(251, 252)을 형성한다.Referring to FIG. 8A, first and second outer electrodes of the multilayer
이때, 세라믹 칩(200)의 니켈 도금층(251, 252)의 상면에는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극의 니켈 도금층(133, 134)의 실장 면과 접촉되어 부착되도록 제1 및 제2 도전성 접착층(241, 242)이 마련될 수 있다.
At this time, on the upper surfaces of the nickel plating layers 251 and 252 of the
다음으로, 도 8b를 참조하면, 세라믹 칩(200) 위에 제1 및 제2 도전성 접착층(241, 242)을 이용하여 적층 세라믹 커패시터(100)를 실장한다.
Next, referring to FIG. 8B, the multilayer
다음으로, 도 8c를 참조하면, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극의 니켈 도금층(133, 134)의 노출된 면과 세라믹 칩(200)의 니켈 도금층(251, 252)의 노출된 면을 주석으로 도금 처리하여 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극에는 주석 도금층(135, 136)을, 세라믹 칩(200)의 제1 및 제2 접속 단자에는 주석 도금층(261, 262)을 각각 형성할 수 있다.
8C, the exposed surfaces of the nickel plated
적층 세라믹 전자 부품의 실장 기판The mounting substrate of the multilayer ceramic electronic component
도 9는 도 1의 적층 세라믹 전자 부품이 기판에 실장된 모습을 길이 방향으로 절단하여 도시한 단면도이다.
Fig. 9 is a cross-sectional view showing a state in which the multilayer ceramic electronic component of Fig. 1 is mounted on a substrate and is cut in the longitudinal direction. Fig.
도 9를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판은 적층 세라믹 전자 부품이 수평하게 실장되는 기판(310)과, 기판(310)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(311, 312)를 포함한다.9, the mounting substrate of the multilayer ceramic electronic device according to the present embodiment includes a
이때, 적층 세라믹 전자 부품은 세라믹 칩(200)이 하측에 배치되며, 제1 및 제2 접속 단자(231, 232)가 각각 제1 및 제2 전극 패드(311, 312) 위에 접촉되게 위치한 상태로 부착되어 기판(310)과 전기적으로 연결될 수 있다.
The
위와 같이 적층 세라믹 전자 부품이 기판(310)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.Acoustic noise may occur when a voltage is applied while the multilayer ceramic electronic component is mounted on the
이때, 제1 및 제2 전극 패드(311, 312)의 크기는 세라믹 칩(200)의 제1 및 제2 접속 단자(231, 232)와 제1 및 제2 전극 패드(311, 312)를 연결하는 솔더의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
The first and
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 본체
111 ; 유전체층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
200 ; 세라믹 칩
210 ; 제2 세라믹 본체
231, 232 ; 제1 및 제2 접속 단자
241, 242 ; 도전성 접착층
310 ; 기판
311, 312 ; 제1 및 제2 전극 패드100; A multilayer
111;
131, 132; First and second
210; Second
241, 242; Conductive
311, 312; The first and second electrode pads
Claims (16)
복수의 세라믹층이 적층되어 형성되며 상기 적층 세라믹 커패시터의 실장 면에 접합된 제2 세라믹 본체와, 상기 제2 세라믹 본체의 양 단에 형성되며 상기 제1 및 제2 외부 전극과 각각 접속된 제1 및 제2 접속 단자를 포함하며, 상기 제1 및 제2 접속 단자는 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중 층 구조를 갖는 세라믹 칩; 을 포함하는 적층 세라믹 전자 부품.
A multilayer ceramic capacitor in which first and second external electrodes made of a conductive paste are formed on both ends of the first ceramic body; And
A second ceramic body formed by stacking a plurality of ceramic layers and bonded to a mounting surface of the multilayer ceramic capacitor; and a second ceramic body formed at both ends of the second ceramic body and connected to the first and second external electrodes And a second connection terminal, wherein the first and second connection terminals have a double layer structure of first and second conductive resin layers on the inner side and first and second plating layers on the outer side; And a second electrode.
상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극과 상기 세라믹 칩의 제1 및 제2 접속 단자 사이에 제1 및 제2 도전성 접착층이 개재된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method according to claim 1,
Wherein the first and second conductive adhesive layers are interposed between the first and second external electrodes of the multilayer ceramic capacitor and the first and second connection terminals of the ceramic chip.
상기 세라믹 칩은 상기 적층 세라믹 커패시터의 실장 면 보다 작은 면적으로 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method according to claim 1,
Wherein the ceramic chip is formed in an area smaller than a mounting surface of the multilayer ceramic capacitor.
상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면에서 양 주면 및 양 측면의 일부까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method according to claim 1,
Wherein the first and second external electrodes of the multilayer ceramic capacitor are formed so as to extend from both end faces of the ceramic body to both major faces and a part of both side faces thereof.
상기 세라믹 칩의 제1 및 제2 접속 단자는 상기 제2 세라믹 본체의 양 단부를 모두 덮도록 형성된 것을 특징으로 하는 적층 세라믹 전자 부품.
The method according to claim 1,
Wherein the first and second connection terminals of the ceramic chip are formed to cover both ends of the second ceramic body.
상기 세라믹 칩은 상기 제2 세라믹 본체 내에서 상기 세라믹층을 사이에 두고 상기 제1 및 제2 접속 단자에 각각 접속되게 배치된 복수의 내부 전극을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품.
The method according to claim 1,
Wherein the ceramic chip includes a plurality of internal electrodes disposed in the second ceramic body so as to be connected to the first and second connection terminals with the ceramic layer interposed therebetween.
상기 세라믹 칩은, 상기 제1 및 제2 접속 단자의 제1 및 제2 도금층이 내측의 니켈(Ni)도금층과 외측의 금(Au)도금층의 이중 층 구조로 이루어진 것을 특징으로 하는 적층 세라믹 전자 부품.
The method according to claim 1,
Wherein the first and second plating layers of the first and second connection terminals have a double layer structure of an inner nickel (Ni) plating layer and an outer gold (Au) plating layer. .
상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극은 내측의 니켈(Ni)도금층과 외측의 주석(Sn)도금층을 포함하며,
상기 세라믹 칩은, 상기 제1 및 제2 접속 단자의 제1 및 제2 도금층이 내측의 니켈(Ni) 도금층과 외측의 주석(Sn) 도금층의 이중 층 구조로 이루어진 것을 특징으로 하는 적층 세라믹 전자 부품.
The method according to claim 1,
Wherein the first and second external electrodes of the multilayer ceramic capacitor include an inner nickel (Ni) plating layer and an outer tin (Sn) plating layer,
Wherein the first and second plating layers of the first and second connection terminals have a double layer structure of an inner nickel (Ni) plating layer and an outer tin (Sn) plating layer. .
상기 기판 위에 설치된 적층 세라믹 전자 부품; 을 포함하며,
상기 적층 세라믹 전자 부품은,
제1 세라믹 본체의 양 단에 도전성 페이스트로 이루어진 제1 및 제2 외부 전극이 형성된 적층 세라믹 커패시터; 및 복수의 세라믹층이 적층되어 형성되며 상기 적층 세라믹 커패시터의 실장 면에 접합된 제2 세라믹 본체와, 상기 제2 세라믹 본체의 양 단에 형성되며 상기 제1 및 제2 외부 전극과 각각 접속된 제1 및 제2 접속 단자를 가지며, 상기 제1 및 제2 접속 단자는 내측의 제1 및 제2 도전성 수지층과 외측의 제1 및 제2 도금층의 이중 층 구조를 포함하는 세라믹 칩; 을 포함하며, 상기 제1 및 제2 전극 패드 위에 상기 제1 및 제2 접속 단자가 각각 실장된 적층 세라믹 전자 부품의 실장 기판.
A substrate having first and second electrode pads on the top; And
A multilayer ceramic electronic component mounted on the substrate; / RTI >
In the multilayer ceramic electronic component,
A multilayer ceramic capacitor in which first and second external electrodes made of a conductive paste are formed on both ends of the first ceramic body; A second ceramic body formed by stacking a plurality of ceramic layers and bonded to a mounting surface of the multilayer ceramic capacitor; and a second ceramic body formed on both ends of the second ceramic body and connected to the first and second external electrodes 1 and a second connection terminal, wherein the first and second connection terminals include a double layer structure of first and second conductive resin layers on the inner side and first and second plating layers on the outer side; Wherein the first and second connection terminals are mounted on the first and second electrode pads, respectively.
상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극과 상기 세라믹 칩의 제1 및 제2 접속 단자 사이에 제1 및 제2 도전성 접착층이 개재된 것을 특징으로 하는 적층 세라믹 전자 부품의 실장 기판.
10. The method of claim 9,
Wherein the first and second conductive adhesive layers are interposed between the first and second external electrodes of the multilayer ceramic capacitor and the first and second connection terminals of the ceramic chip.
상기 세라믹 칩은 상기 적층 세라믹 커패시터의 실장 면 보다 작은 면적으로 형성된 것을 특징으로 하는 적층 세라믹 전자 부품의 실장 기판.
10. The method of claim 9,
Wherein the ceramic chip is formed to have an area smaller than the mounting surface of the multilayer ceramic capacitor.
상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면에서 양 주면 및 양 측면의 일부까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 전자 부품의 실장 기판.
10. The method of claim 9,
Wherein the first and second external electrodes of the multilayer ceramic capacitor are formed so as to extend from both end faces of the ceramic body to both principal faces and a part of both side faces thereof.
상기 세라믹 칩의 제1 및 제2 접속 단자는 상기 제2 세라믹 본체의 양 단부를 모두 덮도록 형성된 것을 특징으로 하는 적층 세라믹 전자 부품의 실장 기판.
10. The method of claim 9,
Wherein the first and second connection terminals of the ceramic chip are formed to cover both ends of the second ceramic body.
상기 세라믹 칩은 상기 제2 세라믹 본체 내에서 상기 세라믹층을 사이에 두고 상기 제1 및 제2 접속 단자에 각각 접속되게 배치된 복수의 내부 전극을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 실장 기판.
10. The method of claim 9,
Wherein the ceramic chip includes a plurality of internal electrodes disposed in the second ceramic body so as to be connected to the first and second connection terminals with the ceramic layer interposed therebetween, .
상기 세라믹 칩은, 상기 제1 및 제2 접속 단자의 제1 및 제2 도금층이 내측의 니켈(Ni) 도금층과 외측의 금(Au) 도금층의 이중 층 구조로 이루어진 것을 특징으로 하는 적층 세라믹 전자 부품의 실장 기판.
10. The method of claim 9,
Wherein the first and second plating layers of the first and second connection terminals have a double layer structure of an inner nickel (Ni) plating layer and an outer gold (Au) plating layer. .
상기 적층 세라믹 커패시터의 제1 및 제2 외부 전극은 내측의 니켈(Ni) 도금층과 외측의 주석(Sn) 도금층을 포함하며,
상기 세라믹 칩은, 상기 제1 및 제2 접속 단자의 제1 및 제2 도금층이 내측의 니켈(Ni) 도금층과 외측의 주석(Sn) 도금층의 이중 층 구조로 이루어진 것을 특징으로 하는 적층 세라믹 전자 부품의 실장 기판.10. The method of claim 9,
Wherein the first and second external electrodes of the multilayer ceramic capacitor include an inner nickel (Ni) plating layer and an outer tin (Sn) plating layer,
Wherein the first and second plating layers of the first and second connection terminals have a double layer structure of an inner nickel (Ni) plating layer and an outer tin (Sn) plating layer. .
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|---|---|---|---|---|
| KR20170031916A (en) * | 2015-09-14 | 2017-03-22 | 삼성전기주식회사 | Capacitor Component and Capacitor Mount Structure |
| KR20180021437A (en) * | 2016-08-22 | 2018-03-05 | 주식회사 심텍 | Embedded type printed circuit board using solder paste and method of manufacturing the same |
| KR20190012948A (en) * | 2017-07-31 | 2019-02-11 | 삼성전기주식회사 | Composite electronic component |
| KR20190023551A (en) * | 2017-08-29 | 2019-03-08 | 삼성전기주식회사 | Composite electronic component and board for mounting the same |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012043947A (en) * | 2010-08-18 | 2012-03-01 | Tdk Corp | Package structure of multilayer capacitor |
| KR20130040424A (en) * | 2011-10-14 | 2013-04-24 | 삼성전기주식회사 | Multi-layered capacitor |
| KR20130115314A (en) * | 2010-12-28 | 2013-10-21 | 가부시키가이샤 무라타 세이사쿠쇼 | Electronic component |
| US20130329388A1 (en) * | 2012-06-12 | 2013-12-12 | Murata Manufacturing Co., Ltd. | Mounting structure and mounting method |
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|---|---|---|---|---|
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012043947A (en) * | 2010-08-18 | 2012-03-01 | Tdk Corp | Package structure of multilayer capacitor |
| KR20130115314A (en) * | 2010-12-28 | 2013-10-21 | 가부시키가이샤 무라타 세이사쿠쇼 | Electronic component |
| KR20130040424A (en) * | 2011-10-14 | 2013-04-24 | 삼성전기주식회사 | Multi-layered capacitor |
| US20130329388A1 (en) * | 2012-06-12 | 2013-12-12 | Murata Manufacturing Co., Ltd. | Mounting structure and mounting method |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170031916A (en) * | 2015-09-14 | 2017-03-22 | 삼성전기주식회사 | Capacitor Component and Capacitor Mount Structure |
| KR20180021437A (en) * | 2016-08-22 | 2018-03-05 | 주식회사 심텍 | Embedded type printed circuit board using solder paste and method of manufacturing the same |
| KR20190012948A (en) * | 2017-07-31 | 2019-02-11 | 삼성전기주식회사 | Composite electronic component |
| KR20190023551A (en) * | 2017-08-29 | 2019-03-08 | 삼성전기주식회사 | Composite electronic component and board for mounting the same |
| CN111463014A (en) * | 2019-01-22 | 2020-07-28 | 三星电机株式会社 | Capacitor assembly and method of manufacturing the same |
| CN111463014B (en) * | 2019-01-22 | 2023-11-07 | 三星电机株式会社 | Capacitor assembly and method of manufacturing the same |
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