KR20150118386A - Multi-layered ceramic capacitor and board having the same mounted thereon - Google Patents

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KR20150118386A
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capacitor
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박흥길
박민철
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삼성전기주식회사
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Abstract

The present invention provides a multi-layered ceramic capacitor which includes: a ceramic main body in which a plurality of dielectric layers are stacked in the thickness direction; a plurality of first and second internal electrodes arranged by being alternately exposed through both end surfaces of the ceramic main body interposing the dielectric layers in between, in the ceramic main body; first and second external electrodes which are formed on both end surfaces of the ceramic main body, and individually coupled to the first and second internal electrodes; and first and second terminal electrodes including first and second body units which are attached to both end surfaces of the ceramic main body, and individually coupled to the first and second external electrodes, and first and second lead units extended to be protruded more than a mounting surface of the ceramic main body from the first and second body units, and having a curved end unit.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multilayer ceramic capacitor,

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.

적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
Multi-layered ceramic capacitors (MLCC), which is one of the multilayer chip electronic components, can be used in various electronic devices because of their small size, high capacity and easy mounting.

예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
For example, the multilayer ceramic capacitor may be applied to a display device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a personal digital assistant (PDA) And can be used in a chip type capacitor which is mounted on a substrate of various electronic products and plays a role of charging or discharging electricity.

이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
Such a multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately arranged between the dielectric layers.

이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
At this time, since the dielectric layer has piezoelectricity, when a direct current or an alternating voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between the internal electrodes, thereby expanding and contracting the volume of the ceramic body according to the frequency, .

이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
Such vibration may be transmitted to the substrate through the external electrode of the multilayer ceramic capacitor and the solder connecting the external electrode and the substrate, so that the entire substrate may be an acoustic reflection surface and generate a noisy vibration noise.

이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
Such a vibration sound may correspond to an audible frequency in the range of 20 to 20,000 Hz which is uncomfortable to a person, and an unpleasant vibration sound is called an acoustic noise.

상기 외부 전극과 기판을 연결하는 솔더는 세라믹 본체의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성된다.
The solder connecting the external electrode and the substrate is formed to be inclined at a constant height along the surface of the external electrode at both sides or both end faces of the ceramic body.

이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층 세라믹 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되어 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있었다.
In this case, as the volume and height of the solder become larger, the vibration of the multilayer ceramic capacitor is more easily transmitted to the substrate, which increases the magnitude of the acoustic noise generated.

국내공개특허 제2010-0087622호Korean Patent Publication No. 2010-0087622

최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.In recent electronic devices, acoustic noise generated in such a multilayer ceramic capacitor may appear more conspicuously due to low noise of the parts.

당 기술 분야에서는, 적층 세라믹 커패시터의 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 새로운 방안이 요구되어 왔다.
There is a need in the art for a new method for effectively reducing the acoustic noise of a multilayer ceramic capacitor.

본 발명의 일 측면은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;One aspect of the present invention is a ceramic body comprising: a ceramic body in which a plurality of dielectric layers are stacked in a thickness direction;

상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 양 단면에 부착되며 상기 제1 및 제2 외부 전극과 각각 접속된 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부에서 상기 세라믹 본체의 실장 면 보다 돌출되게 연장되며 단부가 곡면으로 형성된 제1 및 제2 리드부를 포함하는 제1 및 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween; First and second external electrodes formed on both end faces of the ceramic body and connected to the first and second internal electrodes, respectively; And first and second body parts attached to both end faces of the ceramic body and connected to the first and second external electrodes, respectively, and a second body part extending and protruding from the mounting face of the ceramic body in the first and second body parts, First and second terminal electrodes including first and second lead portions having curved ends; And a second electrode formed on the second electrode.

본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판 상에 설치된 상기 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
According to another aspect of the present invention, there is provided a plasma display panel comprising: a substrate having first and second electrode pads on an upper surface thereof; And the multilayer ceramic capacitor provided on the substrate; The present invention also provides a mounting substrate for a multilayer ceramic capacitor.

본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 전극의 상기 제1 및 제2 리드부는 원주 상으로 형성될 수 있다.In one embodiment of the present invention, the first and second lead portions of the first and second terminal electrodes may be circumferentially formed.

본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 전극의 상기 제1 및 제2 리드부는 실장 면 측으로 볼록한 반 원주 상으로 형성될 수 있다.In one embodiment of the present invention, the first and second lead portions of the first and second terminal electrodes may be formed as a convex semi-circular shape toward the mounting surface side.

본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 전극은, 상기 제1 및 제2 리드부가 상기 세라믹 본체의 폭 방향을 따라 서로 이격되게 형성된 복수의 단위 리드부로 각각 이루어질 수 있다.In one embodiment of the present invention, the first and second terminal electrodes may be respectively formed of a plurality of unit lead portions formed so that the first and second lead portions are spaced apart from each other along the width direction of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.In one embodiment of the present invention, the first and second lead portions may include first and second nickel (Ni) plating layers, first and second tin (Sn) layers formed on the first and second nickel plating layers, Plating layer.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 단자 전극의 상기 제1 및 제2 몸체부 사이에는 제1 및 제2 도전성 접착층 또는 고온 납땜부를 각각 형성될 수 있다.In one embodiment of the present invention, first and second conductive adhesive layers or high-temperature soldering portions are formed between the first and second external electrodes and the first and second body portions of the first and second terminal electrodes, respectively .

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면에서 상기 세라믹 본체의 양 측면 및 양 주면의 일부까지 연장되게 형성될 수 있다.In one embodiment of the present invention, the first and second external electrodes may be formed to extend from both end faces of the ceramic body to both sides of the ceramic body and a part of both main faces.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함할 수 있다.
In one embodiment of the present invention, the first and second external electrodes include third and fourth nickel (Ni) plating layers, third and fourth tin (Sn) layers formed on the third and fourth nickel plating layers, ) Plating layer.

본 발명의 일 실시 형태에 따르면, 기판과 접촉되는 단자 전극의 리드부가 세라믹 본체의 실장 면 보다 돌출되게 연장되되 그 단부가 곡면으로 형성되어, 적층 세라믹 커패시터를 기판에 실장할 때 기판과의 접촉 면적이 작아져 외부 전극에서 상기 기판으로 전달되는 진동의 양을 줄임으로써, 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
According to an embodiment of the present invention, a lead portion of a terminal electrode that is in contact with a substrate is extended so as to protrude from a mounting surface of a ceramic body, and an end portion thereof is formed as a curved surface. When a multilayer ceramic capacitor is mounted on a substrate, Is reduced to reduce the amount of vibration transmitted from the external electrode to the substrate, thereby reducing the acoustic noise.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극과 도전성 접착층을 분리하여 개략적으로 나타낸 분해사시도이다.
도 3은 도 1의 A-A'선 단면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 단자 전극을 나타낸 사시도이다.
도 5는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극과 도전성 접착층을 분리하여 개략적으로 나타낸 분해사시도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is an exploded perspective view schematically showing the first and second terminal electrodes and the conductive adhesive layer separated from each other in the multilayer ceramic capacitor according to one embodiment of the present invention.
3 is a sectional view taken along the line A-A 'in Fig.
4 is a perspective view showing a terminal electrode of a multilayer ceramic capacitor according to another embodiment of the present invention.
5 is an exploded perspective view schematically showing the first and second terminal electrodes and the conductive adhesive layer separated from each other in the multilayer ceramic capacitor according to another embodiment of the present invention.
6 is a side cross-sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극과 도전성 접착층을 분리하여 개략적으로 나타낸 분해사시도이고, 도 3은 도 1의 A-A'선 단면도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention, and FIG. 2 is a schematic cross-sectional view of a multilayer ceramic capacitor according to an embodiment of the present invention in which first and second terminal electrodes are separated from a conductive adhesive layer, 3 is a cross-sectional view taken along the line A-A 'in Fig. 1. Fig.

도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122), 제1 및 제2 외부 전극(131, 132), 및 제1 및 제2 단자 전극(141, 142)을 포함한다.
1 to 3, a multilayer ceramic capacitor 100 according to the present embodiment includes a ceramic body 110, a plurality of first and second inner electrodes 121 and 122, first and second outer electrodes 131 and 132, and first and second terminal electrodes 141 and 142, respectively.

세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.The ceramic body 110 is formed by laminating a plurality of dielectric layers 111 in the thickness direction and then firing.

이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.At this time, the dielectric layers 111 adjacent to each other of the ceramic body 110 can be integrated so that the boundaries can not be confirmed.

또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In addition, the ceramic body 110 may have a hexahedral shape, but the present invention is not limited thereto.

본 실시 형태에서는 설명의 편의를 위해, 세라믹 본체(110)에서 유전체층(111)이 적층되는 상하 방향의 서로 대향하는 두께 방향의 면을 상하 면으로, 상기 상하 면을 연결하며 제1 및 제2 외부 전극(131, 132)이 형성되는 길이 방향의 면을 양 단면으로, 상기 양 단면과 수직으로 교차하며 서로 대향하는 폭 방향의 면을 양 측면으로 정의하기로 한다.In the present embodiment, for convenience of explanation, the upper and lower surfaces of the ceramic body 110 in which the dielectric layers 111 are laminated are vertically and horizontally opposite to each other, The side in the longitudinal direction in which the electrodes 131 and 132 are formed is defined as both sides and the side in the width direction opposite to the direction perpendicular to the both sides is defined as both sides.

또한, 세라믹 본체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 2.0mm(L) × 1.2 mm(W) 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터(100)를 구성할 수 있다.The dimensions of the ceramic body 110 are not particularly limited. For example, the ceramic body 110 may be formed to have a size of 2.0 mm (L) .times.1.2 mm (W) or the like to constitute a multilayer ceramic capacitor 100 of a high capacity.

또한, 세라믹 본체(110)의 최외곽면인 상하 면에는 필요시 소정 두께의 커버층(112, 113)이 형성될 수 있다.
Cover layers 112 and 113 having a predetermined thickness may be formed on the upper and lower surfaces, which are the outermost surfaces of the ceramic body 110.

유전체층(111)은 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.The thickness of one layer of the dielectric layer 111 can be arbitrarily changed according to the capacity design of the multilayer ceramic capacitor 100.

또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In addition, the dielectric layer 111 may include a ceramic material having a high dielectric constant, for example, BaTiO 3 ceramic powder, but the present invention is not limited thereto.

상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.The BaTiO 3 based ceramic powder, for example, BaTiO 3 Ca, Zr, etc., some employ a (Ba 1 -x Ca x) TiO 3, Ba (Ti 1 - y Ca y) O 3, (Ba 1 - x Ca x ) (Ti 1 - y Zr y ) O 3 or Ba (Ti 1 - y Zr y ) O 3 , and the present invention is not limited thereto.

한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant and the like may be further added to the dielectric layer 111 together with the ceramic powder.

상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등을 사용할 수 있다.
The ceramic additive may be, for example, a transition metal oxide or a carbide, a rare earth element, magnesium (Mg), or aluminum (Al).

제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 번갈아 배치된다.The first and second internal electrodes 121 and 122 are formed on and stacked on a ceramic sheet forming a dielectric layer 111 and then fired to form a ceramic body 110 with one dielectric layer 111 sandwiched therebetween. Respectively.

이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are a pair of electrodes having polarities different from each other. The first and second internal electrodes 121 and 122 are disposed opposite to each other in the stacking direction of the dielectric layers 111, They can be electrically insulated from each other.

제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 본체(110)의 양 단면을 통하여 각각 노출된다.One end of each of the first and second internal electrodes 121 and 122 is exposed through both end faces of the ceramic body 110.

이렇게 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 본체(110)의 양 단부에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.The end portions of the first and second internal electrodes 121 and 122 alternately exposed through both end faces of the ceramic body 110 are connected to the first and second external electrodes 131 and 132 at both ends of the ceramic body 110, And can be electrically connected to each other.

이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first and second internal electrodes 121 and 122 may be formed of a conductive metal such as Ni or Ni alloy. However, the present invention is not limited thereto .

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.When a predetermined voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122, which are opposed to each other.

이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
At this time, the capacitance of the multilayer ceramic capacitor 100 is proportional to the overlapping area of the first and second internal electrodes 121 and 122 overlapping each other along the stacking direction of the dielectric layers 111.

제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second external electrodes 131 and 132 are formed by firing the conductive paste for the external electrode containing copper (Cu) in order to provide a high reliability such as excellent heat resistance and moisture resistance while having good electrical characteristics. And the present invention is not limited thereto.

제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 각각 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결될 수 있다.The first and second external electrodes 131 and 132 are formed on both end faces of the ceramic body 110 and electrically connected to the exposed ends of the first and second internal electrodes 121 and 122, have.

또한, 제1 및 제2 외부 전극(131, 132)은 필요시 세라믹 본체(110)의 양 단면에서 세라믹 본체(110)의 양 측면 및 양 주면의 일부까지 연장되게 형성될 수 있다.The first and second external electrodes 131 and 132 may be formed to extend from both end faces of the ceramic body 110 to both sides of the ceramic body 110 and a part of both principal faces.

또한, 제1 및 제2 외부 전극(131, 132)은 필요시 그 표면을 도금 처리하여 도금층을 형성할 수 있다.Further, the first and second external electrodes 131 and 132 may be plated on the surface thereof if necessary to form a plating layer.

이때, 상기 도금층은 제1 및 제2 외부 전극(131, 132) 상에 니켈(Ni)을 도금하여 형성된 니켈 도금층과, 상기 니켈 도금층 위에 주석(Sn)을 도금하여 형성된 주석 도금층을 포함할 수 있다.
At this time, the plating layer may include a nickel plating layer formed by plating nickel (Ni) on the first and second external electrodes 131 and 132, and a tin plating layer formed by plating tin (Sn) on the nickel plating layer .

제1 및 제2 단자 전극(141, 142)은 제1 및 제2 몸체부(141a, 142a)와 제1 및 제2 리드부(141b, 142b)를 포함할 수 있다.The first and second terminal electrodes 141 and 142 may include first and second body portions 141a and 142a and first and second lead portions 141b and 142b.

제1 및 제2 몸체부(141a, 142a)는 세라믹 본체(110)의 양 단면에서 제1 및 제2 외부 전극(131, 132) 상에 부착되어 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결되는 부분이다.The first and second body portions 141a and 142a are attached to the first and second external electrodes 131 and 132 at both end faces of the ceramic body 110 to form first and second external electrodes 131 and 132, And are electrically connected to each other.

제1 및 제2 리드부(141b, 142b)는 제1 및 제2 몸체부(141a, 142a)의 하단에서 각각 세라믹 본체(110)의 실장 면 보다 하측으로 돌출되게 연장된 부분으로서, 기판에 실장할 때 전극 패드 또는 회로 패턴 등과 접촉되어 전기적으로 연결되는 부분이다.
The first and second lead portions 141b and 142b are portions protruding downward from the mounting surface of the ceramic body 110 at the lower ends of the first and second body portions 141a and 142a, And is electrically connected to an electrode pad or a circuit pattern.

이때, 제1 및 제2 리드부(141b, 142b)는 기판과 접촉되는 하 단부가 곡면으로 형성될 수 있다.At this time, the first and second lead portions 141b and 142b may have a curved lower end which is in contact with the substrate.

또한, 제1 및 제2 리드부(141b, 142b)는 바람직하게 기판에 대한 접촉 면적을 최소화시킬 수 있도록 단면이 원주 상으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Also, the first and second lead portions 141b and 142b may be formed in a circumferential shape so as to minimize a contact area with respect to the substrate, but the present invention is not limited thereto.

예컨대, 도 4에 도시된 바와 같이, 본 발명의 단자 전극(141')은 외부 전극 상에 부착되는 몸체부(141a')와 몸체부(141a')의 하 단부에서 하측으로 돌출 연장된 리드부(141c')로 구성되며, 이때 리드부(141c')는 상단에 단턱(141b')을 갖는 하측으로 볼록한 반 원주 상으로 형성될 수 있다.4, the terminal electrode 141 'of the present invention includes a body portion 141a' attached on an external electrode and a lead portion 141b 'protruding downward from a lower end portion of the body portion 141a' And the lead portion 141c 'may be formed as a downwardly convex semicircular shape having a step 141b' at the upper end thereof.

즉, 본 발명의 단자 전극의 리드부는 기판과 접촉되는 부분이 곡면을 갖는 범위 내에서 다양한 형상으로 변경될 수 있다.
That is, the lead portion of the terminal electrode of the present invention can be changed into various shapes within a range where a portion in contact with the substrate has a curved surface.

본 실시 형태에 따르면, 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 리드부(141b, 142b)가 곡면으로 형성되므로, 제1 및 제2 리드부(141b, 142b)와 제1 및 제2 전극 패드(221, 222)가 서로 접촉하는 면적이 작아지게 된다.The first and second lead portions 141b and 142b of the first and second terminal electrodes 141 and 142 are curved so that the first and second lead portions 141b and 142b The contact area between the first and second electrode pads 221 and 222 becomes small.

따라서, 적층 세라믹 커패시터(100)의 압전성에 따라 발생되어 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 진동의 양을 줄여서 어쿠스틱 노이즈를 저감시킬 수 있다.
Accordingly, it is possible to reduce the amount of vibration generated according to the piezoelectricity of the multilayer ceramic capacitor 100 and transmitted to the substrate through the first and second external electrodes 131 and 132, thereby reducing the acoustic noise.

또한, 제1 및 제2 리드부(141b, 142b)는 필요시 그 표면을 도금 처리하여 도금층을 형성할 수 있다.In addition, the first and second lead portions 141b and 142b can be plated to form a plating layer if necessary.

상기 도금층에 의해 제1 및 제2 리드부(141b, 142b)를 기판에 실장할 때 솔더링이 더 효율적으로 이루어질 수 있다.Soldering can be performed more efficiently when the first and second lead portions 141b and 142b are mounted on the substrate by the plating layer.

이때, 상기 도금층은 제1 및 제2 리드부(141b, 142b) 상에 니켈(Ni)을 도금하여 형성된 니켈 도금층과, 상기 니켈 도금층 위에 주석(Sn)을 도금하여 형성된 주석 도금층을 포함할 수 있다.
At this time, the plating layer may include a nickel plating layer formed by plating Ni on the first and second lead portions 141b and 142b, and a tin plating layer formed by plating Sn on the nickel plating layer .

한편, 제1 및 제2 단자 전극(141, 142)의 몸체부(141a, 142a)와 제1 및 제2 외부 전극(131, 132) 사이에는 도전성 수지를 포함하는 도전성 페이스트로 이루어진 도전성 접착층(151, 152) 또는 고온 납땜부(high temp solder)가 형성될 수 있다.
A conductive adhesive layer 151 made of a conductive paste containing a conductive resin is formed between the body portions 141a and 142a of the first and second terminal electrodes 141 and 142 and the first and second external electrodes 131 and 132 , 152 or a high temp solder may be formed.

도 5는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터에서 제1 및 제2 단자 전극과 도전성 접착층을 분리하여 개략적으로 나타낸 분해사시도이다.
5 is an exploded perspective view schematically showing the first and second terminal electrodes and the conductive adhesive layer separated from each other in the multilayer ceramic capacitor according to another embodiment of the present invention.

여기서, 적층 세라믹 커패시터(100')의 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 단자 전극(161, 162)에 대해서 구체적으로 설명하기로 한다.
In order to avoid redundancy, a detailed description thereof will be omitted for the portions similar to those of the above-described embodiment of the multilayer ceramic capacitor 100 ', and the first and second terminal electrodes 161 , 162 will be described in detail.

도 5를 참조하면, 본 실시 형태의 제1 및 제2 단자 전극(161, 162)은 제1 및 제2 몸체부(161a, 162a)와 복수의 단위 리드부(161b, 161c, 162b, 162c)를 포함할 수 있다.Referring to FIG. 5, the first and second terminal electrodes 161 and 162 of the present embodiment include first and second body portions 161a and 162a and a plurality of unit lead portions 161b, 161c, 162b, and 162c, . ≪ / RTI >

제1 및 제2 몸체부(161a, 162a)는 세라믹 본체(110)의 양 단면에서 제1 및 제2 외부 전극(131, 132)에 부착되어 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결되는 부분이다.The first and second body portions 161a and 162a are attached to the first and second external electrodes 131 and 132 at both end faces of the ceramic body 110 to form first and second external electrodes 131 and 132, And are electrically connected to each other.

단위 리드부(161b, 161c, 162b, 162c)는 제1 및 제2 몸체부(161a, 162a)의 하단에서 각각 세라믹 본체(110)의 실장 면 보다 하측으로 돌출되게 연장 형성된 부분으로서, 기판에 실장할 때 전극 패드 또는 회로 패턴 등과 접촉되어 전기적으로 연결되는 부분이다.
The unit lead portions 161b, 161c, 162b and 162c are portions extending downward from the mounting surface of the ceramic body 110 at the lower ends of the first and second body portions 161a and 162a, respectively, And is electrically connected to an electrode pad or a circuit pattern.

이때, 단위 리드부(161b, 161c, 162b, 162c)는 세라믹 본체(110)의 폭 방향을 따라 소정의 간격(163, 164)을 두고 이격되게 형성될 수 있다.
At this time, the unit lead portions 161b, 161c, 162b, and 162c may be spaced apart at predetermined intervals 163 and 164 along the width direction of the ceramic body 110.

또한, 본 발명의 제1 및 제2 단자 전극(161, 162)은 단위 리드부(161b, 161c, 162b, 162c)의 개수가 도면에 도시된 것으로 한정되는 것은 아니며, 필요시 상기 단위 리드부는 제1 및 제2 단자 전극(161, 162)의 제1 및 제2 몸체부(161a, 162a)에 각각 3개 이상이 형성될 수 있다.
The first and second terminal electrodes 161 and 162 of the present invention are not limited to the unit lead portions 161b, 161c, 162b and 162c as shown in the drawing, Three or more first and second body portions 161a and 162a of the first and second terminal electrodes 161 and 162 may be formed, respectively.

본 실시 형태에 따르면, 제1 및 제2 단자 전극(161, 162)의 리드부가 복수의 단위 리드부로 분리하여 구성됨으로써, 앞서 설명한 실시 형태에 비해 전체 리드부와 제1 및 제2 전극 패드(221, 222)가 서로 접촉하는 면적이 더 작아지게 된다.According to the present embodiment, since the lead portions of the first and second terminal electrodes 161 and 162 are divided into a plurality of unit lead portions, compared with the above-described embodiment, the entire lead portions and the first and second electrode pads 221 And 222 are smaller in contact with each other.

따라서, 적층 세라믹 커패시터(100')의 압전성에 따라 발생되어 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 진동의 양을 더욱 줄여서 어쿠스틱 노이즈를 더 저감시킬 수 있다.
Accordingly, the amount of vibration generated according to the piezoelectricity of the multilayer ceramic capacitor 100 'and transmitted to the substrate through the first and second external electrodes 131 and 132 is further reduced, thereby further reducing the acoustic noise.

도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
6 is a side cross-sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to an embodiment of the present invention.

도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
6, the mounting substrate 200 of the multilayer ceramic capacitor 100 according to the present embodiment includes a substrate 210 on which the multilayer ceramic capacitor 100 is mounted, And includes first and second electrode pads 221 and 222.

적층 세라믹 커패시터(100)는 세라믹 본체(110)의 실장 면인 하면에 돌출되게 형성된 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 리드부(141b, 142b)가 각각 기판(210)의 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)를 이용하여 기판(210)과 전기적으로 연결될 수 있다.
The first and second lead portions 141b and 142b of the first and second terminal electrodes 141 and 142 protruded from the bottom surface of the ceramic body 110 are connected to the substrate 210 The first and second electrode pads 221 and 222 may be electrically connected to the substrate 210 using solders 231 and 232 in a state where the first and second electrode pads 221 and 222 are in contact with each other.

위와 같이 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다. If voltages having different polarities are applied to the first and second external electrodes 131 and 132 formed at both ends of the multilayer ceramic capacitor 100 in a state where the multilayer ceramic capacitor 100 is mounted on the substrate 210, The ceramic body 110 expands and contracts in the thickness direction due to the inverse piezoelectric effect of the dielectric layer 111 and both ends of the first and second external electrodes 131 and 132 are subjected to the Poisson effect Contraction and expansion are caused by the Poisson effect, contrary to the expansion and contraction of the ceramic body 110 in the thickness direction.

이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제 2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
Such contraction and expansion cause vibration. In addition, the vibration is transmitted from the first and second external electrodes 131 and 132 to the substrate 210, so that sound is radiated from the substrate 210 to become acoustic noise.

본 실시 형태에 따르면, 제1 및 제2 단자 전극(141, 142)의 리드부(141b, 142b)의 단부가 곡면으로 형성되므로, 제1 및 제2 리드부(141b, 142b)와 제1 및 제2 전극 패드(221, 222)가 서로 접촉하는 면적이 작아져, 적층 세라믹 커패시터(100)의 압전성에 따라 발생되어 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 진동의 양을 줄여서 어쿠스틱 노이즈를 저감시킬 수 있다.
The end portions of the lead portions 141b and 142b of the first and second terminal electrodes 141 and 142 are curved so that the first and second lead portions 141b and 142b and the first and second lead portions 141a and 142b, The area of contact between the second electrode pads 221 and 222 becomes smaller and the vibration of the vibration generated due to the piezoelectricity of the multilayer ceramic capacitor 100 and transmitted to the substrate through the first and second external electrodes 131 and 132 The amount of acoustic noise can be reduced.

또한, 본 실시 형태에 따르면, 제1 및 제2 리드부(141b, 142b)의 원통부의 표면에 솔더(231, 232)가 고착되고, 솔더(231, 232)가 고착되는 표면적이 충분히 확보될 수 있기 때문에, 솔더(231, 232)의 양을 줄이더라도 제1 및 제2 외부 전극(!31, 132)의 고착 강도가 줄어들지 않게 된다.
According to the present embodiment, solders 231 and 232 are fixed to the surfaces of the cylindrical portions of the first and second lead portions 141b and 142b, and the surface area to which the solders 231 and 232 are fixed can be sufficiently secured The bonding strength of the first and second external electrodes 31 and 132 is not reduced even if the amounts of the solders 231 and 232 are reduced.

또한, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 솔더(231, 232)가 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 리드부(141b, 142b)와 제1 및 제2 전극 패드(221, 222) 사이에 마련된 홈부로 들어가게 된다.The mounting substrate 200 of the multilayer ceramic capacitor 100 according to the present embodiment is formed such that the solders 231 and 232 are electrically connected to the first and second lead portions 141b and 141b of the first and second terminal electrodes 141 and 142, 142b and the first and second electrode pads 221, 222, respectively.

따라서, 솔더(231, 232)가 적층 세라믹 커패시터(100)의 세라믹 본체(110) 및 제1 및 제2 외부 전극(131, 132)과는 닿지 않고 제1 및 제2 리드부(141b, 142b)의 하측 둘레 면에만 형성되는 최소한의 높이로 한정되어 형성될 수 있다.Therefore, the solder 231 and 232 do not come in contact with the ceramic body 110 of the multilayer ceramic capacitor 100 and the first and second external electrodes 131 and 132, and the first and second lead portions 141b and 142b, And the lower surface of the lower surface of the base plate.

따라서, 본 실시 형태의 적층 세라믹 커패시터(100)는, 솔더(231, 232)의 높이가 최소화되면서 제 1 및 제 2 단자전극(141, 142)의 탄성력이 효율적으로 작용하게 되고, 이에 적층 세라믹 커패시터(100)로부터 발생하는 진동이 기판(210)에 전달되는 것을 감소시킴으로써 어쿠스틱 노이즈가 저감시킬 수 있다.
Therefore, in the multilayer ceramic capacitor 100 of the present embodiment, the elastic force of the first and second terminal electrodes 141 and 142 is efficiently operated while the heights of the solders 231 and 232 are minimized, The acoustic noise can be reduced by reducing the transmission of the vibration generated from the vibration plate 100 to the substrate 210.

한편, 최근 전자 제품의 소형화 및 박형화로 인해 기판의 축소화가 진행되어 전자 부품의 고밀도 실장이 요구되고 있다.On the other hand, in recent years, due to miniaturization and thinning of electronic products, miniaturization of substrates has progressed, and high-density packaging of electronic components has been demanded.

특히 범용 수동 부품은 탑재 수량이 많으면 실장 면적이 많이 소비된다는 점에서 고밀도 실장에 대한 대응이 더욱 증가하고 있다.Particularly, the general-purpose passive components have a larger mounting area than the conventional passive components.

본 실시 형태에 따르면, 하 단부가 곡면으로 형성된 제1 및 제2 단자 전극(141, 142)의 제1 및 제2 리드부(141b, 142b)에 의해 솔더(231, 232)의 부피를 최소한으로 줄여 기판(210)에 형성된 제1 및 제2 전극 패드(221, 222) 의 면적을 줄임으로써, 외부 전극의 고착 강도 등 기계적 강도를 손상하지 않고 고밀도 실장을 가능하게 할 수 있다.According to the present embodiment, the volume of the solders 231 and 232 is minimized by the first and second lead portions 141b and 142b of the first and second terminal electrodes 141 and 142, It is possible to reduce the area of the first and second electrode pads 221 and 222 formed on the substrate 210 to enable high density mounting without damaging the mechanical strength such as the bonding strength of the external electrode.

또한, 기판 상에 좁은 피치(pitch)로 복수의 적층 세라믹 커패시터를 실장 하더라도 각각의 적층 세라믹 커패시터를 연결하는 솔더 브릿지(solder bridge)가 생기지 않아 부품의 신뢰성을 향상시킬 수 있는 효과가 있다.
Further, even when a plurality of multilayer ceramic capacitors are mounted on the substrate at a narrow pitch, there is no solder bridge connecting the multilayer ceramic capacitors, thereby improving the reliability of the components.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.

100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극 131, 132 ; 제1 및 제2 외부 전극
141, 142, 161, 162 ; 제1 및 제2 단자 전극
141a, 142a, 161a, 162a ; 제1 및 제2 몸체부
141b, 142b, 161b, 162b ; 제1 및 제2 리드부
151, 152 ; 제1 및 제2 도전성 접착층 200 ; 실장 기판
210 ; 기판 221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더100; A multilayer ceramic capacitor 110; Ceramic body
111; Dielectric layers 112 and 113; Cover layer
121, 122; First and second inner electrodes 131 and 132, The first and second outer electrodes
141, 142, 161, 162; The first and second terminal electrodes
141a, 142a, 161a, 162a; The first and second body portions
141b, 142b, 161b, 162b; The first and second lead portions
151, 152; First and second conductive adhesive layers 200; Mounting substrate
210; Substrates 221 and 222; The first and second electrode pads
231, 232; Solder

Claims (16)

복수의 유전체층이 두께 방향으로 적층된 세라믹 본체;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극;
상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 외부 전극; 및
상기 세라믹 본체의 양 단면에 부착되며 상기 제1 및 제2 외부 전극과 각각 접속된 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부에서 상기 세라믹 본체의 실장 면 보다 돌출되게 연장되며 단부가 곡면으로 형성된 제1 및 제2 리드부를 포함하는 제1 및 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked in a thickness direction;
A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween;
First and second external electrodes formed on both end faces of the ceramic body and connected to the first and second internal electrodes, respectively; And
First and second body parts attached to both end faces of the ceramic body and connected to the first and second external electrodes, respectively, and protruding from the mounting surfaces of the ceramic body in the first and second body parts, First and second terminal electrodes including first and second lead portions having curved ends; And a capacitor.
제1항에 있어서,
상기 제1 및 제2 단자 전극은, 상기 제1 및 제2 리드부가 원주 상으로 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second terminal electrodes are formed so that the first and second lead portions are circumferentially formed.
제1항에 있어서,
상기 제1 및 제2 단자 전극은, 상기 제1 및 제2 리드부가 실장 면 측으로 볼록한 반 원주 상으로 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second terminal electrodes are formed in a semicircular shape having a convex shape toward the mounting surface side of the first and second lead portions.
제1항에 있어서,
상기 제1 및 제2 단자 전극은, 상기 제1 및 제2 리드부가 상기 세라믹 본체의 폭 방향을 따라 서로 이격되게 형성된 복수의 단위 리드부로 각각 이루어진 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second terminal electrodes are formed by a plurality of unit lead portions formed so that the first and second lead portions are spaced apart from each other along the width direction of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 리드부는, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second lead portions include first and second nickel (Ni) plating layers and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers Multilayer Ceramic Capacitors.
제1항에 있어서,
상기 제1 및 제2 외부 전극과 상기 제1 및 제2 단자 전극의 상기 제1 및 제2 몸체부 사이에 각각 형성된 제1 및 제2 도전성 접착층 또는 고온 납땜부를 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Further comprising first and second conductive adhesive layers or high-temperature soldering portions formed between the first and second external electrodes and the first and second body portions of the first and second terminal electrodes, respectively, Capacitor.
제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면에서 상기 세라믹 본체의 양 측면 및 양 주면의 일부까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second external electrodes are formed to extend from both end faces of the ceramic body to both side faces of the ceramic body and a part of both main faces of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 외부 전극은, 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second external electrodes include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers respectively formed on the third and fourth nickel plating layers Multilayer Ceramic Capacitors.
상부에 제1 및 제2 전극 패드를 갖는 기판; 및
상기 기판 상에 설치된 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 양 단면에 부착되며 상기 제1 및 제2 외부 전극과 각각 접속된 제1 및 제2 몸체부와, 상기 제1 및 제2 몸체부에서 상기 세라믹 본체의 실장 면 보다 돌출되게 연장되며 단부가 곡면으로 형성된 제1 및 제2 리드부를 포함하는 제1 및 제2 단자 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
A substrate having first and second electrode pads on the top; And
A multilayer ceramic capacitor provided on the substrate; / RTI >
The multilayer ceramic capacitor includes: a ceramic body having a plurality of dielectric layers stacked in a thickness direction; A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween; First and second external electrodes formed on both end faces of the ceramic body and connected to the first and second internal electrodes, respectively; And first and second body parts attached to both end faces of the ceramic body and connected to the first and second external electrodes, respectively, and a second body part extending and protruding from the mounting face of the ceramic body in the first and second body parts, First and second terminal electrodes including first and second lead portions having curved ends; And a capacitor connected to the capacitor.
제9항에 있어서,
상기 제1 및 제2 단자 전극은, 상기 제1 및 제2 리드부가 원주 상으로 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
10. The method of claim 9,
Wherein the first and second terminal electrodes are formed so that the first and second lead portions are circumferentially formed.
제9항에 있어서,
상기 제1 및 제2 단자 전극은, 상기 제1 및 제2 리드부가 실장 면 측으로 볼록한 반 원주 상으로 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
10. The method of claim 9,
Wherein the first and second terminal electrodes are formed in a semicircular shape convex to the mounting surface side of the first and second lead portions.
제9항에 있어서,
상기 제1 및 제2 단자 전극은, 상기 제1 및 제2 리드부가 상기 세라믹 본체의 폭 방향을 따라 서로 이격되게 형성된 복수의 단위 리드부로 각각 이루어진 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
10. The method of claim 9,
Wherein the first and second terminal electrodes are formed by a plurality of unit lead portions formed so that the first and second lead portions are spaced apart from each other along the width direction of the ceramic body.
제9항에 있어서,
상기 제1 및 제2 리드부는, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
10. The method of claim 9,
Wherein the first and second lead portions include first and second nickel (Ni) plating layers and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers A mounting substrate of a multilayer ceramic capacitor.
제9항에 있어서,
상기 제1 및 제2 외부 전극과 상기 제1 및 제2 단자 전극의 상기 제1 및 제2 몸체부 사이에 각각 형성된 제1 및 제2 도전성 접착층 또는 고온 납땜부를 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
10. The method of claim 9,
Further comprising first and second conductive adhesive layers or high-temperature soldering portions formed between the first and second external electrodes and the first and second body portions of the first and second terminal electrodes, respectively, A mounting substrate of a capacitor.
제9항에 있어서,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면에서 상기 세라믹 본체의 양 측면 및 양 주면의 일부까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
10. The method of claim 9,
Wherein the first and second external electrodes are formed to extend from both end faces of the ceramic body to both side faces of the ceramic body and a part of both main faces of the ceramic body.
제9항에 있어서,
상기 제1 및 제2 외부 전극은, 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
10. The method of claim 9,
Wherein the first and second external electrodes include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers respectively formed on the third and fourth nickel plating layers And a capacitor connected to the capacitor.
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