KR102139758B1 - Multi-layered ceramic electronic component and board having the same mounted thereon - Google Patents
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- 239000000919 ceramic Substances 0.000 title claims abstract description 125
- 229910052751 metal Inorganic materials 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 13
- 230000005534 acoustic noise Effects 0.000 description 20
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 239000003985 ceramic capacitor Substances 0.000 description 15
- 229910000679 solder Inorganic materials 0.000 description 12
- 238000007747 plating Methods 0.000 description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000010304 firing Methods 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 238000000462 isostatic pressing Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
- H01G2/02—Mountings
- H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
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Abstract
본 발명은, 세라믹 본체의 실장 면에 서로 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임이 형성되며, 상기 제1 및 제2 금속 프레임은 상기 제1 및 제2 외부 전극과 각각 접합되는 제1 및 제2 상부 몸체부와, 상기 제1 및 제2 상부 몸체부와 각각 마주보게 배치된 제1 및 제2 하부 몸체부와, 상기 제1 및 제2 상부 몸체부의 일단과 상기 제1 및 제2 하부 몸체부의 일단을 서로 연결하는 제1 및 제2 지지부를 포함하며, 상기 제1 및 제2 지지부는 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되는 적층 세라믹 전자부품을 제공한다.In the present invention, first and second metal frames are formed to be connected to first and second external electrodes, respectively, which provide voltages of different polarities on mounting surfaces of the ceramic body, and the first and second metal frames are the First and second upper body parts respectively bonded to the first and second external electrodes, and first and second lower body parts disposed to face the first and second upper body parts, respectively, and the first and second It includes first and second support portions connecting one end of the second upper body portion and one end of the first and second lower body portions to each other, and the first and second support portions include the ceramic rather than the first and second external electrodes. Provided is a multilayer ceramic electronic component disposed on a central side of the main body.
Description
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic electronic component and its mounting substrate.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors or thermistors.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.Among these ceramic electronic components, a multilayer ceramic capacitor (MLCC) can be used in various electronic devices due to its small size, high volume, and easy mounting.
상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전 또는 방전시키는 역할을 한다.
The multilayer ceramic capacitor is mounted on a substrate of various electronic products such as a computer, personal digital assistants (PDA), or a mobile phone to charge or discharge electricity.
적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가진다.The multilayer ceramic capacitor has a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately stacked between the dielectric layers.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.Since the dielectric layer has piezoelectricity and total distortion, when a DC or AC voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon may occur between the internal electrodes and vibration may occur.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.The vibration is transmitted to the substrate on which the multilayer ceramic capacitor is mounted through the external electrode of the multilayer ceramic capacitor, thereby generating a vibrating noise that becomes a noise while the entire substrate becomes an acoustic reflective surface.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
The vibrating sound may correspond to an audible frequency in the range of 20 to 20,000 Hz that gives discomfort to a person, and the vibrating sound that gives discomfort to a person is called acoustic noise.
본 발명의 목적은 어쿠스틱 노이즈를 감소시킨 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
An object of the present invention is to provide a multilayer ceramic electronic component with reduced acoustic noise and a mounting substrate thereof.
본 발명의 일 태양은, 세라믹 본체의 실장 면에 서로 다른 극성의 전압을 제공하는 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임이 형성되며, 상기 제1 및 제2 금속 프레임은 상기 제1 및 제2 외부 전극과 각각 접합되는 제1 및 제2 상부 몸체부와, 상기 제1 및 제2 상부 몸체부와 각각 마주보게 배치된 제1 및 제2 하부 몸체부와, 상기 제1 및 제2 상부 몸체부의 일단과 상기 제1 및 제2 하부 몸체부의 일단을 서로 연결하는 제1 및 제2 지지부를 포함하며, 상기 제1 및 제2 지지부는 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되는 적층 세라믹 전자 부품을 제공한다.
In one aspect of the present invention, first and second metal frames are formed so as to be connected to first and second external electrodes respectively providing voltages having different polarities on mounting surfaces of the ceramic body, and the first and second metals are formed. The frame includes first and second upper body parts respectively bonded to the first and second external electrodes, first and second lower body parts disposed to face the first and second upper body parts, respectively, and It includes first and second support parts connecting one end of the first and second upper body parts and one end of the first and second lower body parts, and the first and second support parts are the first and second external electrodes. More provided is a multilayer ceramic electronic component disposed on the center side of the ceramic body.
본 발명의 일 실시 형태에 따르면, 본 발명의 일 실시 형태에 따르면, 외부 전극의 실장 면에 상하부 몸체부와 상기 상하부 몸체부를 연결하되 상기 외부 전극 보다 세라믹 본체의 중앙 측에 배치되는 지지부를 갖는 금속 프레임을 형성하여 적층 세라믹 전자 부품의 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
According to an embodiment of the present invention, according to an embodiment of the present invention, the upper and lower body parts and the upper and lower body parts are connected to the mounting surface of the external electrode, but the metal has a support part disposed on the center side of the ceramic body than the external electrode. It is possible to reduce acoustic noise of a multilayer ceramic electronic component by forming a frame.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 수평 적층형 구조를 나타낸 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 수직 적층형 구조를 나타낸 도 1의 A-A'선 단면도이다.
도 4 및 도 5는 본 발명의 적층 세라믹 전자 부품에서 금속 프레임의 다른 실시 형태를 나타낸 사시도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.
도 7은 도 6의 D 부분을 확대하여 나타낸 단면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품이 기판에 실장된 모습을 나타낸 단면도이다.1 is a perspective view schematically showing a multilayer ceramic electronic component according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line A-A' in FIG. 1 showing a horizontal stacked structure of a multilayer ceramic electronic component according to one embodiment of the present invention.
3 is a cross-sectional view taken along line A-A' in FIG. 1 showing a vertical stacked structure of a multilayer ceramic electronic component according to an embodiment of the present invention.
4 and 5 are perspective views showing another embodiment of a metal frame in the multilayer ceramic electronic component of the present invention.
6 is a cross-sectional view showing a state in which a multilayer ceramic electronic component according to an embodiment of the present invention is mounted on a substrate.
7 is an enlarged cross-sectional view of part D of FIG. 6.
8 is a cross-sectional view showing a state in which a multilayer ceramic electronic component according to another embodiment of the present invention is mounted on a substrate.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.In addition, the embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for a more clear description.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, components having the same functions within the scope of the same idea shown in the drawings of the respective embodiments will be described using the same reference numerals.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition,'comprising' certain components throughout the specification means that other components may be further included instead of excluding other components, unless otherwise stated.
적층 세라믹 전자부품Multilayer ceramic electronic components
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.1 is a perspective view schematically showing a multilayer ceramic electronic component according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line A-A' in FIG. 1.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)은, 세라믹 본체(110), 제1 및 제2 외부 전극(131, 132), 제1 및 제2 내부 전극(121, 122), 및 제1 및 제2 금속 프레임(141, 142)을 포함한다.
1 and 2, the multilayer ceramic
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성한 것이다.The
이때, 세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다.At this time, each of the
또한, 세라믹 본체(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.In addition, the
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 상하 면(2, 1)으로, 상하 면(2, 1)을 연결하는 세라믹 본체(110)의 길이 방향(L)의 면을 제1 및 제2 측면(3, 4)으로, 제1 및 제2 측면(3, 4)과 수직으로 교차하며 서로 마주보는 폭 방향(W)의 면을 폭 방향의 제3 및 제4 측면(5, 6)으로 정의하기로 한다.
In the present embodiment, for convenience of description, the faces facing each other in the thickness direction T in which the
한편, 세라믹 본체(110)는 최상부의 내부 전극의 상부에 소정 두께의 상부 유전체 커버층(112)이 형성되고, 최하부의 내부 전극의 하부에는 하부 유전체 커버층(113)이 형성될 수 있다. Meanwhile, the
이때, 유전체 커버층(112, 113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 본체(110)의 상하 면에 적어도 1개 이상 적층하여 형성된다.
At this time, the
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The
상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.In the BaTiO 3 based ceramic powder, for example, (Ba 1 -x Ca x )TiO 3 , Ba(Ti 1 - y Ca y )O 3 , (Ba 1 - x ) in which Ca, Zr, etc. are partially dissolved in BaTiO 3 . Ca x )(Ti 1 - y Zr y )O 3 or Ba(Ti 1 - y Zr y )O 3 , and the like, but the present invention is not limited thereto.
또한, 유전체층(111)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.Further, the
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
As the ceramic additive, for example, a transition metal oxide or carbide, a rare earth element, magnesium (Mg) or aluminum (Al) may be used.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 각각 배치되며, 필요시 세라믹 본체(110)의 제1 및 제2 측면(3, 4)에서 세라믹 본체(110)의 상하 면(2, 1)의 일부 또는 제3 및 제4 측면(5, 6)의 일부까지 각각 연장되게 형성될 수 있다.The first and second
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 도전성 금속을 포함하는 도전성 페이스트를 도포하고 소성하여 형성될 수 있다.At this time, the first and second
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
The conductive metal may be nickel (Ni), copper (Cu), palladium (Pd), or alloys thereof.
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 표면을 도금 처리하여 도금층이 형성될 수 있다.On the other hand, the first and second
상기 도금층은 제1 및 제2 외부 전극(131, 132) 상에 니켈(Ni)을 도금하여 형성된 니켈 도금층과, 상기 니켈 도금층 상에 주석(Sn)을 도금하여 형성된 주석 도금층을 포함할 수 있다.
The plating layer may include a nickel plating layer formed by plating nickel (Ni) on the first and second
제1 및 제2 내부 전극(121, 122)은 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 두께 방향을 따라 하나씩 차례대로 배치된다.The first and second
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.At this time, the first and second
이때, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 각각의 세라믹 그린 시트 상에 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용하여 도전성 금속을 포함하는 도전성 페이스트로 제1 및 제2 내부전극패턴을 인쇄한 후, 상기 제1 및 제2 내부전극패턴이 인쇄된 세라믹 그린 시트들을 상기 제1 및 제2 내부전극패턴이 각각의 유전체층(111)을 사이에 두고 두께 방향(T)을 따라 번갈아 배치되도록 적층한 후 소성하여 형성할 수 있다.At this time, the first and second
상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive metal may be, for example, nickel (Ni), copper (Cu), palladium (Pd), or alloys thereof, and the present invention is not limited thereto.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 제1 및 제2 측면(3, 4)을 통해 각각 노출되며 서로 다른 극성의 전압을 인가받는 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 구성된다.
In addition, the first and second
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.According to the above configuration, when voltage is applied to the first and second
이때, 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 적층 방향(T)을 따라 서로 오버랩된 면적과 비례하게 된다.
At this time, the capacitance of the multilayer ceramic
한편, 본 실시 형태의 적층 세라믹 커패시터는 도 2에 도시된 수평 적층형 타입 이외에 도 3에 도시된 바와 같이 수직 적층형 타입으로 구성될 수 있다.Meanwhile, the multilayer ceramic capacitor of the present embodiment may be configured as a vertical stacked type as shown in FIG. 3 in addition to the horizontal stacked type shown in FIG. 2.
도 3을 참조하면, 본 실시 형태의 수직 적층형 타입의 적층 세라믹 커패시터는, 세라믹 본체(110)의 폭 방향으로 복수의 유전체층이 적층되고, 제1 및 제2 내부 전극(121', 122')이 유전체층의 적층 방향을 따라 폭 방향으로 복수 개가 적층된 것으로서, 기판에 실장시 기판의 실장 면과 적층 세라믹 커패시터의 내부 전극이 수직으로 마주보게 구성되는 구조이다.Referring to FIG. 3, in the vertically stacked type multilayer ceramic capacitor of the present embodiment, a plurality of dielectric layers are stacked in the width direction of the
이러한 수직 적층형 타입의 적층 세라믹 커패시터는 기판의 실장 면과 수직 방향(T)으로의 진동이 도 2에 도시된 수평 적층형 타입의 적층 세라믹 커패시터 보다 상대적으로 작기 때문에, 어쿠스틱 노이즈도 3 내지 5dB 더 저감시킬 수 있다.
Since the vertically stacked type multilayer ceramic capacitor has relatively less vibration in the vertical direction (T) and the mounting surface of the substrate than the horizontally stacked type multilayer ceramic capacitor illustrated in FIG. 2, acoustic noise can be further reduced by 3 to 5 dB. Can.
제1 및 제2 금속 프레임(141, 142)은 세라믹 본체(110)의 실장 면인 하면(1)에 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 배치된다.The first and
제1 및 제2 금속 프레임(141, 142)은 적층 세라믹 전자 부품(100)을 기판 등에 실장시 적층 세라믹 전자 부품(100)과 상기 기판 사이에 소정의 간격을 확보하도록 하여 제1 및 제2 외부 전극(131, 132)과 솔더가 직접 닿지 않도록 할 뿐만 아니라, 적층 세라믹 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 전달되는 진동 중 일부를 직접 차단하는 기능을 통해 어쿠스틱 노이즈를 저감시킨다.
The first and
제1 및 제2 금속 프레임(141, 142)은 제1 및 제2 상부 몸체부(141a, 142a)와, 제1 및 제2 하부 몸체부(141b, 142b)와, 제1 및 제2 지지부(141c, 142c)를 포함한다.The first and second metal frames 141 and 142 include first and second
제1 및 제2 상부 몸체부(141a, 142a)는 제1 및 제2 외부 전극(131, 132)의 실장 면과 각각 접합된다.The first and second
이때, 제1 및 제2 상부 몸체부(141a, 142a)의 각각의 최대 폭은 세라믹 본체(110)의 길이의 1/2 미만일 수 있다.At this time, the maximum width of each of the first and second
제1 및 제2 하부 몸체부(141b, 142b)는 제1 및 제2 상부 몸체부(141a, 142a)와 두께 방향(T)으로 각각 마주보게 배치되며, 후술하는 기판의 전극 패드에 접합되는 부분이다.The first and second
이때, 제1 및 제2 하부 몸체부(141b, 142b)의 각각의 최대 폭은 세라믹 본체(110)의 길이의 1/2 미만일 수 있다.At this time, the maximum width of each of the first and second
제1 및 제2 지지부(141c, 142c)는 제1 및 제2 상부 몸체부(141a, 142a)의 일단과 제1 및 제2 하부 몸체부(141b, 142b)의 일단을 서로 연결하며, 제1 및 제2 외부 전극(131, 132) 보다 세라믹 본체(110)의 중앙 측에 배치된다.The first and
이러한 구성에 따라, 제1 및 제2 금속 프레임(141, 142)은 각각 '⊃'또는 ']'와 '⊂' 또는 '['의 형상을 가질 수 있으며, 내부에 제1 및 제2 스페이스부(151, 152)가 각각 마련될 수 있다.According to this configuration, the first and second metal frames 141 and 142 may have shapes of'⊃' or']' and'⊂' or'[', respectively, and the first and second space parts therein (151, 152) may be provided respectively.
따라서, 적층 세라믹 전자 부품(100)을 기판에 실장하면 솔더는 제1 및 제2 금속 프레임(141, 142)과 기판을 접합하는데, 이때 제1 및 제2 지지부(141c, 142c)는 적층 세라믹 전자 부품(100)을 기판으로부터 소정 높이 이격시킬 뿐만 아니라, 상기 솔더가 제1 및 제2 스페이스부(151, 152)에 수용되므로 상기 솔더가 제1 및 제2 외부 전극(121, 122)가 직접 접촉되지 않도록 한다.Therefore, when the multilayer ceramic
이러한 제1 및 제2 금속 프레임(141, 142)은 도전성 물질로서, 예컨대 도전성을 갖는 금속, 전도성 에폭시 등의 전도성 수지 또는 금속이 코팅된 기판 등 여러 가지를 사용할 수 있으며, 본 발명에 따른 금속 프레임의 재질이 특정 물질로 한정되는 것은 아니다.
The first and second metal frames 141 and 142 may be used as a conductive material, for example, a metal having conductivity, a conductive resin such as conductive epoxy, or a substrate coated with a metal, and the metal frame according to the present invention The material of is not limited to a specific material.
이하, 본 실시 형태에 다른 적층 세라믹 전자 부품에 포함되는 구성 요소들의 치수와 어쿠스틱 노이즈에 대한 관계를 설명한다.Hereinafter, the relationship between dimensions and acoustic noise of components included in the multilayer ceramic electronic component according to the present embodiment will be described.
여기서, 세라믹 본체(100)의 길이를 L로, 제1 또는 제2 지지부(141c, 142c)의 높이를 A로, 제1 또는 제2 하부 몸체부(141b, 142b)의 폭을 B로, 제1 또는 제2 하부 몸체부(141b, 142b)의 길이를 C로 규정한다.Here, the length of the
이때, 제1 또는 제2 지지부(141c, 142c)의 높이(A)는 제1 또는 제2 지지부(141c, 142c)의 하단부터 제1 또는 제2 상부 몸체부(141a, 142a)의 하면까지의 거리를 의미한다.
At this time, the height A of the first or
적층 세라믹 전자 부품(100)이 기판에 실장된 상태에서 적층 세라믹 전자 부품(100)의 제1 및 제2 측면(3, 4)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)이 형성된 세라믹 본체(110)의 제1 및 제2 측면(3, 4)은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
The polarities of the first and second
본 실시 형태의 제1 및 제2 금속 프레임(141, 142)은 적층 세라믹 전자 부품(100)를 기판에 실장시 적층 세라믹 커패시터와 상기 기판 사이에 소정의 간격을 확보하도록 하여 제1 및 제2 외부 전극(131, 132)과 솔더가 직접 닿지 않도록 하며, 적층 세라믹 커패시터의 진동이 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 것을 일정 부분 직접 완화시킴으로써 어쿠스틱 노이즈를 감소시킬 수 있다.The first and second metal frames 141 and 142 of the present embodiment are configured to secure a predetermined distance between the multilayer ceramic capacitor and the substrate when the multilayer ceramic
또한, 본 실시 형태의 제1 및 제2 금속 프레임(141, 142)은 솔더가 제1 및 제2 스페이스부(151, 152)에 수용되므로 솔더가 제1 및 제2 외부 전극(131, 132)과 직접 닿는 것을 방지하는 효과가 향상될 수 있다.
Further, in the first and second metal frames 141 and 142 of the present embodiment, the solder is accommodated in the first and
이때, 세라믹 본체(110)의 길이-폭 방향(L-W)의 면적에 대한 제1 및 제2 스페이스부(151, 152)의 길이-두께 방향(L-T)의 면적(A×B)의 비율 (A×B)/(C×L)는, 0.0115≤(A×B)/(C×L)≤0.4100의 범위를 만족할 수 있다.At this time, the ratio of the area (A×B) of the length-thickness direction (LT) of the first and
또한, 제1 또는 제2 지지부(141c, 142c)의 높이(A)와 제1 또는 제2 하부 몸체부(141b, 142b)의 길이(C) 사이의 비율 A/C는 0.079≤A/C≤2.748의 범위를 만족할 수 있다.In addition, the ratio A/C between the height A of the first or
또한, 세라믹 본체(110)의 길이(L)와 제1 또는 제2 하부 몸체부(141b, 142b)의 폭(B)의 비율(B/L)은 0.050≤B/L≤0.471의 범위를 만족할 수 있다.In addition, the ratio (B/L) of the length L of the
상기 A 또는 B가 너무 작은 경우, 적층 세라믹 전자 부품(100)을 기판에 실장시 솔더가 제1 또는 제2 금속 프레임(141, 142)을 타고 올라가서 적층 세라믹 커패시터의 제1 또는 제2 외부 전극(131, 132)에 직접 접촉하거나 또는 제1 및 제2 금속 프레임(141, 142)의 탄성력이 지나치게 커져서 진동을 완화시키는 작용이 제대로 이루어지지 않아 어쿠스틱 노이즈를 저감시키는 효과가 저하될 수 있다.
When the A or B is too small, when the multilayer ceramic
한편, 도 4에 도시된 바와 같이, 본 발명의 제1 및 제2 금속 프레임(1410, 1420)은 제1 및 제2 상부 몸체부(141a, 142a)의 타단에 제1 및 제2 외부 전극(131, 132)의 몸체부의 일부와 각각 접합되도록 제1 및 제2 가이드부(141d, 142d)가 상측으로 연장 형성될 수 있다.Meanwhile, as illustrated in FIG. 4, the first and
또한, 제1 및 제2 가이드부(141d, 142d)는 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 금속 프레임(141, 142)의 접합 강도를 향상시키기 위한 것이며, 제1 및 제2 가이드부(141d, 142d)는 제1 및 제2 상부 몸체부(141a, 142a)의 타단에서 수직으로 연장 형성된다.In addition, the first and
이때, 제1 및 제2 가이드부(141d, 142d)의 최대 높이는 세라믹 본체(110)의 높이의 1/3 미만으로 형성될 수 있다.At this time, the maximum heights of the first and
한편, 도 5에 도시된 바와 같이, 제1 및 제2 금속 프레임(141', 142')의 제1 및 제2 가이드부(141e, 142e)는 제1 및 제2 상부 몸체부(141a, 142a)의 타단에서 소정 각도로 경사지게 형성될 수도 있다.
Meanwhile, as illustrated in FIG. 5, the first and
실험 예Experimental example
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 전자 부품은 하기와 같이 제작되었다.A multilayer ceramic electronic component according to an embodiment and a comparative example of the present invention was manufactured as follows.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.A plurality of ceramic green sheets prepared to a thickness of 1.8 μm is prepared by applying and drying a slurry formed of a powder such as barium titanate (BaTiO 3 ) on a carrier film.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 세라믹 그린 시트의 양 단면을 통해 번갈아 노출되도록 제1 및 제2 내부 전극을 형성한다.Next, a conductive paste for a nickel inner electrode is applied to the ceramic green sheet by using a screen to form first and second inner electrodes so that they are alternately exposed through both ends of the ceramic green sheet.
상기 세라믹 그린 시트는 예컨대 약 370 층으로 적층하여 적층체를 형성하며, 상기 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 제1 및 제2 내부 전극(121, 122)이 형성된 세라믹 그린 시트의 상부 및 하부에 배치한다.The ceramic green sheets are stacked, for example, by about 370 layers to form a laminate, and the ceramic green sheets on which the first and second internal electrodes are not formed are formed on the first and second
이와 같이 형성된 적층체를 약 85 ?에서 약 1,000 kgf/cm2 의 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.The thus formed laminate was subjected to isostatic pressing at a pressure condition of about 85? To about 1,000 kgf/cm 2 .
이후, 압착이 완료된 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ?, 약 60 시간 유지하여 탈바인더를 진행하였다.Subsequently, the laminated body in which the pressing was completed was cut in the form of individual chips, and the cut chips were maintained in the atmosphere for about 230? And about 60 hours to proceed with binder removal.
다음으로, 약 1,200 ?에서 상기 제1 및 제2 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소 분압하 환원분위기에서 소성하여 세라믹 본체를 마련하였다.Next, the ceramic body was prepared by firing in a reducing atmosphere under an oxygen partial pressure of 10 -11 to 10 -10 atm lower than the Ni/NiO equilibrium oxygen partial pressure so that the first and second internal electrodes were not oxidized at about 1,200 ?.
소성 후 세라믹 본체의 사이즈는 길이×폭(L×W)이 약 1.64 mm×0.88 mm(L×W, 1608 사이즈)이었다. The size of the ceramic body after firing was about 1.64 mm×0.88 mm (L×W, 1608 size) in length×width (L×W).
다음으로, 상기 세라믹 본체의 양 단부에 제1 및 제2 외부 전극을 각각 형성하는 공정을 거친다.Next, the first and second external electrodes are formed at both ends of the ceramic body, respectively.
다음으로, 상기 세라믹 본체의 하면에 상기 제1 및 제2 외부 전극과 각각 접속되도록 제1 및 제2 금속 프레임을 배치한다.Next, first and second metal frames are disposed on the lower surface of the ceramic body to be connected to the first and second external electrodes, respectively.
이때, 상기 제1 및 제2 금속 프레임은 제1 및 제2 지지부가 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되도록 한다.At this time, the first and second metal frames allow the first and second support portions to be disposed on the center side of the ceramic body rather than the first and second external electrodes.
여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다.
Here, the manufacturing tolerance was set to a range within ±0.1 mm in length×width (L×W), and when this was satisfied, an acoustic noise measurement was performed by experiment.
/(C*L) (A*B)
/(C*L)
Noise (dBA)Acoustic
Noise (dBA)
NGImplementation
NG
여기서, *는 비교 예
Here, * is a comparative example
상기 표 1의 데이터는 도 1과 같이 제작된 적층 세라믹 전자 부품(100)의 외형에서 해당 부분의 치수를 각각 측정하였다. In the data of Table 1, the dimensions of the respective parts were measured in the outer shape of the multilayer ceramic
여기서 A, B, C 및 L은 상기에서 설명한 바와 같이, 세라믹 본체(100)의 길이를 L 로, 제1 또는 제2 지지부(141c, 142c)의 높이를 A로, 제1 또는 제2 하부 몸체부(141b, 142b)의 폭을 B로, 제1 또는 제2 하부 몸체부(141b, 142b)의 길이를 C로 규정하였다.Here, A, B, C and L, as described above, the length of the
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판당 1개의 샘플(적층 세라믹 전자 부품)을 상하 방향으로 구분하여 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.In order to measure acoustic noise, one sample (a multilayer ceramic electronic component) per substrate for acoustic noise measurement was divided in the vertical direction and mounted on the substrate, and the substrate was mounted on a measuring jig.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 샘플의 양 단자에 DC 전압 및 전압 변동을 인가하였다.Then, DC voltage and voltage fluctuation were applied to both terminals of the sample mounted on the measurement jig using a DC power supply and a function generator.
그리고, 상기 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
Then, acoustic noise was measured through a microphone installed directly on the substrate.
상기 표 1을 참조하면, 세라믹 본체(110)의 길이-폭 방향(L-W)의 면적에 대한 제1 및 제2 스페이스부(151, 152)의 길이-두께 방향(L-T)의 면적(A×B)의 비율 (A×B)/(C×L)이, 0.0115≤(A×B)/(C×L)≤0.4100의 범위를 만족하는 실시 예인 샘플 3 내지 10과 샘플 14 내지 19에서 어쿠스틱 노이즈가 30 dBA 미만으로 줄어드는 것을 확인할 수 있다.Referring to Table 1 above, the area of the length-thickness direction LT of the first and
또한, 상기 (A×B)/(C×L)이 0.0115 미만인 샘플 1, 2, 12 및 13의 경우 어쿠스틱 노이즈가 40 dBA 이상으로 본 발명에 따른 실시 예에 비해 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.In addition, in the case of
또한, 상기 (A×B)/(C×L)이 0.4100을 초과하는 샘플 11의 경우 어쿠스틱 노이즈는 20 dBA 미만으로 양호하게 나타났으나, 실장 불량이 발생하였다.In addition, in the case of Sample 11 in which (A×B)/(C×L) exceeded 0.4100, acoustic noise was found to be less than 20 dBA, but mounting failure occurred.
상기 표 1에서, 실장 NG가 "NG"로 표시된 것은 샘플의 높이가 지나치게 커서 실장 과정에서 칩이 쓰러지는 것을 의미한다.
In Table 1, when the mounting NG is indicated as "NG", it means that the height of the sample is too large, and the chip collapses during the mounting process.
또한, 제1 또는 제2 지지부(141c, 142c)의 높이(A)와 제1 또는 제2 하부 몸체부(141b, 142b)의 길이(C) 사이의 비율 A/C는 0.079≤A/C≤2.748의 범위를 만족하며, 동시에 세라믹 본체(110)의 길이(L)와 제1 또는 제2 하부 몸체부(141b, 142b)의 폭(B)의 비율(B/L)은 0.050≤B/L≤0.471의 범위를 만족할 때 어쿠스틱 노이즈가 줄어듦을 알 수 있다..
In addition, the ratio A/C between the height A of the first or
적층 세라믹 전자 부품의 실장 기판Multilayer ceramic electronic component mounting board
도 6 및 도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)의 실장 기판(200)은 적층 세라믹 커패시터가 수평하게 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
6 and 7, the mounting
이때, 적층 세라믹 전자 부품(100)은 제1 및 제2 금속 프레임(141, 142)의 제1 및 제2 하부 몸체부(141b, 142b)가 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
At this time, the multilayer ceramic
위와 같이 적층 세라믹 전자 부품(100)이 기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.When the voltage is applied while the multilayer ceramic
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(231, 232)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(231, 232)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
At this time, the sizes of the first and
한편, 도 6에 도시된 바와 같이, 제1 및 제2 금속 프레임(141, 142)의 제1 또는 제2 하부 몸체부(141b, 142b)의 폭(B)을 길게 하는 경우, 적층 세라믹 전자 부품(100)을 기판(210)에 실장시 전류패스(current path, CP)의 단면적이 감소하여 ESL의 증가를 억제할 수 있다.
Meanwhile, as illustrated in FIG. 6, when the width B of the first or second
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
Although the embodiments of the present invention have been described in detail above, the scope of rights of the present invention is not limited thereto, and it is possible that various modifications and variations are possible without departing from the technical details of the present invention as set forth in the claims. It will be apparent to those skilled in the art.
100 ; 적층 세라믹 전자 부품
111 ; 유전체층
110 ; 세라믹 본체
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
141, 142 ; 제1 및 제2 금속 프레임
151, 152 ; 제1 및 제2 스페이스부
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더100; Multilayer ceramic electronic components
111; Dielectric layer
110; Ceramic body
112, 113; Cover layer
121, 122; First and second internal electrodes
131, 132; First and second external electrodes
141, 142; First and second metal frames
151, 152; 1st and 2nd space part
200; Mounting board
210; Board
221, 222; First and second electrode pads
231, 232; Solder
Claims (16)
상기 제1 및 제2 금속 프레임은 상기 제1 및 제2 외부 전극과 각각 접합되는 제1 및 제2 상부 몸체부와, 상기 제1 및 제2 상부 몸체부와 각각 마주보게 배치된 제1 및 제2 하부 몸체부와, 상기 제1 및 제2 상부 몸체부의 일단과 상기 제1 및 제2 하부 몸체부의 일단을 서로 연결하는 제1 및 제2 지지부를 포함하며,
상기 제1 및 제2 지지부는, 상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되고, 상기 세라믹 본체의 두께 방향으로 상기 제1 및 제2 외부 전극과 오버랩 되지 않는 적층 세라믹 전자 부품.
First and second metal frames are formed to be connected to the first and second external electrodes, respectively, which provide voltages of different polarities on the mounting surface of the ceramic body,
The first and second metal frames include first and second upper body parts that are bonded to the first and second external electrodes, respectively, and first and second opposing first and second upper body parts, respectively. 2 lower body parts, and the first and second upper body parts, and the first and second lower body parts, the first and second support parts connecting to each other,
The first and second support portions are disposed at the center side of the ceramic body in the longitudinal direction of the ceramic body, and are disposed at the center side of the ceramic body, and the first and second external electrodes in the thickness direction of the ceramic body. And multilayer ceramic electronic components that do not overlap.
상기 세라믹 본체의 길이를 L로, 상기 제1 또는 제2 지지부의 높이를 A로, 상기 제1 또는 제2 하부 몸체부의 폭을 B로, 상기 제1 또는 제2 하부 몸체부의 길이를 C로 규정할 때,
0.0115≤(A×B)/(C×L)≤0.4100의 범위를 만족하는 적층 세라믹 전자 부품.
According to claim 1,
Define the length of the ceramic body as L, the height of the first or second support portion as A, the width of the first or second lower body portion as B, and the length of the first or second lower body portion as C when doing,
A multilayer ceramic electronic component satisfying the range of 0.0115≤(A×B)/(C×L)≤0.4100.
상기 세라믹 본체의 길이를 L로, 상기 제1 또는 제2 지지부의 높이를 A로, 상기 제1 또는 제2 하부 몸체부의 폭을 B로, 상기 제1 또는 제2 하부 몸체부의 길이를 C로 규정할 때,
0.079≤A/C≤2.748의 범위를 만족하고, 0.050≤B/L≤0.471의 범위를 만족하는 적층 세라믹 전자 부품.
According to claim 1,
Define the length of the ceramic body as L, the height of the first or second support portion as A, the width of the first or second lower body portion as B, and the length of the first or second lower body portion as C when doing,
A multilayer ceramic electronic component that satisfies the range of 0.079≤A/C≤2.748 and satisfies the range of 0.050≤B/L≤0.471.
상기 제1 및 제2 하부 몸체부의 각각의 최대 폭은 상기 세라믹 본체의 길이의 1/2 미만인 적층 세라믹 전자 부품.
According to claim 1,
The maximum width of each of the first and second lower body portions is less than 1/2 of the length of the ceramic body.
상기 세라믹 본체의 양 단부에 각각 배치되며, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및
상기 세라믹 본체의 실장 면에 상기 제1 및 제2 외부 전극과 각각 접속되도록 배치된 제1 및 제2 금속 프레임; 을 포함하며,
상기 제1 및 제2 금속 프레임은 상기 제1 및 제2 외부 전극의 실장 면과 각각 접합되는 제1 및 제2 상부 몸체부와, 상기 제1 및 제2 상부 몸체부와 각각 마주보게 배치된 제1 및 제2 하부 몸체부와, 상기 제1 및 제2 상부 몸체부의 일단과 상기 제1 및 제2 하부 몸체부의 일단을 서로 연결하는 제1 및 제2 지지부를 포함하며,
상기 제1 및 제2 지지부는, 상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 외부 전극 보다 상기 세라믹 본체의 중앙 측에 배치되고, 상기 세라믹 본체의 두께 방향으로 상기 제1 및 제2 외부 전극과 오버랩 되지 않는 적층 세라믹 전자 부품.
A ceramic body including a plurality of dielectric layers and the dielectric layers interposed therebetween and including a plurality of first and second internal electrodes alternately exposed in a longitudinal direction of the ceramic body;
First and second external electrodes disposed on both ends of the ceramic body and connected to the first and second internal electrodes, respectively; And
First and second metal frames disposed on the mounting surface of the ceramic body to be connected to the first and second external electrodes, respectively; It includes,
The first and second metal frames may include first and second upper body parts that are respectively bonded to mounting surfaces of the first and second external electrodes, and first and second upper body parts that face each other. The first and second lower body parts, and the first and second support parts connecting the ends of the first and second upper body parts and the ends of the first and second lower body parts to each other,
The first and second support portions are disposed at the center side of the ceramic body in the longitudinal direction of the ceramic body, and are disposed at the center side of the ceramic body, and the first and second external electrodes in the thickness direction of the ceramic body. And multilayer ceramic electronic components that do not overlap.
상기 세라믹 본체는 유전체층과 제1 및 제2 내부 전극이 실장 면에 대해 수평으로 적층되는 적층 세라믹 전자 부품.
The method of claim 5,
The ceramic body is a multilayer ceramic electronic component in which a dielectric layer and first and second internal electrodes are horizontally stacked with respect to a mounting surface.
상기 세라믹 본체는 유전체층과 제1 및 제2 내부 전극이 실장 면에 대해 수직으로 적층되는 적층 세라믹 전자 부품.
The method of claim 5,
The ceramic body is a multilayer ceramic electronic component in which a dielectric layer and first and second internal electrodes are vertically stacked with respect to a mounting surface.
상기 세라믹 본체의 길이를 L로, 상기 제1 또는 제2 지지부의 높이를 A로, 상기 제1 또는 제2 하부 몸체부의 폭을 B로, 상기 제1 또는 제2 하부 몸체부의 길이를 C로 규정할 때,
0.0115≤(A×B)/(C×L)≤0.4100의 범위를 만족하는 적층 세라믹 전자 부품.
The method of claim 5,
Define the length of the ceramic body as L, the height of the first or second support portion as A, the width of the first or second lower body portion as B, and the length of the first or second lower body portion as C when doing,
A multilayer ceramic electronic component satisfying the range of 0.0115≤(A×B)/(C×L)≤0.4100.
상기 세라믹 본체의 길이를 L로, 상기 제1 또는 제2 지지부의 높이를 A로, 상기 제1 또는 제2 하부 몸체부의 폭을 B로, 상기 제1 또는 제2 하부 몸체부의 길이를 C로 규정할 때,
0.079≤A/C≤2.748의 범위를 만족하고, 0.050≤B/L≤0.471의 범위를 만족하는 적층 세라믹 전자 부품.
The method of claim 5,
Define the length of the ceramic body as L, the height of the first or second support portion as A, the width of the first or second lower body portion as B, and the length of the first or second lower body portion as C when doing,
A multilayer ceramic electronic component that satisfies the range of 0.079≤A/C≤2.748 and satisfies the range of 0.050≤B/L≤0.471.
상기 제1 및 제2 하부 몸체부의 각각의 최대 폭은 상기 세라믹 본체의 길이의 1/2 미만인 적층 세라믹 전자 부품.
The method of claim 5,
The maximum width of each of the first and second lower body portions is less than 1/2 of the length of the ceramic body.
상기 제1 및 제2 상부 몸체부의 타단에 상기 제1 및 제2 외부 전극의 몸체부의 일부와 각각 접합되도록 제1 및 제2 가이드부가 상측으로 연장 형성되는 적층 세라믹 전자 부품.
The method of claim 5,
A multilayer ceramic electronic component in which first and second guide portions are formed to extend upward so as to be joined to a portion of the body portion of the first and second external electrodes, respectively, at the other ends of the first and second upper body portions.
상기 제1 및 제2 가이드부는 상기 제1 및 제2 상부 몸체부의 타단에서 수직으로 연장 형성되는 적층 세라믹 전자 부품.
The method of claim 11,
The first and second guide parts are multilayer ceramic electronic components formed to extend vertically from the other ends of the first and second upper body parts.
상기 제1 및 제2 가이드부의 최대 높이는 상기 세라믹 본체의 높이의 1/3 미만인 적층 세라믹 전자 부품.
The method of claim 12,
The maximum height of the first and second guide portions is less than 1/3 of the height of the ceramic body.
상기 제1 및 제2 가이드부는 상기 제1 및 제2 상부 몸체부의 타단에서 경사지게 연장 형성되는 적층 세라믹 전자 부품.
The method of claim 11,
The first and second guide parts are multilayer ceramic electronic components formed to extend obliquely from the other ends of the first and second upper body parts.
상기 세라믹 본체는 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 각각 유전체 커버층이 배치되는 적층 세라믹 전자 부품.
The method of claim 5,
The ceramic body is a multilayer ceramic electronic component in which a dielectric cover layer is disposed on top of a top internal electrode and below a bottom inner electrode.
상기 기판 상에 배치된 제1항 내지 제15항 중 어느 한 항의 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품의 실장 기판.A substrate having a plurality of electrode pads thereon; And
The multilayer ceramic electronic component of any one of claims 1 to 15 disposed on the substrate; A mounting substrate for a multilayer ceramic electronic component comprising a.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020150016010A KR102139758B1 (en) | 2015-02-02 | 2015-02-02 | Multi-layered ceramic electronic component and board having the same mounted thereon |
JP2015113753A JP6590306B2 (en) | 2015-02-02 | 2015-06-04 | Multilayer ceramic electronic component and its mounting board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020150016010A KR102139758B1 (en) | 2015-02-02 | 2015-02-02 | Multi-layered ceramic electronic component and board having the same mounted thereon |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20160094691A KR20160094691A (en) | 2016-08-10 |
KR102139758B1 true KR102139758B1 (en) | 2020-07-31 |
Family
ID=56570844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020150016010A KR102139758B1 (en) | 2015-02-02 | 2015-02-02 | Multi-layered ceramic electronic component and board having the same mounted thereon |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6590306B2 (en) |
KR (1) | KR102139758B1 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6571469B2 (en) * | 2015-09-26 | 2019-09-04 | 京セラ株式会社 | Multilayer capacitor and its mounting structure |
KR102018308B1 (en) * | 2017-05-04 | 2019-09-05 | 삼성전기주식회사 | Electronic component and board having the same mounted thereon |
KR102380840B1 (en) * | 2017-06-08 | 2022-04-01 | 삼성전기주식회사 | Electronic component and board having the same mounted thereon |
CN110312359A (en) * | 2018-03-27 | 2019-10-08 | 联发科技股份有限公司 | For reducing the apparatus and method of capacitor noise |
JP7097761B2 (en) * | 2018-06-27 | 2022-07-08 | 株式会社村田製作所 | Multilayer ceramic electronic components |
KR102194707B1 (en) | 2018-08-16 | 2020-12-23 | 삼성전기주식회사 | Electronic component |
KR102351179B1 (en) * | 2019-11-25 | 2022-01-14 | 삼성전기주식회사 | Composite electronic component |
KR20210075672A (en) * | 2019-12-13 | 2021-06-23 | 삼성전기주식회사 | Electronic component |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100188798A1 (en) * | 2009-01-28 | 2010-07-29 | Tdk Corporation | Multilayer capacitor and method of manufacturing same |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08273976A (en) * | 1995-04-03 | 1996-10-18 | Murata Mfg Co Ltd | Mounting structure of chip type electronic component |
JP3206734B2 (en) * | 1997-06-27 | 2001-09-10 | ティーディーケイ株式会社 | Ceramic capacitors |
JP2012033655A (en) * | 2010-07-29 | 2012-02-16 | Tdk Corp | Ceramic capacitor |
KR101452067B1 (en) * | 2012-12-14 | 2014-10-16 | 삼성전기주식회사 | Multi-layered ceramic capacitor and board for mounting the same |
KR101452074B1 (en) * | 2012-12-27 | 2014-10-16 | 삼성전기주식회사 | Multi-layered ceramic capacitor and board for mounting the same |
JP2014187315A (en) * | 2013-03-25 | 2014-10-02 | Murata Mfg Co Ltd | Electronic component |
-
2015
- 2015-02-02 KR KR1020150016010A patent/KR102139758B1/en active IP Right Grant
- 2015-06-04 JP JP2015113753A patent/JP6590306B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100188798A1 (en) * | 2009-01-28 | 2010-07-29 | Tdk Corporation | Multilayer capacitor and method of manufacturing same |
Also Published As
Publication number | Publication date |
---|---|
KR20160094691A (en) | 2016-08-10 |
JP6590306B2 (en) | 2019-10-16 |
JP2016143882A (en) | 2016-08-08 |
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