KR102018308B1 - Electronic component and board having the same mounted thereon - Google Patents

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KR102018308B1
KR102018308B1 KR1020170086206A KR20170086206A KR102018308B1 KR 102018308 B1 KR102018308 B1 KR 102018308B1 KR 1020170086206 A KR1020170086206 A KR 1020170086206A KR 20170086206 A KR20170086206 A KR 20170086206A KR 102018308 B1 KR102018308 B1 KR 102018308B1
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Abstract

본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 솔더 수용부가 마련되도록 상기 제1 밴드부 상에 배치되는 제1 접속 단자; 및 상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 솔더 수용부가 마련되도록 상기 제2 밴드부 상에 배치되는 제2 접속 단자; 를 포함하는 적층형 전자 부품 및 그 실장 기판을 제공한다.The present invention includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, the first and second surfaces opposing each other, and the first and second surfaces facing each other. Third and fourth surfaces facing each other, fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces, and opposed to each other; A capacitor body at which one end of the electrode is exposed through the third and fourth surfaces, respectively; First and second connecting portions disposed on third and fourth surfaces of the capacitor body, respectively, and first and second band portions extending from the first and second connecting portions to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising; A first connection terminal disposed on the first band portion such that a first solder accommodating portion is opened on the first surface side of the capacitor body toward the third surface of the capacitor body; And a second connection terminal disposed on the second band portion such that a second solder receiving portion is opened on the first surface side of the capacitor body toward the fourth surface of the capacitor body. It provides a laminated electronic component and its mounting substrate comprising a.

Description

적층형 전자 부품 및 그 실장 기판{ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}Multilayer Electronic Component and Mounting Board thereof {ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}

본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
The present invention relates to a laminated electronic component and a mounting substrate thereof.

적층형 전자 부품 중 하나로서 적층형 커패시터는 유전체 재료로 이루어지고, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.As one of the stacked electronic components, the stacked capacitor is made of a dielectric material, and since the dielectric material is piezoelectric, it can be modified in synchronization with an applied voltage.

인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 이에 기판의 진동이 소리로 들리게 된다. 이러한 소리를 어쿠스틱 노이즈라고 한다.
When the period of the applied voltage is in the audible frequency band, the displacement becomes a vibration and is transmitted to the substrate through the solder, so that the vibration of the substrate is audible. This sound is called acoustic noise.

상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다. 또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.The acoustic noise may be perceived as a malfunction of the device by the user as a strange sound when the operating environment of the device is quiet. In addition, in a device having a voice circuit, the acoustic noise may be superimposed on the voice output to reduce the quality of the device.

또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
In addition, apart from acoustic noise perceived by the human ear, when the piezoelectric vibration of the multilayer capacitor is generated in a high frequency region of 20 kHz or more, it may cause malfunction of various sensors used in IT and industrial / electric fields.

한편, 커패시터의 외부 전극과 기판은 솔더로 연결되고, 이때 솔더는 커패시터 바디의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성된다.On the other hand, the external electrode and the substrate of the capacitor are connected by solder, wherein the solder is formed to be inclined at a constant height along the surface of the external electrode on both sides or both cross-sections of the capacitor body.

이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층형 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되어 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있었다.
In this case, the larger the volume and height of the solder, there is a problem that the magnitude of the acoustic noise generated by the vibration of the multilayer capacitor is more easily transmitted to the substrate.

일본등록특허 제3847265호Japanese Patent No. 3847265 국내공개특허 제10-2010-0087622호Domestic Publication No. 10-2010-0087622 국내공개특허 제10-2015-0127965호Domestic Publication No. 10-2015-0127965 국내공개특허 제10-2015-0118386호Domestic Publication No. 10-2015-0118386

본 발명의 목적은 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a laminated electronic component and a mounting substrate thereof capable of reducing acoustic noise and high frequency vibration of 20 kHz or more.

본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 솔더 수용부가 마련되도록 상기 제1 밴드부 상에 배치되는 제1 접속 단자; 및 상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 솔더 수용부가 마련되도록 상기 제2 밴드부 상에 배치되는 제2 접속 단자; 를 포함하는 적층형 전자 부품을 제공한다.
One aspect of the present invention includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, and the first and second surfaces opposing each other, and the first and second surfaces. And fifth and sixth surfaces connected to and opposed to each other, the fifth and sixth surfaces connected to and connected to the third and fourth surfaces and opposite to each other. A capacitor body having one end of a second internal electrode exposed through the third and fourth surfaces, respectively; First and second connecting portions disposed on third and fourth surfaces of the capacitor body, respectively, and first and second band portions extending from the first and second connecting portions to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising; A first connection terminal disposed on the first band portion such that a first solder accommodating portion is opened on the first surface side of the capacitor body toward the third surface of the capacitor body; And a second connection terminal disposed on the second band portion such that a second solder receiving portion is opened on the first surface side of the capacitor body toward the fourth surface of the capacitor body. It provides a laminated electronic component comprising a.

본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 범프 단자로 이루어질 수 있다.In an embodiment of the present disclosure, the first and second connection terminals may be formed of bump terminals.

본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자의 표면 중 적어도 일부에 형성되는 제1 및 제2 도전성 수지층을 더 포함할 수 있다.In one embodiment of the present invention, the first and second connection terminal may further include a first and a second conductive resin layer formed on at least part of the surface.

본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 50㎛ 이상의 두께를 가질 수 있다.In one embodiment of the present invention, the first and second connection terminals may have a thickness of 50㎛ or more.

본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 상기 제1 및 제2 접속부로부터 각각 이격되게 배치되고, 상기 제1 솔더 수용부는 상기 제1 밴드부 하측에 상기 커패시터 바디의 제3 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제1 스페이스부이고, 상기 제2 솔더 수용부는 상기 제2 밴드부 하측에 상기 커패시터 바디의 제4 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제2 스페이스부일 수 있다.In an embodiment of the present disclosure, the first and second connection terminals are disposed to be spaced apart from the first and second connection portions, respectively, and the first solder receiving portion is disposed on the third surface of the capacitor body below the first band portion. And a first space portion which is open in a direction corresponding to the fifth and sixth surfaces, and the second solder receiving portion is disposed below the second band portion, and the fourth, fifth and sixth surfaces of the capacitor body. It may be a second space portion which is open toward the corresponding direction.

본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 상기 제1 및 제2 밴드부의 일부를 덮도록 형성될 수 있다.In one embodiment of the present invention, the first and second connection terminals may be formed to cover a portion of the first and second band portion.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되는 제3 및 제4 밴드부를 더 포함하고, 상기 제3 및 제4 밴드부 상에 상기 제1 및 제2 접속 단자와 대향되게 제3 및 제4 접속 단자가 각각 배치될 수 있다.In an embodiment of the present disclosure, the first and second external electrodes may further include third and fourth band portions extending from the first and second connection portions to a portion of the second surface of the capacitor body, respectively. Third and fourth connection terminals may be disposed on the third and fourth band portions to face the first and second connection terminals, respectively.

본 발명의 일 실시 예에서, 상기 제1 또는 제2 외부 전극에서, 상기 제1 또는 제2 밴드부의 폭을 BW로 하고, 상기 제1 또는 제2 접속부의 폭을 W로 하고, 제1 또는 제2 솔더 수용부의 길이를 G로 규정하면, BW/4≤G≤3BW/4를 만족할 수 있다.In one embodiment of the present invention, in the first or second external electrode, the width of the first or second band portion is BW, the width of the first or second connection portion is W, and the first or second When the length of the 2 solder accommodating part is prescribed | regulated as G, it can satisfy BW / 4 <= G <= 3BW / 4.

본 발명의 일 실시 예에서, 상기 제1 또는 제2 접속 단자의 폭을 BG로 하고, 상기 커패시터 바디의 폭을 W로 규정하면, W/2≤BG≤W를 만족할 수 있다. In an embodiment of the present disclosure, when the width of the first or second connection terminal is defined as BG and the width of the capacitor body is defined as W, W / 2 ≦ BG ≦ W may be satisfied.

본 발명의 일 실시 예에서, 상기 제1 접속 단자는 상기 제1 솔더 수용부가 마련되도록 제1 절개부를 가지며, 상기 제2 접속 단자는 상기 제2 솔더 수용부가 마련되도록 제2 절개부를 가질 수 있다.In an embodiment of the present disclosure, the first connection terminal may have a first cutout portion to provide the first solder receiving portion, and the second connection terminal may have a second cutout portion so that the second solder receiving portion is provided.

본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부가 곡면을 가지도록 형성될 수 있다.In one embodiment of the present invention, the first and second cutouts may be formed to have a curved surface.

본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부가 복수의 절곡된 면을 포함할 수 있다.In an embodiment of the present disclosure, the first and second cutouts may include a plurality of bent surfaces.

본 발명의 일 실시 예에서, 상기 제1 접속 단자는 상기 제1 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치되고, 상기 제2 접속 단자는 상기 제2 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치될 수 있다.In one embodiment of the present invention, the first connection terminal is disposed on the first band portion two spaced apart in the direction connecting the fifth and sixth surface of the capacitor body, the second connection terminal is the second connection terminal Two may be spaced apart from each other in a direction connecting the fifth and sixth surfaces of the capacitor body on the two band parts.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되는 제3 및 제4 밴드부를 더 포함하고, 상기 제3 및 제4 밴드부 상에 상기 제1 및 제2 접속 단자와 대향되게 제3 및 제4 접속 단자가 각각 배치되며, 상기 제3 접속 단자는 상기 제3 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치되고, 상기 제4 접속 단자는 상기 제4 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치될 수 있다.In an embodiment of the present disclosure, the first and second external electrodes may further include third and fourth band portions extending from the first and second connection portions to a portion of the second surface of the capacitor body, respectively. Third and fourth connection terminals are disposed on the third and fourth band portions so as to face the first and second connection terminals, respectively, and the third connection terminals are respectively disposed on the third band portion and the fifth and fourth connection terminals. Two may be spaced apart from each other in a direction connecting the sixth surface, and two fourth connection terminals may be spaced apart from each other in a direction connecting the fifth and sixth surfaces of the capacitor body on the fourth band portion. .

본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자의 저면이 평평하게 형성될 수 있다.In an embodiment of the present disclosure, bottom surfaces of the first and second connection terminals may be formed flat.

본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자가 실장 방향을 향해 볼록하게 형성될 수 있다.
In one embodiment of the present invention, the first and second connection terminals may be formed convexly toward the mounting direction.

본 발명의 다른 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 제1 밴드부 하측에 상기 커패시터 바디의 제3 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제1 스페이스부가 마련되도록, 상기 제1 밴드부 상에 상기 제1 접속부로부터 이격되게 배치되는 제1 접속 단자; 및 상기 제2 밴드부 하측에 상기 커패시터 바디의 제4 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제2 스페이스부가 마련되도록, 상기 제2 밴드부 상에 상기 제2 접속부로부터 이격되게 배치되는 제2 접속 단자; 를 포함하고, 상기 제1 및 제2 스페이스부가 제1 및 제2 솔더 수용부가 되는 적층형 전자 부품을 제공한다.
Another aspect of the invention includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, the first and second surfaces opposing each other, the first and second surfaces, respectively. And fifth and sixth surfaces connected to and opposed to each other, the fifth and sixth surfaces connected to and connected to the third and fourth surfaces and opposite to each other. A capacitor body having one end of a second internal electrode exposed through the third and fourth surfaces, respectively; First and second connecting portions disposed on third and fourth surfaces of the capacitor body, respectively, and first and second band portions extending from the first and second connecting portions to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising; A first space portion is disposed below the first band portion so as to be spaced apart from the first connection portion on the first band portion such that a first space portion is opened in a direction corresponding to the third, fifth and sixth surfaces of the capacitor body. A first connection terminal; And a second space portion below the second band portion, the second space portion being opened in a direction corresponding to the fourth, fifth and sixth surfaces of the capacitor body so as to be spaced apart from the second connection portion on the second band portion. A second connection terminal disposed; It includes, and provides a laminated electronic component that the first and second space portion is the first and second solder receiving portion.

본 발명의 또 다른 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 제1 밴드부 상에 배치되고, 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 절개부를 가지는 제1 접속 단자; 및 상기 제2 밴드부 상에 배치되고, 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 절개부를 가지는 제2 접속 단자; 를 포함하고, 상기 제1 및 제2 절개부가 제1 및 제2 솔더 수용부가 되는 적층형 전자 부품을 제공한다.Another aspect of the invention includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, the first and second faces opposing each other, the first and second faces. Third and fourth surfaces connected to and opposing one another, fifth and sixth surfaces connected to and opposing the first and second surfaces and opposing each other; And a capacitor body at which one end of a second internal electrode is exposed through the third and fourth surfaces, respectively. First and second connecting portions disposed on third and fourth surfaces of the capacitor body, respectively, and first and second band portions extending from the first and second connecting portions to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising; A first connection terminal disposed on the first band portion and having a first cutout opening toward the third surface of the capacitor body; And a second connection terminal disposed on the second band portion and having a second cutout opening toward the fourth surface of the capacitor body. And a first cut portion and a second cut portion, wherein the first and second solder receptacles are provided.

본 발명의 또 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자가 각각 접속되도록 실장되는 상기 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.
Another aspect of the invention, the substrate having a first and second electrode pads on one surface; And the stacked electronic component mounted on the first and second electrode pads such that first and second connection terminals are connected to each other. It provides a mounting substrate of a laminated electronic component comprising a.

본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.
According to one embodiment of the present invention, there is an effect capable of reducing acoustic noise and high frequency vibration of 20 kHz or more in a laminated electronic component.

도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 도시한 사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 제1 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 도 1의 I-I’선 단면도이다.
도 5는 도 1에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 7은 도 6에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 도시한 사시도이다.
도 8은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품에서 제1 및 제2 접속 단자가 다른 형태를 가지는 것을 도시한 사시도이다.
도 9는 도 1에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 10은 본 발명의 제3 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 11 및 도 12는 도 10에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 각각 도시한 사시도이다.
도 13은 도 10에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 14는 본 발명의 제3 실시 형태에 따른 적층형 전자 부품에서 제1 및 제2 접속 단자가 다른 형태를 가지는 것을 도시한 사시도이다.
도 15는 도 14에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 각각 도시한 사시도이다.
도 16은 도 14에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.
도 17은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.1 is a perspective view illustrating a laminated electronic component according to a first embodiment of the present invention.
FIG. 2 is a perspective view illustrating a plating layer formed on the first and second connection terminals in FIG. 1.
3A and 3B are plan views showing first and second internal electrodes of the stacked electronic component according to the first embodiment of the present invention, respectively.
4 is a cross-sectional view taken along line II ′ of FIG. 1.
FIG. 5 is a perspective view illustrating that third and fourth connection terminals are added to FIG. 1. FIG.
6 is a perspective view illustrating a laminated electronic component according to a second embodiment of the present invention.
FIG. 7 is a perspective view illustrating a plating layer formed on the first and second connection terminals in FIG. 6.
8 is a perspective view showing that the first and second connection terminals have different forms in the stacked electronic component according to the second embodiment of the present invention.
9 is a perspective view illustrating that third and fourth connection terminals are added to FIG. 1.
10 is a perspective view illustrating a laminated electronic component according to a third embodiment of the present invention.
11 and 12 are perspective views illustrating plating layers formed on the first and second connection terminals in FIG. 10, respectively.
FIG. 13 is a perspective view illustrating that third and fourth connection terminals are added to FIG. 10.
14 is a perspective view showing that the first and second connection terminals have different forms in the stacked electronic component according to the third embodiment of the present invention.
FIG. 15 is a perspective view illustrating a plating layer formed on the first and second connection terminals in FIG. 14, respectively.
FIG. 16 is a perspective view illustrating that third and fourth connection terminals are added to FIG. 14.
17 is a front view schematically showing a state in which a stacked electronic component according to a first embodiment of the present invention is mounted on a substrate.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Moreover, embodiment of this invention is provided in order to demonstrate this invention more completely to the person with average knowledge in the technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Shape and size of the elements in the drawings may be exaggerated for more clear description.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, the component with the same function within the range of the same idea shown by the figure of each embodiment is demonstrated using the same reference numeral.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, the inclusion of any component throughout the specification means that it may further include other components, except to exclude other components unless specifically stated otherwise.

도 1은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 도시한 사시도이고, 도 3(a) 및 도 3(b)는 본 발명의 제1 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이고, 도 4는 도 1의 I-I’선 단면도이다.
1 is a perspective view showing a laminated electronic component according to a first embodiment of the present invention, FIG. 2 is a perspective view showing a plating layer formed on the first and second connection terminals in FIG. 1, and FIGS. FIG. 3B is a plan view showing first and second internal electrodes of the stacked electronic component according to the first embodiment of the present invention, respectively, and FIG. 4 is a cross-sectional view taken along line II ′ of FIG. 1.

도 1 내지 도 4를 참조하면, 본 발명의 제1 실시 형태에 따른 적층형 전자 부품(100)은, 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 커패시터 바디의 실장 면 측에 제1 및 제2 솔더 수용부가 마련되도록 제1 및 제2 외부 전극(131, 132) 상에 각각 배치되는 제1 및 제2 접속 단자(141, 151)를 포함한다.
1 to 4, the stacked electronic component 100 according to the first embodiment of the present invention includes a capacitor body 110, first and second external electrodes 131 and 132, and mounting surfaces of the capacitor body. And first and second connection terminals 141 and 151 disposed on the first and second external electrodes 131 and 132, respectively, so that the first and second solder accommodating portions are provided on the side.

이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
Hereinafter, when the direction of the capacitor body 110 is defined in order to clearly describe the embodiment of the present invention, X, Y, and Z shown in the drawings indicate the length direction, the width direction, and the thickness direction of the capacitor body 110, respectively. . In addition, in this embodiment, the thickness direction can be used in the same concept as the lamination direction in which the dielectric layers are laminated.

커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.The capacitor body 110 is obtained by stacking a plurality of dielectric layers 111 in the Z direction and then firing the plurality of first and first electrodes alternately disposed in the Z direction with the plurality of dielectric layers 111 and the dielectric layers 111 interposed therebetween. 2 includes internal electrodes 121 and 122.

그리고, 커패시터 바디(110)의 Z방향으로 양측에는 필요시 소정 두께의 커버(112, 113)가 형성될 수 있다.In addition, covers 112 and 113 having a predetermined thickness may be formed on both sides of the capacitor body 110 in the Z direction.

이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
At this time, each of the dielectric layers 111 adjacent to each other of the capacitor body 110 may be integrated to such an extent that it is impossible to identify a boundary.

커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The capacitor body 110 may be generally hexahedral in shape, but the present invention is not limited thereto.

본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다. 본 실시 형태에서는, 제1 면(1)이 실장 면이 될 수 있다.
In the present embodiment, for convenience of description, both surfaces of the capacitor body 110 facing each other in the Z direction are connected to the first and second surfaces 1 and 2 and the first and second surfaces 1 and 2. And opposite surfaces facing each other in the X direction to the third and fourth surfaces 3 and 4, connected to the first and second surfaces 1 and 2, and to the third and fourth surfaces 3 and 4, respectively. Both surfaces facing each other in the Y direction will be defined as fifth and sixth surfaces 5 and 6. In this embodiment, the 1st surface 1 can be a mounting surface.

또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In addition, the dielectric layer 111 may include a high dielectric constant ceramic material, and may include, for example, BaTiO 3 -based ceramic powder, but the present invention is not limited thereto.

상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.The BaTiO 3 based ceramic powder is, for example, the BaTiO 3 Ca, Zr, etc., some employ the (Ba 1-x Ca x) TiO 3, Ba (Ti 1 - y Ca y) O 3, (Ba 1 - x Ca x ) (Ti 1 - y Zr y ) O 3 or Ba (Ti 1 - y Zr y ) O 3 , and the like, but the present invention is not limited thereto.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
In addition, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant, and the like may be further added to the dielectric layer 111. As the ceramic additive, for example, transition metal oxide or transition metal carbide, rare earth element, magnesium (Mg) or aluminum (Al) may be used.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.The first and second internal electrodes 121 and 122 are electrodes having different polarities, and are alternately disposed to face each other along the Z direction with the dielectric layer 111 interposed therebetween, and one end of the first and second internal electrodes 121 and 122 may be disposed at the third of the capacitor body 110. And fourth surfaces 3 and 4, respectively.

이때, 제1 및 제2 내부 전극 (121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.In this case, the first and second internal electrodes 121 and 122 may be electrically insulated from each other by the dielectric layer 111 interposed therebetween.

이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.The end portions of the first and second internal electrodes 121 and 122 alternately exposed through the third and fourth surfaces 3 and 4 of the capacitor body 110 may be described in detail below. The first and second external electrodes 131 and 132 disposed on the four surfaces 3 and 4 may be connected and electrically connected, respectively.

이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In this case, the first and second internal electrodes 121 and 122 may be formed of a conductive metal. For example, a material such as nickel (Ni) or nickel (Ni) may be used, but the present invention is not limited thereto. .

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.According to the above configuration, when a predetermined voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122 facing each other.

이때, 적층형 전자 부품(100)의 정전 용량은 Z방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
In this case, the capacitance of the stacked electronic component 100 may be proportional to the overlapped areas of the first and second internal electrodes 121 and 122 overlapping each other along the Z direction.

제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.The first and second external electrodes 131 and 132 may be provided with voltages having different polarities, and may be electrically connected to the exposed portions of the first and second internal electrodes 121 and 122, respectively.

이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.Plating layers may be formed on the surfaces of the first and second external electrodes 131 and 132 as necessary.

예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
For example, the first and second external electrodes 131 and 132 may include first and second conductive layers, first and second nickel (Ni) plating layers formed on the first and second conductive layers, and the first and second conductive layers. Each of the first and second tin (Sn) plating layers formed on the first and second plating layers may be included.

제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.The first external electrode 131 may include a first connecting portion 131a and a first band portion 131b.

제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되고 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제1 접속 단자(141)가 접속되는 부분이다.The first connecting portion 131a is a portion formed on the third surface 3 of the capacitor body 110 and connected to the first internal electrode 121, and the first band portion 131b is a capacitor at the first connecting portion 131a. It extends to a part of the first surface 1, which is the mounting surface of the body 110, and is a portion to which the first connection terminal 141 is connected.

이때, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
In this case, the first band part 131b may be further extended to a part of the second surface 2 of the capacitor body 110 and a part of the fifth and sixth surfaces 5 and 6 as necessary for the purpose of improving the fixing strength. Can be.

제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.The second external electrode 132 may include a second connection portion 132a and a second band portion 132b.

제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되고 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제2 접속 단자(151)가 접속되는 부분이다.The second connecting portion 132a is a portion formed on the fourth surface 4 of the capacitor body 110 and connected to the second internal electrode 122, and the second band portion 132b is a capacitor at the second connecting portion 132a. The portion extends to a part of the first surface 1, which is the mounting surface of the body 110, and is connected to the second connection terminal 151.

이때, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
At this time, the second band part 132b may be further extended to a part of the second surface 2 and the part of the fifth and sixth surfaces 5 and 6 of the capacitor body 110 when necessary for the purpose of improving the fixing strength. Can be.

제1 접속 단자(141)는 도체로 이루어지고, 커패시터 바디(110)의 제1 면(1) 측에서 제1 외부 전극(131)의 제1 밴드부(131b)와 마주보는 제1 접속 면, 상기 제1 접속 면과 Z방향으로 대향하는 면인 제2 접속면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 포함한다.The first connection terminal 141 is made of a conductor and faces the first band portion 131b of the first external electrode 131 on the first surface 1 side of the capacitor body 110. And a second connecting surface which is a surface facing the first connecting surface in the Z direction, and a first circumferential surface connecting the first and second connecting surfaces.

또한, 제1 접속 단자(141)는 제1 밴드부(131b)의 일부를 덮도록 형성되고, 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부(131b)의 하측에 제1 접속 단자(141)에 의해 커버되지 않은 부분이 솔더 포켓으로서의 제1 솔더 수용부가 되는 것이다.In addition, the first connection terminal 141 is formed to cover a part of the first band portion 131b, and is formed below the first band portion 131b toward the first surface 1 side, which is a mounting surface of the capacitor body 110. The part which is not covered by the 1st connection terminal 141 becomes a 1st solder accommodating part as a solder pocket.

또한, 제1 접속 단자(141)는 X방향으로 커패시터 바디(110)의 중심 쪽으로 편향되게 배치될 수 있다.In addition, the first connection terminal 141 may be disposed to be deflected toward the center of the capacitor body 110 in the X direction.

이때, 제1 접속 단자(141)는 X방향으로의 길이가 제1 밴드부(131b)의 길이(BW) 보다 짧을 수 있다.In this case, the length of the first connection terminal 141 may be shorter than the length BW of the first band part 131b.

이에 상기 제1 솔더 수용부가 커패시터 바디(110)의 제3 면(3)을 향해 개방되면서 솔더 포켓으로서의 공간(G)을 최대한 많이 확보할 수 있는 구조를 이루게 된다.
Accordingly, the first solder accommodating part is opened toward the third surface 3 of the capacitor body 110, thereby forming a structure in which the space G as the solder pocket can be secured as much as possible.

제2 접속 단자(151)는 도체로 이루어지고, 커패시터 바디(110)의 제1 면(1) 측에서 제2 외부 전극(132)의 제1 밴드부(132b)와 마주보는 제3 접속 면, 상기 제3 접속 면과 Z방향으로 대향하는 면인 제4 접속면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 포함한다.The second connection terminal 151 is made of a conductor and faces the first band portion 132b of the second external electrode 132 on the first surface 1 side of the capacitor body 110. And a fourth connecting surface which is a surface facing the third connecting surface in the Z direction, and a second circumferential surface connecting the third and fourth connecting surfaces.

또한, 제2 접속 단자(151)는 제2 밴드부(132b)의 일부를 덮도록 형성되고, 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제2 밴드부(132b)의 하측에 제2 접속 단자(151)에 의해 커버되지 않은 부분이 솔더 포켓으로서의 제2 솔더 수용부가 되는 것이다.In addition, the second connection terminal 151 is formed so as to cover a part of the second band portion 132b, and is formed below the second band portion 132b toward the first surface 1 side, which is a mounting surface of the capacitor body 110. The part which is not covered by the 2 connection terminal 151 becomes a 2nd solder accommodating part as a solder pocket.

또한, 제2 접속 단자(151)는 X방향으로 커패시터 바디(110)의 중심 쪽으로 편향되게 배치될 수 있다.In addition, the second connection terminal 151 may be disposed to be deflected toward the center of the capacitor body 110 in the X direction.

이때, 제2 접속 단자(151)는 X방향으로의 길이가 제1 밴드부(132b)의 길이 보다 짧을 수 있다.In this case, the length of the second connection terminal 151 may be shorter than the length of the first band part 132b in the X direction.

이에 상기 제2 솔더 수용부가 커패시터 바디(110)의 제4 면(3)을 향해 개방되면서 솔더 포켓으로서의 공간을 최대한 많이 확보할 수 있는 구조를 이루게 된다.
As a result, the second solder accommodating part is opened toward the fourth surface 3 of the capacitor body 110, thereby forming a structure capable of securing as much space as the solder pocket as much as possible.

본 실시 예에서는, 제1 접속 단자(141)는 제1 밴드부(131b) 상에 제1 접속부(131a)로부터 이격되게 배치되고, 제2 접속 단자(151)는 제2 밴드부(132b) 상에 제2 접속부(132a)로부터 이격되게 배치된다.In the present embodiment, the first connection terminal 141 is disposed on the first band portion 131b to be spaced apart from the first connection portion 131a, and the second connection terminal 151 is formed on the second band portion 132b. 2 is spaced apart from the connecting portion 132a.

이에, 제1 밴드부(131b) 하측에 커패시터 바디(110)의 제3 면(3), 제5 면(5) 및 제6 면(6)과 대응되는 방향을 향해 개방되는 제1 스페이스부(161)가 마련되고, 제1 스페이스부(161)는 제1 솔더 수용부가 될 수 있다.Accordingly, the first space portion 161 that is opened in a direction corresponding to the third surface 3, the fifth surface 5, and the sixth surface 6 of the capacitor body 110 under the first band portion 131b. ) May be provided, and the first space portion 161 may be a first solder accommodating portion.

또한, 제2 밴드부(132b) 하측에 커패시터 바디(110)의 제4 면(4), 제5 면(5) 및 제6 면(6)과 대응되는 방향을 향해 개방되는 제2 스페이스부(162)가 마련되고, 제2 스페이스부(162)는 제2 솔더 수용부가 될 수 있다. 이하, 실시 예에 대한 설명에서는, 스페이스부와 솔더 수용부는 동일한 도면부호를 사용하여 설명할 수 있다.
In addition, a second space portion 162 is opened below the second band portion 132b in a direction corresponding to the fourth surface 4, the fifth surface 5, and the sixth surface 6 of the capacitor body 110. ) Is provided, and the second space portion 162 may be a second solder receiving portion. Hereinafter, in the description of the embodiments, the space portion and the solder accommodating portion may be described using the same reference numerals.

도 5는 도 1에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.FIG. 5 is a perspective view illustrating that third and fourth connection terminals are added to FIG. 1. FIG.

도 5를 참조하면, 본 실시 형태의 적층형 전자 부품은 제3 및 제4 접속 단자(142, 152)를 더 포함할 수 있다. 이에, 적층형 전자 부품의 상하 방향성을 제거할 수 있다.Referring to FIG. 5, the stacked electronic component of the present embodiment may further include third and fourth connection terminals 142 and 152. Thus, the vertical direction of the laminated electronic component can be removed.

이를 위해, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부에서 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되는 제3 및 제4 밴드부(131c, 132c)를 더 포함하고, 제3 접속 단자(142)는 제3 밴드부(131c) 상에 제1 접속 단자(141)와 Z방향으로 대향되게 배치되며, 제4 접속 단자(152)는 제4 밴드부(132c) 상에 제2 접속 단자(151)와 Z방향으로 대향되게 배치될 수 있다.To this end, the first and second external electrodes 131 and 132 extend from the first and second connections to a part of the second surface 2 of the capacitor body 110 and the third and fourth band portions 131c and 132c. The third connection terminal 142 is disposed on the third band portion 131c so as to face the first connection terminal 141 in the Z-direction, and the fourth connection terminal 152 is the fourth band portion ( The second connection terminal 151 may be disposed on the 132c so as to face the Z-direction.

이때, 제3 및 제4 접속 단자(142, 152)는 제1 및 제2 접속 단자(141, 142)와 Z방향으로 서로 대응하는 위치에 유사한 형상으로 형성될 수 있다.
In this case, the third and fourth connection terminals 142 and 152 may be formed in a similar shape to the positions corresponding to each other in the Z direction with the first and second connection terminals 141 and 142.

이러한 제1 및 제2 접속 단자(141, 151)는 커패시터 바디(110)의 제1 면(1)에 Y방향을 따라 일자로 형성되는 범프 단자(Bump Terminal)로 이루어질 수 있다.The first and second connection terminals 141 and 151 may be formed as bump terminals formed on the first surface 1 of the capacitor body 110 along the Y direction.

또한, 제1 및 제2 접속 단자(141, 151)는 제1 및 제2 외부 전극(131, 132)과 동일한 재료로 이루어질 수 있으며, 제1 및 제2 외부 전극(131, 132)과 일체형으로 이루어질 수 있다.In addition, the first and second connection terminals 141 and 151 may be made of the same material as the first and second external electrodes 131 and 132, and may be integrated with the first and second external electrodes 131 and 132. Can be done.

또한, 제1 및 제2 접속 단자(141, 151)는 실장되는 기판과 커패시터 바디(110)를 소정 거리 이격 시켜 커패시터 바디(110)에서 발생하는 압전 진동이 기판으로 유입되는 것을 감소시킬 수 있다. 이러한 효과를 확보하기 위해, 제1 및 제2 접속 단자(141, 151)의 두께는 50㎛ 이상일 수 있다.In addition, the first and second connection terminals 141 and 151 may reduce the inflow of piezoelectric vibration generated from the capacitor body 110 into the substrate by separating the substrate and the capacitor body 110 from each other by a predetermined distance. In order to secure such an effect, the thicknesses of the first and second connection terminals 141 and 151 may be 50 μm or more.

제1 및 제2 접속 단자(141, 151)의 두께가 일정 두께 이상 되어야 솔더를 저장할 수 있는 공간이 충분히 확보되고, 이렇게 공간 확보가 되어야 솔더 필렛이 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)에 형성되는 것을 억제할 수 있다. 제1 및 제2 접속 단자(141, 151)의 두께가 100㎛ 미만이면 솔더 필렛이 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)에 형성되고, 이 솔더 필렛이 압전 진동이 기판으로 유입되는 경로로서의 역할을 하게 되어 소음 저감 효과가 저하될 수 있다.When the thickness of the first and second connection terminals 141 and 151 is equal to or greater than a predetermined thickness, sufficient space for storing the solder is secured, and when such a space is secured, the solder fillet is formed in the first and second external electrodes 131 and 132. Can be suppressed from being formed in the first and second connection portions 131a and 132a. If the thicknesses of the first and second connection terminals 141 and 151 are less than 100 μm, solder fillets are formed in the first and second connection portions 131a and 132a of the first and second external electrodes 131 and 132. The solder fillet may serve as a path through which piezoelectric vibrations enter the substrate, thereby reducing the noise reduction effect.

또한, 제1 및 제2 접속 단자(141, 151)는 필요시 도 2에서와 같이 표면에 도전성 에폭시와 같은 도전성 페이스트를 도포하여 도전성 수지층(141a, 151a)이 형성될 수 있다. 상기 도전성 에폭시는 예컨대 구리(Cu) 에폭시, 은(Ag) 에폭시 등일 수 있다.In addition, the conductive resin layers 141a and 151a may be formed on the first and second connection terminals 141 and 151 by coating a conductive paste such as conductive epoxy on the surface as shown in FIG. 2 as necessary. The conductive epoxy may be, for example, a copper (Cu) epoxy, a silver (Ag) epoxy, or the like.

한편, 도면에서는, 접속 단자의 표면 전체에 도전성 수지층이 형성되어 있으나, 도전성 수지층은 필요시 접속 단자 중 실장 면에만 또는 실장 면 중 일부에만 형성될 수 있다.On the other hand, in the drawing, although the conductive resin layer is formed on the entire surface of the connection terminal, the conductive resin layer may be formed only on the mounting surface or a part of the mounting surface of the connection terminal if necessary.

이러한 도전성 수지층은 압전 진동을 흡수하여 전자 부품의 어쿠스틱 노이즈를 더 저감시킬 수 있고, 셋(Set) 기판에서 커패시터 바디(110)로 전달되는 외력을 흡수하여 감소시킴으로써 적층형 전자 부품(100)의 신뢰성을 향상시킬 수 있다.The conductive resin layer absorbs piezoelectric vibration to further reduce acoustic noise of the electronic component, and absorbs and reduces external force transmitted from the set substrate to the capacitor body 110 to thereby increase reliability of the multilayer electronic component 100. Can improve.

또한, 제1 및 제2 접속 단자(141, 151)는 필요시 도금층을 포함할 수 있다. 상기 도금층은 제1 및 제2 접속 단자(141, 151) 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
In addition, the first and second connection terminals 141 and 151 may include a plating layer if necessary. The plating layer may include a nickel (Ni) plating layer formed on the first and second connection terminals 141 and 151 and a tin (Sn) plating layer formed on the nickel plating layer.

이때, 제1 또는 제2 외부 전극(131, 132)의 제1 또는 제2 밴드부(131b, 132b)의 폭을 BW로 하고, 제1 또는 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)의 폭을 W로 하고, 제1 또는 제2 솔더 수용부(161, 162)의 X방향의 길이를 G로 할 때, BW/4≤G≤3BW/4를 만족할 수 있다.In this case, the width of the first or second band portions 131b and 132b of the first or second external electrodes 131 and 132 is set to BW, and the first and second of the first or second external electrodes 131 and 132 are set to BW. BW / 4≤G≤3BW / 4 can be satisfied when the width of the connecting portions 131a and 132a is W and the length of the first or second solder accommodating portions 161 and 162 is G. have.

즉, 솔더 수용부의 크기를 결정하는 G를 외부 전극의 폭인 BW의 1/4 이상으로 확보하는 경우 솔더를 저장할 수 있는 공간이 충분히 확보되어 솔더 필렛이 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 접속부(131a, 132a)에 형성되는 것을 억제할 수 있다.That is, when G, which determines the size of the solder accommodating part, is secured to 1/4 or more of the width of the external electrode BW, sufficient space for storing the solder is secured so that the solder fillets are formed in the first and second external electrodes 131 and 132. Can be suppressed from being formed in the first and second connection portions 131a and 132a.

또한, 상기 G를 BW의 3/4 이상으로 확보하는 경우, 접속 단자에서 외부 전극을 지지하는 부분이 너무 작아지기 때문에 설치된 커패시터 바디가 쓰러지거나 또는 고착 강도가 약해 접속 단자가 외부 전극으로부터 예기치 않게 분리되는 등의 문제가 발생할 수 있다.
In addition, when the G is secured to 3/4 or more of the BW, the portion of the connecting terminal supporting the external electrode becomes too small, so that the installed capacitor body collapses or the adhesion strength is weak so that the connecting terminal is unexpectedly separated from the external electrode. Problems may occur.

그리고, 본 실시 형태에 따르면, W/2≤BG≤W를 만족할 수 있다. 여기서, BG는 제1 또는 제2 접속 단자(141, 151)의 Y방향 길이이다.And according to this embodiment, W / 2 <= BG <= W can be satisfied. Here, BG is the length of the 1st or 2nd connection terminal 141,151 in the Y direction.

이는 소형 사이즈로 된 적층형 전자 부품에서, 부품의 폭(W)이 작기 때문에, BG를 W 보다 작게 하여 실장시 적층형 전자 부품의 쓰러짐을 방지할 수 있다. 또한, BG를 W/2 이상으로 하여 솔더를 저장할 수 있는 공간을 충분히 확보함으로써, 솔더 필렛의 높이를 제한하는 작용을 하여 어쿠스틱 노이즈를 더 저감할 수 있다.
This is because in the small sized laminated electronic component, since the width W of the component is small, the BG can be made smaller than W to prevent the laminated electronic component from collapsing upon mounting. In addition, the BG is set to W / 2 or more to ensure a sufficient space for storing the solder, thereby limiting the height of the solder fillet and further reducing acoustic noise.

도 6은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 7은 도 6에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 도시한 사시도이고, 도 8은 본 발명의 제2 실시 형태에 따른 적층형 전자 부품에서 제1 및 제2 접속 단자가 다른 형태를 가지는 것을 도시한 사시도이다.
FIG. 6 is a perspective view illustrating a laminated electronic component according to a second embodiment of the present invention, FIG. 7 is a perspective view illustrating a plating layer formed on the first and second connection terminals in FIG. 6, and FIG. 8 is a perspective view of the present invention. It is a perspective view which shows that a 1st and 2nd connection terminal has a different form in the laminated electronic component which concerns on 2nd Embodiment.

제2 실시 형태에 따른 적층형 전자 부품(100')에서, 커패시터 바디(110), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 제1 실시 형태와 상이한 구조를 가지는 제1 및 제2 접속 단자(143, 144) 및 제1 및 제2 솔더 수용부(163, 164)를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
In the stacked electronic component 100 ′ according to the second embodiment, the structures of the capacitor body 110, the first and second internal electrodes 121 and 122, and the first and second external electrodes 131 and 132 are described above. Since it is similar to the above-described embodiment, a detailed description thereof is omitted in order to avoid duplication, and the first and second connection terminals 143 and 144 and the first and second solder accommodating parts having a structure different from that of the first embodiment described above are omitted. 163 and 164 will be shown and described in detail based on this.

도 6 내지 도 8을 참조하면, 제1 접속 단자(143)는 제1 둘레 면에 제1 절개부(143a)가 형성된다. 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부(131b) 상에 솔더 포켓으로서의 제1 솔더 수용부(163)가 마련될 수 있다.6 to 8, a first cutout 143a is formed on the first circumferential surface of the first connection terminal 143. Accordingly, the first solder receiving portion 163 as the solder pocket may be provided on the first band portion 131b toward the first surface 1, which is the mounting surface of the capacitor body 110.

본 실시 형태에서, 제1 절개부(143a)는 커패시터 바디(110)의 제3 면(3)을 향해 개방되도록 형성될 수 있다. 즉, 제1 절개부(143a)는 제3 면(3)을 향하는 부분이 개방된 사각 형상으로 대체로‘ㄷ’자 형상으로 형성될 수 있다.In the present embodiment, the first cutout 143a may be formed to open toward the third surface 3 of the capacitor body 110. That is, the first cutout 143a may be formed in a 'c' shape with a rectangular shape in which a portion facing the third surface 3 is open.

다만, 본 발명은 이에 한정되는 것은 아니며, 제1 절개부는 'ㄷ'자 형상 이외에 복수의 절곡된 면을 포함할 수 있고, 예컨대 하나의 절곡부를 가지는 2개의 면으로 이루어지거나 또는 3개 이상의 절곡부를 가지는 4개의 면 이상을 포함하도록 구성될 수 있다.
However, the present invention is not limited thereto, and the first cutout may include a plurality of bent surfaces in addition to the 'c' shape, and for example, may include two surfaces having one bent portion or three or more bent portions. The branches can be configured to include more than four sides.

제2 접속 단자(153)는 제2 둘레 면에 제2 절개부(153a)가 형성된다. 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제2 밴드부(132b) 상에 솔더 포켓으로서의 제2 솔더 수용부(164)가 마련될 수 있다.A second cutout 153a is formed on the second circumferential surface of the second connection terminal 153. Accordingly, a second solder receiving portion 164 as a solder pocket may be provided on the second band portion 132b toward the first surface 1, which is the mounting surface of the capacitor body 110.

본 실시 형태에서, 제2 절개부(153a)는 커패시터 바디(110)의 제4 면(4)을 향해 개방되도록 형성될 수 있다. 즉, 제2 절개부(153a)는 제4 면(4)을 향하는 부분이 개방된 사각 형상으로 대체로‘ㄷ’자 형상으로 형성될 수 있다.In the present embodiment, the second cutout 153a may be formed to open toward the fourth surface 4 of the capacitor body 110. That is, the second cutout 153a may be formed in a 'c' shape with a square shape in which a portion facing the fourth surface 4 is open.

다만, 본 발명은 이에 한정되는 것은 아니며, 제2 절개부는 'ㄷ'자 형상 이외에 복수의 절곡된 면을 포함할 수 있고, 예컨대 하나의 절곡부를 가지는 2개의 면으로 이루어지거나 또는 3개 이상의 절곡부를 가지는 4개의 면 이상을 포함하도록 구성될 수 있다.
However, the present invention is not limited thereto, and the second cutout may include a plurality of bent surfaces in addition to the 'c' shape, and for example, may include two surfaces having one bent portion or three or more bent portions. The branches can be configured to include more than four sides.

또한, 제1 및 제2 접속 단자(143, 154)는 필요시 도 7에서와 같이 표면에 도전성 수지층(143b, 153b)이 형성될 수 있다.In addition, the conductive resin layers 143b and 153b may be formed on the surface of the first and second connection terminals 143 and 154 as necessary, as shown in FIG. 7.

또한, 제1 및 제2 접속 단자(143, 154)는 필요시 도금층을 포함할 수 있다. 상기 도금층은 제1 및 제2 접속 단자(143, 153) 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다
In addition, the first and second connection terminals 143 and 154 may include a plating layer if necessary. The plating layer may include a nickel (Ni) plating layer formed on the first and second connection terminals 143 and 153 and a tin (Sn) plating layer formed on the nickel plating layer.

한편, 도 8에 도시된 바와 같이, 제1 및 제2 접속 단자(143', 153')는 제1 및 제2 절개부(143a’, 153a’)가 곡면을 가지도록 형성될 수 있다.Meanwhile, as shown in FIG. 8, the first and second connection terminals 143 ′ and 153 ′ may be formed such that the first and second cutouts 143a ′ and 153a ′ have curved surfaces.

이때, 제1 및 제2 절개부(143a’, 153a’)는 X방향으로 커패시터 바디(110)의 제3 및 제4 면을 향해 각각 개방되도록 형성될 수 있다.In this case, the first and second cutouts 143a 'and 153a' may be formed to open toward the third and fourth surfaces of the capacitor body 110 in the X direction, respectively.

이에, 커패시터 바디(110)의 제1 면 측으로 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부 상에는 사각 형상의 제1 및 제2 솔더 수용부가 마련될 수 있다.Accordingly, the first and second solder receiving portions having a square shape may be provided on the first and second band portions of the first and second external electrodes 131 and 132 toward the first surface side of the capacitor body 110.

다만, 절개부가 사각 형상을 가지는 적층형 전자 부품이 도 8의 절개부 보다 상대적으로 큰 볼륨(volume)의 솔더 포켓을 확보할 수 있다. 따라서, 제1 실시 혀태의 경우, 적층형 전자 부품을 기판에 실장할 때 상대적으로 많은 양의 솔더를 가둘 수 있으므로 솔더 필렛의 형성을 효과적으로 억제하여 적층형 전자 부품(100)의 어쿠스틱 노이즈 저감 효과를 더 향상시킬 수 있다.
However, a multilayer electronic component having a cutout rectangular shape may secure a solder pocket having a volume larger than that of the cutout of FIG. 8. Therefore, in the case of the first embodiment, since a relatively large amount of solder can be trapped when mounting the laminated electronic component on the substrate, the formation of the solder fillet can be effectively suppressed to further improve the acoustic noise reduction effect of the laminated electronic component 100. You can.

도 9는 도 6에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.FIG. 9 is a perspective view illustrating that third and fourth connection terminals are added to FIG. 6.

도 9를 참조하면, 본 실시 형태의 적층형 전자 부품은 제3 및 제4 접속 단자(144, 154)를 더 포함할 수 있다.Referring to FIG. 9, the stacked electronic component of the present embodiment may further include third and fourth connection terminals 144 and 154.

이를 위해, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부에서 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되는 제3 및 제4 밴드부(131c, 132c)를 더 포함하고, 제3 접속 단자(144)는 제3 밴드부(131c) 상에 제1 접속 단자(143)와 Z방향으로 대향되게 배치되며, 제4 접속 단자(154)는 제4 밴드부(132c) 상에 제2 접속 단자(153)와 Z방향으로 대향되게 배치될 수 있다.
To this end, the first and second external electrodes 131 and 132 extend from the first and second connections to a part of the second surface 2 of the capacitor body 110 and the third and fourth band portions 131c and 132c. The third connection terminal 144 is further disposed on the third band portion 131c so as to face the first connection terminal 143 in the Z direction, and the fourth connection terminal 154 may include a fourth band portion ( The second connection terminal 153 may be disposed to face the second connection terminal 153 in the Z direction.

도 10은 본 발명의 제3 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 11 및 도 12는 도 10에서 제1 및 제2 접속 단자에 도금층이 형성된 것을 각각 도시한 사시도이다.
FIG. 10 is a perspective view illustrating a laminated electronic component according to a third embodiment of the present invention, and FIGS. 11 and 12 are perspective views illustrating a plating layer formed on the first and second connection terminals in FIG. 10, respectively.

제3 실시 형태에 따른 적층형 전자 부품(100")에서, 커패시터 바디(110), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)의 구조는 앞서 설명한 제1 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 제1 및 제2 실시 형태와 상이한 구조를 가지는 제1 및 접속 단자(41, 42), 제2 접속 단자(51, 52) 및 제1 및 제2 솔더 수용부(61, 62)를 도시하여 이를 토대로 구체적으로 설명하기로 한다.
In the stacked electronic component 100 ″ according to the third embodiment, the structures of the capacitor body 110, the first and second internal electrodes 121 and 122, and the first and second external electrodes 131 and 132 are described above. Since it is similar to the first embodiment described, a detailed description thereof will be omitted in order to avoid duplication, and the first and connection terminals 41 and 42 and the second connection terminal having a different structure from those of the first and second embodiments described above 51 and 52 and the first and second solder receiving portions 61 and 62 will be described in detail based on this.

도 10 내지 도 12를 참조하면, 제1 접속 단자(41, 42)는 제1 밴드부 상에 커패시터 바디(110)의 제5 및 제6 면을 서로 연결하는 방향, 즉 Y방향으로 2개가 서로 마주보며 이격되게 배치된다. 이에 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부 상에 솔더 포켓으로서의 제1 솔더 수용부(61)가 마련된다.10 to 12, two first connection terminals 41 and 42 face each other in a direction connecting the fifth and sixth surfaces of the capacitor body 110 to each other on the first band portion, that is, in the Y direction. Placed spaced apart. The first solder receiving portion 61 as a solder pocket is provided on the first band portion toward the first surface 1, which is the mounting surface of the capacitor body 110.

제2 접속 단자(51, 52)는 제1 밴드부 상에 커패시터 바디(110)의 제5 및 제6 면을 서로 연결하는 방향, 즉 Y방향으로 2개가 서로 마주보며 이격되게 배치된다.
The second connection terminals 51 and 52 are disposed to be spaced apart from each other in the direction connecting the fifth and sixth surfaces of the capacitor body 110 to each other, that is, in the Y direction, on the first band portion.

또한, 제1 접속 단자(41, 42)와 제2 접속 단자(51, 52)는 필요시 도전성 에폭시와 같은 도전성 페이스트를 도포하여 도전성 수지층을 형성할 수 있다.In addition, the 1st connection terminal 41 and 42 and the 2nd connection terminal 51 and 52 can form an electroconductive resin layer by apply | coating a conductive paste like conductive epoxy as needed.

이때, 도 11에서와 같이 도전성 수지층(71, 72, 81, 82)은 제1 접속 단자(41, 42)와 제2 접속 단자(51, 52)에서 기판과 접촉하는 저면에만 형성되거나, 또는 도 12에서와 같이 도전성 수지층(71', 72', 81', 82')은 제1 접속 단자(41, 42)와 제2 접속 단자(51, 52)의 표면 전체를 커버하도록 형성될 수 있다.
In this case, as shown in FIG. 11, the conductive resin layers 71, 72, 81, and 82 are formed only on the bottom surface of the first connection terminals 41 and 42 and the second connection terminals 51 and 52 that contact the substrate. As shown in FIG. 12, the conductive resin layers 71 ′, 72 ′, 81 ′, and 82 ′ may be formed to cover the entire surfaces of the first connection terminals 41 and 42 and the second connection terminals 51 and 52. have.

도 13은 도 10에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.FIG. 13 is a perspective view illustrating that third and fourth connection terminals are added to FIG. 10.

도 13를 참조하면, 본 실시 형태의 적층형 전자 부품은 제3 접속 단자(43, 44)와 제4 접속 단자(53, 54)를 더 포함할 수 있다. 이에, 적층형 전자 부품의 상하 방향성을 제거할 수 있다.Referring to FIG. 13, the stacked electronic component of the present embodiment may further include third connection terminals 43 and 44 and fourth connection terminals 53 and 54. Thus, the vertical direction of the laminated electronic component can be removed.

이를 위해, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부에서 커패시터 바디(110)의 제2 면(2)의 일부까지 연장되는 제3 및 제4 밴드부(131c, 132c)를 더 포함하고, 제3 및 제4 밴드부(131c, 132c) 상에 제1 접속 단자(41, 42)와 대향되게 제3 접속 단자(43, 44)가 배치되고 제2 접속 단자(51, 52)와 대향되게 제4 접속 단자(53, 54)가 배치된다.To this end, the first and second external electrodes 131 and 132 extend from the first and second connections to a part of the second surface 2 of the capacitor body 110 and the third and fourth band portions 131c and 132c. And a third connection terminal 43, 44 is disposed on the third and fourth band portions 131c, 132c to face the first connection terminal 41, 42, and the second connection terminal 51, The fourth connection terminals 53 and 54 are disposed to face 52.

제3 접속 단자(43, 44)는 제3 밴드부(131c) 상에 커패시터 바디(110)의 제5 및 제6 면을 서로 연결하는 방향, 즉 Y방향으로 2개가 서로 마주보며 이격되게 배치되고, 제4 접속 단자(53, 54)는 제4 밴드부(132c) 상에 커패시터 바디(110)의 제5 및 제6 면을 서로 연결하는 방향, 즉 Y방향으로 2개가 서로 마주보며 이격되게 배치된다.
The third connection terminals 43 and 44 are disposed on the third band part 131c to be spaced apart from each other in the direction connecting the fifth and sixth surfaces of the capacitor body 110 to each other, that is, in the Y direction. The fourth connection terminals 53 and 54 are disposed on the fourth band part 132c to be spaced apart from each other in the direction connecting the fifth and sixth surfaces of the capacitor body 110 to each other, that is, in the Y direction.

한편, 도 10의 제1 접속 단자와 제2 접속 단자는 저면이 평평하게 형성될 수 있다. 이에, 제1 접속 단자와 제2 접속 단자는 대체로 육면체 형상으로 이루어질 수 있다.Meanwhile, the bottom surface of the first connection terminal and the second connection terminal of FIG. 10 may be formed flat. Thus, the first connection terminal and the second connection terminal may be generally formed in a hexahedral shape.

그러나, 본 발명은 이에 한정되는 것은 아니며, 도 14에 도시된 바와 같이, 제1 접속 단자(41', 42')와 제2 접속 단자(51', 52')의 저면은 실장 면인 제1 면(1)을 향해 볼록하게 형성될 수 있다. 즉, 제1 접속 단자(41', 42')와 제2 접속 단자(51, 52)는 곡면을 가지는 반구형으로 형성될 수 있다.However, the present invention is not limited thereto, and as illustrated in FIG. 14, bottom surfaces of the first connection terminals 41 ′ and 42 ′ and the second connection terminals 51 ′ and 52 ′ are first surfaces which are mounting surfaces. It can be formed convex toward (1). That is, the first connection terminals 41 'and 42' and the second connection terminals 51 and 52 may be formed in a hemispherical shape having a curved surface.

이때, 도 15에서와 같이, 제1 접속 단자(41', 42')와 제2 접속 단자(51', 52')는 필요시 도금층(73, 74)을 포함할 수 있다. 도금층(73, 74, 83, 84)은 제1 접속 단자(41', 42')와 제2 접속 단자(51', 52') 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
In this case, as shown in FIG. 15, the first connection terminals 41 ′ and 42 ′ and the second connection terminals 51 ′ and 52 ′ may include plating layers 73 and 74 if necessary. The plating layers 73, 74, 83, and 84 are formed of nickel (Ni) plating layers formed on the first connection terminals 41 ', 42' and the second connection terminals 51 ', 52', and on the nickel plating layer. It may include a tin (Sn) plating layer formed.

도 16은 도 14에 제3 및 제4 접속 단자가 추가된 것을 도시한 사시도이다.FIG. 16 is a perspective view illustrating that third and fourth connection terminals are added to FIG. 14.

도 16을 참조하면, 본 실시 형태의 적층형 전자 부품은 제1 접속 단자(41', 42')와 대향하는 제3 접속 단자(43', 44') 및 제2 접속 단자(51', 52')와 대향하는 제4 접속 단자(53', 54')를 더 포함할 수 있다. 이에, 적층형 전자 부품의 상하 방향성을 제거할 수 있다.
Referring to FIG. 16, in the stacked electronic component of the present embodiment, the third connection terminals 43 'and 44' and the second connection terminals 51 'and 52' facing the first connection terminals 41 'and 42' are disposed. ) May further include fourth connection terminals 53 ′ and 54 ′ facing each other. Thus, the vertical direction of the laminated electronic component can be removed.

도 17은 본 발명의 제1 실시 형태에 따른 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 정면도이다.
17 is a front view schematically showing a state in which a stacked electronic component according to a first embodiment of the present invention is mounted on a substrate.

적층형 전자 부품(100)이 기판(210)에 실장된 상태에서 적층형 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.When a voltage having a different polarity is applied to the first and second external electrodes 131 and 132 formed in the stacked electronic component 100 while the stacked electronic component 100 is mounted on the substrate 210, the dielectric layer 111 may be formed. The capacitor body 110 expands and contracts in the thickness direction by an inverse piezoelectric effect, and both ends of the first and second external electrodes 131 and 132 are connected by a Poisson effect. In contrast to expansion and contraction in the thickness direction of the capacitor body 110, contraction and expansion are performed.

이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
This contraction and expansion causes vibration. In addition, the vibration is transmitted from the first and second external electrodes 131 and 132 to the substrate 210, and the sound is radiated from the substrate 210 to become acoustic noise.

도 17을 참조하면, 본 실시 형태에 따른 적층형 전자 부품의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 접속 단자(141, 151)가 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 전자 부품(100)을 포함한다.Referring to FIG. 17, a board for mounting a multilayer electronic component according to an exemplary embodiment may include a substrate 210 having first and second electrode pads 221 and 222 on one surface thereof, and a first and a second substrate on an upper surface of the substrate 210. The second connection terminals 141 and 151 include a stacked electronic component 100 mounted to be connected to the first and second electrode pads 221 and 222, respectively.

이때, 본 실시 형태에서는, 적층형 전자 부품(100)은 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.At this time, in the present embodiment, the laminated electronic component 100 is illustrated and described as being mounted on the substrate 210 by solders 231 and 232, but a conductive paste may be used instead of the solder if necessary.

본 실시 형태에 따르면, 적층형 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동이 소프트(soft)한 재질인 절연체로 이루어진 제1 및 제2 접속 단자(141, 151)의 탄성을 통해 흡수됨으로써, 어쿠스틱 노이즈를 저감시킬 수 있다.According to the present embodiment, first and second connections made of an insulator made of soft material of piezoelectric vibration transmitted to the substrate through the first and second external electrodes 131 and 132 of the stacked electronic component 100. By absorbing the elasticity of the terminals 141 and 151, acoustic noise can be reduced.

이때, 제1 및 제2 접속 단자(141, 151)의 제1 및 제2 절개부에 의해 각각 마련되는 제1 및 제2 솔더 수용부(161, 162)가 커패시터 바디(110)의 제1 면에 솔더(231, 232)를 가두어둘 수 있는 솔더 포켓으로서의 역할을 하게 된다.At this time, the first and second solder receiving portions 161 and 162 provided by the first and second cutouts of the first and second connection terminals 141 and 151, respectively, are formed on the first surface of the capacitor body 110. It serves as a solder pocket that can contain the solder (231, 232).

이에, 제1 및 제2 솔더 수용부(161, 162)에 솔더(231, 232)가 보다 효과적으로 가두어지게 되고, 이에 커패시터 바디(110)의 제2 면을 향한 솔더 필렛(Solder Fillet)의 형성을 억제할 수 있다.Accordingly, the solders 231 and 232 are more effectively confined in the first and second solder receiving portions 161 and 162, thereby forming a solder fillet toward the second surface of the capacitor body 110. It can be suppressed.

따라서, 적층형 전자 부품(100)의 압전 진동 전달경로를 차단하고 솔더 필렛과 커패시터 바디(110)에서의 최대 변위 지점을 이격시켜, 적층형 전자 부품(100)의 어쿠스틱 노이즈 저감 효과를 크게 향상시킬 수 있다.
Therefore, the piezoelectric vibration transmission path of the multilayer electronic component 100 may be blocked and the maximum displacement point in the solder fillet and the capacitor body 110 may be spaced, thereby greatly improving the acoustic noise reduction effect of the multilayer electronic component 100. .

또한, 본 실시 형태에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량도 효과적으로 억제할 수 있다.Further, according to the present embodiment, the amount of vibration that the piezoelectric vibration of the laminated electronic component is transmitted to the substrate at an audible frequency within 20 kHz of the laminated electronic component can be effectively suppressed by the acoustic noise reduction structure.

따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.
Therefore, by reducing the high frequency vibration of the laminated electronic component to prevent malfunction of sensors that may be a problem by high frequency vibration of 20 kHz or more of the electronic component in the IT or industrial / electronic field, and to prevent internal fatigue accumulation by the long time vibration of the sensor can do.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations can be made without departing from the technical matters of the present invention described in the claims. It will be obvious to those of ordinary skill in the field.

100, 100', 100": 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
13c, 132c: 제3 및 제4 밴드부
141, 143, 41, 42: 제1 접속 단자
143a, 153a: 제1 및 제2 절개부
151, 153, 51, 52: 제2 접속 단자
161, 163: 제1 솔더 수용부
162, 164: 제2 솔더 수용부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더100, 100 ', 100 ": electronic components
110: capacitor body
111: dielectric layer
121 and 122: first and second internal electrodes
131 and 132: first and second external electrodes
131a and 132a: first and second connections
131b and 132b: first and second band portions
13c and 132c: third and fourth band portions
141, 143, 41, 42: first connection terminal
143a, 153a: first and second incisions
151, 153, 51, 52: second connection terminal
161 and 163: first solder receiving portion
162, 164: second solder receiving portion
210: substrate
221 and 222: first and second electrode pads
231, 232: solder

Claims (25)

복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 솔더 수용부가 마련되도록 상기 제1 밴드부 상에 배치되는 제1 접속 단자;
상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 솔더 수용부가 마련되도록 상기 제2 밴드부 상에 배치되는 제2 접속 단자; 및
상기 제1 및 제2 접속 단자의 표면 중 적어도 일부에 형성되는 제1 및 제2 도전성 수지층; 을 포함하고,
상기 제1 및 제2 도전성 수지층이 상기 제1 및 제2 접속 단자의 표면에 형성될 때 최외곽층인 적층형 전자 부품.
A plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, the first and second surfaces opposing each other, and the first and second surfaces opposing each other; And third and fourth surfaces, fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces, and facing each other, wherein one end of the first and second internal electrodes is formed. A capacitor body exposed through the third and fourth surfaces, respectively;
First and second connecting portions disposed on third and fourth surfaces of the capacitor body, respectively, and first and second band portions extending from the first and second connecting portions to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising;
A first connection terminal disposed on the first band portion such that a first solder accommodating portion is opened on the first surface side of the capacitor body toward the third surface of the capacitor body;
A second connection terminal disposed on the second band portion such that a second solder receiving portion is opened on the first surface side of the capacitor body toward the fourth surface of the capacitor body; And
First and second conductive resin layers formed on at least part of surfaces of the first and second connection terminals; Including,
The laminated electronic component as an outermost layer when the first and second conductive resin layers are formed on the surfaces of the first and second connection terminals.
제1항에 있어서,
상기 제1 및 제2 접속 단자가 범프 단자로 이루어지는 적층형 전자 부품.
The method of claim 1,
The laminated electronic component of which the said 1st and 2nd connection terminal is a bump terminal.
삭제delete 제1항에 있어서,
상기 제1 및 제2 접속 단자가 50㎛ 이상의 두께를 가지는 적층형 전자 부품.
The method of claim 1,
The laminated electronic component of which the first and second connection terminals have a thickness of 50 μm or more.
제1항에 있어서,
상기 제1 및 제2 접속 단자가 상기 제1 및 제2 밴드부의 일부를 덮도록 형성되는 적층형 전자 부품.
The method of claim 1,
The multilayer electronic component of claim 1, wherein the first and second connection terminals cover a portion of the first and second band portions.
제1항에 있어서,
상기 제1 및 제2 접속 단자가 상기 제1 및 제2 접속부로부터 각각 이격되게 배치되고,
상기 제1 솔더 수용부는 상기 제1 밴드부 하측에 상기 커패시터 바디의 제3 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제1 스페이스부이고,
상기 제2 솔더 수용부는 상기 제2 밴드부 하측에 상기 커패시터 바디의 제4 면, 제5 면 및 제6 면과 대응되는 방향을 향해 개방되는 제2 스페이스부인 적층형 전자 부품.
The method of claim 1,
The first and second connection terminals are disposed to be spaced apart from the first and second connection portions, respectively,
The first solder accommodating part is a first space part which is opened under the first band part toward a direction corresponding to the third, fifth and sixth surfaces of the capacitor body,
And the second solder receiving portion is a second space portion which is opened in a direction corresponding to the fourth, fifth and sixth surfaces of the capacitor body below the second band portion.
제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되는 제3 및 제4 밴드부를 더 포함하고,
상기 제3 및 제4 밴드부 상에 상기 제1 및 제2 접속 단자와 대향되게 제3 및 제4 접속 단자가 각각 배치되는 적층형 전자 부품.
The method of claim 1,
The first and second external electrodes further include third and fourth band portions extending from the first and second connection portions to a portion of the second surface of the capacitor body, respectively.
The laminated electronic component of claim 3, wherein third and fourth connection terminals are disposed on the third and fourth band portions to face the first and second connection terminals, respectively.
제1항에 있어서,
상기 제1 또는 제2 외부 전극에서, 상기 제1 또는 제2 밴드부의 폭을 BW로 하고, 제1 또는 제2 솔더 수용부의 길이를 G로 규정하면, BW/4≤G≤3BW/4를 만족하는 적층형 전자 부품.
The method of claim 1,
When the width of the first or second band portion is defined as BW and the length of the first or second solder receiving portion is defined as G in the first or second external electrode, BW / 4≤G≤3BW / 4 is satisfied. Laminated electronic components.
제1항에 있어서,
상기 제1 또는 제2 접속 단자의 폭을 BG로 하고, 상기 커패시터 바디의 폭을 W로 규정하면, W/2≤BG≤W를 만족하는 적층형 전자 부품.
The method of claim 1,
The laminated electronic component that satisfies W / 2 ≦ BG ≦ W when the width of the first or second connection terminal is defined as BG and the width of the capacitor body is defined as W.
제1항에 있어서,
상기 제1 접속 단자는 상기 제1 솔더 수용부가 마련되도록 제1 절개부를 가지며, 상기 제2 접속 단자는 상기 제2 솔더 수용부가 마련되도록 제2 절개부를 가지는 적층형 전자 부품.
The method of claim 1,
The first connection terminal has a first cutout to provide the first solder receiving portion, and the second connection terminal has a second cutout to provide the second solder receiving portion.
제10항에 있어서,
상기 제1 및 제2 절개부가 곡면을 가지도록 형성되는 적층형 전자 부품.
The method of claim 10,
The laminated electronic component of claim 1, wherein the first and second cutouts are formed to have a curved surface.
제10항에 있어서,
상기 제1 및 제2 절개부가 복수의 절곡된 면을 포함하는 적층형 전자 부품.
The method of claim 10,
The stacked electronic component of claim 1, wherein the first and second cutouts include a plurality of bent surfaces.
제1항에 있어서,
상기 제1 접속 단자는 상기 제1 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치되고,
상기 제2 접속 단자는 상기 제2 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치되는 적층형 전자 부품.
The method of claim 1,
The first connection terminal is disposed on the first band portion spaced apart from each other in the direction connecting the fifth and sixth surface of the capacitor body,
The second connecting terminal is disposed on the second band portion, the laminated electronic component is spaced apart from each other in the direction connecting the fifth and sixth surface of the capacitor body.
제13항에 있어서,
상기 제1 및 제2 외부 전극은 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제2 면의 일부까지 각각 연장되는 제3 및 제4 밴드부를 더 포함하고,
상기 제3 및 제4 밴드부 상에 상기 제1 및 제2 접속 단자와 대향되게 제3 및 제4 접속 단자가 각각 배치되며,
상기 제3 접속 단자는 상기 제3 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치되고,
상기 제4 접속 단자는 상기 제4 밴드부 상에 상기 커패시터 바디의 제5 및 제6 면을 연결하는 방향으로 2개가 이격되게 배치되는 적층형 전자 부품.
The method of claim 13,
The first and second external electrodes further include third and fourth band portions extending from the first and second connection portions to a portion of the second surface of the capacitor body, respectively.
Third and fourth connection terminals are disposed on the third and fourth band portions to face the first and second connection terminals, respectively.
The third connection terminal is disposed on the third band portion spaced apart from each other in the direction connecting the fifth and sixth surface of the capacitor body,
The fourth connection terminals are stacked on the fourth band portion, two laminated electronic components are arranged spaced apart in the direction connecting the fifth and sixth surface of the capacitor body.
제13항에 있어서,
상기 제1 및 제2 접속 단자의 저면이 평평하게 형성되는 적층형 전자 부품.
The method of claim 13,
The laminated electronic component having a bottom surface of the first and second connection terminals formed flat.
제13에 있어서,
상기 제1 및 제2 접속 단자가 실장 방향을 향해 볼록하게 형성되는 적층형 전자 부품.
The method of claim 13,
The laminated electronic component of which the said 1st and 2nd connection terminal is formed convex toward a mounting direction.
삭제delete 삭제delete 삭제delete 삭제delete 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
상기 제1 밴드부 상에 배치되고, 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 절개부를 가지는 제1 접속 단자; 및
상기 제2 밴드부 상에 배치되고, 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 절개부를 가지는 제2 접속 단자; 를 포함하고,
상기 제1 및 제2 절개부가 곡면을 가지도록 형성되는 적층형 전자 부품.
A plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, the first and second surfaces opposing each other, and the first and second surfaces opposing each other; And third and fourth surfaces, fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces, and facing each other, wherein one end of the first and second internal electrodes is formed. A capacitor body exposed through the third and fourth surfaces, respectively;
First and second connecting portions disposed on third and fourth surfaces of the capacitor body, respectively, and first and second band portions extending from the first and second connecting portions to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising;
A first connection terminal disposed on the first band portion and having a first cutout opening toward the third surface of the capacitor body; And
A second connection terminal disposed on the second band portion and having a second cutout opening toward the fourth surface of the capacitor body; Including,
The laminated electronic component of claim 1, wherein the first and second cutouts are formed to have a curved surface.
삭제delete 제21항에 있어서,
상기 제1 및 제2 절개부가 복수의 절곡된 면을 포함하는 적층형 전자 부품.
The method of claim 21,
The stacked electronic component of claim 1, wherein the first and second cutouts include a plurality of bent surfaces.
일면에 제1 및 제2 전극 패드를 가지는 기판; 및
상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자가 각각 접속되도록 실장되는 제1항, 제2항, 제4항 내지 제16항, 제21항, 제23항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
A substrate having first and second electrode pads on one surface; And
Claims 1, 2, 4 to 16, 21 and 23, each of which is mounted so that the first and second connection terminals are connected to the first and second electrode pads, respectively. Stacked electronic components; The mounting board of the laminated electronic component comprising a.
복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제3 면을 향해 개방되는 제1 솔더 수용부가 마련되도록 상기 제1 밴드부 상에 배치되는 제1 접속 단자; 및
상기 커패시터 바디의 제1 면 측에 상기 커패시터 바디의 제4 면을 향해 개방되는 제2 솔더 수용부가 마련되도록 상기 제2 밴드부 상에 배치되는 제2 접속 단자; 를 포함하고,
상기 제1 또는 제2 외부 전극에서, 상기 제1 또는 제2 밴드부의 폭을 BW로 하고, 제1 또는 제2 솔더 수용부의 길이를 G로 규정하면, BW/4≤G≤3BW/4를 만족하는 적층형 전자 부품.A plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, the first and second surfaces opposing each other, and the first and second surfaces opposing each other; And third and fourth surfaces, fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces, and facing each other, wherein one end of the first and second internal electrodes is formed. A capacitor body exposed through the third and fourth surfaces, respectively;
First and second connecting portions disposed on third and fourth surfaces of the capacitor body, respectively, and first and second band portions extending from the first and second connecting portions to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising;
A first connection terminal disposed on the first band portion such that a first solder accommodating portion is opened on the first surface side of the capacitor body toward the third surface of the capacitor body; And
A second connection terminal disposed on the second band portion such that a second solder receiving portion is opened on the first surface side of the capacitor body toward the fourth surface of the capacitor body; Including,
When the width of the first or second band portion is defined as BW and the length of the first or second solder receiving portion is defined as G in the first or second external electrode, BW / 4≤G≤3BW / 4 is satisfied. Laminated electronic components.
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