KR102551218B1 - Multilayered electronic component and board having the same mounted thereon - Google Patents

Multilayered electronic component and board having the same mounted thereon Download PDF

Info

Publication number
KR102551218B1
KR102551218B1 KR1020180091865A KR20180091865A KR102551218B1 KR 102551218 B1 KR102551218 B1 KR 102551218B1 KR 1020180091865 A KR1020180091865 A KR 1020180091865A KR 20180091865 A KR20180091865 A KR 20180091865A KR 102551218 B1 KR102551218 B1 KR 102551218B1
Authority
KR
South Korea
Prior art keywords
capacitor body
connection terminals
electronic component
cutouts
multilayer electronic
Prior art date
Application number
KR1020180091865A
Other languages
Korean (ko)
Other versions
KR20200016587A (en
Inventor
박흥길
박세훈
지구원
안영규
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020180091865A priority Critical patent/KR102551218B1/en
Publication of KR20200016587A publication Critical patent/KR20200016587A/en
Application granted granted Critical
Publication of KR102551218B1 publication Critical patent/KR102551218B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components

Abstract

본 발명은, 커패시터 바디의 실장 면인 제1 면 측에서 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자가 제1 밴드부와 접속되도록 배치되고, 제3 및 제4 절개부를 각각 가지는 제3 및 제4 접속 단자는 제2 밴드부와 접속되도록 배치되고, 상기 제1 내지 제4 접속 단자 사이에 상기 커패시터 바디의 길이 방향 및 폭 방향의 최대 진동 변위 영역과 접촉되지 않도록 갭(gap)이 마련되어, 어쿠스틱 노이즈 및 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공한다.In the present invention, first and second connection terminals having first and second cutouts, respectively, are disposed to be connected to the first band portion on the first surface side, which is the mounting surface of the capacitor body, and have third and fourth cutouts, respectively. The third and fourth connection terminals are disposed to be connected to the second band portion, and a gap is provided between the first to fourth connection terminals so as not to contact the maximum vibration displacement region of the capacitor body in the longitudinal and width directions. To provide a laminated electronic component capable of reducing acoustic noise and high-frequency vibration and a mounting substrate thereof.

Description

적층형 전자 부품 및 그 실장 기판{MULTILAYERED ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}Multilayer electronic component and its mounting board

본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.The present invention relates to a laminated electronic component and a mounting board thereof.

적층형 커패시터와 같은 적층형 전자 부품은 유전체 재료로 이루어지는데, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.A multilayer electronic component such as a multilayer capacitor is made of a dielectric material, and since this dielectric material has piezoelectricity, it can deform in synchronization with an applied voltage.

이때 인가 전압의 주기가 가청 주파수 대역에 있으면 그 변위는 진동이 되어 솔더를 통해 기판에 전해지게 되고, 이에 기판의 진동이 소리로 들리게 되는데, 이러한 소리를 어쿠스틱 노이즈라고 한다.At this time, if the period of the applied voltage is in the audible frequency band, the displacement becomes vibration and is transmitted to the board through the solder, and the vibration of the board is heard as sound. This sound is called acoustic noise.

상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다. When the operating environment of the device is quiet, the user may perceive the acoustic noise as a strange sound and feel that the device is malfunctioning.

또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.In addition, in a device having an audio circuit, the quality of the device may be degraded as acoustic noise is superimposed on the audio output.

또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, 상기 압전 진동은 IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.In addition, apart from acoustic noise perceived by the human ear, when the piezoelectric vibration of the multilayer capacitor occurs in a high-frequency region of 20 kHz or higher, the piezoelectric vibration may cause malfunction of various sensors used in IT and industrial/electric fields. can

일본공개특허 평6-84687 호Japanese Unexamined Patent Publication No. 6-84687 일본등록특허 제5888281호Japanese Patent Registration No. 5888281

본 발명의 목적은 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는데 있다.An object of the present invention is to provide a multilayer electronic component capable of reducing acoustic noise and high-frequency vibration of 20 kHz or higher and a mounting substrate thereof.

본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에서 상기 제1 밴드부와 접속되도록 배치되고, 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자; 및 상기 커패시터 바디의 제1 면 측에서 상기 제2 밴드부와 접속되도록 배치되고, 제3 및 제4 절개부를 각각 가지는 제3 및 제4 접속 단자; 를 포함하고, 상기 제1 내지 제4 접속 단자 사이에는 상기 커패시터 바디의 길이 방향 및 폭 방향의 최대 진동 변위 영역과 접촉되지 않도록 갭(gap)이 마련되는 적층형 전자 부품을 제공한다.One aspect of the present invention includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, first and second surfaces facing each other, first and second surfaces and third and fourth surfaces connected to and opposed to each other, fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces and opposed to each other; a capacitor body in which one end of the electrode is exposed through the third and fourth surfaces, respectively; First and second connectors respectively disposed on the third and fourth surfaces of the capacitor body, and first and second band portions extending from the first and second connectors to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising; first and second connection terminals disposed on the first surface side of the capacitor body to be connected to the first band portion and having first and second cutouts, respectively; and third and fourth connection terminals disposed on the first surface side of the capacitor body to be connected to the second band portion and having third and fourth cutouts, respectively. and a gap is provided between the first to fourth connection terminals so as not to contact maximum vibration displacement regions of the capacitor body in the length direction and the width direction.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 절개부는 상기 커패시터 바디의 내측 중앙을 향하는 모서리에 각각 마련될 수 있다.In one embodiment of the present invention, the first to fourth cutouts may be provided at corners toward the inner center of the capacitor body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부는 상기 커패시터 바디의 제3 면을 향하도록 마련되고, 상기 제3 및 제4 절개부는 상기 커패시터 바디의 제4 면을 향하도록 마련될 수 있다.In one embodiment of the present invention, the first and second cutouts may be provided to face a third surface of the capacitor body, and the third and fourth cutouts may be provided to face a fourth surface of the capacitor body. there is.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자의 모서리는 경사 면으로 형성될 수 있다.In one embodiment of the present invention, corners of the first to fourth connection terminals may be formed as inclined surfaces.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자는 도체로 이루어질 수 있다.In one embodiment of the present invention, the first to fourth connection terminals may be made of a conductor.

본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자는 절연체로 이루어지고, 표면에 도체층이 형성될 수 있다.In one embodiment of the present invention, the first to fourth connection terminals may be made of an insulator, and a conductor layer may be formed on a surface thereof.

본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 전극 패드 상에 제1 및 제2 접속 단자가 접속되고 상기 제2 전극 패드 상에 제3 및 제4 접속 단자가 접속되도록 실장되는 제1항 내지 제6항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.Another aspect of the present invention is a substrate having first and second electrode pads on one surface; and the stacked electronic device according to any one of claims 1 to 6, mounted such that first and second connection terminals are connected to the first electrode pad and third and fourth connection terminals are connected to the second electrode pad. part; It provides a mounting board of a multilayer electronic component comprising a.

본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.According to an embodiment of the present invention, there is an effect of reducing acoustic noise and high-frequency vibration of 20 kHz or more of the multilayer electronic component.

도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1의 분리사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 일 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 도 1의 I-I’선 단면도이다.
도 5는 도 1의 저면도이다.
도 6은 적층형 전자 부품의 최대 진동 변위 영역을 도시한 개념도이다.
도 7은 접속 단자의 다른 실시 예를 도시한 저면도이다.
도 8은 접속 단자의 또 다른 실시 예를 도시한 저면도이다.
도 9는 도 1의 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 측면도이다.1 is a perspective view illustrating a multilayer electronic component according to an embodiment of the present invention.
Figure 2 is an exploded perspective view of Figure 1;
3(a) and 3(b) are plan views respectively illustrating first and second internal electrodes of a multilayer electronic component according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view taken along line II' of FIG. 1 .
Figure 5 is a bottom view of Figure 1;
6 is a conceptual diagram illustrating a maximum vibration displacement region of a multilayer electronic component.
7 is a bottom view illustrating another embodiment of a connection terminal.
8 is a bottom view illustrating another embodiment of a connection terminal.
FIG. 9 is a side view schematically illustrating a state in which the multilayer electronic component of FIG. 1 is mounted on a board.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention may be modified in various forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shapes and sizes of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, components having the same function within the scope of the same idea shown in the drawings of each embodiment are described using the same reference numerals.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In addition, 'include' a component throughout the specification means that other components may be further included, rather than excluding other components unless otherwise stated.

도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1의 분리사시도이고, 도 3(a) 및 도 3(b)는 본 발명의 일 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이고, 도 4는 도 1의 I-I’선 단면도이고, 도 5는 도 1의 저면도이다.1 is a perspective view showing a multilayer electronic component according to an embodiment of the present invention, FIG. 2 is an exploded perspective view of FIG. 1, and FIGS. 3(a) and 3(b) are according to an embodiment of the present invention. A plan view showing first and second internal electrodes of the multilayer electronic component, respectively, FIG. 4 is a cross-sectional view taken along line II' of FIG. 1 , and FIG. 5 is a bottom view of FIG. 1 .

이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.Hereinafter, when the direction of the capacitor body 110 is defined in order to clearly describe the embodiment of the present invention, X, Y, and Z shown in the drawings represent the length direction, width direction, and thickness direction of the capacitor body 110, respectively. . Also, in this embodiment, the Z direction can be used as the same concept as the stacking direction in which dielectric layers are stacked.

도 1 내지 도 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 전자 부품(100)은, 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 제1 내지 제4 접속 단자(141, 142, 143, 144)를 포함한다.1 to 5 , a multilayer electronic component 100 according to an embodiment of the present invention includes a capacitor body 110, first and second external electrodes 131 and 132, and first to fourth connections. It includes terminals 141, 142, 143, and 144.

커패시터 바디(110)는 복수의 유전체층(111)을 Z 방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.The capacitor body 110 is obtained by stacking a plurality of dielectric layers 111 in the Z direction and then firing, and the adjacent dielectric layers 111 of the capacitor body 110 may be integrated to such an extent that a boundary cannot be identified.

이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In this case, the capacitor body 110 may have a substantially hexahedral shape, but the present invention is not limited thereto.

본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X 방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y 방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다.In the present embodiment, for convenience of explanation, both surfaces of the capacitor body 110 facing each other in the Z direction are connected to the first and second surfaces 1 and 2 and the first and second surfaces 1 and 2 are connected. and both surfaces facing each other in the X direction are connected to the third and fourth surfaces 3 and 4, to the first and second surfaces 1 and 2 and to the third and fourth surfaces 3 and 4, Both surfaces facing each other in the Y direction are defined as fifth and sixth surfaces 5 and 6.

본 실시 형태에서는, 제1 면(1)이 실장 면이 될 수 있다.In this embodiment, the first surface 1 can be a mounting surface.

한편, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.Meanwhile, the shape and size of the capacitor body 110 and the number of stacked dielectric layers 111 are not limited to those shown in the drawings of the present embodiment.

이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 상기 액티브 영역의 상하에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.The capacitor body 110 may include an active region as a portion contributing to capacitance formation of the capacitor, and upper and lower covers 112 and 113 respectively formed above and below the active region as upper and lower margins.

상기 액티브영역은 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.The active region includes a plurality of dielectric layers 111 and a plurality of first and second internal electrodes 121 and 122 alternately disposed in the Z direction with the dielectric layers 111 interposed therebetween.

유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The dielectric layer 111 may include a ceramic material having a high permittivity, for example, BaTiO 3 -based ceramic powder, etc., but the present invention is not limited thereto.

이때, 상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the BaTiO 3 -based ceramic powder is, for example, (Ba 1-x Ca x )TiO 3 , Ba(Ti 1-y Ca y )O 3 , (Ba 1-y Ca x )TiO 3 in which Ca, Zr, etc. are partially dissolved in BaTiO 3 . x Ca x )(Ti 1-y Zr y )O 3 or Ba(Ti 1-y Zr y )O 3 , and the like, and the present invention is not limited thereto.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, ceramic additives, organic solvents, plasticizers, binders, and dispersants may be further added to the dielectric layer 111 along with the ceramic powder.

상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.The ceramic additive may be, for example, a transition metal oxide or a transition metal carbide, a rare earth element, magnesium (Mg) or aluminum (Al).

상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower covers 112 and 113 may have the same material and configuration as the dielectric layer 111 except that they do not include internal electrodes.

이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브 영역의 상하 면에 각각 Z 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.The upper and lower covers 112 and 113 may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active region in the Z direction, respectively, and basically, the first and second internal layers caused by physical or chemical stress It may serve to prevent damage to the electrodes 121 and 122 .

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z 방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.The first and second internal electrodes 121 and 122 have different polarities and are alternately disposed to face each other along the Z direction with the dielectric layer 111 interposed therebetween, and one end of the third internal electrode 121 of the capacitor body 110 and through the fourth surfaces 3 and 4, respectively.

이때, 제1 및 제2 내부 전극 (121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.In this case, the first and second internal electrodes 121 and 122 may be electrically insulated from each other by the dielectric layer 111 disposed in the middle.

이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.Ends of the first and second internal electrodes 121 and 122 alternately exposed through the third and fourth surfaces 3 and 4 of the capacitor body 110 are the third and fourth internal electrodes 121 and 122 of the capacitor body 110 to be described later. It may be electrically connected to the first and second external electrodes 131 and 132 disposed on the four surfaces 3 and 4, respectively.

이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.At this time, the first and second internal electrodes 121 and 122 are formed of a conductive metal, for example, a material such as nickel (Ni) or a nickel (Ni) alloy may be used, but the present invention is not limited thereto. .

위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.According to the above configuration, when a predetermined voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122 facing each other.

이때, 적층형 전자 부품(100)의 정전 용량은 Z 방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.At this time, the capacitance of the multilayer electronic component 100 is proportional to the overlapping area of the first and second internal electrodes 121 and 122 overlapping each other along the Z direction.

제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.The first and second external electrodes 131 and 132 are provided with voltages of different polarities, and may be electrically connected to exposed portions of the first and second internal electrodes 121 and 122 , respectively.

이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.A plating layer may be formed on the surfaces of the first and second external electrodes 131 and 132 if necessary.

예컨대, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 표면에 접하여 제1 및 제2 내부 전극(121, 122)과 각각 직접 접촉하는 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.For example, the first and second external electrodes 131 and 132 include first and second conductive layers directly contacting the first and second internal electrodes 121 and 122 by contacting the surface of the capacitor body 110, respectively; It may include first and second nickel (Ni) plating layers formed on the first and second conductive layers, and first and second tin (Sn) plating layers formed on the first and second plating layers, respectively. there is.

제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.The first external electrode 131 may include a first connection portion 131a and a first band portion 131b.

제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제1 및 제2 접속 단자(141, 142)가 접속되는 부분이다.The first connection part 131a is formed on the third surface 3 of the capacitor body 110 and is connected to the first internal electrode 121, and the first band part 131b is formed on the first connection part 131a to connect to the capacitor. It extends to a part of the first surface 1, which is the mounting surface of the body 110, and is a part to which the first and second connection terminals 141 and 142 are connected.

이때, 제1 밴드부(131b)와 제1 및 제2 접속 단자(141, 142) 사이에는 접합을 위해 솔더 또는 도전성 페이스트가 배치될 수 있다.In this case, solder or conductive paste may be disposed between the first band portion 131b and the first and second connection terminals 141 and 142 for bonding.

한편, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.Meanwhile, the first band portion 131b may further extend to a part of the second surface 2 and parts of the fifth and sixth surfaces 5 and 6 of the capacitor body 110, if necessary, for the purpose of improving adhesion strength. can

제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.The second external electrode 132 may include a second connection portion 132a and a second band portion 132b.

제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제3 및 제4 접속 단자(143, 144)가 접속되는 부분이다.The second connection portion 132a is formed on the fourth surface 4 of the capacitor body 110 and is connected to the second internal electrode 122, and the second band portion 132b is formed on the second connection portion 132a to connect to the capacitor. It extends to a part of the first surface 1, which is the mounting surface of the body 110, and is a portion to which the third and fourth connection terminals 143 and 144 are connected.

이때, 제2 밴드부(132b)와 제3 및 제4 접속 단자(143, 144) 사이에는 접합을 위해 솔더 또는 도전성 페이스트가 배치될 수 있다.In this case, solder or conductive paste may be disposed between the second band portion 132b and the third and fourth connection terminals 143 and 144 for bonding.

한편, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.Meanwhile, the second band portion 132b may further extend to a part of the second surface 2 and parts of the fifth and sixth surfaces 5 and 6 of the capacitor body 110, if necessary, for the purpose of improving adhesion strength. can

제1 및 제2 접속 단자(141. 142)는 금속 등의 도체 또는 절연체로 이루어질 수 있다.The first and second connection terminals 141 and 142 may be made of a conductor such as metal or an insulator.

또한, 제1 및 제2 접속 단자(141, 142)는 커패시터 바디(110)의 제1 면(1) 측에서 제1 외부 전극(131)의 제1 밴드부(131b)와 마주보는 제1 접속 면, 상기 제1 접속 면과 Z 방향으로 대향하는 면인 제2 접속 면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 포함한다.In addition, the first and second connection terminals 141 and 142 are first connection surfaces facing the first band portion 131b of the first external electrode 131 on the side of the first surface 1 of the capacitor body 110. , a second connection surface that is a surface opposite to the first connection surface in the Z direction, and a first circumferential surface connecting the first and second connection surfaces.

이때, 제1 및 제2 접속 단자(141, 142)가 절연체인 경우 상기 제1 접속 면, 제2 접속 면 및 제1 둘레 면에 도체층이 형성될 수 있다.In this case, when the first and second connection terminals 141 and 142 are insulators, a conductor layer may be formed on the first connection surface, the second connection surface, and the first circumferential surface.

또한, 제1 및 제2 접속 단자(141, 142)는 커패시터 바디(110)의 제1 면 측에서, 제1 밴드부(131b)의 일부를 덮도록 형성되고, Y방향으로 둘 사이에는 갭(gap; 151)이 마련되어 서로 이격되게 배치된다.In addition, the first and second connection terminals 141 and 142 are formed to cover a part of the first band portion 131b on the first surface side of the capacitor body 110, and there is a gap between the two in the Y direction. 151) are provided and arranged spaced apart from each other.

도 6을 보면, 커패시터 바디(110)의 제1 면(1)에서 Y 방향의 중앙부는 커패시터 바디(110)의 폭 방향의 최대 진동 변위 영역이다.Referring to FIG. 6 , the central portion of the first surface 1 of the capacitor body 110 in the Y direction is the maximum vibration displacement area of the capacitor body 110 in the width direction.

본 실시 예의 경우, Y 방향의 최대 진동 변위 영역 중 하나가 갭(151)으로 되어 접속 단자가 형성되지 않기 때문에 기판에 실장시 제1 외부 전극(131)의 제1 밴드부(131b)를 통해 기판으로 전달되는 진동의 양을 저감할 수 있다. In the case of the present embodiment, since one of the regions of maximum vibration displacement in the Y direction becomes the gap 151 and no connection terminal is formed, when mounted on the board, the first band portion 131b of the first external electrode 131 is connected to the board through the first band portion 131b. The amount of transmitted vibration can be reduced.

이러한 제1 및 제2 접속 단자(141, 142)는 제1 및 제2 절개부(161, 162)를 각각 가진다. These first and second connection terminals 141 and 142 have first and second cutouts 161 and 162, respectively.

본 실시 형태에서, 제1 및 제2 절개부(161, 162)는 제1 및 제2 접속 단자(141, 142)에서 커패시터 바디(110)의 내측 중앙을 향하는 모서리에 각각 마련될 수 있으며, 이에 제1 및 제2 접속 단자(141, 142)는 대체로 L자 형상으로 이루어질 수 있다.In this embodiment, the first and second cutouts 161 and 162 may be provided at the corners of the first and second connection terminals 141 and 142 toward the inner center of the capacitor body 110, respectively. The first and second connection terminals 141 and 142 may be substantially L-shaped.

제3 및 제4 접속 단자(143, 144)는 금속 등의 도체 또는 절연체로 이루어질 수 있다. The third and fourth connection terminals 143 and 144 may be made of a conductor such as metal or an insulator.

또한, 제3 및 제4 접속 단자(143, 144)는 커패시터 바디(110)의 제1 면(1) 측에서 제2 외부 전극(132)의 제2 밴드부(132b)와 마주보는 제3 접속 면, 상기 제3 접속 면과 Z 방향으로 대향하는 면인 제4 접속면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 포함한다.In addition, the third and fourth connection terminals 143 and 144 are third connection surfaces facing the second band portion 132b of the second external electrode 132 on the side of the first surface 1 of the capacitor body 110. , a fourth connection surface that is a surface opposite to the third connection surface in the Z direction, and a second peripheral surface connecting the third and fourth connection surfaces.

이때, 제3 및 제4 접속 단자(143, 144)가 절연체인 경우 상기 제3 접속 면, 제4 접속 면 및 제2 둘레 면에 도체층이 형성될 수 있다.In this case, when the third and fourth connection terminals 143 and 144 are insulators, a conductor layer may be formed on the third connection surface, the fourth connection surface, and the second circumferential surface.

또한, 제3 및 제4 접속 단자(143, 144)는 커패시터 바디(110)의 제1면 측에서, 제2 밴드부(132b)의 일부를 덮도록 형성되고, Y방향으로 둘 사이에는 갭(152)이 마련되어 서로 이격되게 배치된다.In addition, the third and fourth connection terminals 143 and 144 are formed to cover a part of the second band portion 132b on the first surface side of the capacitor body 110, and there is a gap 152 between them in the Y direction. ) are provided and arranged spaced apart from each other.

도 6을 보면, 커패시터 바디(110)에서 Y 방향의 중앙부는 커패시터 바디(110)의 폭 방향의 최대 진동 변위 영역이다. Referring to FIG. 6 , the central portion of the Y direction of the capacitor body 110 is the maximum vibration displacement region of the capacitor body 110 in the width direction.

본 실시 예의 경우, Y 방향의 최대 진동 변위 영역 중 하나가 갭(152)으로 되어 접속 단자가 형성되지 않기 때문에 기판에 실장시 제2 외부 전극(132)의 제2 밴드부(132b)를 통해 기판으로 전달되는 진동의 양을 저감할 수 있다.In the case of the present embodiment, since one of the areas of maximum vibration displacement in the Y direction becomes the gap 152 and no connection terminal is formed, when mounted on the board, the second external electrode 132 is connected to the board through the second band portion 132b. The amount of transmitted vibration can be reduced.

이러한 제3 및 제4 접속 단자(143, 144)는 제3 및 제4 절개부(163, 164)를 각각 가진다. These third and fourth connection terminals 143 and 144 have third and fourth cutouts 163 and 164, respectively.

본 실시 형태에서, 제3 및 제4 절개부(163, 164)는 제3 및 제4 접속 단자(143, 144)에서 커패시터 바디(110)의 내측 중앙을 향하는 모서리에 각각 마련될 수 있으며, 이에 제3 및 제4 접속 단자(143, 144)는 대체로 L자 형상으로 이루어질 수 있다.In this embodiment, the third and fourth cutouts 163 and 164 may be provided at the corners of the third and fourth connection terminals 143 and 144 toward the inner center of the capacitor body 110, respectively. The third and fourth connection terminals 143 and 144 may be substantially L-shaped.

이와 같이 구성된 제1 내지 제4 접속 단자(141, 142, 143, 144)는 적층형 전자 부품(100)을 기판에 실장할 때, 적층형 전자 부품(100)과 기판을 소정 거리 이격시켜 커패시터 바디(110)로부터 기판으로 전달되는 압전 진동을 저감시킬 수 있고, 접속 단자의 탄성 변형을 이용하여 압전 진동을 흡수할 수 있어서 어쿠스틱 노이즈를 저감시킬 수 있다.When the multilayer electronic component 100 is mounted on a board, the first to fourth connection terminals 141, 142, 143, and 144 configured as described above separate the multilayer electronic component 100 from the board by a predetermined distance so that the capacitor body 110 ) to the substrate, and piezoelectric vibration can be absorbed by using the elastic deformation of the connection terminal, thereby reducing acoustic noise.

또한, 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부(131b)의 하측에 제1 및 제2 접속 단자(141, 142))가 서로 이격된 갭(151)과 제1 및 제2 절개부(161, 162)가 솔더 포켓이 되고, 제2 밴드부(132b)의 하측에 제3 및 제4 접속 단자(143, 144)가 서로 이격된 갭(152)과 제3 및 제4 절개부(163, 164)가 솔더 포켓이 될 수 있다.In addition, the first and second connection terminals 141 and 142 are spaced apart from each other on the lower side of the first band portion 131b toward the first surface 1, which is the mounting surface of the capacitor body 110, and the gap 151 and the first And the second cutouts 161 and 162 become solder pockets, and the third and fourth connection terminals 143 and 144 are spaced apart from each other at the lower side of the second band portion 132b, and the gap 152 and the third and third 4 cutouts 163 and 164 may be solder pockets.

이에 상기 솔더 포켓들이 솔더 수용부로서의 역할을 하여 기판에 실장시 커패시터 바디(110)의 제2 면(2)을 향하는 솔더 필렛의 형성을 억제하여 어쿠스틱 노이즈를 저감시킬 수 있다.Accordingly, the solder pockets serve as solder accommodating portions to suppress acoustic noise by suppressing formation of a solder fillet toward the second surface 2 of the capacitor body 110 when mounted on a board.

한편, 제1 접속 단자(141)와 제3 접속 단자(143)는 X 방향으로 서로 이격되어 있기 때문에 그 사이에 갭이 형성되는 것이고, 제2 접속 단자(142)와 제4 접속 단자(144)는 X 방향으로 서로 이격되어 있기 때문에 그 사이에 갭이 형성되는 것으로 볼 수 있다.On the other hand, since the first connection terminal 141 and the third connection terminal 143 are spaced apart from each other in the X direction, a gap is formed therebetween, and the second connection terminal 142 and the fourth connection terminal 144 Since are spaced apart from each other in the X direction, it can be seen that a gap is formed therebetween.

도 6을 보면, 커패시터 바디(110)에서 X 방향의 중앙부는 커패시터 바디(110)의 길이 방향의 최대 진동 변위 영역이다. Referring to FIG. 6 , the central portion of the capacitor body 110 in the X direction is the maximum vibration displacement region of the capacitor body 110 in the longitudinal direction.

본 실시 예의 경우, X 방향의 최대 진동 변위 영역들이 갭으로 되어 접속 단자가 형성되지 않기 때문에 기판에 실장시 기판으로 전달되는 진동의 양을 저감할 수 있고, 이에 어쿠스틱 노이즈를 더 저감시킬 수 있다.In the case of the present embodiment, since the areas of maximum vibration displacement in the X direction are gaps and no connection terminals are formed, the amount of vibration transmitted to the board when mounted on the board can be reduced, and thus acoustic noise can be further reduced.

또한, 본 실시 예에서, 제1 및 제2 접속 단자(141, 142)는 제1 밴드부(131b) 상에 제1 접속부(131a)로부터 이격되게 배치되고, 제3 및 제4 접속 단자(143, 144)는 제2 밴드부(132b) 상에 제2 접속부(132a)로부터 이격되게 배치될 수 있다.In addition, in this embodiment, the first and second connection terminals 141 and 142 are disposed spaced apart from the first connection portion 131a on the first band portion 131b, and the third and fourth connection terminals 143, 144 may be disposed spaced apart from the second connection part 132a on the second band part 132b.

이에, 제1 밴드부(131b) 하측에서 커패시터 바디(110)의 제3 면(3), 제5 면(5) 및 제6 면(6)과 대응되는 방향을 향해 개방되는 스페이스부가 마련되고, 이 스페이스부는 또 다른 솔더 포켓이 될 수 있다.Accordingly, a space portion is provided on the lower side of the first band portion 131b that opens toward the direction corresponding to the third surface 3, the fifth surface 5, and the sixth surface 6 of the capacitor body 110, Spacers can be another solder pocket.

또한, 제2 밴드부(132b) 하측에서 커패시터 바디(110)의 제4 면(4), 제5 면(5) 및 제6 면(6)과 대응되는 방향을 향해 개방되는 스페이스부가 마련되고, 이 스페이스부는 또 다른 솔더 포켓이 될 수 있다.In addition, a space portion is provided on the lower side of the second band portion 132b that opens toward the direction corresponding to the fourth surface 4, the fifth surface 5, and the sixth surface 6 of the capacitor body 110, Spacers can be another solder pocket.

한편, 제1 내지 제4 접속 단자(141, 142, 143, 144)는 필요시 도금층을 포함할 수 있다.Meanwhile, the first to fourth connection terminals 141, 142, 143, and 144 may include a plating layer if necessary.

상기 도금층은 제1 내지 제4 접속 단자(141, 142, 143, 144) 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.The plating layer may include a nickel (Ni) plating layer formed on the first to fourth connection terminals 141 , 142 , 143 , and 144 and a tin (Sn) plating layer formed on the nickel plating layer.

도 7을 참조하면, 제1 내지 제4 접속 단자(141', 142', 143', 144')의 모서리는 일정 각도(θ)를 가지는 경사 면(141a, 142a, 143a, 144a)으로 형성될 수 있다.Referring to FIG. 7, the corners of the first to fourth connection terminals 141', 142', 143', and 144' may be formed as inclined surfaces 141a, 142a, 143a, and 144a having a predetermined angle θ. can

이때, 경사 면(141a, 142a, 143a, 144a)은 제1 및 제2 밴드부(131b, 132b)의 하면에 스페이스부를 더 많이 확보할 수 있도록 하여, 기판에 실장시 솔더가 채워지는 솔더 포켓을 추가할 수 있으며, 이에 어쿠스틱 노이즈의 저감 효과를 더 향상시킬 수 있다.At this time, the inclined surfaces 141a, 142a, 143a, and 144a allow more space to be secured on the lower surfaces of the first and second band parts 131b and 132b, so that solder pockets filled with solder when mounted on a board are added. Therefore, the reduction effect of acoustic noise can be further improved.

도 8을 참조하면, 제1 및 제2 접속 단자(141", 142")의 제1 및 제2 절개부(161', 162')는 커패시터 바디(110)의 제3 면(3)을 향하도록 마련되고, 제3 및 제4 접속 단자(143", 144")의 제3 및 제4 절개부(163', 164')는 커패시터 바디(110)의 제4 면(4)을 향하도록 마련될 수 있다.Referring to FIG. 8 , the first and second cutouts 161' and 162' of the first and second connection terminals 141" and 142" face the third surface 3 of the capacitor body 110. The third and fourth cutouts 163' and 164' of the third and fourth connection terminals 143" and 144" are provided to face the fourth surface 4 of the capacitor body 110. It can be.

이와 같이 제1 내지 제4 절개부(161', 162', 163', 164')가 커패시터 바디(110)의 바깥쪽을 향하도록 하면, 기판에 실장시 솔더가 보다 효과적으로 가두어짐으로써 솔더 필렛의 높이를 더 감소시켜 결과적으로 어쿠스틱 노이즈의 저감 효과를 더 향상시킬 수 있다.In this way, if the first to fourth cutouts 161', 162', 163', and 164' are directed toward the outside of the capacitor body 110, the solder is more effectively confined when mounted on the board, thereby reducing the solder fillet. As a result of further reducing the height, the effect of reducing acoustic noise can be further improved.

도면부호 151'는 제1 접속 단자(141")와 제2 접속 단자(142")의 갭을 나타내고, 도면부호 152'는 제3 접속 단자(143")와 제4 접속 단자(144")를 나타낸다.Reference numeral 151' denotes a gap between the first connection terminal 141" and the second connection terminal 142", and reference numeral 152' denotes the third connection terminal 143" and the fourth connection terminal 144". indicate

적층형 전자 부품(100)이 기판(210)에 실장된 상태에서 적층형 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.When voltages having different polarities are applied to the first and second external electrodes 131 and 132 formed on the multilayer electronic component 100 while the multilayer electronic component 100 is mounted on the board 210, the dielectric layer 111 The capacitor body 110 expands and contracts in the thickness direction by the inverse piezoelectric effect, and both ends of the first and second external electrodes 131 and 132 expand and contract by the Poisson effect. Contrary to the expansion and contraction of the capacitor body 110 in the Z direction, contraction and expansion are performed.

이러한 수축과 팽창은 진동을 발생시키게 된다.This contraction and expansion causes vibration.

또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.In addition, the vibration is transmitted from the first and second external electrodes 131 and 132 to the substrate 210, and thus sound is emitted from the substrate 210 to become acoustic noise.

도 9는 도 1의 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 측면도이다.FIG. 9 is a side view schematically illustrating a state in which the multilayer electronic component of FIG. 1 is mounted on a board.

도 9를 참조하면, 본 실시 형태에 따른 적층형 전자 부품의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 접속 단자(141, 142)가 제1 전극 패드(221) 상에 접속되고 제3 및 제4 접속 단자(143, 144)가 제2 전극 패드(222) 상에 접속되도록 실장되는 적층형 전자 부품(100)을 포함한다.Referring to FIG. 9 , a board for mounting a multilayer electronic component according to the present embodiment includes a board 210 having first and second electrode pads 221 and 222 on one surface and first and second electrode pads 221 and 222 on the upper surface of the board 210 . A multilayer electronic component mounted such that the second connection terminals 141 and 142 are connected on the first electrode pad 221 and the third and fourth connection terminals 143 and 144 are connected on the second electrode pad 222 ( 100).

이때, 본 실시 형태에서는, 적층형 전자 부품(100)은 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.At this time, in this embodiment, the multilayer electronic component 100 is illustrated and described as being mounted on the board 210 by solder 231 and 232, but a conductive paste may be used instead of solder if necessary.

본 실시 형태에 따르면, 적층형 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동이 제1 내지 제4 접속 단자(141, 142, 143, 144)의 탄성 변형을 통해 흡수됨으로써 어쿠스틱 노이즈를 저감시킬 수 있다.According to the present embodiment, piezoelectric vibration transmitted to the substrate through the first and second external electrodes 131 and 132 of the multilayer electronic component 100 is transmitted to the first to fourth connection terminals 141, 142, 143, and 144. Acoustic noise can be reduced by being absorbed through elastic deformation.

또한, 제1 내지 제4 접속 단자(141, 14, 143, 144)의 제1 내지 제4 절개부(161, 162, 163, 164)에 의해 각각 마련되는 솔더 포켓에 솔더(231, 232)가 보다 효과적으로 가두어지게 되고, 이에 커패시터 바디(110)의 제2 면을 향한 솔더 필렛(Solder Fillet)의 형성을 억제할 수 있다.In addition, solders 231 and 232 are formed in solder pockets formed by the first to fourth cutouts 161 , 162 , 163 , and 164 of the first to fourth connection terminals 141 , 14 , 143 , and 144 , respectively. It is confined more effectively, and thus the formation of a solder fillet toward the second surface of the capacitor body 110 can be suppressed.

또한, 접속 단자들이 서로 이격되어 커패시터 바디의 폭 방향 및 길이 방향의 최대 진동 변위 영역에 갭이 마련되므로, 적층형 전자 부품(100)의 압전 진동 전달 경로를 효과적으로 차단하여 적층형 전자 부품(100)의 어쿠스틱 노이즈 저감 효과를 크게 향상시킬 수 있다.In addition, since the connection terminals are spaced apart from each other and a gap is provided in the maximum vibration displacement region of the capacitor body in the width and length directions, the piezoelectric vibration transmission path of the multilayer electronic component 100 is effectively blocked, thereby reducing the acoustic properties of the multilayer electronic component 100. The noise reduction effect can be greatly improved.

또한, 본 실시 형태에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량을 효과적으로 억제할 수 있다.In addition, according to the present embodiment, the amount of vibration transmitted to the board by the piezoelectric vibration of the multilayer electronic component at an audible frequency within 20 kHz of the multilayer electronic component can be effectively suppressed by the acoustic noise reduction structure.

따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.Therefore, by reducing high-frequency vibration of multilayer electronic components, malfunction of sensors that can be a problem due to high-frequency vibration of 20 kHz or more of electronic components in the IT or industrial/electronic field is prevented, and internal fatigue accumulation due to long-term vibration of sensors is suppressed. can do.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations are possible without departing from the technical details of the present invention described in the claims. It will be obvious to those skilled in the art.

100: 적층형 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142, 143, 144: 제1 내지 제4 접속 단자
151, 152: 갭
161, 162, 163, 164: 제1 내지 제4 절개부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더100: stacked electronic components
110: capacitor body
111: dielectric layer
121, 122: first and second internal electrodes
131, 132: first and second external electrodes
131a, 132a: first and second connection parts
131b, 132b: first and second band parts
141, 142, 143, 144: first to fourth connection terminals
151, 152: gap
161, 162, 163, 164: first to fourth incisions
210: substrate
221, 222: first and second electrode pads
231, 232: solder

Claims (7)

복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
상기 커패시터 바디의 제1 면 측에서 상기 제1 밴드부와 접속되도록 배치되고, 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자; 및
상기 커패시터 바디의 제1 면 측에서 상기 제2 밴드부와 접속되도록 배치되고, 제3 및 제4 절개부를 각각 가지는 제3 및 제4 접속 단자; 를 포함하고,
상기 제1 내지 제4 접속 단자 사이에는 상기 커패시터 바디의 길이 방향 및 폭 방향의 최대 진동 변위 영역과 접촉되지 않도록 갭(gap)이 마련되고,
상기 제1 절개부는 커패시터 바디의 제5 및 제6 면을 연결하는 제1 방향으로 상기 제1 접속 단자의 코너에 형성되고, 상기 제2 절개부는 제1 방향으로 상기 제2 접속 단자의 코너에 형성되고, 상기 제3 절개부는 제1 방향으로 상기 제3 접속 단자의 코너에 형성되고, 상기 제4 절개부는 제1 방향으로 상기 제4 접속 단자의 코너에 형성되며,
상기 제1 내지 제4 절개부는 홈 형상으로 형성되는, 적층형 전자 부품.
It includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, first and second surfaces facing each other, and third surfaces connected to the first and second surfaces and facing each other. and fifth and sixth surfaces connected to the fourth surface, the first and second surfaces, connected to the third and fourth surfaces, and opposed to each other, wherein ends of the first and second internal electrodes are connected to the third and fourth surfaces. capacitor bodies each exposed through the fourth surface;
First and second connectors respectively disposed on the third and fourth surfaces of the capacitor body, and first and second band portions extending from the first and second connectors to a portion of the first surface of the capacitor body, respectively. First and second external electrodes comprising;
first and second connection terminals disposed on the first surface side of the capacitor body to be connected to the first band portion and having first and second cutouts, respectively; and
third and fourth connection terminals disposed on the first surface side of the capacitor body to be connected to the second band portion and having third and fourth cutouts, respectively; including,
A gap is provided between the first to fourth connection terminals so as not to contact the maximum vibration displacement region of the capacitor body in the length direction and the width direction,
The first cutout is formed at a corner of the first connection terminal in a first direction connecting the fifth and sixth surfaces of the capacitor body, and the second cutout is formed at a corner of the second connection terminal in a first direction. The third cutout is formed at a corner of the third connection terminal in a first direction, the fourth cutout is formed at a corner of the fourth connection terminal in a first direction,
The first to fourth cutouts are formed in a groove shape.
 제1항에 있어서,
상기 제1 내지 제4 절개부가 커패시터 바디의 제3 및 제4 면을 연결하는 제2 방향으로 상기 커패시터 바디의 내측 중앙을 향하는 코너에 각각 마련되는 적층형 전자 부품.
According to claim 1,
The multilayer electronic component of claim 1 , wherein the first to fourth cutouts are provided at corners facing an inner center of the capacitor body in a second direction connecting the third and fourth surfaces of the capacitor body.
 제1항에 있어서,
상기 제1 및 제2 절개부가 상기 제1 및 제2 접속 단자에서 상기 커패시터 바디의 제3 면을 향하는 코너에 각각 마련되고,
상기 제3 및 제4 절개부가 상기 제3 및 제4 접속 단자에서 상기 커패시터 바디의 제4 면을 향하는 코너에 각각 마련되는 적층형 전자 부품.
According to claim 1,
The first and second cutouts are respectively provided at corners facing the third surface of the capacitor body from the first and second connection terminals,
The multilayer electronic component of claim 1 , wherein the third and fourth cutouts are provided at corners facing the fourth surface of the capacitor body from the third and fourth connection terminals.
 제1항에 있어서,
상기 제1 내지 제4 접속 단자에서 상기 커패시터 바디의 코너에 인접한 코너가 경사 면으로 형성되는 적층형 전자 부품.
According to claim 1,
A multilayer electronic component in which a corner adjacent to a corner of the capacitor body at the first to fourth connection terminals is formed as an inclined surface.
 제1항에 있어서,
상기 제1 내지 제4 접속 단자가 도체로 이루어지는 적층형 전자 부품.
According to claim 1,
A multilayer electronic component wherein the first to fourth connection terminals are made of a conductor.
 제1항에 있어서,
상기 제1 내지 제4 접속 단자는 절연체로 이루어지고, 표면에 도체층이 형성되는 적층형 전자 부품.
According to claim 1,
The first to fourth connection terminals are made of an insulator, and a conductive layer is formed on a surface of the multilayer electronic component.
 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
상기 제1 전극 패드 상에 제1 및 제2 접속 단자가 접속되고 상기 제2 전극 패드 상에 제3 및 제4 접속 단자가 접속되도록 실장되는 제1항 내지 제6항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.a substrate having first and second electrode pads on one surface; and
The multilayer electronic component according to any one of claims 1 to 6, which is mounted such that first and second connection terminals are connected to the first electrode pad and third and fourth connection terminals are connected to the second electrode pad. ; A mounting board of a laminated electronic component comprising a.
KR1020180091865A 2018-08-07 2018-08-07 Multilayered electronic component and board having the same mounted thereon KR102551218B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180091865A KR102551218B1 (en) 2018-08-07 2018-08-07 Multilayered electronic component and board having the same mounted thereon

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180091865A KR102551218B1 (en) 2018-08-07 2018-08-07 Multilayered electronic component and board having the same mounted thereon

Publications (2)

Publication Number Publication Date
KR20200016587A KR20200016587A (en) 2020-02-17
KR102551218B1 true KR102551218B1 (en) 2023-07-03

Family

ID=69670746

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180091865A KR102551218B1 (en) 2018-08-07 2018-08-07 Multilayered electronic component and board having the same mounted thereon

Country Status (1)

Country Link
KR (1) KR102551218B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126659A (en) * 2016-01-14 2017-07-20 三菱電機株式会社 Electronic circuit device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684687A (en) 1992-08-31 1994-03-25 Toshiba Corp Ceramic chip component and mounting structure therefor
JP5459444B2 (en) * 2011-07-11 2014-04-02 株式会社村田製作所 Electronic components
JP5360158B2 (en) * 2011-08-05 2013-12-04 株式会社村田製作所 Chip component structure
JP5888281B2 (en) 2012-08-10 2016-03-16 株式会社村田製作所 Mounting land structure and multilayer capacitor mounting structure
KR102139760B1 (en) * 2015-01-22 2020-07-31 삼성전기주식회사 Electronic part and board for mouting the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126659A (en) * 2016-01-14 2017-07-20 三菱電機株式会社 Electronic circuit device

Also Published As

Publication number Publication date
KR20200016587A (en) 2020-02-17

Similar Documents

Publication Publication Date Title
KR102473422B1 (en) Electronic component and board having the same mounted thereon
KR102463337B1 (en) Electronic component and board having the same mounted thereon
CN109036845B (en) Multilayer electronic component, board with multilayer electronic component, and electronic device
KR102471341B1 (en) Electronic component and board having the same mounted thereon
US10840022B2 (en) Electronic component
US11017951B2 (en) Multilayer electronic component
KR102516765B1 (en) Electronic component and board having the same mounted thereon
KR102494331B1 (en) Multilayered electronic component and board having the same mounted thereon
KR102561930B1 (en) Electronic component
KR102505433B1 (en) Electronic component
US10542626B2 (en) Multilayer electronic component and board having the same
KR102414842B1 (en) Multilayered electronic component
KR20210085669A (en) Multilayered electronic component and board having the same mounted thereon
JP7040850B2 (en) Laminated electronic components, their mounting boards, and electronic devices
KR102609148B1 (en) Electronic component and board having the same mounted thereon
CN112466664A (en) Multilayer electronic component and board having the same mounted thereon
KR20190116136A (en) Electronic component and board having the same mounted thereon
KR102551218B1 (en) Multilayered electronic component and board having the same mounted thereon
KR20200064551A (en) Electronic component
KR102473414B1 (en) Multilayered electronic component and board having the same mounted thereon
KR102449362B1 (en) Electronic component and board having the same mounted thereon

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant