KR102609148B1 - Electronic component and board having the same mounted thereon - Google Patents
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Abstract
본 발명은, 커패시터 바디; 상기 커패시터 바디의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극; 상기 제1 및 제2 외부 전극과 각각 접속되고, 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자; 상기 제1 외부 전극과 상기 제1 접속 단자를 커버하는 제1 도금층; 및 상기 제2 외부 전극과 상기 제2 접속 단자를 커버하는 제2 도금층; 을 포함하는 전자 부품 및 그 실장 기판을 제공한다.The present invention, a capacitor body; first and second external electrodes spaced apart from each other on the mounting surface of the capacitor body; first and second connection terminals respectively connected to the first and second external electrodes and having first and second cutouts, respectively; a first plating layer covering the first external electrode and the first connection terminal; and a second plating layer covering the second external electrode and the second connection terminal; Provides an electronic component including and a mounting board thereof.
Description
본 발명은 전자 부품 및 그 실장 기판에 관한 것이다.The present invention relates to electronic components and their mounting boards.
최근 전자 기기는 기구 부품의 정음(靜音)화가 진행되고 적층형 커패시터(MLCC)가 발하는 어쿠스틱 노이즈(Acoustic Noise)가 두드러지고 있다. Recently, in electronic devices, mechanical components have become quieter, and acoustic noise emitted by multilayer capacitors (MLCCs) is becoming more prominent.
적층형 커패시터의 유전체 재료는 압전성을 지니기 때문에 인가 전압에 동기화되어 변형된다.Because the dielectric material of a multilayer capacitor has piezoelectric properties, it deforms in synchronization with the applied voltage.
인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 이 기판 진동은 소리로서 들려 온다. 이것이 어쿠스틱 노이즈로써 전자 기기에 있어 문제가 되고 있다.When the cycle of the applied voltage is in the audible frequency band, the displacement becomes vibration and is transmitted to the board through the solder, and this board vibration is heard as sound. This is acoustic noise, which is a problem in electronic devices.
어쿠스틱 노이즈 문제는, 기기의 동작 환경이 조용할 경우 사용자가 어쿠스틱 노이즈를 이상한 소리로 인지하여 기기의 고장이라고 느끼게 하거나 또는 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면 기기의 품질을 저하시키게 된다.The problem of acoustic noise is that, when the operating environment of the device is quiet, the user perceives the acoustic noise as an abnormal sound and makes the user feel that the device is malfunctioning, or in devices with audio circuits, when acoustic noise is superimposed on the audio output, it deteriorates the quality of the device. do.
그리고, 사람의 귀가 인지하는 어쿠스틱 노이즈와는 별개로 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생시 IT 및 산업/전장에서 사용되는 각종 센서류에 있어 오작동의 원인이 될 수 있다.Additionally, apart from the acoustic noise perceived by the human ear, piezoelectric vibration of a multilayer capacitor may cause malfunctions in various sensors used in IT and industrial/electrical fields when it occurs in a high frequency range of 20 kHz or higher.
본 발명의 목적은 20kHz 이하 가청 주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 전자 부품 및 그 실장 기판을 제공하는 데 있다.The purpose of the present invention is to provide an electronic component and a board for mounting the same that can reduce acoustic noise in the audible frequency range below 20 kHz and high-frequency vibration above 20 kHz.
본 발명의 일 측면은, 커패시터 바디; 상기 커패시터 바디의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극; 상기 제1 및 제2 외부 전극과 각각 접속되고, 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자; 상기 제1 외부 전극과 상기 제1 접속 단자를 커버하는 제1 도금층; 및 상기 제2 외부 전극과 상기 제2 접속 단자를 커버하는 제2 도금층; 을 포함하는 전자 부품을 제공한다.One aspect of the present invention is a capacitor body; first and second external electrodes spaced apart from each other on the mounting surface of the capacitor body; first and second connection terminals respectively connected to the first and second external electrodes and having first and second cutouts, respectively; a first plating layer covering the first external electrode and the first connection terminal; and a second plating layer covering the second external electrode and the second connection terminal; Provides electronic components including.
본 발명의 일 실시 예에서, 상기 전자 부품은, 상기 제1 및 제2 접속 단자 사이에 배치되는 브릿지부를 더 포함할 수 있다.In one embodiment of the present invention, the electronic component may further include a bridge portion disposed between the first and second connection terminals.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자는, 상기 제1 및 제2 절개부가 상기 제1 및 제2 접속 단자의 서로 대향하는 양면에 각각 형성될 수 있다.In one embodiment of the present invention, the first and second connection terminals may have the first and second cutouts formed on both surfaces of the first and second connection terminals, respectively, facing each other.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 접속 단자 사이에 각각 배치되는 제1 및 제2 도전성 접착층을 더 포함할 수 있다.In one embodiment of the present invention, it may further include first and second conductive adhesive layers respectively disposed between the first and second external electrodes and the first and second connection terminals.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층의 두께는 10㎛ 이상일 수 있다.In one embodiment of the present invention, the thickness of the first and second plating layers may be 10 μm or more.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 표면에 형성되는 도금층을 더 포함할 수 있다.In one embodiment of the present invention, a plating layer formed on the surfaces of the first and second external electrodes may be further included.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자는 절연체로 이루어지고, 상기 제1 접속 단자는, 상기 제1 외부 전극과 마주보는 면에 형성되는 제1 도전 패턴; 상기 제1 도전 패턴과 대향하는 면에 형성되는 제2 도전 패턴; 상기 제1 및 제2 도전 패턴을 연결하는 면 중 일부에 형성되는 제1 절개부; 및 상기 제1 절개부 상에 형성되고 상기 제1 및 제2 도전 패턴을 전기적으로 연결하는 제3 도전 패턴; 을 포함하고, 상기 제2 접속 단자는, 상기 제2 외부 전극과 마주보는 면에 형성되는 제4 도전 패턴; 상기 제4 도전 패턴과 대향하는 면에 형성되는 제5 도전 패턴; 상기 제4 및 제5 도전 패턴을 연결하는 면 중 일부에 형성되는 제2 절개부; 및 상기 제2 절개부 상에 형성되고 상기 제4 및 제5 도전 패턴을 전기적으로 연결하는 제6 도전 패턴; 을 포함할 수 있다.In one embodiment of the present invention, the first and second connection terminals are made of an insulator, and the first connection terminal includes: a first conductive pattern formed on a surface facing the first external electrode; a second conductive pattern formed on a surface opposite to the first conductive pattern; a first cutout formed on a portion of a surface connecting the first and second conductive patterns; and a third conductive pattern formed on the first cutout and electrically connecting the first and second conductive patterns. It includes: wherein the second connection terminal includes: a fourth conductive pattern formed on a surface facing the second external electrode; a fifth conductive pattern formed on a surface opposite to the fourth conductive pattern; a second cutout formed on a portion of a surface connecting the fourth and fifth conductive patterns; and a sixth conductive pattern formed on the second cutout and electrically connecting the fourth and fifth conductive patterns; may include.
본 발명의 일 실시 예에서, 상기 제1 접속 단자는, 제3 도전 패턴이 상기 제1 및 제2 도전 패턴을 연결하는 면 전체 또는 상기 제1 절개부를 포함하면서 그 외 면의 일부에 형성되고, 상기 제2 접속 단자는, 제6 도전 패턴이 상기 제4 및 제5 도전 패턴을 연결하는 면 전체 또는 상기 제2 절개부를 포함하면서 그 외 면의 일부에 형성될 수 있다.In one embodiment of the present invention, the first connection terminal has a third conductive pattern formed on the entire surface connecting the first and second conductive patterns or on a portion of the other surface including the first cutout, The second connection terminal may be formed on the entire surface where the sixth conductive pattern connects the fourth and fifth conductive patterns, or on a portion of the other surface including the second cutout.
본 발명의 일 실시 예에서, 상기 제1 및 제2 접속 단자는 도체로 이루어질 수 있다.In one embodiment of the present invention, the first and second connection terminals may be made of conductors.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 실장 면 측으로 상기 제1 및 제2 외부 전극 상에 상기 제1 및 제2 절개부에 의해 제1 및 제2 솔더 수용부가 각각 마련될 수 있다.In one embodiment of the present invention, first and second solder accommodating parts may be provided on the first and second external electrodes on the mounting surface side of the capacitor body by the first and second cutouts, respectively.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출될 수 있다.In one embodiment of the present invention, the capacitor body includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed therebetween, first and second surfaces facing each other, the It includes third and fourth surfaces connected to the first and second surfaces and facing each other, and one end of the first and second internal electrodes may be exposed through the third and fourth surfaces, respectively.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되고, 상기 제1 및 제2 접속 단자와 각각 접속되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.In one embodiment of the present invention, the first and second external electrodes include first and second connection portions respectively disposed on third and fourth surfaces of the capacitor body; and first and second band portions extending from the first and second connection portions to a portion of the first surface of the capacitor body and connected to the first and second connection terminals, respectively; may include each.
본 발명의 일 실시 예에서, 제1 및 제2 접속 단자는 상기 커패시터 바디의 실장 반대 면에 서로 이격되게 더 배치될 수 있다.In one embodiment of the present invention, the first and second connection terminals may be further disposed on opposite sides of the capacitor body to be spaced apart from each other.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은, 영 모듈러스(Young's Modulus)가 100 GPa 이상의 내부 도금층; 및 상기 내부 도금층을 커버하고, 영 모듈러스가 100 GPa 미만의 외부 도금층; 을 포함할 수 있다.In one embodiment of the present invention, the first and second plating layers include an internal plating layer having a Young's Modulus of 100 GPa or more; and an outer plating layer that covers the inner plating layer and has a Young's modulus of less than 100 GPa. may include.
본 발명의 일 실시 예에서, 상기 전자 부품은, 상기 제1 및 제2 외부 전극의 표면에 각각 형성되는 도금층을 더 포함하고, 상기 도금층은 니켈 도금층 및 주석 도금층을 포함할 수 있다.In one embodiment of the present invention, the electronic component further includes a plating layer formed on the surfaces of the first and second external electrodes, respectively, and the plating layer may include a nickel plating layer and a tin plating layer.
본 발명의 일 실시 예에서, 상기 내부 도금층은 Ni 또는 Co(코발트) 중 하나를 포함하고, 상기 외부 도금층은 Sn을 포함할 수 있다.In one embodiment of the present invention, the inner plating layer may include one of Ni or Co (cobalt), and the outer plating layer may include Sn.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자가 각각 접속되도록 실장되는 전자 부품; 을 포함하는 전자 부품의 실장 기판을 제공한다.Another aspect of the present invention includes: a substrate having first and second electrode pads on one surface; and an electronic component mounted on the first and second electrode pads so that first and second connection terminals are respectively connected to each other. Provides a mounting board for electronic components including.
본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 20kHz 이하 가청 주파수 영역의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.According to one embodiment of the present invention, there is an effect of reducing acoustic noise in the audible frequency range below 20 kHz and high-frequency vibration above 20 kHz of the multilayer electronic component.
도 1은 본 발명의 일 실시 형태에 따른 전자 부품을 개략적으로 도시한 사시도이다.
도 2(a) 및 도 2(b)는 본 발명의 일 실시 형태에 따른 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 도 1에서 제1 및 제2 도금층을 제외하고 도시한 사시도이다.
도 5는 도 4의 정면도이다.
도 6은 도 1에 브릿지부가 추가로 형성된 전자 부품을 도시한 사시도이다.
도 7은 도 6에서 제1 및 제2 도금층을 제외하고 도시한 분리사시도이다.
도 8은 도 6의 단면도이다.
도 9는 본 발명의 다른 실시 형태에 따른 전자 부품으로 제1 및 제2 도금층의 변형된 예를 도시한 정면도이다.
도 10은 본 발명의 또 다른 실시 형태에 따른 전자 부품으로 접속 단자가 커패시터 바디의 실장 반대 면에 추가로 배치된 것을 도시한 단면도이다.
도 11은 본 발명의 또 다른 실시 형태에 따른 전자 부품으로 제1 및 제2 도금층이 2중층으로 된 것을 도시한 단면도이다.
도 12는 도 11에서 외부 전극의 표면에 도금층이 추가로 형성된 것을 도시한 단면도이다.
도 13은 도 3의 전자 부품이 기판에 실장된 것을 개략적으로 도시한 정면도이다.1 is a perspective view schematically showing an electronic component according to an embodiment of the present invention.
Figures 2(a) and 2(b) are plan views respectively showing first and second internal electrodes of an electronic component according to an embodiment of the present invention.
Figure 3 is a cross-sectional view taken along line II' of Figure 1.
FIG. 4 is a perspective view of FIG. 1 excluding the first and second plating layers.
Figure 5 is a front view of Figure 4.
FIG. 6 is a perspective view showing an electronic component in which a bridge portion is additionally formed in FIG. 1.
FIG. 7 is an exploded perspective view of FIG. 6 excluding the first and second plating layers.
Figure 8 is a cross-sectional view of Figure 6.
Figure 9 is a front view showing a modified example of the first and second plating layers of an electronic component according to another embodiment of the present invention.
Figure 10 is a cross-sectional view showing an electronic component according to another embodiment of the present invention, where the connection terminal is additionally disposed on the surface opposite to the mounting of the capacitor body.
Figure 11 is a cross-sectional view showing an electronic component in which the first and second plating layers are double layers according to another embodiment of the present invention.
FIG. 12 is a cross-sectional view showing that a plating layer is additionally formed on the surface of the external electrode in FIG. 11.
FIG. 13 is a front view schematically showing the electronic component of FIG. 3 mounted on a board.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Additionally, the embodiments of the present invention are provided to more completely explain the present invention to those with average knowledge in the relevant technical field.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shapes and sizes of elements in the drawings may be exaggerated for clearer explanation.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, components having the same function within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In addition, 'including' a certain element throughout the specification means that other elements may be further included rather than excluding other elements, unless specifically stated to the contrary.
도 1은 본 발명의 일 실시 형태에 따른 전자 부품을 개략적으로 도시한 사시도이고, 도 2(a) 및 도 2(b)는 본 발명의 일 실시 형태에 따른 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이고, 도 3은 도 1의 I-I'선 단면도이고, 도 4는 도 1에서 제1 및 제2 도금층을 제외하고 도시한 사시도이고, 도 5는 도 4의 정면도이다.1 is a perspective view schematically showing an electronic component according to an embodiment of the present invention, and FIGS. 2(a) and 2(b) show first and second internal parts of the electronic component according to an embodiment of the present invention. It is a plan view showing each electrode, Figure 3 is a cross-sectional view taken along line II' of Figure 1, Figure 4 is a perspective view shown excluding the first and second plating layers in Figure 1, and Figure 5 is a front view of Figure 4. .
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 형태에 따른 전자 부품(100)은, 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132), 제1 및 제2 접속 단자(141, 142) 및 제1 및 제2 도금층(161, 162)을 포함한다.1 to 5, the
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.Hereinafter, if the direction of the
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.The
그리고, 커패시터 바디(110)의 Z방향으로 양측에는 필요시 소정 두께의 커버(112, 113)가 형성될 수 있다.Additionally, covers 112 and 113 of a predetermined thickness may be formed on both sides of the
이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.At this time, the adjacent
커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다. 본 실시 형태에서는, 제1 면(1)이 실장 면이 될 수 있다.In this embodiment, for convenience of explanation, the two surfaces of the
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 전이금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.In addition, ceramic additives, organic solvents, plasticizers, binders, and dispersants may be further added to the
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.The first and second
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.At this time, the first and second
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.The ends of the first and second
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.At this time, the first and second
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.According to the above configuration, when a predetermined voltage is applied to the first and second
이때, 전자 부품(100)의 정전 용량은 Z방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.At this time, the capacitance of the
제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 실장 면인 제1 면(1)에 서로 이격되게 배치되고, 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.The first and second
이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.A plating layer may be formed on the surfaces of the first and second
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.For example, the first and second
상기 제1 및 제 도전층은 예컨대 구리를 포함할 수 있다.The first and second conductive layers may include copper, for example.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.The first
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되고 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제1 접속 단자(140)가 접속되는 부분이다.The
이때, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.At this time, the
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.The second
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되고 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제2 접속 단자(150)가 접속되는 부분이다.The
이때, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.At this time, the
제1 및 제2 접속 단자(141, 142)는 제1 및 제2 외부 전극(131, 132)과 각각 접속되도록 배치되고, 제1 및 제2 절개부(141a, 142a)를 각각 가진다.The first and
본 실시 형태에서, 제1 및 제2 접속 단자(141, 142)는 제1 및 제2 외부 전극(131, 132)에서 커패시터 바디(110)의 제1 면(1)에 형성되는 제1 및 제2 밴드부(131b, 132b)와 대응되도록 배치될 수 있다.In this embodiment, the first and
이에, 제1 및 제2 절개부(141a, 142a)에 의해 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b) 상에 제1 및 제2 솔더 수용부가 각각 마련될 수 있다.Accordingly, the first and second band portions of the first and second
즉, 제1 및 제2 절개부(141a, 142a)는 본 실시 예의 전자 부품을 기판(200)에 실장할 때 사용되는 용융 솔더(220) 등을 가둬두는 솔더 포켓(Solder Pocket)의 역할을 하고, 솔더(220)가 커패시터 바디(110)의 머릿 면 방향으로 형성되는 것을 막아 커패시터 바디(110)의 진동이 기판(200)으로 전달되는 것을 억제시켜 어쿠스틱 노이즈를 저감시킬 수 있다.That is, the first and
이때, 제1 및 제2 절개부(141a, 142a)는 제1 및 제2 접속 단자(141, 142)의 X방향으로 서로 대향하는 양면에 각각 형성될 수 있다.At this time, the first and
또한, 제1 및 제2 절개부(141a, 142a)는 곡면을 가지도록 형성될 수 있다. 이렇게 제1 및 제2 절개부(141a, 142a)가 곡면 형상으로 이루어지면 제작상의 편의성이 더 개선될 수 있다. 다만, 본 발명은 절개부의 형상을 곡면 형상으로 한정하는 것이 아니고, 필요에 따라 절개부의 형상은 다양하게 변경될 수 있다.Additionally, the first and
이러한 제1 및 제2 접속 단자(141, 142)는 FR4, F-PCB, 세라믹 재질 등의 절연체 및 금속 등의 도체로 이루어질 수 있다.These first and
제1 및 제2 접속 단자(141, 142)가 절연체 재질로 구성되는 경우 그 상하 면에 신호 단자와 그라운드(GND)단자로써 기능하는 도체의 랜드 패턴을 가질 수 있다. 이때, 제1 및 제2 절개부(141a, 142a)에 도전층이 도포될 수 있다.When the first and
즉, 제1 접속 단자(141)는, 상기 제3 도전 패턴이 상기 제1 및 제2 도전 패턴을 연결하는 면 전체 또는 제1 절개부(141a)를 포함하면서 그 외 면의 일부에 형성될 수 있다.That is, the
또한, 제2 접속 단자(142)는, 상기 제6 도전 패턴이 상기 제4 및 제5 도전 패턴을 연결하는 면 전체 또는 제2 절개부(142a)를 포함하면서 그 외 면의 일부에 형성될 수 있다.In addition, the
보다 구체적으로, 본 실시 형태의 제1 접속 단자(141)는, 제1 외부 전극(131)과 마주보는 면에 형성되는 제1 도전 패턴과, 상기 제1 도전 패턴과 대향하는 면에 형성되는 제2 도전 패턴과, 상기 제1 및 제2 도전 패턴을 연결하는 면 중 일부에 형성되는 제1 절개부(141a)와, 제1 절개부(141a) 상에 형성되고 상기 제1 및 제2 도전 패턴을 전기적으로 연결하는 제3 도전 패턴을 포함할 수 있다.More specifically, the
또한, 제2 접속 단자(142)는, 제2 외부 전극(132)과 마주보는 면에 형성되는 제4 도전 패턴과, 상기 제4 도전 패턴과 대향하는 면에 형성되는 제5 도전 패턴과, 상기 제4 및 제5 도전 패턴을 연결하는 면 중 일부에 형성되는 제2 절개부(142a)와, 제2 절개부(142a) 상에 형성되고 상기 제4 및 제5 도전 패턴을 전기적으로 연결하는 제6 도전 패턴을 포함할 수 있다.In addition, the
이에, 앞서 설명한 제1 및 제2 접속 단자(141, 142)의 상하 면의 랜드 패턴인 도전 패턴들이 제1 및 제2 절개부(141a, 142a)의 도전 패턴을 통해 전기적으로 각각 접속될 수 있다.Accordingly, the conductive patterns, which are land patterns on the upper and lower surfaces of the first and
한편, 제1 및 제2 접속 단자(141, 142)가 도체 재질로 형성된 경우 모든 면을 통해서 전기적 접속이 가능하다.Meanwhile, when the first and
즉, 본 실시 형태의 전자 부품(100)은, 적층형 커패시터를 제1 및 제2 외부 전극(131, 132)의 X-Y면에 각각 이격되어 위치하는 소형 기판 형태의 제1 및 제2 접속 단자(141, 142)에 접합한 구조물이다.That is, the
이때, 제1 및 제2 외부 전극(131, 132)은 솔더(Solder) 또는 도전성 페이스트 등으로 이루어진 제1 및 제2 도전성 접착층(151, 152)에 의해 제1 및 제2 접속 단자(141, 142) 위에 실장될 수 있다.At this time, the first and second
즉, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)와 제1 및 제2 접속 단자(141, 142)의 상면 사이에 제1 및 제2 도전성 접착층(151, 152)이 각각 배치될 수 있다.That is, first and second conductive adhesive layers between the first and
제1 및 제2 도전성 접착층(151, 152)은 솔더 또는 도전성 페이스트로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second conductive
제1 도금층(161)은 제1 외부 전극(131)과 제1 접속 단자(141)를 동시에 커버하도록 형성된다.The
제2 도금층(162)은 제2 외부 전극(132)과 제2 접속 단자(142)를 동시에 커버하도록 형성된다.The
제1 및 제2 도금층(161, 162)은 니켈 도금층과 상기 니켈 도금층 상에 형성되는 주석 도금층으로 이루어질 수 있다.The first and second plating layers 161 and 162 may be composed of a nickel plating layer and a tin plating layer formed on the nickel plating layer.
이때, 제1 및 제2 접속 단자(141, 142)가 절연체로 이루어지는 경우, 제1 및 제2 접속 단자(141, 142)의 표면에 예를 들어 도전막을 증착 등의 방법으로 형성한 후 그 위에 제1 및 제2 도금층(161, 162)을 형성할 수 있다.At this time, when the first and
접속 단자와 외부 전극을 도전성 접착층으로 접합시 리플로우(Reflow) 투입 등의 열을 가하면 외부 전극 표면의 주석(Sn)층이 일부 용융되어 제거됨으로써 외관이 지저분해질 수 있다.When joining a connection terminal and an external electrode with a conductive adhesive layer, if heat such as reflow is applied, the tin (Sn) layer on the surface of the external electrode may be partially melted and removed, resulting in a dirty appearance.
또한, 접속 단자의 표면에서도 주석층이 용융되므로 이로 인해 기판에 실장시 솔더링(Soldering) 성능이 불안정하게 되어 소음 편차를 키울 수 있다.In addition, since the tin layer is melted on the surface of the connection terminal, soldering performance becomes unstable when mounted on a board, which may increase noise deviation.
그러나, 본 실시 형태에 따르면, 상기의 Ni/Sn 등의 2차 도금에 의해 형성된 제1 및 제2 도금층(161, 162)으로 인해 용융된 Sn층 부분에 대한 외관 개선을 기대할 수 있고, 동시에 기판에 실장시 제1 및 제2 도금층(161, 162)이 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 접속 단자(141, 142)를 각각 서로 연결하면서 강하게 고정하여 전자 부품(100)과 기판(200) 사이의 솔더링을 개선하여 고착 강도를 개선시킬 수 있다. However, according to the present embodiment, an improvement in the appearance of the molten Sn layer portion can be expected due to the first and second plating layers 161 and 162 formed by secondary plating of Ni/Sn, etc., and at the same time, the substrate When mounted, the first and second plating layers 161 and 162 connect the first and second
또한, 리플로우(Reflow)시 용융되어 제거된 도체부를 2차 도금에 의해 표면이 균일한 도체층으로 형성하여 줌으로써, 회로 기판에 실장시 접속 단자의 여러 표면에 용융 솔더가 골고루 퍼지며 형성될 수 있도록 하여 전자 부품(100)의 측면을 통해 연결되는 솔더 필렛의 높이를 저감시킬 수 있고, 이에 어쿠스틱 노이즈 저감 효과를 더 향상시킬 수 있다.In addition, the conductor part melted and removed during reflow is formed into a conductor layer with a uniform surface through secondary plating, so that the molten solder can be evenly spread and formed on various surfaces of the connection terminal when mounted on a circuit board. As a result, the height of the solder fillet connected through the side of the
한편, 도 6 내지 도 8을 참조하면, 본 실시 예의 전자 부품은, 제1 및 제2 접속 단자(141, 142) 사이에 배치되는 브릿지부(143)를 더 포함할 수 있다.Meanwhile, referring to FIGS. 6 to 8 , the electronic component of this embodiment may further include a
이에, 커패시터 바디(110)의 실장 면에 배치되는 제1 및 제2 접속 단자(141, 142)는 브릿지부(143)를 통해 X방향으로 서로 연결되는 인터포저와 같은 구조로 구성될 수 있다.Accordingly, the first and
또한, 제1 도금층(161)은 제1 외부 전극(131)과 제1 접속 단자(141)를 동시에 커버하도록 형성되고, 제2 도금층(162)은 제2 외부 전극(132)과 제2 접속 단자(142)를 동시에 커버하도록 형성되며, 이때 브릿지부(143)는 제1 및 제2 도금층(161, 162)로부터 노출되게 형성된다.In addition, the
도 9를 참조하면, 제1 및 제2 도금층(161', 162')의 두께는 Z방향으로 최대 두께가 각각 10㎛ 이상일 수 있다.Referring to FIG. 9, the maximum thickness of the first and second plating layers 161' and 162' in the Z direction may each be 10 μm or more.
제1 및 제2 도금층(161', 162')의 두께가 10㎛ 이상인 경우, 접속 단자에서 기판 실장 면에 해당하는 부분에 두꺼운 도금층으로 이루어진 버퍼층이 마련됨으로써 진동 흡수 능력을 향상시킬 수 있고, 이에 어쿠스틱 노이즈를 향상시키고 동시에 기판으로부터 전달되는 외력에 의한 커패시터 바디의 손상을 방지하여 제품의 신뢰성을 향상시킬 수 있다.When the thickness of the first and second plating layers 161' and 162' is 10㎛ or more, the vibration absorption ability can be improved by providing a buffer layer made of a thick plating layer at the portion corresponding to the board mounting surface at the connection terminal. The reliability of the product can be improved by improving acoustic noise and at the same time preventing damage to the capacitor body due to external force transmitted from the board.
다른 실시 예로서, 도 10을 참조하면, 제1 및 제2 접속 단자(141', 142')가 커패시터 바디(110)의 실장 반대 면인 제2 면에 X방향으로 서로 이격되게 더 배치될 수 있다.As another embodiment, referring to FIG. 10, the first and second connection terminals 141' and 142' may be further arranged to be spaced apart from each other in the .
이때, 추가로 배치된 제1 접속 단자(141')는 커패시터 바디(110)의 상측에서 도전성 접착층(151')에 의해 제1 외부 전극(131)의 제1 밴드부(131b) 상에 접속되어 전기적으로 연결되고, 추가로 배치된 제2 접속 단자(142')는 도전성 접착층(152')에 의해 제2 외부 전극(132)의 제2 밴드부(132b) 상에 접속되어 전기적으로 연결된다.At this time, the additionally disposed first connection terminal 141' is connected to the
그리고, 제1 도금층(161')은 제1 외부 전극(131)과 Z방향으로 커패시터 바디(110)의 양면에 배치된 한 쌍의 제1 접속 단자(141, 141')를 커버하고, 제2 도금층(162')은 제2 외부 전극(132)과 Z방향으로 커패시터 바디(110)의 양면에 배치된 한 쌍의 제2 접속 단자(142, 142')를 커버한다.In addition, the first plating layer 161' covers the first
이와 같이 제1 및 제2 접속 단자(141, 141', 142, 142')를 Z방향으로 커패시터 바디(110)의 양면에 대칭으로 배치하면, 전자 부품의 상하 방향성이 제거되므로 전자 부품을 기판 등에 실장시 예기치 않게 실장 방향이 바뀌는 불량을 방지할 수 있다.In this way, when the first and
또한, 커패시터 바디(110)의 실장 반대 면에 공기층이 아닌 도체층이 일정 두께로 더 존재하게 되므로 보다 원활한 방열 효과를 기대할 수 있다. In addition, since a conductor layer rather than an air layer exists on the opposite side of the
도 11은 본 발명의 또 다른 실시 형태에 따른 전자 부품으로 제1 및 제2 도금층이 2중층으로 된 것을 도시한 단면도이다.Figure 11 is a cross-sectional view showing an electronic component in which the first and second plating layers are double layers according to another embodiment of the present invention.
본 발명의 다른 실시 예에 따른 전자 부품은, 제1 및 제2 접속 단자(141, 142)가 도체로 구성되거나 또는 일부에 도체를 포함하여 형성될 수 있다.In an electronic component according to another embodiment of the present invention, the first and
또한, 도 11을 참조하면, 본 실시 예의 전자 부품은, 제1 및 제2 도금층(161", 162")이 내부 도금층(161a, 162a)과 내부 도금층(161a, 162a)을 커버하는 외부 도금층(161b, 162b)을 각각 포함할 수 있다.In addition, referring to FIG. 11, the electronic component of this embodiment includes the first and second plating layers 161" and 162" including
여기서, 내부 도금층(161a, 162a)은 영 모듈러스(Young's Modulus)가 100 GPa 이상인 고강성으로 이루어지고, 외부 도금층(161b, 162b)은 영 모듈러스가 100 GPa 미만인 중강성 또는 저강성으로 이루어질 수 있다.Here, the
이와 같이 고강성으로 이루어진 내부 도금층(161a, 162a)은 적층형 커패시터의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 접속 단자(141, 142)를 직접 연결하면서 강하게 결합시키는 역할을 하는 것으로서, 외력이 작용할 때 높은 저항력이 발생하도록 하여 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 접속 단자(141, 142) 간의 고착 강도를 개선시킬 수 있다.In this way, the high-rigidity
이러한 내부 도금층(161a, 162a)은 고강성의 특성을 가지는 Ni 또는 Co(코발트) 중 하나를 포함하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.These
또한, 외부 도금층(161b, 162b)은 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 접속 단자(141, 142)를 직접 연결하는 것이 아니므로 앞서 설명한 내부 도금층에서와 같이 고강성은 요구되지 않으며, 실장시 회로 기판 상의 용융 솔더 등과 직접 접촉하는 실장 면으로 작용하게 된다.In addition, the external plating layers 161b and 162b do not directly connect the first and second
따라서, 외부 도금층(161b, 162b)은 용융 솔더와의 접합성이 우수하고 중강성 및 저강성의 특성을 가지는 Sn을 포함하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.Accordingly, the external plating layers 161b and 162b may be formed of Sn, which has excellent bonding properties with molten solder and has medium and low rigidity characteristics, but the present invention is not limited thereto.
또한, 이러한 2중층 구조의 제1 및 제2 도금층(161", 162")은 기판을 통해 제1 및 제2 접속 단자(141, 142) 및 커패시터 바디(110)로 전달되는 외력의 충격을 흡수하는 버퍼층으로 작용하므로 휨 강도 등을 향상시켜 신뢰성을 높일 수 있다.In addition, the first and second plating layers 161" and 162" of this double-layer structure absorb the impact of external force transmitted to the first and
한편, 본 실시 예의 전자 부품은, 도 12에서와 같이, 제1 및 제2 외부 전극(131, 132)의 표면에 각각 형성되는 도금층(133, 134)을 더 포함할 수 있으며, 이때 도금층(133, 134)은 니켈 도금층과 니켈 도금층 상에 형성되는 주석 도금층을 포함할 수 있다.Meanwhile, the electronic component of this embodiment may further include plating
도 13은 도 3의 전자 부품이 기판에 실장된 것을 개략적으로 도시한 정면도이다.FIG. 13 is a front view schematically showing the electronic component of FIG. 3 mounted on a board.
도 13을 참조하면, 본 실시 형태에 따른 전자 부품의 실장 기판은 일면에 제1 및 제2 전극 패드(211, 212)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 접속 단자(141, 142)가 제1 및 제2 전극 패드(211, 212) 상에 각각 접속되도록 실장되는 전자 부품(100)을 포함한다.Referring to FIG. 13, the electronic component mounting substrate according to the present embodiment includes a substrate 210 having first and
전자 부품(100)이 기판(210)에 실장된 상태에서 적층형 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.When voltages with different polarities are applied to the first and second
이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.This contraction and expansion generates vibration. Additionally, the vibration is transmitted from the first and second
이때, 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)과 기판(210)의 일면에 형성된 제1 및 제2 전극 패드(221, 222) 사이에 형성된 솔더(220)가 커패시터 바디(110)의 제2 면을 향해 일정 높이로 형성됨으로써 전자 부품(100)으로부터 발생된 진동이 기판으로 많이 전달될 수 있다.At this time, the
그러나, 본 실시 형태에서는, 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동이 제1 및 제2 접속 단자(141, 142)의 탄성을 통해 흡수됨으로써, 어쿠스틱 노이즈를 저감시킬 수 있다.However, in this embodiment, the piezoelectric vibration transmitted to the substrate through the first and second
이때, 제1 및 제2 접속 단자(141, 142)의 제1 및 제2 절개부(141a, 142a)에 의해 각각 마련되는 제1 및 제2 솔더 수용부가 커패시터 바디(110)의 제1 면(1)에 솔더(220)를 가두어둘 수 있는 솔더 포켓으로서의 역할을 하게 된다.At this time, the first and second solder receiving portions provided by the first and
따라서, 전자 부품(100)의 압전 진동 전달 경로를 차단하고 솔더 필렛과 커패시터 바디(110)에서의 최대 변위 지점을 이격시켜, 종래의 전자 부품 대비 어쿠스틱 노이즈 저감 효과를 크게 향상시킬 수 있다.Accordingly, by blocking the piezoelectric vibration transmission path of the
본 실시 형태에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량도 효과적으로 억제할 수 있다.According to this embodiment, the acoustic noise reduction structure can effectively suppress the amount of piezoelectric vibration transmitted to the substrate of the multilayer electronic component at an audible frequency within 20 kHz of the multilayer electronic component.
따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.Therefore, by reducing the high-frequency vibration of stacked electronic components, it prevents malfunction of sensors that can be problematic due to high-frequency vibration of 20 kHz or more of electronic components in the IT or industrial/electronic fields, and suppresses the accumulation of internal fatigue caused by long-term vibration of sensors. can do.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiment of the present invention has been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations are possible without departing from the technical details of the present invention described in the claims. This will be self-evident to those with ordinary knowledge in the field.
100: 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
141, 141', 142, 142': 제1 및 제2 접속 단자
141a, 142a: 제1 및 제2 절개부
143: 브릿지부
151, 151', 152, 152': 도전성 접착층
161, 162, 161', 162', 161", 162": 제1 및 제2 도금층
200: 기판
211, 212: 제1 및 제2 전극 패드
220: 솔더100: Electronic components
110: capacitor body
111: dielectric layer
121, 122: first and second internal electrodes
131, 132: first and second external electrodes
141, 141', 142, 142': first and second connection terminals
141a, 142a: first and second incisions
143: Bridge part
151, 151', 152, 152': conductive adhesive layer
161, 162, 161', 162', 161", 162": first and second plating layers
200: substrate
211, 212: first and second electrode pads
220: solder
Claims (17)
상기 커패시터 바디의 실장 면에 서로 이격되게 배치되는 제1 및 제2 외부 전극;
상기 제1 및 제2 외부 전극과 각각 접속되고, 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자;
상기 제1 외부 전극과 상기 제1 접속 단자를 커버하는 제1 도금층; 및
상기 제2 외부 전극과 상기 제2 접속 단자를 커버하는 제2 도금층; 을 포함하고,
상기 제1 및 제2 접속 단자는 절연체로 이루어지고,
상기 제1 접속 단자는, 상기 제1 외부 전극과 마주보는 면에 형성되는 제1 도전 패턴; 상기 제1 도전 패턴과 대향하는 면에 형성되는 제2 도전 패턴; 상기 제1 및 제2 도전 패턴을 연결하는 면 중 일부에 형성되는 제1 절개부; 및 상기 제1 및 제2 도전 패턴을 연결하는 면 전체에 형성되고 상기 제1 및 제2 도전 패턴을 전기적으로 연결하는 제3 도전 패턴; 을 포함하고,
상기 제2 접속 단자는, 상기 제2 외부 전극과 마주보는 면에 형성되는 제4 도전 패턴; 상기 제4 도전 패턴과 대향하는 면에 형성되는 제5 도전 패턴; 상기 제4 및 제5 도전 패턴을 연결하는 면 중 일부에 형성되는 제2 절개부; 및 상기 제4 및 제5 도전 패턴을 연결하는 면 전체에 형성되고 상기 제4 및 제5 도전 패턴을 전기적으로 연결하는 제6 도전 패턴; 을 포함하는 전자 부품.
capacitor body;
first and second external electrodes spaced apart from each other on the mounting surface of the capacitor body;
first and second connection terminals respectively connected to the first and second external electrodes and having first and second cutouts, respectively;
a first plating layer covering the first external electrode and the first connection terminal; and
a second plating layer covering the second external electrode and the second connection terminal; Including,
The first and second connection terminals are made of an insulator,
The first connection terminal includes: a first conductive pattern formed on a surface facing the first external electrode; a second conductive pattern formed on a surface opposite to the first conductive pattern; a first cutout formed on a portion of a surface connecting the first and second conductive patterns; and a third conductive pattern formed on the entire surface connecting the first and second conductive patterns and electrically connecting the first and second conductive patterns. Including,
The second connection terminal includes a fourth conductive pattern formed on a surface facing the second external electrode; a fifth conductive pattern formed on a surface opposite to the fourth conductive pattern; a second cutout formed on a portion of a surface connecting the fourth and fifth conductive patterns; and a sixth conductive pattern formed on the entire surface connecting the fourth and fifth conductive patterns and electrically connecting the fourth and fifth conductive patterns. Electronic components containing.
상기 제1 및 제2 접속 단자 사이에 배치되는 브릿지부를 더 포함하는 전자 부품.
According to paragraph 1,
An electronic component further comprising a bridge portion disposed between the first and second connection terminals.
상기 제1 및 제2 접속 단자는, 상기 제1 및 제2 절개부가 상기 제1 및 제2 접속 단자의 서로 대향하는 양면에 각각 형성되는 전자 부품.
According to paragraph 1,
The first and second connection terminals are electronic components in which the first and second cutouts are formed on opposite sides of the first and second connection terminals, respectively.
상기 제1 및 제2 외부 전극과 상기 제1 및 제2 접속 단자 사이에 각각 배치되는 제1 및 제2 도전성 접착층을 더 포함하는 전자 부품.
According to paragraph 1,
The electronic component further includes first and second conductive adhesive layers respectively disposed between the first and second external electrodes and the first and second connection terminals.
상기 제1 및 제2 도금층의 두께가 10㎛ 이상인 전자 부품.
According to paragraph 1,
An electronic component wherein the first and second plating layers have a thickness of 10 μm or more.
상기 제1 및 제2 외부 전극의 표면에 형성되는 도금층을 더 포함하는 전자 부품.
According to paragraph 1,
An electronic component further comprising a plating layer formed on surfaces of the first and second external electrodes.
상기 커패시터 바디의 실장 면 측으로 상기 제1 및 제2 외부 전극 상에 상기 제1 및 제2 절개부에 의해 제1 및 제2 솔더 수용부가 각각 마련되는 전자 부품.
According to paragraph 1,
An electronic component in which first and second solder accommodating parts are respectively provided by the first and second cutouts on the first and second external electrodes on the mounting surface side of the capacitor body.
상기 커패시터 바디는, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고,
상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 전자 부품.
According to paragraph 1,
The capacitor body includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed, first and second surfaces facing each other, and connected to the first and second surfaces. and includes third and fourth sides facing each other,
An electronic component in which ends of the first and second internal electrodes are exposed through third and fourth surfaces, respectively.
상기 제1 및 제2 외부 전극은,
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및
상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되고, 상기 제1 및 제2 접속 단자와 각각 접속되는 제1 및 제2 밴드부; 를 각각 포함하는 전자 부품.
According to clause 11,
The first and second external electrodes are,
first and second connection portions disposed on third and fourth sides of the capacitor body, respectively; and
first and second band portions extending from the first and second connection portions to a portion of the first surface of the capacitor body and connected to the first and second connection terminals, respectively; Electronic components each containing.
제1 및 제2 접속 단자가 상기 커패시터 바디의 실장 반대 면에 서로 이격되게 더 배치되는 전자 부품.
According to clause 12,
An electronic component in which first and second connection terminals are further disposed on opposite sides of the capacitor body to be spaced apart from each other.
상기 제1 및 제2 도금층은,
영 모듈러스(Young's Modulus)가 100 GPa 이상의 내부 도금층; 및
상기 내부 도금층을 커버하고, 영 모듈러스가 100 GPa 미만의 외부 도금층; 을 포함하는 전자 부품.
According to paragraph 1,
The first and second plating layers are,
An internal plating layer with a Young's Modulus of 100 GPa or more; and
an outer plating layer that covers the inner plating layer and has a Young's modulus of less than 100 GPa; Electronic components containing.
상기 제1 및 제2 외부 전극의 표면에 각각 형성되는 도금층을 더 포함하고, 상기 도금층이 니켈 도금층 및 주석 도금층을 포함하는 전자 부품.
According to clause 14,
An electronic component further comprising plating layers formed on surfaces of the first and second external electrodes, respectively, wherein the plating layers include a nickel plating layer and a tin plating layer.
상기 내부 도금층은 Ni 또는 Co(코발트) 중 하나를 포함하고,
상기 외부 도금층은 Sn을 포함하는 전자 부품.
According to clause 14,
The internal plating layer includes either Ni or Co (cobalt),
An electronic component wherein the external plating layer includes Sn.
상기 제1 및 제2 전극 패드 상에 제1 및 제2 접속 단자가 각각 접속되도록 실장되는 제1항 내지 제6항, 제10항 내지 제16항 중 어느 한 항의 전자 부품; 을 포함하는 전자 부품의 실장 기판.A substrate having first and second electrode pads on one surface; and
The electronic component of any one of claims 1 to 6 and 10 to 16, which is mounted so that first and second connection terminals are connected to the first and second electrode pads, respectively; A mounting board for electronic components containing a.
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