KR20150113697A - 전력 변환이 가능한 캐스코드 증폭기 - Google Patents

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Abstract

전력 변환이 가능한 캐스코드 증폭기가 개시된다. 폴디드 캐스코드 증폭기는 미러 구조의 제 1 트랜지스터들을 가지는 미러 회로부, 상기 제 1 트랜지스터들에 각기 연결되는 제 2 트랜지스터들을 가지는 전류원부 및 모드에 따라 상기 미러 회로부 및 상기 전류원부를 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함한다.

Description

전력 변환이 가능한 캐스코드 증폭기{CASCODE AMPLIFIER FOR CHANGING A POWER}
본 발명은 캐스코드 증폭기에 관한 것이다.
증폭 효율이 높은 캐스코드 증폭기가 전자 기기에 널리 사용된다. 상기 캐스코드 증폭기는 특정 전압으로 증폭하도록 설계되며, 전력 변환이 불가능하다.
최근, 전력 변환을 요구하는 모바일 기기 및 Wearable 기기 등에 등장하였으나, 현재의 캐스코드 증폭기는 전력 변환이 불가능하여 상기 모바일 기기 등에 사용되지 못하는 문제점이 있다.
한국등록특허공보 제1125906호 (등록일 : 2012년 3월 5일)
본 발명은 전력 변환이 가능한 캐스코드 증폭기를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 폴디드 캐스코드 증폭기는 미러 구조의 제 1 트랜지스터들을 가지는 미러 회로부; 상기 제 1 트랜지스터들에 각기 연결되는 제 2 트랜지스터들을 가지는 전류원부; 및 모드에 따라 상기 미러 회로부 및 상기 전류원부를 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함한다.
본 발명의 다른 실시예에 따른 캐스코드 증폭기는 캐스코드 구조의 제 1 트랜지스터들; 및 상기 제 1 트랜지스터들을 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함한다. 여기서, 상기 부가 전류부는 제 1 모드에서는 상기 추가 전류를 상기 전류 경로에 제공하지 않고 제 2 모드에서 상기 전류 경로에 제공한다.
본 발명에 따른 캐스코드 증폭기, 특히 폴디드 캐스코드 증폭기는 하이 파워 모드시 추가 전류를 캐스코드 이득단으로 제공하며, 따라서 로우 파워와 하이 파워를 선택적으로 실현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 캐스코드 증폭기의 회로를 개략적으로 도시한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 폴디드 캐스코드 증폭기의 회로를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 모드 제어 회로이다.
도 4는 로우 파워 모드시의 폴디드 캐스코드 증폭기의 회로를 도시한 도면이다.
도 5는 하이 파워 모드시의 폴디드 캐스코드 증폭기의 회로를 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 캐스코드 증폭기에 관한 것으로서, 전력 변환이 가능한 증폭기로서, 구체적으로는 하이 파워 모드(High-power mode)와 로우 파워 모드(Low-power mode)로 구현 가능한 캐스코드 증폭기이다.
예를 들어, 상기 캐스코드 증폭기는 사용자의 선택에 따라 하이 파워 모드로 동작하거나 로우 파워 모드로 동작할 수 있다. 일 실시예에 따르면, 상기 캐스코드 증폭기는 하이 파워 모드시 캐스코드 이득단의 전류 경로에 추가 전류를 제공하여 높은 전력을 실현할 수 있다.
따라서, 본 발명의 캐스코드 증폭기는 전력 변환을 필요로 하는 모바일 기기, wearable 전자 기기 등에 사용될 수 있다.
이하, 전력 변환이 가능한 본 발명의 캐스코드 증폭기의 다양한 실시예들을 살펴보겠다.
도 1은 본 발명의 일 실시예에 따른 캐스코드 증폭기의 회로를 개략적으로 도시한 도면이다. 다만, 도 1은 설명의 편의를 위하여 이득단만을 도시하고 전류원 등은 생략한 폴디드 캐스코드 증폭기를 도시한다.
도 1을 참조하면, 본 실시예의 캐스코드 증폭기는 미러 회로(PM1 및 PM2) 및 바이어스 회로(PM3 및 PM4)를 가지는 캐스코드 이득단 및 부가 전류부(전류원들, SW1 및 SW2)를 포함할 수 있다.
미러 회로로서 트랜지스터들(PM1 및 PM2)의 소스들은 각기 전원 전압(VDD)에 연결된다.
바이어스 회로로서 트랜지스터들(PM3 및 PM4)의 게이트들로는 동일한 바이어스 전압이 인가되며, 트랜지스터(PM3)의 소스는 트랜지스터(PM1)의 드레인에 연결되고, 트랜지스터(PM4)의 소스는 트랜지스터(PM2)의 드레인에 연결된다.
부가 전류부는 모드에 따라 특정 전류(i2)를 상기 캐스코드 이득단의 전류 경로로 제공하거나 제공하지 않을 수 있다. 일 실시예에 따르면, 상기 부가 전류부는 사용자가 로우 파워 모드를 선택하면 비활성화되며, 하이 파워 모드를 선택하면 활성화될 수 있다. 상세하게는, 사용자가 로우 파워 모드를 선택하면 스위치들(SW1 및 SW2)은 오프(OFF)되며, 그 결과 전류(i2)가 캐스코드 이득단으로 제공되지 않는다. 반면에, 사용자가 하이 파워 모드를 선택하면 스위치들(SW1 및 SW2)은 턴-온(turn-on)되며, 그 결과 전류(i2)가 캐스코드 이득단으로 제공된다. 따라서, 상기 캐스코드 증폭기의 출력 전류가 증가하여 상기 캐스코드 증폭기의 파워가 상승할 수 있다.
정리하면, 본 실시예의 캐스코드 증폭기는 하이 파워 모드시 추가 전류(i2)를 캐스코드 이득단으로 제공하여 하이 파워를 실현할 수 있다.
다만, 하이 파워 모드시 추가 전류(i2)가 캐스코드 이득단으로 제공되는 한, 상기 캐스코드 이득단 및 상기 부가 전류부의 회로 구성은 다양하게 변형될 수 있다. 또한, 도 1에서는 폴디드 캐스코드 증폭기를 도시하였으나, 본 발명의 기술적 특징은 폴디드 구조가 아닌 단일 구조의 캐스코드 증폭기에도 적용될 수 있다.
위에서는 설명하지는 않았지만, 부가 전류부의 두 전류원들은 동일한 세기를 가질 수 있다. 또한, 상기 캐스코드 증폭기의 안정적인 동작을 위하여 캐스코드 이득단을 통하여 흐르는 전류(i1)와 부가 전류부로부터 제공되는 전류(i2)는 동일할 수 있다.
또한, 도 1에서는 부가 전류부의 전류를 전류원이 공급하는 것으로 도시하였으나, 전류원을 사용하지 않고 예를 들어 전원 전압에 연결된 트랜지스터를 이용할 수도 있다. 이 대, 상기 트랜지스터는 트랜지스터들(PM1 및 PM2)과 동일한 사이즈를 가질 수 있다.
도 2는 본 발명의 다른 실시예에 따른 폴디드 캐스코드 증폭기의 회로를 도시한 도면이고, 도 3은 본 발명의 일 실시예에 따른 모드 제어 회로이다. 도 4는 로우 파워 모드시의 폴디드 캐스코드 증폭기의 회로를 도시한 도면이며, 도 5는 하이 파워 모드시의 폴디드 캐스코드 증폭기의 회로를 도시한 도면이다.
도 2를 참조하면, 본 실시예의 폴디드 캐스코드 증폭기는 입력부(200), 캐스코드 이득단 및 부가 전류부를 포함한다.
상기 캐스코드 이득단은 전류원부(202) 및 미러 회로부(204)를 포함하며, 상기 부가 전류부는 트랜지스터들(PM11, PM8, PM9, PM10, NM5, NM6 및 NM7)을 포함한다.
입력부(200)는 차동 증폭기를 형성하는 3개의 P-모스 트랜지스터들(PM1, PM2 및 PM3)을 포함할 수 있다.
트랜지스터(PM1)의 소스는 전원 전압(VDD)에 연결하며, 드레인은 차동 트랜지스터 쌍(PM2 및 PM3)의 소스에 연결된다. 또한, 트랜지스터(PM1)의 게이트로는 바이어스 전압(Vb4)이 인가된다. 결과적으로, 바이어스 전류가 차동 트랜지스터 쌍(PM2 및 PM3)으로 제공된다.
트랜지스터(PM2)의 게이트는 양의 차동 입력 단자에 연결되고, 입력 전압(VINP)이 상기 게이트로 입력된다.
트랜지스터(PM3)의 게이트는 음의 차동 입력 단자에 연결되고, 입력 전압(VINN)이 상기 게이트로 입력된다.
이러한 회로 구성을 가지는 입력부(200)에는 부가 전류부의 구성요소들 중 P-모스 트랜지스터들(PM11 및 PM8)이 연결될 수 있다.
스위치인 트랜지스터(PM11)의 게이트로는 제 1 제어 신호(CS1)가 입력되고, 소스로는 바이어스 전압(Vb4)이 인가되며, 드레인은 트랜지스터(PM8)의 게이트에 연결될 수 있다.
트랜지스터(PM8)의 소스는 전원 전압(VDD)에 연결되고, 게이트로는 바이어스 전압(Vb4)이 인가되며, 드레인은 차동 트랜지스터 쌍(PM2 및 PM3)의 소스로 연결된다. 즉, 트랜지스터(PM8)는 전원 전압(VDD)를 기준으로 하여 입력부(200)의 트랜지스터(PM1)에 병렬로 연결된다.
일 실시예에 따르면, 로우 파워 모드에서는, 하이 로직을 가지는 제 1 제어 신호(CS1)에 의해 트랜지스터(PM11)가 오프되며, 그 결과 바이어스 전압(Vb4)이 트랜지스터(PM8)의 게이트로 입력되지 않는다. 반면에, 하이 파워 모드에서는, 로우 로직을 가지는 제 1 제어 신호(CS1)에 의해 트랜지스터(PM11)가 턴-온되며, 그 결과 바이어스 전압(Vb4)이 트랜지스터(PM8)의 게이트로 입력된다. 결과적으로, 트랜지스터(PM1)를 통하여 흐르는 바이어스 전류와 동일한 크기의 바이어스 전류가 트랜지스터(PM8)를 통하여 흐를 수 있다. 따라서, 하이 파워 모드에서 차동 트랜지스터 쌍(PM2 및 PM3)으로 흐르는 전류는 로우 파워 모드에서 차동 트랜지스터 쌍(PM2 및 PM3)으로 흐르는 전류의 2배가 될 수 있다.
물론, 트랜지스터(PM8)의 사이즈를 조절하면 트랜지스터(PM1)를 통하여 흐르는 바이어스 전류와 트랜지스터(PM8)를 통하여 흐르는 바이어스 전류가 달라질 수 있으나, 안정적인 바이어스 전류 공급을 위해서는 동일한 바이어스 전류가 트랜지스터들(PM1 및 PM8)을 통하여 흐르는 것이 바람직이다. 이를 위해, 트랜지스터들(PM1 및 PM8)은 동일한 사이즈를 가질 수 있다.
입력부(200)를 통하여 흐르는 전류는 전류원부(202)로 제공될 수 있다.
전류원부(202)는 N-모스 트랜지스터(NM1)로 이루어진 전류원 및 N-모스 트랜지스터(NM2)로 이루어진 전류원을 포함할 수 있다.
트랜지스터(NM1)의 드레인은 전류 미러부(204)에 연결되고, 소스는 접지 전압(VSS)에 연결되며, 바이어스 전압(Vb1)이 게이트로 인가될 수 있다.
트랜지스터(NM2)의 드레인은 전류 미러부(204)에 연결되고, 소스는 접지 전압(VSS)에 연결되며, 바이어스 전압(Vb1)이 게이트로 인가될 수 있다.
이러한 회로 구성을 가지는 전류원부(202)에는 부가 전류부의 구성요소들 중 P-모스 트랜지스터들(NM5, NM6 및 NM7)이 연결될 수 있다.
스위치인 트랜지스터(NM7)의 게이트로는 제 2 제어 신호(CS2)가 입력되고, 드레인으로는 바이어스 전압(Vb1)이 인가되며, 소스는 트랜지스터들(NM5 및 NM6)의 게이트들에 연결될 수 있다.
트랜지스터(NM5)의 드레인은 트랜지스터(NM1)의 드레인으로 연결되며, 소스는 접지 전압(VSS)에 연결될 수 있다.
트랜지스터(NM6)의 드레인은 트랜지스터(NM2)의 드레인으로 연결되며, 소스는 접지 전압(VSS)에 연결될 수 있다.
일 실시예에 따르면, 로우 파워 모드에서는, 로우 로직을 가지는 제 2 제어 신호(CS2)가 트랜지스터(NM7)의 게이트로 입력되어 트랜지스터(NM7)가 오프되며, 그 결과 트랜지스터들(NM5 및 NM6)이 비활성화된다. 반면에, 하이 로직을 가지는 제 2 제어 신호(CS2)가 트랜지스터(NM7)의 게이트로 입력되어 트랜지스터(NM7)가 턴-온되면, 바이어스 전압(Vb1)이 트랜지스터들(NM5 및 NM6)의 게이트들로 입력된다. 결과적으로, 트랜지스터들(NM5 및 NM6)이 활성화될 수 있다.
이 경우, 트랜지스터(NM5)를 통하여 흐르는 전류는 트랜지스터(NM1)를 통하여 흐르는 전류와 동일할 수 있고, 트랜지스터(NM6)를 통하여 흐르는 전류는 트랜지스터(NM2)를 통하여 흐르는 전류와 동일할 수 있다. 바람직하게는, 트랜지스터들(NM1, NM2, NM5 및 NM6)로 흐르는 전류들이 모두 동일할 수 있다. 이를 위해 동일한 사이즈의 트랜지스터들(NM1, NM2, NM5 및 NM6)이 사용될 수 있다.
물론, 트랜지스터들(NM5 및 NM6)의 사이즈를 조절하면 트랜지스터들(NM5 및 NM6)을 통하여 흐르는 전류의 세기가 트랜지스터들(NM1 및 NM2)를 통하여 흐르는 전류와 달라질 수도 있으나, 안정적인 전류원으로 동작시키기 위하여 동일한 전류가 트랜지스터들(NM1, NM2, NM5 및 NM6)을 통하여 흐르는 것이 효율적이다. 이를 위해, 트랜지스터들(NM1, NM2, NM5 및 NM6)은 동일한 사이즈를 가질 수 있다.
미러 회로부(204)는 전류 미러를 형성하는 P-모스 트랜지스터 쌍(PM4 및 PM5), 제 1 바이어스 회로인 P-모스 트랜지스터 쌍(PM6 및 PM7) 및 제 2 바이어스 회로인 N-모스 트랜지스터 쌍(NM3 및 NM4)을 포함할 수 있다.
트랜지스터들(PM4 및 PM5)의 소스들은 전원 전압(VDD)에 연결될 수 있다.
트랜지스터(PM6)의 소스는 트랜지스터(PM4)의 드레인에 연결되며, 게이트로 바이어스 전압(Vb3)이 인가될 수 있다.
트랜지스터(PM7)의 소스는 트랜지스터(PM5)의 드레인에 연결되며, 게이트로 바이어스 전압(Vb3)이 인가될 수 있다.
트랜지스터(NM3)의 드레인은 트랜지스터(PM6)의 드레인에 연결되고, 소스는 트랜지스터(NM1)의 드레인에 연결되며, 게이트로 바이어스 전압(Vb2)이 인가될 수 있다.
트랜지스터(NM4)의 드레인은 트랜지스터(PM7)의 드레인에 연결되고, 소스는 트랜지스터(NM2)의 드레인에 연결되며, 게이트로 바이어스 전압(Vb2)이 인가될 수 있다.
이러한 회로 구성을 가지는 미러 회로부(204)에는 부가 전류부의 구성요소들 중 P-모스 트랜지스터들(PM12, PM9 및 PM10)이 연결될 수 있다.
트랜지스터(PM12)의 게이트로는 제 3 제어 신호(CS3)가 입력되며, 드레인은 트랜지스터(PM6)의 드레인에 연결될 수 있다. 일 실시예에 따르면, 제 3 제어 신호(CS3)는 제 1 제어 신호(CS1)일 수 있다.
트랜지스터(PM9)의 게이트는 트랜지스터(PM12)의 소스에 연결되고, 소스는 전원 전압(VDD)에 연결되며, 드레인은 트랜지스터(PM4)의 드레인에 연결될 수 있다.
트랜지스터(PM10)의 게이트는 트랜지스터(PM12)의 소스에 연결되고, 소스는 전원 전압(VDD)에 연결되며, 드레인은 트랜지스터(PM5)의 드레인에 연결될 수 있다.
일 실시예에 따르면, 로우 파워 모드에서는, 하이 로직을 가지는 제 3 제어 신호(CS3)가 트랜지스터(MP12)의 게이트로 입력되어 트랜지스터(PM12)가 오프되며, 그 결과 트랜지스터들(PM9 및 PM10)이 비활성화될 수 있다. 반면에, 하이 파워 모드에서는, 로우 로직을 가지는 제 3 제어 신호(CS3)가 트랜지스터(PM12)의 게이트로 입력되어 트랜지스터(PM12)가 턴-온되며, 그 결과 트랜지스터들(PM9 및 PM10)이 활성화될 수 있다.
이 경우, 트랜지스터(PM9)를 통하여 흐르는 전류는 트랜지스터(PM4)를 통하여 흐르는 전류와 동일할 수 있고, 트랜지스터(PM10)를 통하여 흐르는 전류는 트랜지스터(PM5)를 통하여 흐르는 전류와 동일할 수 있다. 바람직하게는, 트랜지스터들(PM4, PM5, PM9 및 PM10)로 흐르는 전류들이 모두 동일할 수 있다. 이를 위해 동일한 사이즈의 트랜지스터들(PM4, PM5, PM9 및 PM10)이 사용될 수 있다.
물론, 트랜지스터들(PM9 및 PM10)의 사이즈를 조절하면 트랜지스터들(PM9 및 PM10)을 통하여 흐르는 전류의 세기가 트랜지스터들(PM4 및 PM5)를 통하여 흐르는 전류와 달라질 수도 있으나, 안정적인 동작을 위하여 동일한 전류가 트랜지스터들(PM4, PM5, PM9 및 PM10)을 통하여 흐르는 것이 효율적이다. 이를 위해, 트랜지스터들(PM4, PM5, PM9 및 PM10)은 동일한 사이즈를 가질 수 있다.
이하, 이러한 구조의 폴디드 캐스코드 증폭기의 모드에 따른 동작을 살펴보겠다.
로우 파워 모드에서는, 하이 로직의 제어 신호들(CS1 및 CS3)이 부가 전류부의 트랜지스터(PM11 및 PM12)로 입력되고, 로우 로직을 가지는 제어 신호(CS2)가 트랜지스터(NM7)로 입력될 수 있다. 이 때, 제어 신호(CS2)는 도 3에 도시된 바와 같이 제어 신호(CS1 또는 CS3)를 인버팅함에 의해 생성되는 인버팅 신호일 수 있다.
이 경우, 트랜지스터들(PM11, PM12 및 NM7)이 턴-오프되고, 그 결과 트랜지스터들(PM8, PM9, PM10, NM5 및 NM6)이 비활성화된다. 결과적으로, 폴디트 캐스코드 증폭기는 도 4에 도시된 구조를 가진다.
하이 파워 모드에서는, 로우 로직의 제어 신호들(CS1 및 CS3)이 부가 전류부의 트랜지스터(PM11 및 PM12)로 입력되고, 하이 로직을 가지는 제어 신호(CS2)가 트랜지스터(NM7)로 입력될 수 있다.
이 경우, 트랜지스터들(PM11, PM12 및 NM7)이 턴-온되고, 그 결과 트랜지스터들(PM8, PM9, PM10, NM5 및 NM6)이 활성화된다. 결과적으로, 폴디트 캐스코드 증폭기는 도 5에 도시된 구조를 가진다.
만일, 트랜지스터들(PM1 및 PM8)이 동일한 사이즈를 가지고 트랜지스터들(PM4, PM5, PM9 및 PM10)이 동일한 사이즈를 가지며 트랜지스터들(NM1, NM2, NM5 및 NM6)이 동일한 사이즈를 가지면, 도 5에 도시된 바와 같이 트랜지스터들(PM1 및 PM8)을 통하여 동일한 전류(i1)가 흐르고, 트랜지스터들(PM4, PM5, PM9 및 PM10)을 통하여 동일한 전류(i2)가 흐를 수 있다. 결과적으로, 트랜지스터들(PM6 및 PM7)을 통하여 (2×i2)가 흐를 수 있다.
즉, 로우 파워 모드에서는 트랜지스터들(PM6 및 PM7)을 통하여 전류(i2)가 흐르는 반면에, 하이 파워 모드에서는 트랜지스터들(PM6 및 PM7)을 통하여 2배의 전류(2×i2)가 흐를 수 있다.
로우 파워 모드와 하이 파워 모드로 도 2의 폴디드 캐스코드 증폭기의 특성을 실험한 결과 아래의 표 1과 같다.
파라미터 하이 파워 모드시의 값 로우 파워 모드시의 값
전원 전압 2.7V 2.7V
DC 이득 72.6㏈ 75.8㏈
Phase margin 50° 60°
Unity gain frequency 30㎒ 19㎒
파워 소비 87㎼ 43㎼
위 표 1에서 확인할 수 있는 바와 같이, 하이 파워 모드에서는 캐스코드 증폭기의 unit gain frequency 및 slew-rate가 증가하는 장점을 가지며, 로우 파워 모드에서는 하이 파워 모드의 전력의 절반으로 동작될 수 있다. 따라서, 본 발명의 폴디드 캐스코드 증폭기는 유동적인 전력을 요구하는 기기들에 유용하게 사용될 수 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
200 : 입력부 202 : 전류원부
204 : 미러 회로부

Claims (9)

  1. 미러 구조의 제 1 트랜지스터들을 가지는 미러 회로부;
    상기 제 1 트랜지스터들에 각기 연결되는 제 2 트랜지스터들을 가지는 전류원부; 및
    모드에 따라 상기 미러 회로부 및 상기 전류원부를 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함하는 것을 특징으로 하는 폴디드 캐스코드 증폭기.
  2. 제1항에 있어서, 상기 부가 전류원부는 로우 파워 모드에서는 상기 추가 전류를 상기 전류 경로에 제공하지 않고 하이 파워 모드에서 상기 추가 전류를 상기 전류 경로에 제공하는 것을 특징으로 하는 폴디드 캐스코드 증폭기.
  3. 제2항에 있어서, 상기 부가 전류부는 전원 전압을 기준으로 상기 제 1 트랜지스터들 각각에 병렬로 연결된 제 3 트랜지스터들 및 접지 전압을 기준으로 하여 상기 제 2 트랜지스터들에 각기 병렬로 연결된 제 4 트랜지스터들을 포함하되,
    상기 제 3 트랜지스터들의 게이트들은 상기 제 1 트랜지스터들의 게이트들 사이의 노드에 연결되고, 상기 제 4 트랜지스터들의 게이트들은 상기 제 2 트랜지스터들의 게이트들 사이의 노드에 연결되며,
    상기 로우 파워 모드에서는 상기 제 3 트랜지스터들 및 상기 제 4 트랜지스터들은 비활성화되고, 상기 하이 파워 모드에서는 상기 제 3 트랜지스터들 및 상기 제 4 트랜지스터들이 활성화되는 것을 특징으로 하는 폴디드 캐스코드 증폭기.
  4. 제3항에 있어서,
    입력 전압들이 인가되는 한 쌍의 제 5 트랜지스터들 및 상기 제 5 트랜지스터들의 소스들에 공통으로 연결되는 제 6 트랜지스터를 가지는 입력부를 더 포함하되,
    상기 제 5 트랜지스터들은 상기 제 2 트랜지스터들에 각기 연결되고, 상기 부가 전류부는 상기 전압 전압을 기준으로 상기 제 6 트랜지스터에 병렬로 연결된 제 7 트랜지스터를 더 포함하며,
    상기 제 7 트랜지스터는 상기 로우 파워 모드에서는 비활성화되고 상기 하이 파워 모드에서 활성화되는 것을 특징으로 하는 폴디드 캐스코드 증폭기.
  5. 제4항에 있어서, 상기 제 3 트랜지스터들 및 상기 제 7 트랜지스터의 활성화를 제어하기 위한 스위치들로 제 1 제어 신호가 입력되고, 상기 제 4 트랜지스터들의 활성화를 제어하기 위한 스위치로 제 2 제어 신호가 입력되되,
    상기 제 2 제어 신호는 상기 제 1 제어 신호의 인버팅 신호인 것을 특징으로 하는 폴디드 캐스코드 증폭기.
  6. 제4항에 있어서, 상기 하이 파워 모드에서 상기 제 1 트랜지스터들로 흐르는 전류와 상기 제 3 트랜지스터들로 흐르는 전류가 동일하고, 상기 제 2 트랜지스터들로 흐르는 전류와 상기 제 4 트랜지스터들로 흐르는 전류가 동일하며, 상기 제 6 트랜지스터로 흐르는 전류와 상기 제 7 트랜지스터로 흐르는 전류가 동일한 것을 특징으로 하는 폴디드 캐스코드 증폭기.
  7. 캐스코드 구조의 제 1 트랜지스터들; 및
    상기 제 1 트랜지스터들을 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함하되,
    상기 부가 전류부는 제 1 모드에서는 상기 추가 전류를 상기 전류 경로에 제공하지 않고 제 2 모드에서 상기 전류 경로에 제공하는 것을 특징으로 하는 캐스코드 증폭기.
  8. 제7항에 있어서, 상기 부가 전류부는 전원 전압을 기준으로 상기 전류 경로에 병렬로 연결된 스위치 및 제 2 트랜지스터를 포함하되,
    상기 스위치는 상기 제 1 모드에서 오프되어 상기 제 2 트랜지스터를 비활성화시키고 상기 제 2 모드에서는 턴-온되어 상기 제 2 트랜지스터를 활성화시키는 것을 특징으로 하는 캐스코드 증폭기.
  9. 제8항에 있어서, 상기 제 2 트랜지스터를 통하여 흐르는 전류의 세기는 상기 제 1 트랜지스터를 통하여 흐르는 전류의 세기와 동일한 것을 특징으로 하는 캐스코드 증폭기.

















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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110034753A (zh) * 2019-04-22 2019-07-19 西安拓尔微电子有限责任公司 一种P型VDMOS的high-side高速驱动电路及其驱动方法
CN110739923A (zh) * 2018-07-19 2020-01-31 江苏润石科技有限公司 运算放大器电路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100201774B1 (ko) * 1996-12-30 1999-06-15 김영환 개선된 차동 구조의 연산증폭기
JP2009105635A (ja) 2007-10-23 2009-05-14 Ricoh Co Ltd 演算増幅器
KR101223481B1 (ko) * 2010-08-30 2013-01-17 매그나칩 반도체 유한회사 오버드라이빙 회로를 포함하는 연산증폭기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110739923A (zh) * 2018-07-19 2020-01-31 江苏润石科技有限公司 运算放大器电路
CN110034753A (zh) * 2019-04-22 2019-07-19 西安拓尔微电子有限责任公司 一种P型VDMOS的high-side高速驱动电路及其驱动方法

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