KR20150107655A - Semiconductor device, manufacturing method thereof, and manufacturing apparatus - Google Patents

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후루타 마모루
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도쿄엘렉트론가부시키가이샤
고치켄 고리쯔 다이가쿠호진
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Abstract

The present invention provides a semiconductor device capable of preventing a characteristic change in an oxide semiconductor and having small parasitic capacitance, and a method for manufacturing the same. In a TFT (10) having a laminated structure where a gate electrode (12), an IGZO film (40), and a channel protective film (17) are laminated from the bottom, the IGZO film (40) is partially exposed (drawing 3(h)) by partially removing the channel protective film (17) using a photoresist mask (41a) with a width, in which the width of a gate electrode (12) is reflected, as a mask. The exposed IGZO film (40) and remaining channel protective film (17) are covered with a passivation film (18) composed of a fluorine-containing silicon nitride film formed by being exposed to plasma from process gas, which is obtained by mixing silicon tetrafluoride gas and nitrogen gas and does not contain hydrogen. Moreover, a source area (15) or a drain area (16) is formed by diffusing boron atoms from the passivation film (18) in the exposed IGZO film (40) when the passivation film (18) is formed.

Description

반도체 디바이스, 그 제조 방법, 및 그 제조 장치{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, AND MANUFACTURING APPARATUS}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device, a method of manufacturing the same, and a manufacturing apparatus therefor. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

본 발명은 산화물 반도체를 채널에 이용하는 반도체 디바이스, 그 제조 방법, 및 그 제조 장치에 관한 것이다.
The present invention relates to a semiconductor device using an oxide semiconductor as a channel, a method of manufacturing the same, and an apparatus therefor.

종래부터 플랫 패널 디스플레이의 분야에서는 LCD 소자가 많이 이용되어 왔지만, 최근 LCD 소자의 이용뿐만 아니라 시트 디스플레이나 차세대 박형 텔레비전을 실현하기 위해서 유기 EL(Electrouminescence) 소자의 이용이 진행되고 있다. 유기 EL 소자는 자체 발광형의 발광 소자로서, 액정 소자와 달리, 백라이트를 필요로 하지 않기 때문에, 보다 박형의 디스플레이를 실현할 수 있다.Conventionally, LCD devices have been widely used in the field of flat panel displays, but in recent years, organic EL (electroluminescence) devices have been used to realize not only LCD devices but also sheet displays and next-generation thin type televisions. The organic EL element is a self-luminous type light emitting element, unlike a liquid crystal element, which does not require a backlight, a thinner display can be realized.

유기 EL 소자는 전류 구동형의 소자이며, 유기 EL 소자에 적용되는 박형 트랜지스터(TFT: Thin Film Transistor)에서 고속의 스위칭 동작을 실현할 필요가 있지만, 현재 채널의 구성 재료로서 주로 이용되는 아몰퍼스(amorphous) 실리콘의 전자 이동도는 별로 높지 않기 때문에, 아몰퍼스 실리콘은 유기 EL를 위한 채널의 구성 재료로는 적합하지 않다.The organic EL device is a current driven type device and needs to realize a high-speed switching operation in a thin film transistor (TFT) applied to an organic EL device. However, the amorphous organic EL device, which is mainly used as a constituent material of a current channel, Since the electron mobility of silicon is not so high, amorphous silicon is not suitable as a constituent material of a channel for an organic EL.

그래서, 높은 전자 이동도가 얻어지는 산화물 반도체를 채널에 이용하는 TFT가 제안되어 있다. 이러한 TFT에 이용되는 산화물 반도체로서는, 예를 들면 인듐(In), 갈륨(Ga) 및 아연(Zn)의 산화물로 이루어지는 IGZO가 알려져 있으며(예를 들면, 비특허문헌 1 참조.), IGZO는 아몰퍼스 상태이어도 비교적 높은 전자 이동도(예를 들면, 10㎠/(V·s) 이상)를 가지기 때문에, IGZO 등의 산화물 반도체를 TFT의 채널에 이용하면 고속의 스위칭 동작을 실현할 수 있다. IGZO 등의 산화물 반도체의 TFT의 채널에의 적용은, 유기 EL 소자뿐만 아니라, LCD 소자에 대해서도 효과가 큰 기술이다.Thus, a TFT using an oxide semiconductor, which can obtain a high electron mobility, in a channel has been proposed. As an oxide semiconductor used for such a TFT, for example, an IGZO made of an oxide of indium (In), gallium (Ga) and zinc (Zn) is known (for example, see Non-Patent Document 1) (For example, 10 cm 2 / (V · s) or more) even in the state of a high-speed switching operation, a high-speed switching operation can be realized by using an oxide semiconductor such as IGZO for a channel of a TFT. Application of an oxide semiconductor such as IGZO to a channel of a TFT is a technique that is effective not only for an organic EL element but also for an LCD element.

또한, TFT에서는 채널을 외계의 이온이나 수분으로부터 확실히 보호하기 위해, 예를 들면, 질화규소(SiN)막 등으로 이루어지는 채널의 보호막을 구비한다(예를 들면, 특허문헌 1 참조). 그런데, 질화규소막을 플라즈마 CVD(Chemical Vapor Deposition)로 성막하는 경우, 규소원으로서 실란(SiH4)을 이용하고, 질소원으로서 암모니아(NH3)를 이용하는 일이 많지만, 플라즈마를 이용하여 실란 및 암모니아로 질화규소막을 성막할 때, 수소 래디칼이나 수소 이온이 수소 원자로서 질화규소막에 들어가, 일반적으로 보호막이 다량의 수소 원자를 포함한다.Further, in the TFT, a channel protective film made of, for example, a silicon nitride (SiN) film or the like is provided in order to reliably protect the channel from extraneous ions or moisture (see, for example, Patent Document 1). However, when the silicon nitride film is formed by plasma CVD (Chemical Vapor Deposition), silane (SiH 4 ) is used as the silicon source and ammonia (NH 3 ) is used as the nitrogen source. However, silicon is used as silane and ammonia When a film is formed, a hydrogen radical or a hydrogen ion enters a silicon nitride film as a hydrogen atom, and generally, the protective film contains a large amount of hydrogen atoms.

보호막에 포함된 수소 원자는 채널로 확산하여, IGZO 중의 산소 원자를 이탈시켜 IGZO의 특성, 예를 들면 임계값 전압(Vth)을 변화시키기 때문에, 채널의 상하를 산화규소(SiO2)막으로 덮은 후, 질화규소막으로 이루어지는 채널의 보호막을 성막하고, 열처리를 더 가하여 IGZO의 신뢰성을 개선하는 것이 검토되고 있다.
The hydrogen atoms contained in the protective film diffuse into the channel to dissociate the oxygen atoms in IGZO to change the characteristics of the IGZO, for example, the threshold voltage (Vth), so that the upper and lower portions of the channel are covered with a silicon oxide (SiO 2 ) It has been studied to improve the reliability of IGZO by forming a protective film of a channel made of a silicon nitride film and further performing a heat treatment.

특허문헌 1: 일본 특허 공보 제3148183호Patent Document 1: Japanese Patent Publication No. 3148183

비특허문헌 1: 「가볍고 얇은 시트 디스플레이를 실현하는 산화물 반도체 TFT」, 미우라 켄타로 외, 도시바 리뷰 Vol.67 No.1(2012)Non-Patent Document 1: "Oxide Semiconductor TFT Realizing Light and Thin Sheet Display", Kentaro Miura, Toshiba Review Vol.67 No.1 (2012)

그러나, 수소 원자의 잔류, 침입 또는 그 외의 이유에 의해서 질화규소막 중에 수소 원자가 존재하는 반도체 디바이스에서 IGZO를 LCD 소자나 유기 EL 소자에 적용할 때, 질화규소막 중의 수소 원자에 의한 IGZO의 특성 변화를 방지하는 것은 곤란하다.However, when IGZO is applied to an LCD device or an organic EL device in a semiconductor device in which hydrogen atoms are present in the silicon nitride film due to the residual of hydrogen atoms, intrusion or other reasons, it is possible to prevent the characteristic change of IGZO by hydrogen atoms in the silicon nitride film It is difficult to do.

본 발명의 목적은 산화물 반도체의 특성 변화를 방지할 수 있는 반도체 디바이스, 그 제조 방법, 및 그 제조 장치를 제공하는 것에 있다.
It is an object of the present invention to provide a semiconductor device, a manufacturing method thereof, and an apparatus therefor, which can prevent a change in the characteristics of an oxide semiconductor.

상기 목적을 달성하기 위해서, 본 발명의 반도체 디바이스의 제조 방법은, 게이트 전극, 산화물 반도체로 이루어지는 반도체막 및 해당 반도체막 위에 절연막이 적층된 적층 구조를 구비하는 반도체 디바이스의 제조 방법으로서, 상기 게이트 전극을 마스크로서 이용하여 상기 절연막을 부분적으로 제거하는 것에 의해, 상기 반도체막을 부분적으로 노출시키는 반도체막 노출 스텝과, 할로겐화규소 가스 및 질소 함유 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스로부터 플라즈마를 생기게 하고, 적어도 노출된 상기 반도체막을 상기 플라즈마에 노출시키고, 또한 노출된 상기 반도체막 및 잔존하는 상기 절연막을 할로겐 함유 질화규소막으로 이루어지는 보호막으로 덮는 보호막 형성 스텝을 가지는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor device of the present invention is a method of manufacturing a semiconductor device having a gate electrode, a semiconductor film made of an oxide semiconductor, and a laminated structure in which an insulating film is laminated on the semiconductor film, A semiconductor film exposure step of partially exposing the semiconductor film by partially removing the insulating film by using the silicon nitride gas and the nitrogen containing gas as a mask and a step of forming a plasma from a process gas which is mixed with the halogenated silicon gas and the nitrogen containing gas, And exposing at least the exposed semiconductor film to the plasma and covering the exposed semiconductor film and the remaining insulating film with a protective film made of a halogen-containing silicon nitride film.

상기 목적을 달성하기 위해서, 본 발명의 반도체 디바이스의 제조 장치는, 게이트 전극, 산화물 반도체로 이루어지는 반도체막 및 해당 반도체막 위에 절연막이 적층된 적층 구조를 구비하는 반도체 디바이스의 제조 장치로서, 상기 게이트 전극을 마스크로서 이용하여 상기 절연막을 부분적으로 제거하는 것에 의해, 부분적으로 노출된 상기 반도체막 및 잔존하는 상기 절연막을, 할로겐화규소 가스 및 질소 함유 가스가 혼합되고 또한 수소를 포함하지 않는 처리 가스로부터 생긴 플라즈마에 의해서 형성되는 할로겐 함유 질화규소막으로 이루어지는 보호막으로 덮는 것을 특징으로 한다.In order to achieve the above object, a semiconductor device manufacturing apparatus of the present invention is an apparatus for manufacturing a semiconductor device having a gate electrode, a semiconductor film made of an oxide semiconductor, and a laminated structure in which an insulating film is laminated on the semiconductor film, The semiconductor film partially exposed and the remaining insulating film are exposed to a plasma generated from a process gas mixed with a halogenated silicon gas and a nitrogen containing gas and containing no hydrogen And a halogen-containing silicon nitride film formed by a silicon nitride film.

상기 목적을 달성하기 위해서, 본 발명의 반도체 디바이스는, 게이트 전극, 산화물 반도체로 이루어지는 반도체막 및 해당 반도체막 위에 절연막이 적층된 적층 구조를 구비하는 반도체 디바이스로서, 상기 절연막이 부분적으로 제거되어 상기 반도체막이 부분적으로 노출되고, 적어도 노출된 상기 반도체막이 보호막으로 덮이고, 노출된 상기 반도체막을 덮는 보호막 중의 불소 원자의 농도가 상기 절연막 중의 불소 원자의 농도보다 높은 것을 특징으로 한다.
In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device having a gate electrode, a semiconductor film made of an oxide semiconductor, and a laminated structure in which an insulating film is laminated on the semiconductor film, The film is partially exposed and at least the exposed semiconductor film is covered with a protective film and the concentration of fluorine atoms in the protective film covering the exposed semiconductor film is higher than the concentration of fluorine atoms in the insulating film.

본 발명에 의하면, 반도체막을 덮는 보호막은, 할로겐화규소 가스 및 질소 함유 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스로부터 생긴 플라즈마를 이용하여 형성되는 할로겐 함유 질화규소막으로 이루어지므로, 보호막에서의 수소 원자의 함유를 억제하고, 또 할로겐화규소 가스에 기인하여 반도체막 중에 확산되는 할로겐 원자에 의해, 반도체막 중의 결함을 복구해서 반도체막의 산화물 반도체의 특성을 안정화할 수 있다.
According to the present invention, since the protective film covering the semiconductor film is composed of the halogen-containing silicon nitride film formed by using the plasma generated from the process gas mixed with the halogenated silicon gas and the nitrogen containing gas and containing no hydrogen, It is possible to restrain defects in the semiconductor film and to stabilize the characteristics of the oxide semiconductor of the semiconductor film by suppressing the inclusion of atoms and halogen atoms diffused into the semiconductor film due to the halogenated silicon gas.

도 1은 본 발명의 제 1 실시 형태에 따른 반도체 디바이스로서의 TFT의 구성을 개략적으로 나타내는 단면도이다.
도 2는 본 실시 형태에 따른 반도체 디바이스의 제조 장치로서의 플라즈마 CVD 성막 장치의 구성을 개략적으로 나타내는 단면도이다.
도 3은 본 실시 형태에 따른 반도체 디바이스의 제조 방법으로서의 TFT의 제조 방법의 공정도이다.
도 4는 본 실시 형태에 따른 반도체 디바이스의 제조 방법으로서의 TFT의 제조 방법의 공정도이다.
도 5는 본 실시 형태에 따른 반도체 디바이스로서의 TFT의 변형예의 구성을 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 제 2 실시 형태에 따른 반도체 디바이스로서의 TFT의 구성을 개략적으로 나타내는 단면도이다.
도 7은 본 실시 형태에 따른 반도체 디바이스의 제조 방법으로서의 TFT의 제조 방법의 공정도이다.
도 8은 본 실시 형태에 따른 반도체 디바이스의 제조 방법으로서의 TFT의 제조 방법의 공정도이다.1 is a cross-sectional view schematically showing a structure of a TFT as a semiconductor device according to a first embodiment of the present invention.
2 is a cross-sectional view schematically showing a configuration of a plasma CVD film-forming apparatus as an apparatus for manufacturing a semiconductor device according to the present embodiment.
3 is a process diagram of a method for manufacturing a TFT as a method of manufacturing a semiconductor device according to the present embodiment.
4 is a process diagram of a manufacturing method of a TFT as a manufacturing method of a semiconductor device according to the present embodiment.
5 is a cross-sectional view schematically showing the configuration of a modified example of a TFT as a semiconductor device according to the present embodiment.
6 is a cross-sectional view schematically showing a structure of a TFT as a semiconductor device according to a second embodiment of the present invention.
7 is a process diagram of a method of manufacturing a TFT as a method of manufacturing a semiconductor device according to the present embodiment.
8 is a process diagram of a method of manufacturing a TFT as a method of manufacturing a semiconductor device according to the present embodiment.

이하, 본 발명의 실시 형태에 대해 도면을 참조하면서 설명한다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings.

우선, 본 발명의 제 1 실시 형태에 따른 반도체 디바이스로서의 보텀 게이트형의 박형 트랜지스터(TFT)에 대해 설명한다.First, a bottom gate type thin film transistor (TFT) as a semiconductor device according to the first embodiment of the present invention will be described.

도 1은 본 실시 형태에 따른 반도체 디바이스로서의 TFT의 구성을 개략적으로 나타내는 단면도이다. 또, 도 1에서는, 편의적으로 TFT의 구성뿐만 아니라, TFT와 동시에 제조되는 단자부의 구성도 나타낸다(도면 중 우측 참조).1 is a cross-sectional view schematically showing the structure of a TFT as a semiconductor device according to the present embodiment. In Fig. 1, not only the configuration of the TFT but also the configuration of the terminal portion manufactured simultaneously with the TFT are shown for convenience (see the right side of the drawing).

도 1에 있어서, 기판(11) 상에 다수 형성되는 TFT(10)는 기판(11) 상에 형성된 게이트 전극(12)과, 게이트 전극(12)을 덮는 게이트 절연막(13)과, 게이트 절연막(13) 상에 형성되고 또한 IGZO로 이루어지는 채널(14)(반도체막)과, 채널(14)의 양쪽에 각각 형성되는 소스 영역(15) 및 드레인 영역(16)과, 채널(14)을 덮는 채널 보호막(17)(절연막)과, 채널 보호막(17)의 전부나 소스 영역(15), 드레인 영역(16)을 부분적으로 덮는 패시베이션막(18)(보호막)과, 소스 영역(15) 위에 형성되고, 패시베이션막(18)을 관통하여 소스 영역(15)과, 접촉하는 소스 배선(19)과 드레인 영역(16) 위에 형성되고, 패시베이션막(18)을 관통하여 드레인 영역(16)과 접촉하는 드레인 배선(20)과, 소스 배선(19)이나 드레인 배선(20)을 덮는 유기 평탄화막(21)과, 유기 평탄화막(21)을 덮는 픽셀 전극(22)을 구비한다. 즉, TFT(10)는 아래쪽으로부터 게이트 전극(12), 채널(14) 및 채널 보호막(17)의 순으로 적층된 적층 구조를 가진다.1, a plurality of TFTs 10 formed on a substrate 11 includes a gate electrode 12 formed on a substrate 11, a gate insulating film 13 covering the gate electrode 12, a gate insulating film A source region 15 and a drain region 16 formed on both sides of the channel 14 and a channel 14 formed on the channel 14 so as to cover the channel 14, A passivation film 18 (protective film) partially covering the source region 15 and the drain region 16 of the channel protective film 17 and the source region 15 And a drain region 16 which is formed on the source wiring line 19 and the drain region 16 through the passivation film 18 and in contact with the source region 15 and which is in contact with the drain region 16 through the passivation film 18. [ A wiring 20, an organic planarization film 21 covering the source wiring 19 and the drain wiring 20 and a pixel electrode 22 covering the organic planarization film 21. [ That is, the TFT 10 has a laminated structure in which the gate electrode 12, the channel 14 and the channel protective film 17 are stacked in this order from below.

패시베이션막(18)은 불소 함유 질화규소막으로 이루어지고, 플라즈마를 이용한 CVD에 의해서 성막되고, 소스 영역(15) 및 드레인 영역(16)은 도전성이 높은(메탈라이즈) IGZO에 의해서 구성되고, 채널(14)이나 채널 보호막(17)의 폭에는 게이트 전극(12)의 폭이 반영된다(구체적으로는, 채널(14)이나 채널 보호막(17)의 폭은 포토리소그래피에 있어서의 오차 범위 내에서 게이트 전극(12)의 폭과 동일함).The passivation film 18 is formed of a fluorine-containing silicon nitride film and is formed by CVD using a plasma. The source region 15 and the drain region 16 are formed of a highly conductive (metallized) IGZO, The width of the channel electrode 14 or the channel protective film 17 is reflected to the width of the gate electrode 12 (specifically, the width of the channel 14 or the channel protective film 17 is within the error range in photolithography) (12)).

다음으로, 본 실시 형태에 따른 반도체 디바이스의 제조 장치로서의 플라즈마 CVD 성막 장치에 대해 설명한다. 본 플라즈마 CVD 성막 장치는 특히 패시베이션막(18)을 성막할 때에 매우 적합하게 이용된다.Next, a plasma CVD film forming apparatus as a semiconductor device manufacturing apparatus according to the present embodiment will be described. The present plasma CVD film forming apparatus is particularly suitably used for film formation of the passivation film 18.

도 2는 본 실시 형태에 따른 반도체 디바이스의 제조 장치로서의 플라즈마 CVD 성막 장치의 구성을 개략적으로 나타내는 단면도이다.2 is a cross-sectional view schematically showing a configuration of a plasma CVD film-forming apparatus as an apparatus for manufacturing a semiconductor device according to the present embodiment.

도 2에 있어서, 플라즈마 CVD 성막 장치(23)는, 예를 들면 TFT(10)가 형성되는 기판(11)을 수용하는 대략 하우징 형상의 챔버(24)와, 해당 챔버(24)의 바닥부에 배치되어 기판(11)을 상면에 탑재하는 탑재대(25)와, 챔버(24)의 외부에서 챔버(24)의 내부의 탑재대(25)와 대향하도록 배치되는 ICP 안테나(26)와, 챔버(24)의 천정부를 구성하고, 탑재대(25) 및 ICP 안테나(26)의 사이에 개재되는 창 부재(27)를 구비한다.2, the plasma CVD film forming apparatus 23 includes a substantially cylindrical chamber 24 for accommodating, for example, a substrate 11 on which a TFT 10 is formed, An ICP antenna 26 arranged so as to face the mounting table 25 inside the chamber 24 from the outside of the chamber 24 and a mounting table 25 for mounting the substrate 11 on the upper surface of the chamber 24, And a window member 27 constituting a ceiling portion of the ICP antenna 24 and interposed between the mount table 25 and the ICP antenna 26.

챔버(24)는 배기 장치(도시하지 않음)를 갖고, 해당 배기 장치는 챔버(24)를 진공 흡인하여 챔버(24)의 내부를 감압한다. 챔버(24)의 창 부재(27)는 유전체로 이루어지고, 챔버(24)의 내부와 외부를 구획한다.The chamber 24 has an exhaust device (not shown), and the exhaust device evacuates the chamber 24 to decompress the inside of the chamber 24. The window member 27 of the chamber 24 is made of a dielectric and defines the inside and the outside of the chamber 24.

창 부재(27)는 절연 부재(도시하지 않음)를 거쳐서 챔버(24)의 측벽에 지지되고, 창 부재(27)와 챔버(24)는 직접적으로 접촉되지 않고, 전기적으로 도통되지 않는다. 또한, 창 부재(27)는 적어도 탑재대(25)에 탑재된 기판(11)의 전면(全面)을 덮는 것이 가능한 크기를 가진다. 또, 창 부재(27)는 복수의 분할편으로 구성되어도 좋다.The window member 27 is supported on the side wall of the chamber 24 through an insulating member (not shown), and the window member 27 and the chamber 24 are not in direct contact with each other and are not electrically conducted. The window member 27 has a size capable of covering at least the entire surface of the substrate 11 mounted on the stage 25. In addition, the window member 27 may be composed of a plurality of split pieces.

챔버(24)의 측벽에는 3개의 가스 도입구(28, 29, 30)가 마련되고, 가스 도입구(28)는 가스 도입관(31)을 거쳐서 챔버(24)의 외부에 배치된 할로겐화규소 가스 공급부(32)에 접속되고, 가스 도입구(29)는 가스 도입관(33)을 거쳐서 챔버(24)의 외부에 배치된 질소 함유 가스 공급부(34)에 접속되고, 가스 도입구(30)는 가스 도입관(35)을 거쳐서 챔버(24)의 외부에 배치된 희가스 공급부(36)에 접속된다.Three gas introduction ports 28, 29 and 30 are provided on the side wall of the chamber 24 and a gas introduction port 28 is connected to the gas introduction port 31 through the gas introduction pipe 31, And the gas inlet 29 is connected to the nitrogen-containing gas supply unit 34 disposed outside the chamber 24 via the gas inlet pipe 33. The gas inlet 30 is connected to the gas- And is connected to the rare gas supply unit 36 disposed outside the chamber 24 via the gas introduction pipe 35.

할로겐화규소 가스 공급부(32)는 가스 도입구(28)를 거쳐서 챔버(24)의 내부로, 수소 원자를 포함하지 않는 할로겐화규소 가스, 예를 들면 불화규소(SiF4) 가스를 공급하고, 질소 함유 가스 공급부(34)는 가스 도입구(29)를 거쳐서 챔버(24)의 내부로, 수소 원자를 포함하지 않는 질소 함유 가스, 예를 들면 질소(N2) 가스를 공급하고, 희가스 공급부(36)는 가스 도입구(30)를 거쳐서 챔버(24)의 내부로, 희가스, 예를 들면 아르곤 가스를 공급한다. 즉, 챔버(24)의 내부로는, 불화규소 가스 및 질소 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스가 공급된다. 또, 처리 가스는 불화규소 가스나 질소 가스 외에 수소를 포함하지 않는 가스, 예를 들면 아르곤 가스 등의 희가스를 포함하고 있어도 좋다.The halogenated silicon gas supply part 32 supplies a halogenated silicon gas containing no hydrogen atom, such as silicon fluoride (SiF 4 ) gas, into the chamber 24 through the gas inlet 28, The gas supply unit 34 supplies a nitrogen-containing gas such as nitrogen (N 2 ) gas containing no hydrogen atom to the inside of the chamber 24 via the gas inlet 29, For example, argon gas, into the chamber 24 through the gas inlet 30. That is, the silicon carbide gas and the nitrogen gas are mixed into the chamber 24, and a process gas not containing hydrogen is supplied. The processing gas may contain a gas other than hydrogen fluoride gas or nitrogen gas, such as a rare gas such as argon gas.

각 가스 도입관(31, 33, 35)는 매스플로우 콘트롤러나 밸브(모두 도시하지 않음)를 갖고, 가스 도입구(28, 29, 30)로부터 공급되는 각 가스의 유량을 조정한다.Each of the gas introduction pipes 31, 33, and 35 has a mass flow controller and a valve (all not shown), and adjusts the flow rate of each gas supplied from the gas introduction ports 28, 29 and 30.

ICP 안테나(26)는 창 부재(27)의 상면을 따라서 배치되는 고리 형상의 도선(導線)으로 이루어지고, 정합기(37)를 거쳐서 고주파 전원(38)에 접속된다. 고주파 전원(38)으로부터의 고주파 전류는 ICP 안테나(26)를 흐르고, 해당 고주파 전류는 ICP 안테나(26)에 창 부재(27)를 거쳐서 챔버(24)의 내부에 자계를 발생시킨다. 해당 자계는 고주파 전류에 기인하여 발생하고 있기 때문에 시간적으로 변화되지만, 시간적으로 변화되는 자계는 유도 전계를 생성하고, 해당 유도 전계에 의해서 가속된 전자가 챔버(24) 내에 도입된 가스의 분자나 원자와 충돌하여 유도 결합 플라즈마가 생긴다.The ICP antenna 26 is formed of an annular conductive wire disposed along the upper surface of the window member 27 and is connected to the high frequency power source 38 via the matching unit 37. The high frequency current from the high frequency power supply 38 flows through the ICP antenna 26 and the high frequency current generates a magnetic field in the chamber 24 via the window member 27 to the ICP antenna 26. Since the magnetic field is generated due to the high-frequency current, it changes in time, but the magnetic field that changes with time generates an induced electric field, and electrons accelerated by the induced electric field cause molecules or atoms So that an inductively coupled plasma is generated.

플라즈마 CVD 성막 장치(23)에서는, 유도 결합 플라즈마에 의해서 챔버(24)의 내부에 공급된 불화규소 가스나 질소 가스로부터 플라즈마를 생성하고, CVD에 의해서 불소 함유 질화규소막을 성막하는 것에 의해, 채널 보호막(17)의 전부나 소스 영역(15), 드레인 영역(16)을 부분적으로 덮는 패시베이션막(18)을 형성한다. 이 때, 불화규소 가스나 질소 가스 중 어디에도 수소 원자가 포함되지 않기 때문에, 패시베이션막(18)을 형성하는 불소 함유 질화규소막은 처리 가스에 기인하는 수소 원자를 포함하지 않는다.In the plasma CVD film forming apparatus 23, a plasma is generated from a silicon fluoride gas or a nitrogen gas supplied into the chamber 24 by inductively coupled plasma, and a fluorine-containing silicon nitride film is formed by CVD to form a channel protective film 17 and the passivation film 18 partially covering the source region 15 and the drain region 16 are formed. At this time, the hydrogen fluoride-containing silicon nitride film forming the passivation film 18 does not contain hydrogen atoms attributed to the process gas, since no hydrogen atoms are contained in either the silicon fluoride gas or the nitrogen gas.

한편, 기판(11)의 반송시에 당해 기판(11)에 흡착하고 있던 미량의 수분이나, 배기 장치에서 충분히 다 제거할 수 없었던 수분 등의 처리 가스 이외의 환경요인에 의한 수분이 챔버(24) 내에 존재하기 때문에, 당해 수분에 기인하는 수소 원자가 패시베이션막(18)을 형성하는 불소 함유 질화규소막에 매우 적은 양으로 포함되는 일이 있다. 즉, 수소 원자를 포함하지 않는 처리 가스를 이용하는 것에 의해서 패시베이션막(18) 중에 포함되는 수소 원자의 양을 극력(極力) 억제하는(수소 원자의 존재를 억제하는) 것을 가능하지만, 패시베이션막(18)에는 여전히 매우 적은 양의 수소 원자가 포함된다. 또, 성막되는 불소 함유 질화규소막의 주성분은 질화규소이고, 질화규소 중에 불화규소 가스가 분해되어 생긴 불소 원자가 분산되어 존재한다.On the other hand, when the substrate 11 is transported, moisture due to environmental factors other than the process gas such as a minute amount of water adsorbed on the substrate 11 and moisture that could not be sufficiently removed from the exhaust device is supplied to the chamber 24, Hydrogen atoms attributable to this moisture may be contained in a very small amount in the fluorine-containing silicon nitride film forming the passivation film 18. [ That is, although it is possible to suppress the amount of hydrogen atoms contained in the passivation film 18 as much as possible (suppressing the presence of hydrogen atoms) by using a process gas not containing hydrogen atoms, the passivation film 18 ) Still contains a very small amount of hydrogen atoms. The main component of the fluorine-containing silicon nitride film to be formed is silicon nitride, and fluorine atoms generated by decomposition of silicon fluoride gas are present dispersed in silicon nitride.

불화규소 가스에서의 Si-F 결합이나 질소 가스에서의 N-N 결합은 결합 에너지가 높지만(전자는 595kJ/mol, 후자는 945kJ/mol), ICP 안테나(26)를 이용하여 생기는 유도 결합 플라즈마는 밀도가 매우 높기 때문에, Si-F 결합이나 N-N 결합을 가지는 불화규소 가스나 질소 가스로부터 플라즈마를 생성할 수 있다.The inductively coupled plasma generated by using the ICP antenna 26 has a density of about 10 kJ / mol, which is higher than that of the ICP antenna 26. However, in the SiF bond in the silicon fluoride gas and the NN bond in the nitrogen gas, It is possible to generate a plasma from a silicon fluoride gas or a nitrogen gas having Si-F bonds or NN bonds.

희가스 공급부(36)가 공급하는 아르곤 가스는 질화규소막을 직접 구성하는 재료 가스는 아니지만, 질화규소막을 직접 구성하는 재료 가스인 불화규소 가스 및 질소 가스를 적당한 농도로 조정하고, 또 유도 결합 플라즈마를 생성하기 위한 방전을 용이하게 행하도록 하는 등, 성막 처리에서 보조적인 역할을 담당한다.The argon gas supplied by the rare gas supply unit 36 is not a material gas for directly constituting the silicon nitride film but may be a material gas for directly adjusting the silicon nitride gas and nitrogen gas as the material gases constituting the silicon nitride film to an appropriate concentration, And it plays an auxiliary role in the film forming process such as facilitating the discharge.

또한, 플라즈마 CVD 성막 장치(23)는 콘트롤러(39)를 더 구비하고, 해당 콘트롤러(39)는 플라즈마 CVD 성막 장치(23)의 각 구성요소의 동작을 제어한다.The plasma CVD film forming apparatus 23 further includes a controller 39. The controller 39 controls the operation of each component of the plasma CVD film forming apparatus 23. [

또, 할로겐화규소 가스 공급부(32)가 공급하는 수소 원자를 포함하지 않는 할로겐화규소 가스는, 불화규소 가스에 한정되지 않고, 다른 할로겐화규소 가스, 예를 들면 염화규소(SiCl4)이어도 좋고, 질소 함유 가스 공급부(34)가 공급하는 질소 함유 가스는, 질소 가스에 한정되지 않고, 다른 질소 함유 가스이어도 좋다.The halogenated silicon gas not containing a hydrogen atom supplied by the halogenated silicon gas supply part 32 is not limited to silicon fluoride gas but may be another halogenated silicon gas such as silicon chloride (SiCl 4 ) The nitrogen-containing gas supplied by the gas supply unit 34 is not limited to the nitrogen gas, but may be another nitrogen-containing gas.

다음으로, 본 실시 형태에 따른 반도체 디바이스의 제조 방법에 대해 설명한다.Next, a method for manufacturing a semiconductor device according to the present embodiment will be described.

도 3 및 도 4는 본 실시 형태에 따른 반도체 디바이스의 제조 방법으로서의 TFT의 제조 방법의 공정도이다.3 and 4 are process drawings of a method of manufacturing a TFT as a method of manufacturing a semiconductor device according to the present embodiment.

우선, 금속(예를 들면, 구리(Cu)/몰리브덴(Mo), 티탄(Ti)/알루미늄(Al)/티탄이나 몰리브덴(Mo)/알루미늄/몰리브덴)의 PVD(Physical Vapor Deposition)에 의한 성막, 포토레지스트를 소정의 패턴으로 현상하는 포토리소그래피, 현상된 포토레지스트를 이용한 에칭 및 포토레지스트의 박리를 통해, 기판(11) 상에서 소정의 폭을 가지는 게이트 전극(12)을 형성한다(도 3(a)).First, the film formation by PVD (Physical Vapor Deposition) of a metal (for example, copper (Cu) / molybdenum (Mo), titanium (Ti) / aluminum (Al) / titanium or molybdenum (Mo) / aluminum / molybdenum) A gate electrode 12 having a predetermined width is formed on the substrate 11 through photolithography for developing the photoresist in a predetermined pattern, etching using the developed photoresist, and peeling of the photoresist (Fig. 3 (a )).

그 다음에, CVD에 의해서 게이트 전극(12)을 덮도록 산화규소로 이루어지는 게이트 절연막(13)을 성막하고(도 3(b)), 또 IGZO막(40)(반도체막)을 형성하는데, 이 때, IGZO의 PVD에 의한 성막, 포토레지스트를 소정의 패턴으로 현상하는 포토리소그래피, 현상된 포토레지스트를 이용한 에칭 및 포토레지스트의 박리를 통해, 게이트 절연막(13) 상에서 게이트 전극(12)을 덮도록, 폭이 게이트 전극(12)보다 넓은 IGZO막(40)을 부분적으로 형성한다(도 3(c)).Next, a gate insulating film 13 made of silicon oxide is formed to cover the gate electrode 12 by CVD (FIG. 3 (b)), and an IGZO film 40 (semiconductor film) , The gate electrode 12 is covered on the gate insulating film 13 through film formation by IGZO's PVD, photolithography for developing the photoresist in a predetermined pattern, etching using the developed photoresist, and peeling of the photoresist. And the IGZO film 40 having a width larger than that of the gate electrode 12 is partially formed (Fig. 3 (c)).

그 다음에, CVD에 의해서 IGZO막(40)을 덮도록 산화규소 단독이나 산화규소 및 질화규소의 조합으로 이루어지는 채널 보호막용 절연막(52)을 성막하고(도 3(d)), 또 채널 보호막용 절연막(52)의 전면(全面)을 덮도록 포토레지스트(41)를 도포한다(도 3(e)).Then, an insulating film 52 for a channel protective film made of silicon oxide alone or a combination of silicon oxide and silicon nitride is formed by CVD to cover the IGZO film 40 (FIG. 3 (d)), The photoresist 41 is applied so as to cover the entire surface of the substrate 52 (Fig. 3 (e)).

그 다음에, 도면 중 아래쪽(적층 구조의 아래쪽)으로부터 노광용의 광(42)을 조사하여 포토레지스트(41)를 노광해서 현상한다(도 3(f)). 이 때, 게이트 전극(12)은 노광용의 광(42)을 차단하기 때문에, 마스크로서 기능하고, 게이트 전극(12)에 의해서 노광용의 광(42)으로부터 차폐되는 포토레지스트(41)의 일부(도면 중에서 해칭으로 나타내지 않은 부분)는 노광되지 않는다.Then, the light 42 for exposure is irradiated from the lower side (the lower side of the lamination structure) in the drawing to expose and develop the photoresist 41 (Fig. 3 (f)). At this time, since the gate electrode 12 blocks the light 42 for exposure, part of the photoresist 41 which functions as a mask and is shielded from the light 42 for exposure by the gate electrode 12 The portion not shown by hatching) is not exposed.

그 후, 노광된 포토레지스트(41)를 현상액에 의해서 용해시켜 제거하여, 채널 보호막용 절연막(52)을 노출시키지만, 게이트 전극(12)에 의해서 자외선광(42)으로부터 차폐되는 포토레지스트(41)의 일부는 현상액에 의해서 용해되는 일이 없기 때문에, 게이트 전극(12)의 폭이 반영된 폭(구체적으로는, 게이트 전극(12)의 폭과 동일한 폭이지만, 포토리소그래피에서는, 노광에 이용하는 광의 간섭이나 굴절 등에 의해서 폭의 전사시, 다소 오차가 전사된 폭이 생기는 경우가 있기 때문에, 본 실시 형태 및 후술하는 제 2 실시 형태에서 「동일한 폭」이란 포토레지스트에서 생기는 오차의 범위 내에서 동일한 폭인 것을 의미함)을 가지는 포토레지스트 마스크(41a)가 채널 보호막용 절연막(52) 상에 형성된다(도 3(g)).The exposed photoresist 41 is dissolved and removed by developing solution to expose the insulating film 52 for the channel protective film but the photoresist 41 shielded from the ultraviolet light 42 by the gate electrode 12, (Specifically, the width of the gate electrode 12 is the same as the width of the gate electrode 12, but in photolithography, the width of the gate electrode 12 is not limited to the width of the gate electrode 12, The same width " in the present embodiment and the later-described second embodiment means that the width is the same within the range of the error caused in the photoresist. Is formed on the insulating film 52 for the channel protective film (Fig. 3 (g)).

그 다음에, 포토레지스트 마스크(41a)를 마스크로 하는 드라이 에칭 또는 웨트 에칭에 의해서 채널 보호막용 절연막(52)의 포토레지스트 마스크(41a)로 덮이지 않는 부분을 제거하여 IGZO막(40)을 포토레지스트 마스크(41a)에 대응하는 개소 이외에서 부분적으로 노출시킨다(반도체막 노출 스텝). 이 때, 포토레지스트 마스크(41a)로 덮인 개소의 채널 보호막용 절연막(52)만이 잔존하여 채널 보호막(17)을 형성하고, 채널 보호막(17)의 폭에는 포토레지스트 마스크(41a)의 폭이 반영된다(구체적으로는, 채널 보호막(17)의 폭은 포토레지스트 마스크(41a)의 폭과 동일하게 됨)(도 3(h)).Thereafter, portions of the insulating film 52 for channel protection film that are not covered with the photoresist mask 41a are removed by dry etching or wet etching using the photoresist mask 41a as a mask to remove the IGZO film 40 Is partially exposed except the portion corresponding to the resist mask 41a (semiconductor film exposure step). At this time, only the portion of the insulating film 52 for channel protective film that is covered with the photoresist mask 41a remains to form the channel protective film 17. The width of the channel protective film 17 is reflected in the width of the photoresist mask 41a (Specifically, the width of the channel protective film 17 becomes equal to the width of the photoresist mask 41a) (FIG. 3 (h)).

그 다음에, 포토레지스트 마스크(41a)를 웨트 박리 또는 애싱에 의해서 제거하여 채널 보호막(17)을 노출시키고(도 4(a)), 또 플라즈마 CVD 성막 장치(23)에서, 불화규소 가스 및 질소 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스로부터 불소를 함유하는 플라즈마를 생성하고, CVD에 의해서 수소 원자의 존재가 억제된 불소 함유 질화규소막으로 이루어지는 패시베이션막(18)으로 부분적으로 노출되는 IGZO막(40) 및 채널 보호막(17)을 덮는다(도 4(b))(보호막 형성 스텝).Then, the photoresist mask 41a is removed by wet peeling or ashing to expose the channel protective film 17 (Fig. 4 (a)), and in the plasma CVD film forming apparatus 23, a silicon fluoride gas and nitrogen A plasma containing fluorine is produced from a process gas containing no hydrogen and a gas is mixed to form a plasma containing fluorine, and an IGZO layer partially exposed to a passivation film 18 composed of a fluorine- The film 40 and the channel protective film 17 are covered (Fig. 4 (b)) (protective film forming step).

패시베이션막(18)을 성막할 때, 노출되는 IGZO막(40)은 불소를 함유하는 플라즈마에 노출되기 때문에, 당해 IGZO막(40)의 도전성이 증가하여, 전류가 흐르기 쉬워진다. 한편, 채널 보호막(17)으로 덮이는 IGZO막(40)은 불소를 함유하는 플라즈마에 노출되지 않기 때문에, 노출되는 IGZO막(40)에 비해 도전성이 증가하지 않는다. 즉, 도 4(b)에 나타내는 바와 같이, 도전성이 증가하지 않는 IGZO막(40)이, 도전성이 증가한 IGZO막(40) 사이에 끼워지기 때문에, 도전성이 증가하지 않는 IGZO막(40)은 채널(14)을 구성하고, 도전성이 증가한 IGZO막(40)은 소스 영역(15) 및 드레인 영역(16)을 구성한다. 또한, 채널 보호막(17)으로 덮인 IGZO막(40)이 채널(14)로 되기 때문에, 채널(14)의 폭에는 채널 보호막(17)의 폭이 반영된다(구체적으로는, 채널(14)의 폭은 채널 보호막(17)의 폭과 동일하게 됨).When the passivation film 18 is formed, since the exposed IGZO film 40 is exposed to a plasma containing fluorine, the conductivity of the IGZO film 40 is increased, and a current easily flows. On the other hand, since the IGZO film 40 covered with the channel protective film 17 is not exposed to the plasma containing fluorine, the conductivity is not increased as compared with the exposed IGZO film 40. That is, as shown in FIG. 4 (b), since the IGZO film 40 having no increase in conductivity is sandwiched between the IGZO films 40 having increased conductivity, the IGZO film 40, And the IGZO film 40 having increased conductivity constitutes a source region 15 and a drain region 16. [ Since the IGZO film 40 covered with the channel protective film 17 serves as the channel 14, the width of the channel protective film 17 is reflected in the width of the channel 14 (specifically, The width is equal to the width of the channel protective film 17).

또, IGZO막(40)은 막 두께 방향을 따라 모든 부분의 도전성이 증가할 필요는 없고, 적어도 표면의 저항율이 IGZO막(40)의 다른 부분의 저항율보다 저하되면 된다.It is not necessary for the IGZO film 40 to have increased conductivity in all portions along the film thickness direction and at least the resistivity of the surface should be lower than the resistivity of the other portions of the IGZO film 40. [

노출되는 IGZO막(40)의 도전성이 증가하는 것은 플라즈마 중에 존재하는 불소 래디칼 등이 IGZO막(40) 중의 소스 영역(15)이나 드레인 영역(16)에만 선택적으로 도입되고, IGZO막(40) 중에 도입된 불소가 도너로서 동작하여, 불소가 도입된 소스 영역(15)이나 드레인 영역(16)의 저항율이 선택적으로 감소하기 때문이다. 또한, TFT(10)에서는, 패시베이션막(18)을 구성하는 불소 함유 질화규소막으로부터 불소 원자가 IGZO막(40) 중의 채널(14)로 확산하여, 채널(14)에 결함으로서 존재하는 미결합수(未結合手)를 종단(終端)한다. 이것에 의해, TFT(10)의 전기적 특성을 불안정화시키는 채널(14)의 결함을 복구하여, TFT(10)의 전기적 특성도 개선된다.The increased conductivity of the exposed IGZO film 40 is due to the fact that the fluorine radicals and the like present in the plasma are selectively introduced only to the source region 15 and the drain region 16 of the IGZO film 40, The introduced fluorine acts as a donor and the resistivity of the source region 15 and the drain region 16 into which fluorine is introduced selectively decreases. In the TFT 10, fluorine atoms diffuse from the fluorine-containing silicon nitride film constituting the passivation film 18 to the channel 14 in the IGZO film 40, Terminating the connection). As a result, defects in the channel 14 that destabilize the electrical characteristics of the TFT 10 are restored, and the electrical characteristics of the TFT 10 are also improved.

그런데, 통상 TFT에서는 게이트 전극이 소스 전극이나 드레인 전극과 중첩(오버랩)되면, 기생 용량이 발생한다. 기생 용량이 크면 TFT에서의 구동시부터 전압 유지시에 걸리는 전압 강하(ΔVp)가 커지기 때문에, 게이트 전극이 소스 전극이나 드레인 전극과 중첩되는 것을 억제하여 기생 용량을 삭감하는 것이 바람직하다.However, in a general TFT, parasitic capacitance occurs when the gate electrode overlaps (overlaps) with the source electrode or the drain electrode. If the parasitic capacitance is large, it is preferable to suppress the parasitic capacitance by suppressing the overlap of the gate electrode with the source electrode and the drain electrode since the voltage drop (? Vp) from the time of driving in the TFT to the voltage holding becomes large.

이에 반해, TFT(10)에서는, 패시베이션막(18)을 성막할 때, 채널 보호막(17)에 의해서 덮이지 않는 IGZO막(40)을 플라즈마에 노출시켜 소스 영역(15)이나 드레인 영역(16)을 형성한다. 소스 영역(15) 및 드레인 영역(16)의 사이에 존재하는 채널(14)의 폭이 채널 보호막(17)의 폭과 동일하고, 채널 보호막(17)의 폭이 포토레지스트 마스크(41a)의 폭과 동일하고, 또 포토레지스트 마스크(41a)의 폭이 게이트 전극(12)의 폭과 동일하다. 즉, 채널(14)의 폭이 게이트 전극(12)의 폭과 동일하기 때문에, 소스 영역(15) 및 드레인 영역(16)의 사이의 거리는 게이트 전극(12)의 폭과 동일하다. 따라서, TFT(10)에서는, 게이트 전극(12)이 소스 영역(15)이나 드레인 영역(16)과 중첩되는 일이 없고, 게이트 전극(12)과 소스 영역(15)이나 드레인 영역(16)의 중첩에 기인하는 기생 용량이 생기는 것을 방지할 수 있다.On the other hand, in the TFT 10, the IGZO film 40 not covered by the channel protective film 17 is exposed to the plasma to form the source region 15 and the drain region 16 when the passivation film 18 is formed, . The width of the channel 14 existing between the source region 15 and the drain region 16 is equal to the width of the channel protective film 17 and the width of the channel protective film 17 is equal to the width of the photoresist mask 41a And the width of the photoresist mask 41a is the same as the width of the gate electrode 12. As shown in FIG. That is, the distance between the source region 15 and the drain region 16 is equal to the width of the gate electrode 12, because the width of the channel 14 is equal to the width of the gate electrode 12. Therefore, in the TFT 10, the gate electrode 12 is not overlapped with the source region 15 or the drain region 16, and the gate electrode 12 is not overlapped with the source region 15 or the drain region 16 It is possible to prevent parasitic capacitance caused by overlapping from occurring.

그 다음에, 패시베이션막(18) 상에 포토레지스트(43)를 도포하고, 또 노광하여 현상하고(도 4(c)), 해당 포토레지스트(43)를 마스크로 하는 드라이 에칭 또는 웨트 에칭에 의해서 패시베이션막(18)의 일부를 제거하여 소스 영역(15)이나 드레인 영역(16)을 부분적으로 노출시킨다(도 4(d)).Then, a photoresist 43 is applied onto the passivation film 18 and exposed and developed (Fig. 4 (c)). By dry etching or wet etching using the photoresist 43 as a mask A part of the passivation film 18 is removed to partially expose the source region 15 and the drain region 16 (Fig. 4 (d)).

그 다음에, 포토레지스트(43)를 웨트 에칭에 의해서 제거하고(도 4(e)), 도체, 예를 들면 금속의 PVD에 의한 성막, 포토레지스트를 소정의 패턴으로 현상하는 포토리소그래피, 현상된 포토레지스트를 이용한 에칭 및 포토레지스트의 박리를 통해 부분적으로 노출한 소스 영역(15)이나 드레인 영역(16)과 접촉하는 소스 배선(19)이나 드레인 배선(20)을 형성한다(도 4(f)). 또, 소스 배선(19)이나 드레인 배선(20)의 구조로서는, 구리/몰리브덴의 적층 구조, 티탄/알루미늄/티탄의 적층 구조나 몰리브덴/알루미늄/몰리브덴의 적층 구조 등을 적용할 수 있다.Then, the photoresist 43 is removed by wet etching (Fig. 4 (e)), and a conductor, for example, a film of PVD by metal, photolithography for developing the photoresist in a predetermined pattern, The source wiring 19 and the drain wiring 20 which are in contact with the partially exposed source region 15 or the drain region 16 are formed by etching using photoresist and peeling of the photoresist (FIG. 4 (f) ). As the structure of the source wiring 19 and the drain wiring 20, a lamination structure of copper / molybdenum, a lamination structure of titanium / aluminum / titanium, and a lamination structure of molybdenum / aluminum / molybdenum can be applied.

그 다음에, 감광성 유기 재료의 도포, 포토리소그래피, 현상, 소성을 통해 소스 배선(19)이나 드레인 배선(20)을 덮는 유기 평탄화막(21)을 형성하고(도 4(g)), 또 도체, 예를 들면 금속의 PVD에 의한 성막, 포토레지스트를 소정의 패턴으로 현상하는 포토리소그래피, 현상된 포토레지스트를 이용한 에칭 및 포토레지스트의 박리를 통해 유기 평탄화막(21) 상에 픽셀 전극(22)을 형성하고(도 4(h)), 본 처리를 종료한다.Then, an organic planarization film 21 covering the source wiring 19 and the drain wiring 20 is formed through the application of the photosensitive organic material, photolithography, development and firing (Fig. 4 (g)), For example, film formation using PVD of metal, photolithography for developing the photoresist in a predetermined pattern, etching using the developed photoresist, and peeling of the photoresist, thereby forming the pixel electrode 22 on the organic flattening film 21. [ (Fig. 4 (h)), and the present process is terminated.

도 3 및 도 4의 TFT의 제조 방법에 의하면, 채널 보호막(17)으로부터 부분적으로 노출되는 IGZO막(40)을 덮는 패시베이션막(18)은 불화규소 가스 및 질소 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스로부터 생긴 불소를 함유하는 플라즈마를 이용하여 형성되는 불소 함유 질화규소막으로 이루어지므로, 패시베이션막(18) 중의 불소 원자의 농도는 채널 보호막(17) 중의 불소 원자의 농도보다 커진다. 그 결과, 채널(14)과 비교하여 소스 영역(15)이나 드레인 영역(16)을 구성하는 IGZO막(40)의 불소 원자의 농도를 높게 할 수 있고, 게다가, TFT(10)에서, 게이트 전극(12)과 소스 전극(15)이나 드레인 전극(16)의 중첩에 기인하는 기생 용량이 생기는 것을 방지하면서, 양호한 TFT 특성을 얻을 수 있다.3 and 4, the passivation film 18 covering the IGZO film 40 partially exposed from the channel protective film 17 is mixed with the silicon fluoride gas and the nitrogen gas and further contains hydrogen The concentration of fluorine atoms in the passivation film 18 becomes larger than the concentration of fluorine atoms in the channel protective film 17 because the fluorine-containing silicon nitride film is formed by using a plasma containing fluorine generated from the processing gas. As a result, the concentration of fluorine atoms in the IGZO film 40 constituting the source region 15 and the drain region 16 can be increased as compared with the channel 14, and furthermore, in the TFT 10, Good parasitic capacitance due to overlapping of the gate electrode 12 and the source electrode 15 or the drain electrode 16 can be prevented and good TFT characteristics can be obtained.

또한, 불화규소 가스에 기인하는 불소 원자가 채널(14)로 확산하고, 채널(14)에 결함으로서 존재하는 미결합수를 종단하므로, 채널(14)을 구성하는 IGZO의 특성이나 신뢰성을 향상시킬 수도 있다. 도 3 및 도 4의 TFT의 제조 방법에 있어서의 불소 원자의 확산에 의한 효과는, IGZO막(40)에 미량으로 수소 원자가 존재하고 있었다고 하여도 그 영향을 상회하여, 다 제거할 수 없는 수소 원자의 존재에 의한 디바이스의 불안정화라고 하는 문제를 해결한다.Further, the fluorine atoms caused by the silicon fluoride gas diffuse into the channel 14 and terminate the unidentified water present as a defect in the channel 14, so that the characteristics and reliability of the IGZO constituting the channel 14 can be improved . The effect of the diffusion of fluorine atoms in the manufacturing method of the TFTs of FIGS. 3 and 4 is that even if a hydrogen atom exists in a very small amount in the IGZO film 40, Thereby solving the problem of destabilization of the device due to the presence of the signal.

상술한 도 3 및 도 4의 TFT의 제조 방법에서는, 패시베이션막(18)을 플라즈마 CVD 성막 장치(23)에서 성막했지만, 드라이 에칭 또는 웨트 에칭에 의한 채널 보호막(17)의 형성(도 3(h))이나 웨트 박리 또는 애싱에 의한 포토레지스트 마스크(41a)의 제거(도 4(a))도 플라즈마 CVD 성막 장치(23)에서 실행하여도 좋다. 특히, 채널 보호막(17)의 형성을 드라이 에칭에 의해서 실시하고, 또한 포토레지스트 마스크(41a)의 제거를 애싱에 의해서 실시하는 경우, 드라이 에칭이나 애싱은 플라즈마 CVD 성막과 마찬가지로 진공 처리 환경에서 실시되기 때문에, 드라이 에칭, 애싱 및 플라즈마 CVD 성막을, 동일한 챔버 혹은 동일한 진공 환경 하에 있는 멀티 챔버 시스템 등의 동일한 진공 처리 장치에서 실시할 수 있어, 챔버나 진공 처리 장치의 구성을 간결한 것으로 할 수 있다.3 and 4, the passivation film 18 is formed in the plasma CVD film forming apparatus 23, but the channel protective film 17 is formed by dry etching or wet etching (FIG. 3 (h (Fig. 4 (a)) may also be performed in the plasma CVD film forming apparatus 23 by removing the photoresist mask 41a by wet stripping or ashing. Particularly, when the channel protective film 17 is formed by dry etching and the photoresist mask 41a is removed by ashing, dry etching or ashing is performed in a vacuum processing environment like the plasma CVD film formation Therefore, the dry etching, the ashing, and the plasma CVD film formation can be performed in the same chamber or in the same vacuum processing apparatus such as a multi-chamber system under the same vacuum environment, and the configuration of the chamber and the vacuum processing apparatus can be simplified.

또한, 상술한 도 3 및 도 4의 TFT의 제조 방법에서는, 채널 보호막(17)의 제거에 의해서 노출된 IGZO막(40)이 패시베이션막(18)에 의해서 덮일 때까지, TFT(10)가 진공 환경 하에 계속 있기 때문에, 노출된 IGZO막(40)이 외기(外氣)(특히, 수분을 포함하는 대기)와 접하는 일 없어, 그 결과 수분의 부착에 의한 IGZO막(40)의 결함의 발생을 방지할 수 있다.3 and 4, until the TFT 10 is covered with the passivation film 18 until the IGZO film 40 exposed by the removal of the channel protective film 17 is covered with the passivation film 18, The exposed IGZO film 40 is not in contact with the outside air (particularly, the atmosphere containing moisture), and as a result, the occurrence of defects in the IGZO film 40 due to the adhesion of moisture can be prevented .

상술한 도 3 및 도 4의 TFT의 제조 방법에서는, 패시베이션막(18)을 성막하고, 패시베이션막(18)의 일부를 제거하여 소스 영역(15)이나 드레인 영역(16)을 부분적으로 노출시킨 후에, 소스 배선(19)이나 드레인 배선(20)을 형성하고, 또 유기 평탄화막(21)을 형성했지만, 패시베이션막(18)의 성막 후에, 패시베이션막(18)의 일부를 제거하는 일없이, 또한 소스 배선(19)이나 드레인 배선(20)을 형성하는 일없이, 소정의 패턴의 유기 평탄화막(21)을 형성하고, 해당 유기 평탄화막(21)을 마스크로 하는 드라이 에칭 또는 웨트 에칭에 의해서 패시베이션막(18)의 일부를 제거해서 소스 영역(15)이나 드레인 영역(16)을 부분적으로 노출시켜도 좋다.3 and 4, the passivation film 18 is formed and a part of the passivation film 18 is removed to partially expose the source region 15 and the drain region 16 The source wiring line 19 and the drain wiring line 20 are formed and the organic planarization film 21 is formed after the formation of the passivation film 18 without removing a part of the passivation film 18 An organic planarization film 21 of a predetermined pattern is formed without forming the source wiring line 19 or the drain wiring line 20 and the passivation layer 22 is formed by dry etching or wet etching using the organic planarization film 21 as a mask, A part of the film 18 may be removed to partially expose the source region 15 or the drain region 16. [

이 경우, 도 5에 나타내는 바와 같이, 유기 평탄화막(21) 상에서, 소스 영역(15)이나 드레인 영역(16)과 접촉하는 소스 배선(19)이나 드레인 배선(20)이 형성되고, 또 유기 평탄화막(21), 소스 배선(19)이나 드레인 배선(20)은 뱅크재(44)로 덮이고, 뱅크재(44) 상에 픽셀 전극(22)이 형성된다. 부분적으로 노출되는 드레인 배선(20)과 픽셀 전극(22)의 사이에는 유기 EL부(45)가 배치되고, 드레인 배선(20)은 유기 EL부(45)의 캐소드 전극으로서 기능하고, 픽셀 전극(22)은 유기 EL부(45)의 애노드 전극으로서 기능한다.5, a source wiring line 19 and a drain wiring line 20 which are in contact with the source region 15 and the drain region 16 are formed on the organic planarization film 21, The film 21, the source wiring 19 and the drain wiring 20 are covered with the bank material 44 and the pixel electrode 22 is formed on the bank material 44. The organic EL part 45 is disposed between the partially exposed drain wiring 20 and the pixel electrode 22 and the drain wiring 20 functions as the cathode electrode of the organic EL part 45, 22 function as an anode electrode of the organic EL section 45. [

다음으로, 본 발명의 제 2 실시 형태에 따른 반도체 디바이스로서의 톱 게이트형의 TFT에 대해 설명한다.Next, a top-gate type TFT as a semiconductor device according to a second embodiment of the present invention will be described.

도 6은 본 실시 형태에 따른 반도체 디바이스로서의 TFT의 구성을 개략적으로 나타내는 단면도이다.6 is a cross-sectional view schematically showing the structure of a TFT as a semiconductor device according to the present embodiment.

도 6에 있어서, 기판(11) 상에 다수 형성되는 TFT(46)는 기판(11) 상에 형성된 산화규소 단독이나 산화규소 및 질화규소의 조합으로 이루어지는 언더코트층(47)과, 언더코트층(47) 상에 형성되고 또한 IGZO로 이루어지는 채널(14)과, 채널(14)의 양쪽에 각각 형성되는 소스 영역(15) 및 드레인 영역(16)과, 채널(14)을 덮는 게이트 절연막(48)(절연막)과, 게이트 절연막(48) 상에 형성된 게이트 전극(49)과, 게이트 전극(49)의 전부나 소스 영역(15), 드레인 영역(16)을 부분적으로 덮는 패시베이션막(18)(보호막)과, 소스 영역(15) 위에 형성되고, 패시베이션막(18)을 관통하여 소스 영역(15)과 접촉하는 소스 배선(19)과, 드레인 영역(16) 위에 형성되고, 패시베이션막(18)을 관통하여 드레인 영역(16)과 접촉하는 드레인 배선(20)과, 소스 배선(19)이나 드레인 배선(20)을 덮는 유기 평탄화막(21)과, 유기 평탄화막(21)을 덮는 픽셀 전극(22)을 구비한다. 즉, TFT(46)는 아래쪽으로부터 채널(14), 게이트 절연막(48) 및 게이트 전극(49)의 순으로 적층된 적층 구조를 가진다.6, a plurality of TFTs 46 formed on the substrate 11 include an undercoat layer 47 formed of silicon oxide alone or a combination of silicon oxide and silicon nitride formed on the substrate 11, A source region 15 and a drain region 16 formed on both sides of the channel 14 and a gate insulating film 48 covering the channel 14, A gate electrode 49 formed on the gate insulating film 48 and a passivation film 18 partially covering the gate electrode 49 and the source region 15 and the drain region 16 A source wiring 19 formed on the source region 15 and in contact with the source region 15 through the passivation film 18 and a source wiring 19 formed on the drain region 16, A drain wiring 20 that penetrates through the drain region 16 in contact with the drain region 16 and an organic flattening layer 20 which covers the source wiring 19 and the drain wiring 20, 21, includes a pixel electrode 22 to cover the organic planarization layer 21. That is, the TFT 46 has a laminated structure in which the channel 14, the gate insulating film 48, and the gate electrode 49 are stacked in this order from the bottom.

TFT(46)에서는, 채널(14)이나 게이트 절연막(48)의 폭에는 게이트 전극(49)의 폭이 반영된다(구체적으로는, 채널(14)이나 게이트 절연막(48)의 폭은 게이트 전극(49)의 폭과 동일함). 또한, 패시베이션막(18)의 성막에는, 제 1 실시 형태와 마찬가지로, 플라즈마 CVD 성막 장치(23)가 적합하게 이용된다.In the TFT 46, the width of the gate electrode 49 is reflected to the width of the channel 14 and the gate insulating film 48 (specifically, the width of the channel 14 and the gate insulating film 48 is larger than the width of the gate electrode 49 49). In addition, a plasma CVD film forming apparatus 23 is suitably used for forming the passivation film 18, as in the first embodiment.

다음으로, 본 실시 형태에 따른 반도체 디바이스의 제조 방법에 대해 설명한다.Next, a method for manufacturing a semiconductor device according to the present embodiment will be described.

도 7 및 도 8은 본 실시 형태에 따른 반도체 디바이스의 제조 방법으로서의 TFT의 제조 방법의 공정도이다.Figs. 7 and 8 are process drawings of a method of manufacturing a TFT as a method of manufacturing a semiconductor device according to the present embodiment.

우선, 기판(11) 상에 언더코트층(47)을 형성하고, 또 IGZO막(40)(반도체막)을 형성하는데, 이 때 IGZO의 PVD에 의한 성막, 포토레지스트를 소정의 패턴으로 현상하는 포토리소그래피, 현상된 포토레지스트를 이용한 에칭 및 포토레지스트의 박리를 통해 언더코트층(47) 상에 IGZO막(40)을 부분적으로 형성한다(도 7(a)).First, the undercoat layer 47 is formed on the substrate 11, and the IGZO film 40 (semiconductor film) is formed. In this case, the deposition by PVD of IGZO and the photoresist are developed in a predetermined pattern The IGZO film 40 is partially formed on the undercoat layer 47 through photolithography, etching using the developed photoresist, and peeling of the photoresist (Fig. 7 (a)).

그 다음에, CVD에 의해서 IGZO막(40)을 덮도록 산화규소로 이루어지는 게이트 절연막용 절연막(53)을 성막하고, 또 금속(예를 들면, 구리/몰리브덴, 티탄/알루미늄/티탄이나 몰리브덴/알루미늄/몰리브덴)의 PVD에 의한 성막을 통해 기판(11) 상에서 게이트 절연막용 절연막(53)을 덮는 게이트 금속막(50)을 형성한다(도 7(b)).Subsequently, an insulating film 53 for a gate insulating film made of silicon oxide is formed by CVD to cover the IGZO film 40 and a metal (for example, copper / molybdenum, titanium / aluminum / titanium or molybdenum / aluminum / Molybdenum), a gate metal film 50 covering the insulating film 53 for a gate insulating film is formed on the substrate 11 (Fig. 7 (b)).

그 다음에, 게이트 금속막(50)의 전면을 덮도록 포토레지스트(도시하지 않음)를 도포하고, 도면 중 위쪽(적층 구조의 위쪽)으로부터 노광용의 광(도시하지 않음)을 조사하여 포토레지스트를 노광하고, 소정의 패턴의 포토레지스트 마스크(51a)를 IGZO막(40)의 위쪽에서 현상한다(도 7(c)).Next, a photoresist (not shown) is coated so as to cover the entire surface of the gate metal film 50, light (not shown) for exposure is irradiated from above (above the lamination structure) And a photoresist mask 51a of a predetermined pattern is developed above the IGZO film 40 (Fig. 7 (c)).

그 다음에, 포토레지스트 마스크(51a)를 마스크로 하는 드라이 에칭 또는 웨트 에칭에 의해서 게이트 금속막(50)을 선택적으로 제거하여 게이트 절연막용 절연막(53)을 포토레지스트 마스크(51a)에 대응하는 개소 이외에서 부분적으로 노출시킨다. 이 때, 포토레지스트 마스크(51a)로 덮인 개소의 게이트 금속막(50)만이 잔존하고, 잔존하는 게이트 금속막(50)은 게이트 전극(49)을 구성하지만, 게이트 전극(49)의 폭에는 포토레지스트 마스크(51a)의 폭이 반영된다(구체적으로는, 게이트 전극(49)의 폭은 마스크에 의한 가공의 가공 정밀도의 범위 내에서 포토레지스트 마스크(51a)의 폭과 동일하게 됨)(도 7(d)).Then, the gate metal film 50 is selectively removed by dry etching or wet etching using the photoresist mask 51a as a mask to selectively expose the gate insulating film insulating film 53 to a position corresponding to the photoresist mask 51a Exposure is partially done. At this time, only the portion of the gate metal film 50 covered with the photoresist mask 51a remains and the remaining gate metal film 50 constitutes the gate electrode 49, The width of the resist mask 51a is reflected (specifically, the width of the gate electrode 49 becomes equal to the width of the photoresist mask 51a within the range of processing precision of the mask) (FIG.

또, 게이트 절연막(48)이 노출된 후도, 포토레지스트 마스크(51a)나 게이트 전극(49)을 마스크로 하는 드라이 에칭 또는 웨트 에칭을 계속하여, 게이트 절연막용 절연막(53)의 마스크로 덮이지 않은 부분을 제거해서 IGZO막(40)을 게이트 전극(49)에 대응하는 개소 이외에서 부분적으로 노출시킨다(반도체막 노출 스텝). 이 때, 게이트 전극(49)으로 덮인 개소의 게이트 절연막용 절연막(53)만이 잔존하여 게이트 절연막(48)을 형성하고, 게이트 절연막(48)의 폭에는 게이트 전극(49)의 폭이 반영된다(구체적으로는, 게이트 절연막(48)의 폭은 마스크에 의한 가공 정밀도의 범위 내에서 게이트 전극(49)의 폭과 동일하게 됨)(도 7(e)).After the gate insulating film 48 is exposed, dry etching or wet etching using the photoresist mask 51a or the gate electrode 49 as a mask is continued to cover the gate insulating film 48 with a mask of the insulating film 53 for a gate insulating film And the IGZO film 40 is partially exposed except the portion corresponding to the gate electrode 49 (semiconductor film exposure step). At this time, only the insulating film 53 for the gate insulating film, which is covered with the gate electrode 49, remains to form the gate insulating film 48, and the width of the gate electrode 49 is reflected to the width of the gate insulating film 48 Specifically, the width of the gate insulating film 48 becomes equal to the width of the gate electrode 49 within the range of processing accuracy by the mask) (Fig. 7 (e)).

그 다음에, 포토레지스트 마스크(51a)를 웨트 박리 또는 애싱에 의해서 제거하여 게이트 전극(49)을 노출시키고(도 7(f)), 또 플라즈마 CVD 성막 장치(23)에서, 불화규소 가스 및 질소 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스로부터 플라즈마를 생성하고, CVD에 의해서 수소 원자의 존재가 억제된 불소 함유 질화규소막으로 이루어지는 패시베이션막(18)으로 부분적으로 노출되는 IGZO막(40) 및 게이트 전극(49)을 덮는다(도 7(g))(보호막 형성 스텝).Then, the photoresist mask 51a is removed by wet etching or ashing to expose the gate electrode 49 (Fig. 7 (f)), and in the plasma CVD film forming apparatus 23, silicon fluoride gas and nitrogen The IGZO film 40 which is partially exposed to the passivation film 18 composed of the fluorine-containing silicon nitride film in which the presence of hydrogen atoms is suppressed by CVD, And the gate electrode 49 (Fig. 7 (g)) (protective film forming step).

본 실시 형태에서도, 제 1 실시 형태와 마찬가지로, 패시베이션막(18)을 성막할 때, 노출되는 IGZO막(40)은 불소 가스를 함유하는 플라즈마에 노출되기 때문에, 도전성이 증가하여 소스 영역(15) 및 드레인 영역(16)을 구성하고, 마스크로서 기능하는 게이트 전극(49) 및 게이트 절연막(48)으로 덮이는 IGZO막(40)은 불소 가스를 함유하는 플라즈마에 노출되지 않기 때문에, 노출되는 IGZO막(40)에 비해 도전성이 증가하지 않아, 채널(14)을 구성한다. 또한, 게이트 전극(49)으로 덮인 IGZO막(40)이 채널(14)로 되기 때문에, 채널(14)의 폭에는 게이트 전극(49)의 폭이 반영된다(구체적으로는, 채널(14)의 폭은 마스크에 의한 가공 정밀도의 범위 내에서 게이트 전극(49)의 폭과 동일하게 됨). 또, 본 실시 형태에서도, 제 1 실시 형태와 마찬가지로, 패시베이션막(18)으로부터 IGZO막(40)으로 확산한 불소 원자가 채널(14)에도 진입하여, 채널(14)의 결함을 복구한다.In the present embodiment, similarly to the first embodiment, when the passivation film 18 is formed, the exposed IGZO film 40 is exposed to a plasma containing fluorine gas, And the drain region 16 and the IGZO film 40 covered with the gate electrode 49 and the gate insulating film 48 functioning as a mask are not exposed to the plasma containing the fluorine gas, The conductivity is not increased compared to the film 40, and the channel 14 is formed. The width of the gate electrode 49 is reflected in the width of the channel 14 because the IGZO film 40 covered with the gate electrode 49 becomes the channel 14 (specifically, The width becomes equal to the width of the gate electrode 49 within the range of the processing accuracy by the mask). Also in the present embodiment, fluorine atoms diffused from the passivation film 18 to the IGZO film 40 enter the channel 14 as well as the defect of the channel 14, similarly to the first embodiment.

또한, TFT(46)에서는, 소스 영역(15) 및 드레인 영역(16)의 사이에 존재하는 채널(14)의 폭이 게이트 전극(49)의 폭과 동일하기 때문에, 소스 영역(15) 및 드레인 영역(16)의 사이의 거리는 게이트 전극(49)의 폭과 동일하다. 따라서, TFT(46)에서는, 게이트 전극(49)이 소스 영역(15)이나 드레인 영역(16)과 중첩하는 일이 없고, 게이트 전극(49)과 소스 영역(15)이나 드레인 영역(16)의 중첩에 기인하는 기생 용량이 생기는 것을 방지할 수 있다.In the TFT 46, since the width of the channel 14 existing between the source region 15 and the drain region 16 is equal to the width of the gate electrode 49, the source region 15 and drain The distance between the regions 16 is the same as the width of the gate electrode 49. Therefore, in the TFT 46, the gate electrode 49 does not overlap with the source region 15 or the drain region 16 and the gate electrode 49 does not overlap with the source region 15 or the drain region 16 It is possible to prevent parasitic capacitance caused by overlapping from occurring.

그 다음에, 패시베이션막(18) 상에 포토레지스트(43)를 도포하고, 또 노광하여 현상하고(도 7(h)), 해당 포토레지스트(43)를 마스크로 하는 드라이 에칭 또는 웨트 에칭에 의해서 패시베이션막(18)의 일부를 제거해서 소스 영역(15)이나 드레인 영역(16)을 부분적으로 노출시킨다(도 8(a)).Next, a photoresist 43 is coated on the passivation film 18 and exposed and developed (Fig. 7 (h)). By dry etching or wet etching using the photoresist 43 as a mask A part of the passivation film 18 is removed to partially expose the source region 15 and the drain region 16 (Fig. 8 (a)).

그 다음에, 포토레지스트(43)를 웨트 박리에 의해서 제거하고(도 8(b)), 도체, 예를 들면 금속의 PVD에 의한 성막, 포토레지스트를 소정의 패턴으로 현상하는 포토리소그래피, 현상된 포토레지스트를 이용한 에칭 및 포토레지스트의 박리를 통해 부분적으로 노출한 소스 영역(15)이나 드레인 영역(16)과 접촉하는 소스 배선(19)이나 드레인 배선(20)을 형성한다(도 8(c)).Then, the photoresist 43 is removed by wet peeling (FIG. 8 (b)), and a conductor, for example, a film of PVD by metal, photolithography for developing the photoresist in a predetermined pattern, A source wiring 19 and a drain wiring 20 which are in contact with the partially exposed source region 15 or the drain region 16 are formed through etching using a photoresist and peeling of the photoresist (FIG. 8 (c) ).

그 다음에, 감광성 유기 재료의 도포, 포토리소그래피, 현상, 소성을 통해 소스 배선(19)이나 드레인 배선(20)을 덮는 유기 평탄화막(21)을 형성하고(도 8(d)), 또 도체, 예를 들면 금속의 PVD에 의한 성막, 포토레지스트를 소정의 패턴으로 현상하는 포토리소그래피, 현상된 포토레지스트를 이용한 에칭 및 포토레지스트의 박리를 통해 유기 평탄화막(21) 상에 픽셀 전극(22)을 형성하고(도 8(e)), 본 처리를 종료한다.Then, an organic planarizing film 21 covering the source wiring 19 and the drain wiring 20 is formed through the application of the photosensitive organic material, photolithography, development and firing (Fig. 8 (d)), For example, film formation using PVD of metal, photolithography for developing the photoresist in a predetermined pattern, etching using the developed photoresist, and peeling of the photoresist, thereby forming the pixel electrode 22 on the organic flattening film 21. [ (Fig. 8 (e)), and the present process is terminated.

도 7 및 도 8의 TFT의 제조 방법에 의하면, 게이트 절연막(48)으로부터 부분적으로 노출되는 IGZO막(40)을 덮는 패시베이션막(18)은 불화규소 가스 및 질소 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스로부터 생긴 플라즈마를 이용하여 형성되는 불소 함유 질화규소막으로 이루어지므로, 패시베이션막(18) 중의 불소 원자의 농도는 게이트 절연막(48) 중의 불소 원자의 농도보다 높아진다. 그 결과, 채널(14)과 비교하여 소스 영역(15)이나 드레인 영역(16)을 구성하는 IGZO막(40)의 불소 원자의 농도를 높게 할 수 있고, 게다가 TFT(10)에서, 게이트 전극(12)과 소스 전극(15)이나 드레인 전극(16)의 중첩에 기인하는 기생 용량이 생기는 것을 방지하면서, 양호한 TFT 특성을 얻을 수 있다. 또한, 불화규소 가스에 기인하는 불소 원자가 채널(14)로 확산하여, 채널(14)에 결함으로서 존재하는 미결합수를 종단하므로, 채널(14)을 구성하는 IGZO의 특성이나 신뢰성을 향상시킬 수도 있다.7 and 8, the passivation film 18 covering the IGZO film 40 partially exposed from the gate insulating film 48 is formed by mixing a silicon fluoride gas and a nitrogen gas, The concentration of the fluorine atoms in the passivation film 18 becomes higher than the concentration of the fluorine atoms in the gate insulating film 48 because the fluorine-containing silicon nitride film is formed using plasma generated from the processing gas. As a result, the concentration of fluorine atoms in the IGZO film 40 constituting the source region 15 and the drain region 16 can be increased compared to the channel 14, and in addition, in the TFT 10, 12 and the parasitic capacitance due to the overlapping of the source electrode 15 and the drain electrode 16 is prevented from occurring, and good TFT characteristics can be obtained. In addition, since the fluorine atoms caused by the silicon fluoride gas diffuse into the channel 14 and terminate an unidentified number existing as a defect in the channel 14, the characteristics and reliability of the IGZO constituting the channel 14 can be improved .

상술한 도 7 및 도 8의 TFT의 제조 방법에서는, 패시베이션막(18)을 플라즈마 CVD 성막 장치(23)에서 성막했지만, 드라이 에칭 또는 웨트 에칭에 의한 게이트 절연막(48)의 형성(도 7(e))이나 웨트 박리 또는 애싱에 의한 포토레지스트 마스크(51a)의 제거(도 7(f))도 플라즈마 CVD 성막 장치(23)에서 실행하여도 좋다. 또한 게이트 절연막(48)의 형성을 드라이 에칭에 의해서 실시하고, 또한 포토레지스트 마스크(51a)의 제거를 애싱에 의해서 실시하는 경우, 드라이 에칭이나 애싱은 플라즈마 CVD 성막과 마찬가지로 진공 처리 환경에서 실시되기 때문에, 드라이 에칭, 애싱 및 플라즈마 CVD 성막을, 동일한 챔버 혹은 동일한 진공 환경 하에 있는 멀티 챔버 시스템 등의 동일한 진공 처리 장치에서 실시할 수 있어, 챔버나 진공 처리 장치의 구성을 간결한 것으로 할 수 있음과 아울러, 수분의 부착에 의한 IGZO막(40)의 결함의 발생을 방지할 수 있다.7 and 8, the passivation film 18 is formed in the plasma CVD film forming apparatus 23, but the gate insulating film 48 is formed by dry etching or wet etching (Fig. 7 (f)) of the photoresist mask 51a by wet etching or wet etching or wet etching or ashing may also be performed in the plasma CVD film forming apparatus 23. In the case where the gate insulating film 48 is formed by dry etching and the photoresist mask 51a is removed by ashing, dry etching or ashing is performed in a vacuum processing environment like plasma CVD film deposition , Dry etching, ashing, and plasma CVD film formation can be performed in the same chamber or in the same vacuum processing apparatus such as a multi-chamber system under the same vacuum environment, and the configuration of the chamber and the vacuum processing apparatus can be simplified, Occurrence of defects in the IGZO film 40 due to adhesion of moisture can be prevented.

이상, 본 발명에 대해 각 실시 형태를 이용하여 설명했지만, 본 발명은 상술한 각 실시 형태에 한정되는 것은 아니다.The present invention has been described above using the embodiments, but the present invention is not limited to the above-described embodiments.

예를 들면, 상술한 각 실시 형태에서는, 반도체막으로서 IGZO막(40)을 이용했지만, 반도체막은 이것에 한정되지 않고, IGZO 이외의 산화물 반도체막, 예를 들면 ITZO, IGO, ZnO, AZO 등의 적어도 산화아연을 구성 원소로서 함유하는 산화물 반도체로 구성되는 막을 이용하여도 좋다. 또한, 상술한 각 실시 형태에서는, 플라즈마 CVD 성막 장치로서, 유전체로 이루어지는 창 부재(27)와, 챔버(24) 외부의 ICP 안테나(26)를 구비한 유도 결합 플라즈마 장치를 이용하는 경우에 대해 설명했지만, 본 발명을 적용 가능한 플라즈마 CVD 성막 장치는 고밀도 플라즈마를 생성하는 유도 결합 플라즈마 장치이면, 이것에 한정되는 것이 아니며, 예를 들면 유도 결합 플라즈마 장치에서, 창 부재가 유전체 이외의 다른 재료로 구성되어도 좋고, 또는 ICP 안테나가 챔버 내에 구비되어 있어도 좋다.For example, although the IGZO film 40 is used as the semiconductor film in each of the embodiments described above, the semiconductor film is not limited to this, and an oxide semiconductor film other than IGZO such as ITZO, IGO, ZnO, A film made of an oxide semiconductor containing at least zinc oxide as a constituent element may be used. In each of the embodiments described above, a case has been described in which an inductively coupled plasma device including a window member 27 made of a dielectric and an ICP antenna 26 outside the chamber 24 is used as a plasma CVD film forming apparatus The plasma CVD film forming apparatus to which the present invention can be applied is not limited to the inductive coupling plasma apparatus that generates the high density plasma. For example, in the inductively coupled plasma apparatus, the window member may be made of a material other than the dielectric material , Or an ICP antenna may be provided in the chamber.

또한, 본 발명의 목적은, 상술한 각 실시 형태의 기능을 실현하는 소프트웨어의 프로그램 코드를 기록한 기억 매체를 컴퓨터, 예를 들면 콘트롤러(39)에 공급하고, 콘트롤러(39)의 CPU가 기억 매체에 저장된 프로그램 코드를 읽어내어 실행하는 것에 의해서도 달성된다.The object of the present invention can also be achieved by supplying a computer, for example, a controller 39 with a storage medium on which a program code of software for realizing the functions of the above-described embodiments is recorded and the CPU of the controller 39 And reading and executing the stored program code.

이 경우, 기억 매체로부터 읽어내어진 프로그램 코드 자체가 상술한 각 실시 형태의 기능을 실현하게 되어, 프로그램 코드 및 그 프로그램 코드를 기억한 기억 매체는 본 발명을 구성하게 된다.In this case, the program code itself read from the storage medium realizes the functions of the above-described embodiments, and the program code and the storage medium storing the program code constitute the present invention.

또한, 프로그램 코드를 공급하기 위한 기억 매체로서는, 예를 들면 RAM, NVRAM, 플로피(등록 상표) 디스크, 하드 디스크, 광자기 디스크, CD-ROM, CD-R, CD-RW, DVD(DVD-ROM, DVD-RAM, DVD-RW, DVD+RW) 등의 광 디스크, 자기 테이프, 비휘발성의 메모리 카드, 다른 ROM 등의 상기 프로그램 코드를 기억할 수 있는 것이면 된다. 혹은, 상기 프로그램 코드는 인터넷, 상용 네트워크, 혹은 근거리 통신망 등에 접속되는 도시하지 않은 컴퓨터나 데이터베이스 등으로부터 다운로드하는 것에 의해 콘트롤러(39)에 공급되어도 좋다.ROM, CD-R, CD-RW, DVD (a DVD-ROM), a CD-ROM , A DVD-RAM, a DVD-RW, and a DVD + RW), a magnetic tape, a nonvolatile memory card, another ROM, or the like. Alternatively, the program code may be supplied to the controller 39 by downloading from a computer or a database (not shown) connected to the Internet, a commercial network, a local area network, or the like.

또한, 콘트롤러(39)가 읽어낸 프로그램 코드를 실행하는 것에 의해, 상술한 각 실시 형태의 기능이 실현될 뿐만 아니라, 그 프로그램 코드의 지시에 근거하여, CPU 상에서 가동하고 있는 OS(operating system) 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 의해서 상술한 각 실시 형태의 기능이 실현되는 경우도 포함된다.The functions of the above-described embodiments are realized not only by executing the program codes read by the controller 39, but also by operating the OS (operating system) etc. operating on the CPU A case in which the functions of the above-described embodiments are realized by performing some or all of these actual processes.

또, 기억 매체로부터 읽어내진 프로그램 코드가, 콘트롤러(39)에 삽입된 기능 확장 보드나 콘트롤러(39)에 접속된 기능 확장 유닛에 구비되는 메모리에 기입된 후, 그 프로그램 코드의 지시에 근거하여, 그 기능 확장 보드나 기능 확장 유닛에 구비되는 CPU 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 의해서 상술한 각 실시 형태의 기능이 실현되는 경우도 포함된다.After the program code read from the storage medium is written in the memory provided in the function expansion board inserted in the controller 39 or in the function expansion unit connected to the controller 39 and based on the instruction of the program code, A CPU or the like provided in the function expansion board or the function expansion unit performs a part or all of the actual processing and the functions of the above-described embodiments are realized by the processing.

상기 프로그램 코드의 형태는 오브젝트 코드, 인터프리터(interpreter)에 의해 실행되는 프로그램 코드, OS에 공급되는 스크립트 데이터 등의 형태로 이루어져도 좋다.
The form of the program code may be in the form of object code, program code executed by an interpreter, script data supplied to an OS, and the like.

10, 46: TFT
12, 49: 게이트 전극
14: 채널
15: 소스 영역
16: 드레인 영역
17: 채널 보호막
18: 패시베이션막
23: 플라즈마 CVD 성막 장치
40: IGZO막
48: 게이트 절연막10, 46: TFT
12, 49: gate electrode
14: channel
15: source region
16: drain region
17: Channel Shield
18: Passivation film
23: Plasma CVD film forming apparatus
40: IGZO film
48: Gate insulating film

Claims (11)

게이트 전극, 산화물 반도체로 이루어지는 반도체막 및 상기 반도체막 위에 절연막이 적층된 적층 구조를 구비하는 반도체 디바이스의 제조 방법으로서,
상기 게이트 전극을 마스크로서 이용하여 상기 절연막을 부분적으로 제거하는 것에 의해, 상기 반도체막을 부분적으로 노출시키는 반도체막 노출 스텝과,
할로겐화규소 가스 및 질소 함유 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스로부터 플라즈마를 생기게 하고, 적어도 노출된 상기 반도체막을 상기 플라즈마에 노출시키고, 또한 노출된 상기 반도체막 및 잔존하는 상기 절연막을 할로겐 함유 질화규소막으로 이루어지는 보호막으로 덮는 보호막 형성 스텝
을 가지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
1. A method of manufacturing a semiconductor device having a gate electrode, a semiconductor film made of an oxide semiconductor, and a lamination structure in which an insulating film is laminated on the semiconductor film,
A semiconductor film exposing step for partially exposing the semiconductor film by partially removing the insulating film using the gate electrode as a mask,
A halogenated silicon gas, and a nitrogen-containing gas are mixed and a plasma is generated from a process gas containing no hydrogen, at least the exposed semiconductor film is exposed to the plasma, and the exposed semiconductor film and the remaining insulating film are subjected to halogen Containing silicon nitride film is covered with a protective film
And forming a second insulating film on the semiconductor substrate.
제 1 항에 있어서,
상기 보호막 형성 스텝에서는, 잔존하는 상기 절연막으로 덮이는 반도체막에 상기 보호막으로부터 할로겐 원자를 확산시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
The method according to claim 1,
Wherein a halogen atom is diffused from the protective film to a semiconductor film covered with the insulating film remaining in the protective film forming step.
제 1 항 또는 제 2 항에 있어서,
상기 보호막 형성 스텝에서, 노출된 상기 반도체막에서의 상기 플라즈마에 노출되는 부분의 저항율을 상기 반도체막에서의 상기 절연막으로 덮인 부분의 저항율보다 저하시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
3. The method according to claim 1 or 2,
Wherein a resistivity of a portion of the exposed semiconductor film exposed to the plasma is lower than a resistivity of a portion of the semiconductor film covered with the insulating film in the protective film forming step.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
노출된 상기 반도체막은 소스 영역 및 드레인 영역을 구성하고, 잔존하는 상기 절연막으로 덮이는 반도체막은 채널을 구성하며, 상기 반도체 디바이스는 박형 트랜지스터를 구성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
4. The method according to any one of claims 1 to 3,
Wherein the exposed semiconductor film constitutes a source region and a drain region, and the semiconductor film covered by the remaining insulating film constitutes a channel, and the semiconductor device constitutes a thin-film transistor.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 적층 구조에서는, 아래쪽으로부터 상기 게이트 전극, 상기 반도체막 및 상기 절연막의 순으로 적층되고,
상기 반도체막 노출 스텝에 앞서, 상기 절연막을 포토레지스트로 덮고, 상기 적층 구조의 아래쪽으로부터 노광용의 광을 조사하여 상기 포토레지스트를 노광해서 현상하고,
상기 반도체막 노출 스텝에서는, 현상된 상기 포토레지스트를 이용한 에칭에 의해서 상기 절연막을 부분적으로 제거하고,
상기 적층 구조의 아래쪽으로부터 노광용의 광을 조사할 때, 상기 게이트 전극을 마스크로서 이용하여 현상된 상기 포토레지스트의 폭에 상기 게이트 전극의 폭을 반영시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
5. The method according to any one of claims 1 to 4,
In the laminated structure, the gate electrode, the semiconductor film, and the insulating film are stacked in this order from below,
The insulating film is covered with a photoresist prior to the step of exposing the semiconductor film, light is irradiated from the lower side of the lamination structure to expose and develop the photoresist,
In the semiconductor film exposure step, the insulating film is partially removed by etching using the developed photoresist,
Wherein a width of the gate electrode is reflected to a width of the developed photoresist using the gate electrode as a mask when irradiating light for exposure from below the laminated structure.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 적층 구조에서는, 아래쪽으로부터 상기 반도체막, 상기 절연막 및 상기 게이트 전극의 순으로 적층되고,
상기 반도체막 노출 스텝에 앞서, 상기 절연막을 도전막으로 덮고, 상기 도전막을 포토레지스트로 덮고, 상기 적층 구조의 위쪽으로부터 노광용의 광을 조사하여 상기 포토레지스트를 노광해서 현상하고, 현상된 상기 포토레지스트를 마스크로서 이용하여 상기 도전막을 에칭하는 것에 의해, 상기 포토레지스트의 폭이 반영된 폭을 가지는 상기 게이트 전극을 형성하고, 또한 현상된 상기 포토레지스트 및 형성된 상기 게이트 전극을 마스크로서 이용하여 상기 절연막을 에칭하는 것에 의해, 상기 게이트 전극의 폭이 반영된 폭을 가지는 상기 절연막을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
5. The method according to any one of claims 1 to 4,
In the laminated structure, the semiconductor film, the insulating film, and the gate electrode are stacked in this order from below,
The insulating film is covered with a conductive film, the conductive film is covered with a photoresist, light is irradiated from the upper side of the lamination structure to expose and develop the photoresist, The gate electrode having a width reflecting the width of the photoresist is formed by etching the conductive film using the photoresist as a mask and the insulating film is etched using the developed photoresist and the gate electrode formed as a mask The insulating film having a width reflecting the width of the gate electrode is formed.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 산화물 반도체는 적어도 산화아연을 구성 원소로서 함유하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.7. The method according to any one of claims 1 to 6,
Wherein the oxide semiconductor contains at least zinc oxide as a constituent element. 게이트 전극, 산화물 반도체로 이루어지는 반도체막 및 상기 반도체막 위에 절연막이 적층된 적층 구조를 구비하는 반도체 디바이스의 제조 장치로서,
상기 게이트 전극을 마스크로서 이용하여 상기 절연막을 부분적으로 제거하는 것에 의해, 부분적으로 노출된 상기 반도체막 및 잔존하는 상기 절연막을, 할로겐화규소 가스 및 질소 함유 가스가 혼합되고, 또한 수소를 포함하지 않는 처리 가스로부터 생긴 플라즈마에 의해서 형성되는 할로겐 함유 질화규소막으로 이루어지는 보호막으로 덮는 것
을 특징으로 하는 반도체 디바이스의 제조 장치.
A semiconductor device manufacturing apparatus having a gate electrode, a semiconductor film made of an oxide semiconductor, and a laminated structure in which an insulating film is laminated on the semiconductor film,
The insulating film is partially removed by using the gate electrode as a mask so that the partially exposed semiconductor film and the remaining insulating film are subjected to a treatment in which a halogenated silicon gas and a nitrogen containing gas are mixed and hydrogen is not contained Covered with a protective film composed of a halogen-containing silicon nitride film formed by plasma generated from a gas
Wherein the semiconductor device is a semiconductor device.
게이트 전극, 산화물 반도체로 이루어지는 반도체막 및 상기 반도체막 위에 절연막이 적층된 적층 구조를 구비하는 반도체 디바이스로서,
상기 절연막이 부분적으로 제거되어 상기 반도체막이 부분적으로 노출되고,
적어도 노출된 상기 반도체막이 보호막으로 덮이고,
노출된 상기 반도체막을 덮는 보호막 중의 불소 원자의 농도가 상기 절연막 중의 불소 원자의 농도보다 높은 것
을 특징으로 하는 반도체 디바이스.

1. A semiconductor device comprising: a gate electrode; a semiconductor film made of an oxide semiconductor; and a stacked structure in which an insulating film is laminated on the semiconductor film,
The insulating film is partially removed so that the semiconductor film is partially exposed,
At least the exposed semiconductor film is covered with a protective film,
The concentration of fluorine atoms in the protective film covering the exposed semiconductor film is higher than the concentration of fluorine atoms in the insulating film
.

제 9 항에 있어서,
잔존하는 상기 절연막으로 덮이는 반도체막은 채널을 구성하고, 노출된 후에 상기 보호막으로 덮이는 반도체막은 소스 영역 및 드레인 영역을 구성하며, 상기 반도체 디바이스는 박형 트랜지스터를 구성하는 것을 특징으로 하는 반도체 디바이스.
10. The method of claim 9,
Wherein the semiconductor film covered with the remaining insulating film constitutes a channel and the semiconductor film covered with the protective film constitutes a source region and a drain region after being exposed and the semiconductor device constitutes a thin transistor .
제 9 항 또는 제 10 항에 있어서,
상기 산화물 반도체는 적어도 산화아연을 구성 원소로서 함유하는 것을 특징으로 하는 반도체 디바이스.11. The method according to claim 9 or 10,
Wherein the oxide semiconductor contains at least zinc oxide as a constituent element.
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