KR20150093620A - 반도체 기판들을 위한 전해 플레이팅 방법들 - Google Patents

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Abstract

기판 상에 더 균일한 금속 막을 제공하기 위해, 불균일한 초기 금속 막이 불균일하게 디플레이팅된다. 전기화학적 디플레이팅은, 플레이팅보다 디플레이팅을 위해 특별히 제제된(formulated) 디플레이팅 배스에 기판을 배치함으로써 수행될 수 있다. 디플레이팅 배스는 0.3 또는 그 미만의 스로잉 파워, 또는 1 ms/cm 내지 250 ms/cm의 배스 전도도를 가질 수 있다. 디플레이팅 배스를 통해 전도되는 역방향 전류는 금속 막을 불균일하게 전해 에칭 또는 디플레이팅한다.

Description

반도체 기판들을 위한 전해 플레이팅 방법들{ELECTROPLATING METHODS FOR SEMICONDUCTOR SUBSTRATES}
본 발명의 분야는, 반도체 재료 기판들 또는 웨이퍼들 및 유사한 타입들의 기판들의 전해 플레이팅(electroplating)이다.
전기 연결부(electrical connection)들의 금속화(metallization)는, 듀얼 다마신(dual damascene)으로부터, C4 범핑(bumping), 필러(pillar)들, 마이크로-범프(micro-bump)들, RDL(redistribution layers), TSV(thru-silicon vias) 등을 포함하는 다양한 패키징 구조들에 이르는 다수의 반도체 애플리케이션들에서 널리 사용되어 왔다. 그러한 금속화는 일반적으로, 구리, 금, 니켈, 솔더(solder) 등과 같은 상이한 금속들의 전해 증착(electro-deposition) 및 무전해 증착(electro-less deposition)과 같은 기법들을 사용하여 수행된다. 기술이 진보됨에 따라, 칩 레이아웃은 점점 더, 균일하게 플레이팅(plate)하거나 또는 금속화하기 어려운, 피쳐(feature)들 및 패턴 밀도를 갖는다.
진보된 마이크로전자 디바이스 패키징의 전해 증착은 종종, 금속 라인들 또는 콘택(contact)들의 패턴을 정의하기 위해 마스크 또는 포토레지스트 층을 사용한다. 패턴은 또한, 비-반응(non-reacting) 또는 비-전도(non-conducting) 표면들에 의해 정의될 수 있다. 여기에서 사용되는 바와 같이, 패터닝된 기판이라는 용어는, 마스크 또는 포토레지스트 층 또는, 비-반응 또는 비-전도 구역들을 갖는 기판을 의미한다. 패턴 밀도는, 밀도가 낮게(sparsely) 패터닝된 구역들과 밀도가 높게(densely) 패터닝된 구역들 사이에서 변화할 수 있다. 이는, 국소 전류 밀도(local current density)에서의 대응하는 변화들 및 이온 농도 차이들을 야기하며, 이는, 다이 내의 증착 두께 균일성에 영향을 미친다(소위, 다이 내 불균일성(within die non-uniformity), 또는 WID 불균일성).
두께 균일성 또는 두께 레벨링(levelling)을 개선하기 위한 하나의 기법은, 인가되는 전류 밀도를 전체적으로(overall) 감소시키는 것이다. 대안적으로, 높은 스로잉 파워(throwing power)를 갖는 플레이팅 배스(plating bath)가 사용될 수 있다. 스로잉 파워는, 거시적인(macroscopic) 불규칙성들(irregularities)을 갖는 캐소드들 상에 거의 균일한 두께의 증착물(deposit)들을 생성하는, 플레이팅 배스의 능력으로서 정의될 수 있다. 스로잉 파워가 높을수록, 결과적인 증착물이 더 균일하다. 구리-산 배스의 경우에서, 예컨대, 높은 스로잉 파워를 갖는 일반적인 배스 제제(formulation)는 낮은 구리 농도 및 높은 산 농도를 갖는 것일 것이다. 높은 스로잉 파워 배스에서 전류 밀도를 감소시키는 것에 대한 다른 대안은, 주기적인 역방향 전류 파형(periodic reverse current waveform)을 사용하는 것이다. 그러나, 개선된 플레이팅 기법들이 요구된다.
플레이팅 두께 균일성 및 평탄도(planarity)를 개선하기 위한 방법들이 제공된다. 일 양상에서, 방법은, 플레이팅된 패터닝된 기판을 제공하고, 그 후에, 기판을 전해-에칭(electro-etching)하거나 또는 디플레이팅(deplating)하는 단계를 포함한다. 플레이팅된 패터닝된 기판은, 여기에서 일괄하여 플레이팅이라고 지칭되는, 전해 플레이팅, 무전해 플레이팅(electro-less plating), 또는 다른 액상 또는 기상 박막 증착 기법에 의해 기판 상에 형성될 수 있다. 디플레이팅 단계는 기판을 불균일하게 디플레이팅한다. 디플레이팅 배스는, 밀도가 낮은(sparse) 구역들에서의 국소 전류 밀도를 크게(exaggerate) 하기 위해, 낮은 전도도 및/또는 낮은 스로잉 파워를 가질 수 있다. 디플레이팅 단계는, 더 두꺼운 초기 막 또는 층을 갖는 기판의 구역들로부터, 플레이팅된 막의 일부를 우선적으로(preferentially) 제거할 수 있고, 그에 따라, 디플레이팅 단계 후에, 기판은 더 균일한 증착된 금속 막을 갖는다.
도 1은 플레이팅 동안의 기판의 개략도.
도 2는 디플레이팅 동안의, 도 1에 도시된 기판의 개략도.
디플레이팅 단계를 포함하는 전해 플레이팅은 잘 알려져 있다. 이들 방법들에서, 플레이팅 결과들을 개선하도록 시도하기 위해, 플레이팅 프로세스 동안에, 역방향 전류 파형이 주기적으로 인가될 수 있다. 플레이팅 및 디플레이팅을 위해 동일한 배스가 사용되도록, 기판이 플레이팅 배스에 남아있는 상태로 디플레이팅이 수행된다. 따라서, 디플레이팅 단계의 균일성은 플레이팅 단계와 유사하다. 그러나, 본 발명자들은, 불균일한 디플레이팅에 의해, 즉, 불균일한 방식으로 그리고/또는 초기에 금속이 기판 상에 어떻게 플레이팅되었는지와 무관한 방식으로, 기판으로부터 플레이팅된 금속을 제거하는 것에 의해, 개선된 결과들이 획득될 수 있는 것을 발견하였다.
전형적인 프로세스는 다음의 단계들을 포함할 수 있다.
패터닝된 플레이팅된 기판을 제공한다. 기판은, 다른 타입들의 기판들 및 금속들이 사용될 수 있지만, 초기 패터닝된, 구리 막으로 플레이팅된 실리콘 웨이퍼일 수 있다. 패터닝은 플레이팅 동안에 전류 밀도에 영향을 미치고, 그에 따라, 초기 플레이팅된 막은 어느 정도 불균일하게 된다. 예컨대, 초기 막은 (3시그마/평균(three sigma/mean) 당) 적어도 3, 5, 8, 또는 10 % 불균일할 수 있다. 초기 금속 막은, 전기화학적 증착(플레이팅), 무전해 증착, 화학 또는 물리 기상 증착과 같은 다양한 방식들로 형성될 수 있다.
a) 플레이팅된 기판을 불균일한 디플레이팅에 대해 적응된 디플레이팅 배스 내로 이동시킨다. 예컨대, 디플레이팅 배스는 0.3 미만의 스로잉 파워와 같은 낮은 스로잉 파워를 가질 수 있다. 대안적으로, 디플레이팅 배스는, 예컨대, 1 mS/cm 내지 250 mS/cm, 또는 10 mS/cm 내지 100 mS/cm와 같은 낮은 전도도를 가질 수 있다.
b) 배스 및 기판을 통해 역방향 전류를 전도함으로써, 디플레이팅 배스에서, 플레이팅된 기판을 부분적으로 전해-에칭하거나 또는 디플레이팅한다. 디플레이팅 단계는 불균일하다. 디플레이팅 단계는 주변의 영역들보다 돌출부들로부터 더 빠르게 금속을 제거한다. 따라서, 남아있는 금속 막은 더 균일하게 된다. 초기 불균일성은 적어도 30 % 만큼 감소될 수 있다. 300 mm 실리콘 웨이퍼 상에 플레이팅된 구리를 사용한 테스트 데이터는 약 60 %의 불균일성의 감소를 나타낸다. 이러한 단계는, 에칭, 폴리싱(polishing), 리파이닝(refining), 밀링(milling), 러프닝(roughening), 브라이트닝(brightening), 평활화(smoothing), 패시베이팅(passivating) 등과 같은 임의의 형태의 전기화학적 제거에 의해 수행될 수 있다.
c) 디플레이팅된 기판은 린싱(rinse) 및 건조될 수 있고, 그리고/또는, 그 후에, 부가적인 화학적 또는 전기화학적 프로세싱을 위해 이동될 수 있다.
"웨이퍼", "워크피스(workpiece)", 및 "기판"이라는 용어들은 여기에서 교환가능하게 사용된다. 기판은 다양한 형상들, 사이즈들, 및 재료들을 가질 수 있다. 본 방법들은, 구리, 뿐만 아니라, 은, 금, 니켈, 코발트, 팔라듐 등과 같은 다른 금속들을 플레이팅하는 것에서 사용될 수 있다.
패터닝된 기판은, 패턴을 정의하는 포토레지스트 또는 마스크 층을 갖는 기판을 지칭한다. 대안적으로, 패터닝된 기판은, 전해 플레이팅 후의 TSV(through-silicon via) 층, 또는 포토레지스트 제거 후의 RDL(redistribution layer)과 같은 이미 패터닝된 구조들을 포함하는 기판을 지칭할 수 있다. 기판 상의 패터닝이 종종, 플레이팅된 막의 불균일성의 원인이 되기는 하지만, 본 방법들은, 초기 플레이팅된 막에서의 불균일성의 원인과 상관없이, 더 균일한 플레이팅된 막을 제공하기 위해 사용될 수 있다.
전해 플레이팅에서, 패터닝된 균일한 금속 막을 획득하는 것에서의 통상적인(conventional) 접근법은, 적합한 첨가제들을 갖는 높은 스로잉 파워 배스에서 기판을 전해 플레이팅하고, 최적화된 파형을 적절한 전류 밀도로 동작시켜서, 다이-내 패턴의 밀도가 낮은(또는 격리된) 및 밀도가 높은 구역들에 걸친 막 두께 균일성을 촉진한다. 통상적으로, 낮은 스로잉 파워는 균일한 플레이팅에 대해 전해 플레이팅에서 바람직하지 않은 특성인 것으로 여겨진다.
본 방법들은 다른 접근법을 사용한다. 일 실시예에서, 기판은 우선, 최종 원하는 또는 타겟 두께를 훨씬 초과하는 두께, 예컨대 타겟 두께보다 10 % 또는 20 % 더 두꺼운 두께로 의도적으로 플레이팅될 수 있다. 그 후에, 최종 막 두께 및 균일성을 달성하기 위해, 기판은 낮은 스로잉 파워 또는 낮은 전도도의 디플레이팅 배스에서 디플레이팅된다. 디플레이팅 배스에서의 반대 극성의 전류는, 우선적인 또는 선택적인 금속 제거 또는 에칭을 발생시킨다. 디플레이팅 후, 결과적으로, 막은 개선된 균일성을 갖는다. 디플레이팅 단계에서 초기 막이 훨씬 더 균일하게 될 것이기 때문에, 초기 막의 불균일성은 덜 중요하다. 따라서, 초기 막은 높은 증착 레이트로 신속하게 플레이팅될 수 있다. 초기 막은 또한, 연속적인 순방향 전류(forward current)만을 사용하여, 또는 어떠한 역방향 전류도 인가하지 않고, 플레이팅될 수 있다.
전해 플레이팅에 의해 초기 막이 적용되는 경우에, 전해 플레이팅 배스는 균일한 증착보다는 빠른 증착에 대해 적응될 수 있다. 초기 막을 플레이팅하기 위해 사용되는 배스는, 낮은 스로잉 파워 또는 낮은 전도도의 배스일 수 있는 디플레이팅 배스와 대조적으로, 높은 스로잉 파워 또는 높은 전도도의 배스일 수 있다.
스로잉 파워는, 거시적인 불규칙성들을 갖는 애노드들 또는 캐소드들 상에서 거의 균일한 두께의 증착물들을 생성하거나 또는 제거하는 배스의 능력으로서 정의된다. 수학적으로, 스로잉 파워는 임의로(arbitrarily) 다음과 같이 표현될 수 있다.
Figure pat00001
스로잉 파워는, 배스 농도들, 표면 과전위(surface over-potential), 배스 전도도, 및 다른 인자들에 의해 영향을 받을 수 있다. 스로잉 파워는 또한, 배스에서의 유기 성분(organic component)들 및 첨가제들의 화학적 특성들을 변화시킴으로써 변경될 수 있다. 일반적인 규칙으로서, 높은 스로잉 파워를 > 0.7 로서 정의하고, 낮은 스로잉 파워를 < 0.3 으로서 정의한다. 일 실시예에서, 금속 막은 플레이팅에 의해 증착된다. 플레이팅 프로세스는, 높은 스로잉 파워(> 0.7)를 갖는 제 1 배스에서 수행되지만, 그 후에, 낮은 스로잉 파워(< 0.3)를 갖는 제 2 배스에서 프로세싱된다.
도 1에 도시된 바와 같이, 웨이퍼 레벨 패키징 애플리케이션들에서의 포토레지스트를 통하는 플레이팅(through-photoresist plating)의 경우에서, 반도체 웨이퍼와 같은 기판(10)은 플레이팅 배스에서 플레이팅된다. 마스크 또는 포토레지스트(12)는 기판 상에 패턴을 형성한다. 배스에서의 전기장 라인들(20)은, 이온들, 전형적으로 금속 이온들이 기판 상에 증착되게 하여, 기판 상에 막 또는 층(14)이 형성된다. 마스크 또는 포토레지스트(12)에 의해 형성된 패턴은 전형적으로, 다수의 밀도가 높은 구역들(16) 및 밀도가 낮은(또는 상대적으로 밀도가 덜 높은) 구역들(18)을 갖는다. 구역의 밀도는, 기판의 마스킹된 면적 또는 마스크의 면적과 비교한, 노출된 기판의 상대적인 면적들에 의해 결정된다. 국소 전류 분포는 국소 패턴 밀도에 의해 영향을 받는다. 밀도가 높게 패킹된(packed) 또는 더 개방된 피쳐들을 특징으로 하는, 밀도가 더 높은 구역(16)은, 도 1의 구역(16)에서의 전기장 라인들(20)에 의해 도시된 바와 같이, 낮은 전류 집중(crowding)을 갖는다. 밀도가 낮은 또는 더 격리된 피쳐들을 특징으로 하는, 밀도가 더 낮은 구역(18)은, 도 1의 구역(18)에서의 전기장 라인들(20)에 의해 도시된 바와 같이, 높은 전류 집중을 갖는다. 밀도가 더 높은 구역(16)에서의 전류 집중이 최소(minimal)이므로, 그 위치에서의 플레이팅된 막(14)의 두께(T1)는 밀도가 더 낮은 구역(18)에서의 플레이팅된 막(22)의 두께(T2)보다 더 작다.
도 2에 도시된 바와 같이, 디플레이팅이 또한, 전류 집중에 의해 선택적으로 영향을 받는다. 결과로서, 디플레이팅 동안에, 밀도가 덜 높은 또는 밀도가 낮은 구역(18)에서의 막(22)은 밀도가 더 높은 구역(16)에서의 막(14)보다 더 높은 레이트로 디플레이팅된다. 따라서, 디플레이팅 후에, 막들(14 및 22) 양자 모두는 더 균일하게 되어, 공통의 또는 원하는 균일한 두께(T3)에 접근한다.
테스팅은, 이러한 프로세스가 금속 막의 WID 불균일성을 60 % 넘게 감소시킬 수 있다는 것을 보여준다. 추가적인 개선은, 배스 케미스트리(chemistry), 전- 또는 후-처리, 및 파형의 최적화 및 변경을 통해 달성될 수 있다.
스로잉 파워는, 증착 키네틱스(deposition kinetics) 및 배스 전도도에 의해 영향을 받을 수 있다. 산 농도는 배스 전도도를 변화시키기 위해 사용될 수 있고, 배스 전도도는 이어서 스로잉 파워에 영향을 미친다. 낮은 스로잉 파워를 갖는 배스는 낮은 산 농도를 가질 수 있다. 황산의 경우에서, 예컨대, 농도들은 0 g/L 내지 50 g/L, 더 바람직하게는 1 g/L 내지 25 g/L의 범위를 갖는다. 다른 실시예에서, 산 농도가 0 g/L일 수 있도록, (금속 또는 단순한 염과 같은) 다른 이온들이 전하 캐리어(charge carrier)로서 사용된다. 다른 실시예에서, 1 mS/cm 내지 250 mS/cm, 더 바람직하게는 10 mS/cm 내지 100 mS/cm의 배스 전도도를 제공하도록 농도들이 선택된다. 산은, 황산, 인산(phosphoric acid), 메탄술폰산(methanesulfonic acid), 크롬산(chromic acid) 등의 형태들로 존재할 수 있다. pH에 대하여, 상이한 산들 및 상이한 농도들이 pH의 동작 범위에 영향을 미칠 것이다. 인산에 대해, pH는 약 -1.5일 수 있다. 황산에 대해, pH는 0.3 내지 3.0일 수 있다. pH는 또한, 금속 이온들과 같은 다른 전하 캐리어들의 존재에 의해 영향을 받을 수 있다.
금속 농도는 0 g/L 내지 포화 레벨(saturation level)에서 변화할 수 있다. 구리의 경우에서, 구리는, 황산 구리(copper sulfate), 산화 구리(copper oxide)(제일구리(cuprous) 또는 제이구리(cupric)), 메탄술폰산 구리(copper methanesulfonic acid) 등의 형태들로 존재할 수 있다. 금속 이온들의 농도들은 배스에서의 산화물 형성 및 가스 방출(gas evolution)에 영향을 미칠 수 있다. 다른 금속들, 예컨대 니켈, 금, 은, 인듐, 팔라듐, 코발트, 철, 주석, 주석-은, 납-주석, 다른 금속들 및 합금들 등을 함유하는 다른 금속 이온 염 용액들이 당연히 사용될 수 있다.
제 2 배스는 산성(acidic) 또는 알칼리성(alkaline)일 수 있다. 디플레이팅 배스는, 특정 제거 목적들 또는 기준들을 위해, pH, 점성(viscosity)과 같은 다양한 화학적 특성들로 제제될(formulated) 수 있다. 예컨대, 인산, 황산, 에틸렌 글리콜, 또는 폴리에틸렌 글리콜과 같은 높은 점성 성분들의 사용은, 표면 거칠기를 감소시키는 것과 같은 바람직한 특성들을 촉진하기 위해, 또는 측벽 부식과 같은 바람직하지 않은 특성들을 방지하기 위해, 배스의 물리적 및 화학적 특성들을 변경할 수 있다. 메탄술폰산, 하이드록시에틸리덴디포스폰산(hydroxyethylidenediphosphonic acid; HEDP), 트리폴리인산나트륨(sodium tripolyphosphate)(Na5P3O10), 질산 나트륨/질산 칼륨(sodium/potassium nitrate)(NaNO3/KNO3), 질산(nitric acid), 크롬산, 산화 구리, 알코올 등과 같은 다른 배스 성분들이 사용될 수 있다. 배스 선택들은 또한, 금속의 성질에 기초하여 선택될 수 있다. 예컨대, 통상적인 전해 폴리싱 니오븀(electro-polishing niobium)은 불화수소산(hydrofluoric acid)을 포함하는 배스를 사용할 수 있다. 따라서, 바람직한 특성들을 갖는 제 2 배스를 선택한 후에, 피쳐 형상, 표면 모폴로지(morphology), 또는 텍스쳐(texture)를 개선하기 위해, 설명된 방법들이 사용될 수 있다.
바람직한 화학적 특성들을 보충하거나 또는 프로세스의 품질을 개선하기 위해, 첨가제들이 디플레이팅 배스에 포함될 수 있다. 구체적으로, 구리와 같은 금속 막들의 부식을 최소화하기 위해, 벤조트리아졸(benzotriazole; BTA) 및 그 변종들과 같은 부식 방지제(corrosion inhibitor)들과 같은 첨가제들이 사용될 수 있다. 바람직한 막 특성들을 촉진하기 위해, 일반적으로 할로겐들(예컨대, 염소), 억제제(suppressor)들, 촉진제(accelerator)들, 레벨러(leveler)들, 방지제(inhibitor)들, 및 광택제(brightener)들이라고 지칭되는 통상적인 전해 플레이팅 배스 첨가제들이 또한 사용될 수 있다. 구리 용해 레이트(copper dissolution rate), 습윤(wetting), pH 안정성과 같은 화학적 특성들을 개선하기 위해, 또는 슬러지(sludge) 형성을 감소시키기 위해, 다른 일반적인 전해 폴리싱 첨가제들, 예컨대 아세트산(acetic acid), 벤조산(benzoic acid), 시트라진산(citrazinic acid), 시트르산(citric acid), 글리세롤(glycerol), 에틸렌 글리콜, 알코올(예컨대, 메탄올, 에탄올), 계면활성제(surfactant)들이 사용될 수 있다.
플레이팅 레이트는 이론적으로, 모든 금속 이온들이 반응되는(표면 금속 농도가 0임) 최대 전류 밀도인 한계 전류 밀도(limiting current density)에 의해 제한된다. 한계 전류 밀도 위에서, 플레이팅 이외의 바람직하지 않은 프로세스들이 발생할 수 있다. 더 높은 플레이팅 레이트가 일반적으로 더 높은 처리량(throughput)을 발생시키지만, 더 높은 플레이팅 레이트는 균일성 악화와 같은 다른 부정적인 영향들을 수반할 수 있다. 따라서, 산업 생산(industrial production)은 종종, 더 균일한 증착을 달성하기 위해 플레이팅 레이트를 억제한다. 설명된 방법들이 더 균일한 증착을 가능하게 하지만, 대안적으로, 설명된 방법들은, 동일한 막 균일성을 달성하면서 부가적인 이점으로서 더 높은 전체 프로세스 레이트를 달성하기 위해 사용될 수 있다. 여기에서 전체 프로세스 레이트는, 모든 프로세스 시간들의 합산에 의해 제산된 최종 두께로서 정의된다. 이러한 애플리케이션에서, 플레이팅 레이트를 증가시키는 것이 두께 균일성에 악영향을 미칠 수 있지만, 플레이팅 레이트가 증가된다. 그 후에, 막 균일성을 개선하기 위해, 낮은 스로잉 파워 또는 낮은 전도도를 갖는 제 2 배스에서 기판이 프로세싱될 수 있다. 조합된 결과는, 막 균일성에 대한 악영향이 감소되거나 또는 악영향이 없이, 더 높은 전체 프로세스 레이트를 달성하는 프로세스이다.
플레이팅 후에 디플레이팅 그리고 그 후에 다시 플레이팅 및/또는 디플레이팅의 사이클들을 반복하는 것과 같은 다른 시퀀싱이 미세 조정(fine-tuning) 기법으로서 전개될 수 있다.
역방향 펄싱 또는 순방향 펄스와 같은 상이한 파형들이 디플레이팅 동안에 인가될 수 있다. 예컨대, 디플레이팅 동안에 짧은 순방향 펄스들을 사용하는 것은, 불활성(inert) 캐소드 표면에서의 가스 방출을 일시적으로 역전시킬 수 있거나 또는 줄일 수 있다. 순방향 전류는 또한, 기판 표면에 존재하는 금속 산화물을 일시적으로 감소시킬 수 있다. 디플레이팅 동안에 도입되는 기판 거칠기를 리파이닝하거나 또는 금속의 얇은 층을 증착하기 위해, 전해질 함유 금속에서 다른 예시적인 순방향 전류가 사용된다.
또한 경계(boundary) 또는 애노드 층(anodic layer)을 변경(modulate)하기 위해, 상이한 듀티 사이클 및 주파수의 파형들이 사용될 수 있다. 피크 전류 밀도를 변화시키는 것은, 결과적인 막 상의 표면 마감(surface finish) 및 입자 사이즈 및 우선적인 에칭의 정도에 영향을 미치기 위해 사용될 수 있다. 예컨대, 동일한 배스, 기판 및 앰프-시간(amp-time)을 사용하여, 더 높은 전류 밀도는 그러한 선택성을 개선하는 경향이 있다. 전류는, 전류-제어되는 모드, 전압-제어되는 모드, 또는 이들 모드들의 조합으로 인가될 수 있다. 세팅들에 따라, 특정 배스 선택들은, 전압-제어되는 모드에서의 전해 폴리싱 및 전류-제어되는 모드에서의 전해 에칭 양자 모두를 위해 사용될 수 있다. 일 실시예에서, 인산을 사용하여, 전해 에칭은 선형 체제(linear regime) 내에서 전류-제어되는 모드로 수행되고, 그 후에, 전해 폴리싱이 전류 제한 체제(limiting current regime) 내에서 전압-제어되는 모드로 후속된다.
또한, 디플레이팅 전에 또는 후에 습식 에칭 또는 세정 프로세스가 프로세스에 보충될 수 있다. 전해 에칭 전에, 예컨대, 알칼리성 사전-세정, 약산 침지(mild acid dip) 또는 린스, 또는 희석된 계면활성제 린스를 사용함으로써, 기판이 전-처리될 수 있다. 전해 에칭 후에, 기판은 알칼리성 또는 산성 침지/린스로 후-처리될 수 있다.
제 2 배스는 일회용(single-use) 케미스트리 또는 다수회용(multi-use) 케미스트리일 수 있다. 더 긴 배스 수명을 위해 배스의 사용을 연장시키기 위하여, 블리드-앤드-피드(bleed-and-feed) 시스템이 또한 채용될 수 있다.
일 실시예에서, 개별적인 반응기 챔버들이 채용될 수 있으며, 제 1 챔버는 금속 층을 전해 플레이팅하기 위해 사용되는 제 1 배스를 갖고, 제 2 챔버는 금속 층을 전해 에칭하기 위해 사용되는 제 2 배스를 갖는다. 다른 실시예에서, 전해 폴리싱을 위해 제 3 배스가 선택적으로 사용될 수 있다. 다른 실시예에서, 제 1 배스를 변경하고 제 1 배스를 제 2 배스로 대체함으로써 다수의 케미컬 배스(chemical bath)들을 여전히 사용하면서, 동일한 반응기 챔버에서, 전해 플레이팅 및 전해 에칭 및/또는 전해 폴리싱이 수행될 수 있다. 다른 실시예에서, 심지어 동일한 챔버 내에서의 하드웨어 구성 및/또는 기판 위치의 변경 후에, 기판이 제 2 배스에 노출될 수 있다.
(구리 증착을 위한 낮은 구리, 높은 산의 배스와 같은) 높은 스로잉 파워를 갖는 제 1 배스에서 프로세싱함으로써, 패터닝된 전도성 금속 막이 증착될 수 있다. 통상적으로, 낮은 스로잉 파워는 균일하게 플레이팅하기 위한 바람직한 배스 특성이 아니지만, 레지스트에 대한 산 공격(attack)을 감소시키거나 또는 더 높은 금속 농도를 허용하는 것과 같은 다른 이유들 또는 상황들에 대해 바람직할 수 있다. 일 실시예에서, 낮은 스로잉 파워 배스에서, 금속 막이 우선 증착된다. 그 후에, 추가적인 균일성 개선을 달성하기 위하여, 금속 제거 프로세스를 위해, 금속 막이 다른 낮은 스로잉 파워 배스(상이한 제제)에 노출된다.
제 1 배스의 화학적 특성들이 전형적으로 제 2 배스의 화학적 특성들과 상이하게 되도록 선택되지만, 특정 경우들 하에서, 이들은 동일할 수 있거나, 또는 2개의 배스들이 동일한 배스일 수 있다. 이전의 실시예는, 제 1 배스를 갖는 제 1 챔버에서 기판을 플레이팅하고, 그 후에, 제 2 배스를 갖는 제 2 챔버에서 기판을 디플레이팅하는 것을 보여준다. 다른 실시예에서, 제 1 배스 및 제 2 배스는 동일한 제제를 갖고, 플레이팅 및 디플레이팅은 개별적인 제 1 및 제 2 챔버들에서 수행된다. 다른 실시예에서, 제 1 배스 및 제 2 배스는 서로 동일한 배스이고, 차이는, 반대 극성 프로세싱(reverse polarity processing)으로부터 기인하는 열화 부산물(degradation byproduct)들을 제한하거나 또는 제거하기 위해, 배스들 중 하나가 다른 배스와 대조적으로 처리 또는 필터링되는(filtered) 것이다. 다른 실시예에서, 제 1 배스 및 제 2 배스는 둘 사이에 차이가 없는 동일한 배스이다. 예컨대, 낮은 스트레스(stress) 및 균일한 증착을 촉진하기 위해 기판은 우선 낮은 플레이팅 레이트로 플레이팅되고, 그 후에, 균일성을 개선하기 위해 높은 디플레이팅 레이트로 후속적으로 프로세싱된다.
플레이팅에서 사용되는 캐소드 재료는 소모가능한(consumable) 금속 캐소드 또는 불활성 재료일 수 있다.
설명된 방법들은 또한, 적절한 전류 밀도, 프로세스 시간, 배스 특성들로 프로세싱함으로써, 선택적인 금속 제거를 위해 사용될 수 있다. 일 실시예에서, 단순히 프로세스 시간 또는 전류 밀도를 증가시킴으로써, 낮은 산 배스에서, 밀도가 높은 구역들에서의 두께보다 더 많은 두께가, 밀도가 낮은 구역들에서 제거될 수 있다. 최후의 결과는, 밀도가 낮은 구역들에서의 완전한 두께 제거까지, 밀도가 낮은 구역들에서의 두께는 밀도가 높은 구역들에서의 두께보다 더 얇아지게 된다.
전해 증착 후에, TSV(through-silicon via)는 일반적으로, 평탄화 또는 에칭 백(etch back)을 요구하는, 시드 층의 상단 상의 오버-버든(over-burden) 및 충전된 비아들 위의 돌출부를 가질 수 있다. 돌출부들은, 주변 영역들보다 돌출부들로부터 더 빠르게 금속을 디플레이팅하는 디플레이팅 단계에서, 위에서 설명된 디플레이팅 방법들에 의해 감소 또는 제거될 수 있다. 디플레이팅 후에 남는 더 균일한 금속 막은 더 적은 화학 기계적 폴리싱을 요구한다.
일 실시예에서, 막 평탄도를 증가시키고 오버-버든 두께를 감소시키기 위해, 기판은 인산에서 전해 폴리싱된다. 희석된 인산, 에틸렌 글리콜, 트리폴리인산나트륨, 황산, HEDP, 산화 구리, 또는 이들의 조합들과 같은, 인산 이외의 다른 물질들이 사용될 수 있다. 전류 분포 및 물질 전달(mass transfer)을 조작함으로써, 금속-하 시드(under-metal seed) 및 배리어가 추가적인 프로세싱으로 제거될 수 있다.

Claims (16)

  1. 금속 막을 갖는 기판을 프로세싱하기 위한 방법으로서,
    상기 기판을 전기 전도성 디플레이팅(deplating) 배스(bath)와 접촉하게 배치하는 단계; 및
    상기 금속 막을 전기화학적으로 불균일하게 부분적으로 디플레이팅하고 상기 금속 막을 더 균일하게 만들기 위해, 상기 금속 막 및 상기 배스를 통해 전류를 전도(conducting)하는 단계
    를 포함하는,
    기판을 프로세싱하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 금속 막은, 전기화학적 증착(electrochemical deposition), 무전해 증착(electro-less deposition), 또는 화학 또는 물리 기상 증착(chemical or physical vapor deposition)에 의해, 상기 기판 상에 적용되는(applied),
    기판을 프로세싱하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 막은, 상기 기판을 전기화학적 증착 배스와 접촉하게 하고, 상기 전기화학적 증착 배스를 통해, 전도성 막을 전해 에칭(electro-etch)하는데 사용되는 전류의 극성과 반대인 극성을 갖는 전류를 통과시킴으로써, 전기화학적 증착에 의해 적용되는,
    기판을 프로세싱하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 기판은 패터닝되는,
    기판을 프로세싱하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 전도성 디플레이팅 배스는 0.3 또는 그 미만의 스로잉 파워(throwing power)를 갖는,
    기판을 프로세싱하기 위한 방법.
  6. 제 4 항에 있어서,
    상기 전도성 디플레이팅 배스는 1 내지 25 g/L의 황산(sulfuric acid) 농도를 갖는,
    기판을 프로세싱하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 전도성 디플레이팅 배스는 10 내지 100 mS/cm의 전도도를 갖는,
    기판을 프로세싱하기 위한 방법.
  8. 제 1 항에 있어서,
    디플레이팅 단계 전의 상기 금속 막은 적어도 3 %의 불균일성을 갖고, 상기 디플레이팅 단계에 의해, 상기 불균일성은 적어도 30 % 만큼 감소되는,
    기판을 프로세싱하기 위한 방법.
  9. 기판을 플레이팅(plating)하기 위한 방법으로서,
    상기 기판을 제 1 배스와 접촉하게 배치하는 단계;
    상기 기판 상에 초기 층을 증착하기 위해, 상기 제 1 배스를 통해, 제 1 극성의 전류를 전도하는 단계;
    상기 기판을 상기 제 1 배스와 상이한 제 2 배스와 접촉하게 배치하는 단계; 및
    상기 초기 층을 부분적으로 디플레이팅하기 위해, 상기 제 2 배스를 통해, 상기 제 1 극성과 반대인 제 2 극성의 전류를 전도하는 단계
    를 포함하는,
    기판을 플레이팅하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 제 2 배스는 0.3 또는 그 미만의 스로잉 파워를 갖는,
    기판을 플레이팅하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 제 2 배스는 0.3 내지 0.1의 스로잉 파워를 갖는,
    기판을 플레이팅하기 위한 방법.
  12. 제 9 항에 있어서,
    상기 기판은 패터닝되는,
    기판을 플레이팅하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 제 2 배스는 낮은 전도도의 금속염 배스를 포함하는,
    기판을 플레이팅하기 위한 방법.
  14. 제 9 항에 있어서,
    상기 초기 층은 적어도 3 % 불균일한,
    기판을 플레이팅하기 위한 방법.
  15. 제 12 항에 있어서,
    상기 제 2 배스는 1 내지 250 mS/cm의 배스 전도도를 갖는,
    기판을 플레이팅하기 위한 방법.
  16. 제 9 항에 있어서,
    모두, 동일한 프로세싱 챔버 내에서, 상기 기판을 상기 제 1 배스로부터 제거하여, 상기 기판을 상기 제 2 배스에 노출시키는 단계를 더 포함하는,
    기판을 플레이팅하기 위한 방법.
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