KR20150088322A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

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페터 슈타우쓰
필립프 드레크셀
요아힘 헤르트코른
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

본 발명은 기판(1) 위에 질화 화합물 반도체 재료로 이루어진 반도체 층 시퀀스(2)를 갖는 반도체 소자에 관한 것으로서, 상기 기판(1)이 상기 반도체 층 시퀀스(2) 쪽을 향해 있는 실리콘-표면을 가지며, 상기 반도체 층 시퀀스(2)는 활성 영역(21) 그리고 상기 기판(1)과 상기 활성 영역(21) 사이에 산소 도핑된 AIN-화합물 반도체 재료로 이루어진 적어도 하나의 중간층(3)을 갖는다. 본 발명은 또한 반도체 소자를 제조하기 위한 방법에 관한 것이다.

Description

반도체 소자 및 반도체 소자의 제조 방법 {SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT}
본 발명은 독일특허출원 10 2010 035 489.9호의 우선권을 청구하며, 그 공개 내용이 본 출원서에 참조로 포함된다.
본 발명에서는 반도체 소자 및 반도체 소자의 제조 방법이 제공된다.
화합물 반도체 재료, 특히 소위 III-V 족 화합물 반도체는 예컨대 발광다이오드(LEDs)의 제조를 위해 매우 중요하다. 특히 GaN계 LEDs는 자외선 스펙트럼 영역까지 광을 생성할 수 있다. 이러한 방식의 LEDs를 제조하기 위해서는 예컨대 GaN 함유 화합물 반도체 재료로 이루어진 적합한 층 시퀀스가 기판 위에서 성장된다. 기판 재료로서 에피택셜 성장을 위해서는 통상적으로 격자 구조(lattice structure)를 갖는 사파이어(sapphire) 또는 실리콘 카바이드(silicon carbide)가 사용되며, 상기 격자 구조는 화합물 반도체 재료의 격자 구조에 매칭된다. 그러나 상기 방식의 기판 재료들의 단점은 예컨대 가격이 높다는데 있다.
반도체 기술에서 다양하게 사용되는 더 저가의 기판 재료는 실리콘이다. 그러나 특히 질화(nitride) 화합물 반도체 재료를 실리콘 기판 위에 성장시킬 경우에 관련 재료들의 상이한 격자상수(lattice parameter) 때문에 기판의 변형(tension)이 나타나며, 이러한 변형은 성장한 층들의 결정성(crystalline quality)을 낮추는 결과를 야기한다.
몇몇 실시예들의 과제는 기판 위에 반도체 층 시퀀스를 갖는 반도체 소자를 제공하는 것이다. 적어도 몇몇 실시예들의 또 다른 과제는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 과제는 독립 청구항의 특징들을 갖는 장치로서의 대상 및 방법에 의해 달성된다. 장치로서의 대상 및 방법의 바람직한 실시예들 및 개선예들은 종속 청구항들에서 특징 지워지고 또한 아래의 설명 및 도면에서 제시된다.
한 실시예에 따른 반도체 소자는 특히 질화 화합물 반도체로 이루어진 반도체 층 시퀀스를 가지며, 상기 질화 화합물 반도체는 기판 위에 제공된다.
반도체 소자의 제조 방법은 한 실시예에 따라 특히 질화 화합물 반도체 재료로 이루어진 반도체 층 시퀀스를 기판 위에 제공하는 것을 포함한다.
실시예들 그리고 반도체 소자 및 반도체 소자의 제조 방법에 대한 특징들과 관련된 아래의 설명은 반도체 소자 및 반도체 소자의 제조 방법에도 동일하게 적용된다.
"질화 화합물 반도체 재료에 기반한" 및/또는 "질화 화합물 반도체 재료로 이루어진"이라는 말은 여기서 그리고 아래에서 반도체 층 시퀀스가 기판 위에 에피택셜하게 증착된 층 시퀀스임을 의미하며, 상기 층 시퀀스는 질화물 III-V 족 화합물 반도체 재료, 특히 AlnGamIn1-m-nN(이때 0≤n≤1, 0≤m≤1 및 n+m≤1임)로 이루어진 적어도 하나의 층을 갖는다. 이 경우 상기 재료는 반드시 상기 공식에 따른 정확한 수학적 구성을 가질 필요는 없다. 오히려 하나의 또는 다수의 도핑 재료 및 추가 성분들을 가질 수 있으며, 상기 도핑 재료 및 추가 성분들은 AlnGamIn1-m-nN-재료의 물리학적 특성을 실질적으로 변화시키지 않는다. 그러나 설명의 용이함을 위해 상기 공식은 단지 결정격자(crystal lattice)의 실질적인 구성성분(Al, Ga, In, N)만을 포함하며, 이러한 구성성분은 부분적으로 적은 양의 추가 재료들에 의해 대체될 수도 있다.
한 추가 실시예에 따르면 상기 반도체 층 시퀀스는 에피택셜한 성장 방법, 특히 바람직하게는 MOVPE-방법에 의해 또는 MBE-방법에 의해서도 기판 위에서 성장된다.
한 추가 실시예에 따르면 상기 기판은 반도체 층 시퀀스 쪽을 향해 있는 실리콘-표면을 갖는다. 이는 특히 상기 반도체 층 시퀀스가 기판의 실리콘-표면 위에서 성장한다는 것을 의미한다.
한 추가 실시예에 따르면 상기 기판은 실리콘-표면상에서 (111)-평면을 가지며, 즉 상기 기판의 실리콘-표면은 실리콘-결정층의 (111)-평면이다. 이러한 배향(orientation)의 실리콘-표면은 다른 배향에 비해 더 높은 상부 항복점(yield point)을 갖는 것을 특징으로 한다. 또한, (111)-평면은 6중 대칭(six-fold symmetry)에 의해 특히 질화 화합물 반도체 재료의 증착을 위해 적합하다.
상기 기판은 특히 실리콘-용적(volume)-기판 또는 SOI(silicon on insulator substrate)-기판으로서 형성될 수 있다.
하나의 추가 실시예에 따르면 반도체 층 시퀀스는 하나의 활성 영역을 가지며, 상기 활성 영역은 반도체 소자의 고유 기능을 제공한다. 예컨대 상기 활성 영역은 p-도핑된 층 및 n-도핑된 층으로 이루어진 층 시퀀스를 가질 수 있으며, 상기 층들 사이에 하나의 활성 층이 배치되며, 상기 활성 층은 방사선의 생성 및/또는 수신을 위해 제공된다. 이 실시예에서 반도체 소자는 광전자 소자로서 형성된다. 이에 대한 대안으로서 또는 추가로 상기 반도체 소자는 트랜지스터와 같은 하나의, 특히 활성의 전자 반도체 소자로서 형성될 수 있으며, 상기 트랜지스터는 예컨대 고전자 이동도 트랜지스터(HEMT, High-Electron Mobility Transistor) 또는 헤테로접합 바이폴라 트랜지스터(HBT, Hetero-junction Bipolar Transistor)로서 형성된다. 이러한 경우에도 반도체 층 시퀀스의 활성 영역은 반도체 소자의 기능을 결정하는 적합한 층들을 갖는다.
반도체 소자의 기능 영역들이 통상적으로 적어도 부분적으로 실리콘-기판 안으로 삽입되는 방식의 다른 공지된 실리콘계(silicon-based) 반도체 소자들과 비교해 볼 때 본 발명에 기재된 반도체 소자의 경우에는 활성 영역 및 그와 더불어 기능을 결정하는 영역이 기판의 외부에 배치된다.
한 추가 실시예에 따르면 반도체층 시퀀스가 기판과 활성 영역 사이에서 산소 도핑된 AIN-화합물 반도체 재료로 이루어진 적어도 하나의 중간층을 갖는다. 특히 반도체 소자의 제조시 실리콘-표면을 갖는 기판 위에 먼저 산소 도핑된 AIN-화합물 반도체 재료로 이루어진 중간층이 제공되고 그런 다음 반도체 층 시퀀스의 활성 영역이 제공된다.
하나의 추가 실시예에 따르면 산소 도핑된 AIN-화합물 반도체 재료는 Al 및 N에 대해 추가로 입자결정(host crystal) 성분으로서 Ga 및/또는 In을 더 갖는다. 특히 AIN-화합물 반도체 재료(AlGaN)는 III 족 요소에 관련하여 각각 50% 보다 작거나 같은 Ga-함량, 바람직하게는 20% 보다 작거나 같은 Ga-함량 그리고 특히 바람직하게는 10% 보다 작거나 같은 Ga-함량을 갖는다.
하나의 추가 실시예에 따르면 산소 도핑된 AIN-화합물 반도체 재료는 Ga 및 In을 포함하지 않으며 입자결정 성분으로서 도핑과는 별도로 단지 Al 및 N 만을 갖는다. 그러나 "Ga를 포함하지 않는" 그리고 "In을 포함하지 않는"이라는 개념에는 Ga 및/또는 In 및/또는 추가 성분들을 불순물 형태로 갖는 AlN-화합물 반도체 재료들도 포함되며, 상기 불순물은 예컨대 공정 과정에서 발생할 수 있다.
AlN-화합물 반도체 재료에 기반을 둔, 활성 영역과 기판 사이의 중간층에 산소를 첨가함으로써 활성 영역 위에 성장한 층들의 높은 결정성이 달성될 수 있으며, 상기 층들이 비교적 큰 두께, 대략 3㎛ 또는 그 이상의 두께로 성장된다는 사실이 입증되었다. 특히 이러한 방식으로 높은 결정성 및 균질성(homogeneity)을 갖는 활성 영역의 성장이 이루어질 수 있다. 특히 상기 결정성 및 균질성이 횡방향(lateral direction), 즉 증착 방향에 대한 수직 방향으로 달성될 수 있다. 높은 결정성 및 균질성은 예컨대 결정학적 뢴트겐 반사(crystallographic roentgen reflex)의 감소된 반치폭(full width half maximum)에 의해, 예컨대 (002)-, (102)- 및 (201)-반사의 측정된 로킹 커브(rocking curve)에 의해 정해질 수 있다. 본 출원서의 발명자는 본 발명에 기재된 구현예들 및 실시예들의 경우에서 질화 화합물 반도체 재료가 실리콘 기판 위에 성장하는 방식의 공지된 반도체 소자들에 비해 더 개선된 결정성 및 균질성을 확인할 수 있었다.
한 추가 실시예에 따르면 중간층은 0.1% 보다 크거나 같은 산소 함량을 갖는다. 특히 바람직하게는 산소 함량은 1% 보다 크거나 같을 수 있다. 또한, 중간층의 산소 함량은 5% 보다 작거나 같으며 바람직하게는 3% 보다 작거나 같을 수 있다. 여기서 그리고 아래의 설명에서 중간층의 산소 함량은 중간층의 입자결정 원자(atom), 예컨대 Al-원자 및 N-원자의 수에 비례한 중간층 내 산소 원자의 함량을 백분율(원자%)로 측정한 것이다.
이 경우 중간층의 격자 상수(lattice constant)는 첨가된 산소에 의해 바람직하게는 상기 중간층 위에 성장한, 반도체 층 시퀀스의 활성 영역의 층들이 개선된 결정성 및 균질성을 갖도록 증착될 수 있는 방식으로 변경될 수 있다는 사실이 입증되었다.
중간층의 제조를 위해 추가의 한 실시예에 따르면 성장 공정 동안 산소 함유 화합물이 제공될 수 있으며, 상기 산소 함유 화합물은 다른 출발 물질들과 더불어 반도체 층 시퀀스 및 특히 중간층의 성장을 위해 성장 챔버로 공급된다. 예컨대 제공된 캐리어 가스, 예컨대 질소 가스에 적합하게 선택된 함량의 산소 가스가 첨가될 수 있다. 특히 바람직하게는 중간층 제조를 위해 산소 함유 금속 오르가닐(organyl) 화합물이 제공되어 성장 챔버로 공급된다. 이 경우 특히 바람직하게는 산소 함유 금속 오르가닐 화합물로서 디에틸알루미늄에톡사이드(DEAlO)가 제공될 수 있다. 본 출원서의 발명자들은 상기 방식의 금속 오르가닐 화합물이 다른 산소 함유 출발 물질에 비해 중간층 그리고 그와 더불어 상기 중간층 위에 제공된 추가의 반도체 층 시퀀스의 특히 간단하고 고품질의 제조를 가능하게 한다는 사실을 발견하였다.
하나의 추가 실시예에 따르면 상기 중간층은 5nm 보다 크거나 같은 두께를 갖는다. 상기 중간층의 도핑 레벨(doping level) 및 반도체 층 시퀀스 내 중간층의 배치에 따라 상기 중간층은 10nm 보다 크거나 같은 두께, 15nm 보다 크거나 같은 두께 또는 20nm 보다 크거나 같은 두께도 가질 수 있다. 또한, 상기 중간층은 300nm 보다 작거나 같은 두께를 가질 수 있으며, 각 배치 및 도핑 레벨에 따라 또한 200nm 보다 작거나 같은 두께, 100nm 보다 작거나 같은 두께, 50nm 보다 작거나 같은 두께, 30nm 보다 작거나 같은 두께 또는 심지어는 20nm 보다 작거나 같은 두께를 가질 수 있다.
특히 상기 중간층은 중간 영역의 부분으로서 실리콘-표면을 갖는 기판 위에 제공될 수 있다. 반도체 층 시퀀스의 부분으로서 활성 영역과 기판 사이에 제공되는 중간 영역은 예컨대 핵생성층(nucleation layer) 또는 발아층(germinating layer)을 가질 수 있으며, 또한 예컨대 층 시퀀스로서 형성되는 전이층(transition layer)을 가질 수 있으며, 상기 전이층 내에서 Ga-함량은 층별로 단계적으로 또는 연속적으로 증가하며, 또한 예컨대 AlN-중간층 및/또는 AlGaN-중간층을 갖는 변형층을 가질 수 있으며, 상기 중간층들 위에 교대로 GaN이 성장한다.
한 추가 실시예에 따르면 상기 중간층은 핵생성층으로 형성된다. 이 경우 상기 중간층은 특히 중간 영역의 제 1 층, 특히 제 1 핵생성층으로서 기판의 바로 위, 즉 기판의 실리콘-표면 바로 위에 제공될 수 있다. 추가로 또 다른 핵생성층이 더 제공될 수 있으며, 상기 핵생성층은 산소 도핑된 AlN-화합물 반도체 재료로부터 성장할 수도 있으며, 상기 핵생성층 내에 반도체 층 시퀀스가 포함된다. 상기 핵생성층의 두께는 전술한 두께들 중 하나의 두께를 가질 수 있으며, 바람직하게는 50nm 보다 크거나 같은 두께 그리고 300nm 보다 작거나 같은 두께, 바람직하게는 예컨대 200nm의 두께를 가질 수 있다.
한 추가 실시예에 따르면 중간층은 전이층으로서 또는 전이층의 부분으로서 활성 영역과 기판 사이에, 특히 핵생성층을 갖는 활성 영역과 기판 사이에 형성된다. 이는 특히 또한 전이층이 AlN-층 및/또는 AlGaN-층을 갖는 층 시퀀스를 가지며, 상기 층들 내에서 기판으로부터 활성 영역 쪽으로, 즉 성장 방향으로 Ga-함량이 증가한다는 것을 의미한다. 이 경우 중간층은 층 시퀀스로서 또는 전이층의 층 시퀀스에 속한 하나의 층 또는 다수의 층으로서 형성될 수 있다.
한 추가 실시예에 따르면 적어도 하나의 중간층이 전이층과 활성 영역 사이에 배치될 수 있다. 이는 특히 중간층이 활성 영역, 즉 반도체 소자의 고유 기능을 결정하는 반도체 층 시퀀스의 층들에 바로 접한다는 것을 의미한다. 이 경우 상기 중간층은 전술한 두께들 중 하나의 두께 그리고 특히 바람직하게는 50nm 보다 작거나 같은 두께, 예컨대 20nm의 두께를 가질 수 있다.
추가 장점들 및 바람직한 실시예들 및 개선예들은 아래에서 도 1 내지 4c에 기술된 실시예들에서 나타난다.
도 1은 한 실시예에 따른 반도체 소자의 개략도이고,
도 2 및 도 3은 추가 실시예들에 따른 반도체 소자의 개략도이며,
도 4a 내지 도 4c는 한 추가 실시예에 따른 반도체 소자의 제조 방법의 개략도이다.
실시예들에서 동일하거나 동일한 작용을 하는 구성요소들은 각각 동일한 도면부호를 갖는다. 도시된 요소들 및 크기 비율은 원칙적으로 축척에 맞지 않는 것으로 간주될 수 있으며, 오히려 예컨대 층들, 부품들, 소자들 및 영역들과 같은 개별 요소들은 더 나은 설명 및/또는 더 나은 이해를 위해 과장되게 진하거나 큰 치수로 도시될 수 있다.
하기 실시예들에서는 발광다이오드 칩으로서 형성된 반도체 소자들이 오로지 예로만 도시된다. 이러한 점은 특히, 도시된 반도체 소자들은 각각 하나의 활성 영역을 가지며, 상기 활성 영역은 반도체 소자의 동작시 광을 방출하기에 적합하다는 것을 의미한다. 이에 대한 대안으로서 또는 추가로 도시된 반도체 소자들의 활성 영역은 또한 방사선을 수신하는 층들을 가질 수 있다. 또한, 상기 반도체 소자들은 실시예들에 따라 대안적으로 또는 추가로 전자 반도체 소자, 예컨대 HEMT 또는 HBT와 같은 트랜지스터로서 형성될 수도 있으며, 상기 트랜지스터는 이에 상응하게 형성된 활성 영역들을 갖는다.
도 1에서는 반도체 소자(100)에 대한 한 실시예가 도시되며, 상기 반도체 소자(100)는 하나의 기판(1) 위에 반도체 층 시퀀스(2)를 갖는다. 상기 반도체 층 시퀀스는 특히 에피택셜하게, 예컨대 MOVPE-방법 또는 MBE-방법에 의해 상기 기판(1) 위에 증착된다.
상기 기판은 상기 반도체 층 시퀀스(2) 중 하나를 향하고 있는 실리콘-표면을 가지며, 상기 실리콘-표면 위에는 반도체 층 시퀀스(2)가 제공된다. 기판(1)으로서는 특히 용적(volume)-실리콘 기판이 적합하다. 그러나 이에 대한 대안으로서 또한 SOI-기판이 사용될 수도 있다. 특히 바람직하게는 상기 기판(1)은 실리콘-표면으로서 (111)-배향을 갖는 표면을 갖는다. 전술한 발명의 내용에서 기재된 바와 같이, 상기와 같은 유형의 실리콘으로 이루어진 (111)-평면은 육각형 대칭(hexagonal symmetry)에 의해 특히 질화 화합물 반도체 재료의 에피택셜 성장을 위해 적합하다. 사파이어, 실리콘 카바이드 또는 갈륨 질화물(gallium nitride)과 같은 질화 화합물 반도체 재료들을 위한 통상적인 성장 기판에 비해 실리콘-표면을 갖는 기판은 큰 면적을 차지하고 더 저가로 제조되고 이용될 수 있다.
상기 반도체 층 시퀀스(2)는 질화 화합물 반도체 재료, 특히 AlnGamIn1 -m-nN(이때 0≤n≤1, 0≤m≤1 및 n+m≤1)에 기반을 두고 있다. 상기 반도체 층 시퀀스(2)는 활성 영역(21)을 가지며, 상기 활성 영역(21)은 기판(1) 위의 중간층(22) 위에서 성장한다.
상기 반도체 층 시퀀스의 활성 영역(21)은 활성층(24)을 가지며, 상기 활성층(24)은 반도체 소자(100)의 작동시 광을 방출하기에 적합하다. 이를 위해 상기 활성층(24)은 제 1 반도체 층(23)과 제 2 반도체 층(24) 사이에 배치되며, 상기 반도체층들은 p-도핑되거나 또는 n-도핑된다. 여기서 상기 활성 영역(21)의 층 구조는 오로지 예로만 도시되고 추가의 기능층들을 갖는다.
반도체 소자의 작동시 상이한 측면의 전기 콘택부(4 및 5)에 의해 상기 활성층(24) 안으로 전하 캐리어(charge carrier)가 주입되고, 상기 전하 캐리어는 상기 활성 영역에서 광을 방출하면서 재결합될 수 있다.
상기 활성 영역(21)은 바람직하게는 2㎛ 보다 크거나 같으며 8㎛ 보다 작거나 같으며, 특히 바람직하게는 3㎛ 보다 크거나 같으며 5㎛ 보다 작거나 같은 두께를 갖는다. 도시된 실시예에서 활성 영역은 특히 대략 4㎛ 또는 그 이하의 두께를 가지며 특히 바람직하게는 1.5㎛ 보다 크거나 같은 두께 그리고 2.5㎛ 보다 작거나 같은 두께를 가질 수 있다. 그러나 반도체 소자(100)의 유형 및 반도체 층 시퀀스(2)의 활성 영역(21)의 형태에 따라 더 크거나 더 작은 두께가 제공되는 것도 바람직할 수 있다.
예컨대 아래에 기재된 바와 같이 실리콘-표면을 갖는 기판(1) 및 질화 화합물 반도체 재료로 이루어진 반도체 층 시퀀스(2)의 경우와 같이 증착될 재료보다 더 작은 열팽창계수(thermal expansion coefficient)를 갖는 기판의 경우에는 질화 화합물 반도체 재료의 특히 에피택셜한 증착이 바람직하게 이루어지며, 이때 반도체 층 시퀀스(2)는 증착 온도에서 기판(1)에 대해 압축 변형(compressive strain)을 가지며, 이는 또한 압력 변형(pressure strain)으로도 표기된다. 즉 화합물 반도체 재료는 격자상수를 취하며, 상기 격자상수는 횡방향 평면(lateral plane) 상에서 고유 격자상수보다 작다. 따라서 성장 후에 반도체 층 시퀀스(2)를 냉각시킬 때 상기 반도체 층 시퀀스(2)와 기판(1) 간의 열팽창계수의 편차가 반도체 층 시퀀스(2) 내 장해, 예컨대 균열을 야기하는 위험이 줄어든다.
반도체 층 시퀀스(2) 및 특히 활성 영역(21)을 압축 변형하여 성장하도록 하기 위해 상기 반도체 층 시퀀스(2)는 상기 활성 영역(21)과 기판(1) 사이에 중간 영역(22)을 가지며, 상기 중간 영역(22)은 상기 기판(1)에 접한다. 상기 기판(1)으로부터 떨어져서 마주보는 중간 영역(22) 측면에 활성 영역(21)이 형성된다.
상기 중간 영역(22)의 반도체 층들은 주로 반도체 소자(100)의 작동을 위해 중요한 활성 영역(21)의 - 오로지 예로만 도시된 - 반도체 층들(23, 24, 25)의 품질 증가를 위해 사용된다.
중간 영역(22)은 핵생성층 또는 발아층(26), 전이층(27) 및 변형층(28)을 가지며, 상기 층들은 연속으로 기판(1) 위에 증착된다.
상기 기판(1)에 접한 핵생성층(26)은 AlN-화합물 반도체 재료에 기반을 두며 도시된 실시예에서 특히 AlN으로 이루어진다. 상기 핵생성층(26)은 기판(1)의 발아를 위해 사용되고 50nm 내지 300nm의 두께, 예컨대 200nm의 두께를 갖는다.
반도체 소자(100)에 대한 도 1의 실시예에서 상기 핵생성층(26)은 산소 도핑된 AlN-화합물 반도체 재료로 이루어진 적어도 하나의 중간층(3)으로서 형성된다. 이를 위해 상기 핵생성층은 0.1% 보다 크거나 같은 그리고 5% 보다 작거나 같은, 바람직하게는 1% 보다 크거나 같은 산소 함량으로 도핑된다. 이 경우 도시된 실시예에서 GaN계 질화 화합물 반도체 재료로 형성된 예컨대 4㎛ 두께의 활성 영역(21)이 개선된 결정성 및 균질성을 갖도록 성장될 수 있다.
중간층(3) 성장을 위해 추가의 출발물질과 더불어 산소 함유 화합물로서 산소 함유 금속 오르가닐 화합물, 특히 디에틸알루미늄에톡사이드(DEAlO)가 제공된다. 본 출원의 발명자들은 출발물질로서의 DEAlO에 의해 그리고 산소 공급을 위해, 활성 영역(21)이 개선된 결정성을 가질 수 있도록 중간층(3)이 형성될 수 있다는 사실을 발견하였다.
산소 도핑된 AIN-화합물 반도체 재료로 이루어진 적어도 하나의 중간층(3)으로서 형성된 핵생성층(26) 위에 AlGaN계 전이층(27)이 제공되며, 상기 전이층(27)은 도시된 실시예에서 대략 150nm의 전체 두께를 갖는다. 상기 전이층(27)은 이 경우 다수의 층들을 갖는 층 시퀀스로서 형성되며, 상기 층들 내에서 갈륨 함량이 단계적으로 또는 연속적으로 성장 방향으로 증가한다.
상기 전이층(27) 위에 제공된 변형층(28)은 반도체 층 시퀀스(2)의 증착 온도에서 압축 변형을 형성하기 위해 사용된다. 상기 반도체 층 시퀀스(2)의 성장 후에 냉각시킬 때 이러한 압축 변형은 기판(1)과 반도체 층 시퀀스 (2) 사이에서 야기된 변형을 완전히 또는 부분적으로 보상할 수 있다. 상기 변형층(28)은 이를 위해 하나의 또는 다수의 GaN-층을 가지며, 상기 GaN-층은 하나의 또는 다수의 AlGaN-층, 예컨대 두 개 내지 세 개의 AlGaN-층들 안으로 삽입된다. 이를 위해 상기 AlGaN-층들은 예컨대 대략 20nm의 두께로 성장하고 그 위에 GaN-층들이 성장함으로써 AlGaN-층과 GaN-층이 교대로 제공되는 결과가 나타난다. 상기 변형층(28)의 두께는 바람직하게는 2㎛ 보다 크거나 같은 영역 그리고 3㎛ 보다 작거나 같은 영역, 예컨대 2.5㎛의 범위에 놓인다.
상기 중간 영역(22)은 그 다음에 오는 활성 영역(21)으로부터 완전히 독립적으로 제공되므로 다른 광전자 소자 또는 전자 소자를 위해서도 사용될 수 있다.
도 2에는 반도체 소자(200)에 대한 추가 실시예가 도시된다.
도 1의 실시예에 따른 반도체 소자(100)와 비교해 볼 때 반도체 소자(200)는 전이층(27)을 가지며, 상기 전이층(27)은 산소 도핑된 AlN-화합물 반도체 재료, 예컨대 ALN 또는 AlGaN으로 이루어진 적어도 하나의 중간층(3)을 갖는 층 시퀀스로서 형성된다. 이 경우 상기 중간층(3)은 도시된 실시예에서와 같이 전이층(27) 내에 배치되거나 이에 대한 대안으로서 예컨대 전이층(27)의 제 1 층으로서 핵생성층(26) 바로 위에 배치될 수 있다.
또한, 예컨대 전이층(27)의 모든 층들이 산소 도핑된 AlN-화합물 반도체 재료에 기반을 둘 수 있으며 예컨대 산소 도핑된 AlGaN을 가질 수 있다.
도 3에서는 반도체 소자(300)에 대한 추가 실시예가 도시되며, 여기서는 두 개의 이전 실시예들과 비교해 볼 때 활성 영역(21)과 전이층(27) 사이에, 특히 활성 영역(21)과 바로 인접하게 산소 도핑된 AlN-화합물 반도체 재료로 이루어진 중간층(3)이 배치된다. 상기 중간층(3)은 여기에 도시된 실시예에서 단지 20nm의 두께를 갖는다. 이 경우 중간 영역(22)의 마지막 층으로서 형성된 상기 방식의 중간층(3)에 의해 활성 영역(21)의 결정성이 개선될 수 있음이 입증되었다.
각 하나의 중간층(3)을 갖는 도 1 내지 도 3의 도시된 실시예에 대한 대안으로서 도시된 반도체 소자들(100, 200, 300)은 각각 산소 도핑된 AlN-화합물 반도체 재료로 이루어진 다수의 중간층을 가질 수도 있다. 특히 도시된 실시예들이 결합한 형태를 갖는 반도체 소자들도 생각할 수 있다.
도 4a 내지 도 4c에는 반도체 소자(400)의 제조 방법을 위한 실시예가 도시된다.
이 경우 도 4a에 따른 제 1 방법 단계에서는 질화 화합물 반도체 재료에 기반을 둔 반도체 층 시퀀스(2)가 실리콘-표면을 갖는 기판(1) 위에 제공된다. 이러한 제공은 도시된 실시예에서 MOVPE-방법 또는 MBE-방법을 통한 에피택셜 성장에 의해 이루어진다. 도시된 실시예에서 활성 영역(21) 및 중간 영역(22)을 갖는 반도체 층 시퀀스는 도 1에 따른 실시예에서와 같이 형성된다. 이에 대한 대안으로서 반도체 층 시퀀스(2)는 추가 실시예들 중 하나의 실시예 및/또는 발명의 내용 부분에서 기술된 실시예들에 따른 특징들을 가질 수도 있다.
반도체 층 시퀀스(2)의 제공 후에 상기 반도체 층 시퀀스(2)는 박막(thin film) 반도체 칩의 제조를 위해 그 다음에 오는 방법 단계에 따라 추가 처리(further processing)된다. 또한, 도 4b에 도시된 바와 같이 활성 영역(21) 위에 화합물 층(7), 예컨대 땜납(lead) 또는 전기 전도성 접착층에 의해 캐리어 기판(8)이 고정된다. 이 경우 상기 캐리어 기판(8)은 성장 기판의 높은 결정성을 가질 필요는 없고 예컨대 높은 열전도성과 같은 다른 적합한 특성들에 관해서도 선택될 수 있다. 상기 캐리어 기판(8)을 위해서는 예컨대 실리콘, 게르마늄 또는 갈륨 비소(gallium arsenide)와 같은 반도체 재료 또는 질화알루미늄(aluminium nitride) 또는 질화붕소(boron nitride)와 같은 세라믹 재료가 적합하다.
화합물 층(7)에 의해 캐리어 기판(8)을 제공하기 전에 상기 활성 영역(21) 위에 미러층(mirror layer)(6)이 제공된다. 상기 미러층(6)은 이 경우에 나중에 제조되는 반도체 소자의 동작시 활성층(24) 내에서 생성된 방사선의 반사를 위해 사용된다. 상기 미러층(7)은 특히 바람직하게는 활성층(24) 내에서 생성된 방사선에 대한 높은 반사율(reflectivity)을 갖는 금속 또는 이에 상응하는 금속 합금을 갖는다. 가시광선 스펙트럼(visible spectrum)에서는 특히 알루미늄, 은, 로듐, 팔라듐, 니켈 및/또는 크롬 또는 상기 물질들의 합금 및/또는 층 시퀀스가 사용되는 것이 적합하다.
상기 캐리어 기판(8)은 바람직하게는 반도체 층 시퀀스(2)의 기계적 안정화(mechanical stabilisation)를 위해 사용된다. 이를 위해 실리콘-표면을 갖는 기판(1)은 더 이상 필요하지 않으므로 도 4c에 도시된 바와 같이 제거되거나 박막화될 수 있다. 이는 예컨대 습식 화학(wet chemistry), 건식 화학(dry chemistry)에 의해 또는 그라인딩(grinding), 폴리싱(polishing) 또는 랩핑(lapping)과 같은 기계적 방법에 의해 이루어질 수 있다. 이에 대한 대안으로서 또는 추가로 기판(1)의 박막화 또는 제거가 특히 간섭성 방사선(coherent radiation)의 방사에 의해서도 달성될 수 있다.
성장 기판이 박막화되거나 제거되는 반도체 소자는 또한 박막-반도체 소자라고 표기된다.
예컨대 발광다이오드-칩은 박막-반도체 소자로서 형성될 수 있고 특히 하기 특징들 중 적어도 하나에 따른 특징을 갖는다:
- 캐리어 기판 쪽으로 향하고 있는, 방사선 생성 에피택셜 층 시퀀스의 제 1 주 표면상에 반사할 층이 제공되거나 형성되며, 상기 반사할 층은 에피택셜 층 시퀀스 내에서 생성된 전자기 방사선의 적어도 일부를 상기 에피택셜 층 시퀀스 안으로 재반사시키며;
- 상기 에피택셜 층 시퀀스는 20㎛ 또는 그 이하의 두께, 특히 10㎛ 또는 그 이하의 두께를 가지며; 그리고
- 상기 에피택셜 층 시퀀스는 혼합 구조(mixing structure)를 갖는 적어도 하나의 표면을 갖는 적어도 하나의 반도체 층을 포함하며, 상기 반도체 층은 이상적인 경우에 에피택셜한 에피택셜 층 시퀀스 내에 방사선의 거의 에르고딕한(ergodic) 분포를 야기하며, 다시 말하면 상기 반도체 층은 가능한 한 에르고딕한 통계학적(stochastic) 산란 특성(scattering characteristics)을 갖는다.
박막층-발광다이오드칩의 기본 원리는 예컨대 I.Schnitzer et al., Applied Physics Letters 63(16), 18. October 1993의 2174 내지 2176페이지에 기술되어 있으며, 그 공개 내용이 본 출원서에 참조로 포함된다.
기판(1)의 제거 또는 박막화 후에도 캐리어 기판(8)으로부터 멀리 떨어져서 마주보는 반도체 층 시퀀스(2)의 표면은 구조화된 부분, 예컨대 거칠어진 부분(roughening)을 여전히 가질 수 있다(도면에는 도시되지 않음). 따라서 활성층(24) 내에서 생성된 방사선을 위한 분리 효과(decoupling efficiency)가 상승할 수 있다. 이 경우 거칠어진 부분 및/또는 구조화된 부분은 적어도 부분적으로 제거되는 방식으로 중간 영역(22) 안까지 연장될 수 있다. 예컨대 핵생성층(26) 및 전이층(27)은 부분적으로 또는 심지어는 완전히 제거될 수 있어서, 변형층(28) 내에 구조화된 부분이 형성될 수 있다.
또한, 활성층(24) 내에 전하 캐리어를 주입하기 위해서 예컨대 증발(evaporating) 또는 스퍼터링(sputtering)에 의해 콘택부가 제공될 수도 있다(도면에는 도시되지 않음).
활성 영역(21)을 갖는 캐리어 기판(8)은 또한 개별 반도체 소자(400)로 분할될 수 있다.
또한, 캐리어 기판(8)을 제공하기 전에 반도체 층 시퀀스(2) 내에, 특히 활성 영역(21) 내에 콘택 구조물이 삽입될 수도 있으며, 상기 콘택 구조물은 나중에 제조된 반도체 소자(400) 내에서 양측으로 활성층이 접촉될 수 있도록 하며, 이때 전기 콘택부는 단지 활성 영역(21)의 한 측면에만 제공되어야 한다.
반도체 층 시퀀스(2)가 기판(1)의 실리콘-표면에서 성장하는 방식의, 본 발명에 기재된 반도체 소자들은 활성 영역(21)의 개선된 결정성을 특징으로 하며, 상기 활성 영역(21)은 소위 예컨대 (002)-, (102)- 및 (201)-반사의 로킹 커브로서 측정된, 특히 결정학적 뢴트겐 반사의 감소된 반치폭에 의해 증명될 수 있다.
본 발명은 실시예들에 따르는 설명에 의해 국한되지 않는다. 오히려 본 발명은 각각의 새로운 특징 및 특징들의 각각의 조합을 포함하며, 이런 점은, 비록 상기 특징 또는 상기 조합 자체가 특허청구범위 또는 실시예들에 명확하게 명시되어 있지 않다고 하더라도, 특히 특허청구범위 내 특징들의 각각의 조합을 포함한다.

Claims (15)

  1. 기판(1) 위에 질화 화합물 반도체 재료로 이루어진 반도체 층 시퀀스(2)를 갖는 반도체 소자로서,
    상기 기판(1)이 상기 반도체 층 시퀀스(2) 쪽을 향해 있는 실리콘-표면을 가지며, 상기 반도체 층 시퀀스(2)는 활성 영역(21) 그리고 상기 기판(1)과 상기 활성 영역(21) 사이에 산소 도핑된(oxygen-doped) AIN-화합물 반도체 재료로 이루어진 적어도 하나의 중간층(3)을 가지며,
    상기 적어도 하나의 중간층(3)이 상기 활성 영역(21)과 핵생성층(nucleation layer; 26) 사이의 전이층(transition layer; 27) 또는 전이층(27)의 부분이거나, 또는
    상기 적어도 하나의 중간층(3)이 전이층(27)과 상기 활성 영역(21) 사이에 배치되는,
    반도체 소자.
  2. 기판(1) 위에 질화 화합물 반도체 재료로 이루어진 반도체 층 시퀀스(2)를 갖는 반도체 소자로서,
    상기 기판(1)이 상기 반도체 층 시퀀스(2) 쪽을 향해 있는 실리콘-표면을 가지며, 상기 반도체 층 시퀀스(2)는 활성 영역(21) 그리고 상기 기판(1)과 상기 활성 영역(21) 사이에 산소 도핑된 AIN-화합물 반도체 재료로 이루어진 적어도 하나의 중간층(3)을 가지며,
    상기 중간층(3)의 산소 함량이 1% 보다 크거나 같으며 5% 보다 작거나 같은,
    반도체 소자.
  3. 제 2항에 있어서,
    상기 적어도 하나의 중간층(3)이 상기 활성 영역(21)과 핵생성층(26) 사이의 전이층(27) 또는 전이층(27)의 부분이거나, 또는
    상기 적어도 하나의 중간층(3)이 전이층(27)과 상기 활성 영역(21) 사이에 배치되는,
    반도체 소자.
  4. 제 1항 또는 제 2항에 있어서,
    상기 중간층(3)이 5nm 보다 크거나 같고 300nm 보다 작거나 같은 두께를 갖는,
    반도체 소자.
  5. 제 1항 또는 제 2항에 있어서,
    상기 적어도 하나의 중간층(3)이, 전이층(27) 또는 전이층(27)의 부분으로서 상기 활성 영역(21)과 핵생성층(26) 사이에 배치되는 다수의 중간층(3)으로서 형성되는,
    반도체 소자.
  6. 제 1항 또는 제 2항에 있어서,
    상기 적어도 하나의 중간층(3)이 상기 활성 영역(21)에 바로 접하는,
    반도체 소자.
  7. 제 1항 또는 제 2항에 있어서,
    상기 중간층(3)이 전이층(27)과 상기 활성 영역(21) 사이에 배치되고 5nm 보다 크거나 같고 50nm 보다 작거나 같은 두께를 갖는,
    반도체 소자.
  8. 제 1항 또는 제 2항에 있어서,
    상기 산소 도핑된 AlN-화합물 반도체 재료가 Al 및 N에 대해 추가로 입자결정(host crystal) 성분으로서 Ga 및/또는 In을 갖는,
    반도체 소자.
  9. 제 8항에 있어서,
    상기 AIN-화합물 반도체 재료가 각각 III 족 요소에 관련하여 50% 보다 작거나 같은 Ga-함량을 갖는 AlGaN을 포함하는,
    반도체 소자.
  10. 제 8항에 있어서,
    상기 AIN-화합물 반도체 재료가 각각 III 족 요소에 관련하여 20% 보다 작거나 같은 Ga-함량을 갖는 AlGaN을 포함하는,
    반도체 소자.
  11. 제 8항에 있어서,
    상기 AIN-화합물 반도체 재료가 각각 III 족 요소에 관련하여 10% 보다 작거나 같은 Ga-함량을 갖는 AlGaN을 포함하는,
    반도체 소자.
  12. 제 1항 또는 제 2항에 있어서,
    상기 실리콘-표면이 (111)-평면이거나, 또는 상기 기판(1)이 실리콘-용적(volume)-기판인,
    반도체 소자.
  13. 제 1항 또는 제 2항에 따른 반도체 소자의 제조 방법으로서,
    기판(1) 위에 질화 화합물 반도체 재료로 이루어진 반도체 층 시퀀스(2)를 제공하고,
    상기 기판(1)이 상기 반도체 층 시퀀스(2) 쪽을 향해 있는 실리콘-표면을 가지며, 그리고
    활성 영역(21) 그리고 상기 기판(1)과 상기 활성 영역(21) 사이에 산소 도핑된 AIN-화합물 반도체 재료로 이루어진 적어도 하나의 중간층(3)을 갖는 반도체 층 시퀀스(2)를 제공하는,
    반도체 소자의 제조 방법.
  14. 반도체 소자의 제조 방법으로서,
    기판(1) 위에 질화 화합물 반도체 재료로 이루어진 반도체 층 시퀀스(2)를 제공하고,
    상기 기판(1)이 상기 반도체 층 시퀀스(2) 쪽을 향해 있는 실리콘-표면을 가지며,
    활성 영역(21) 그리고 상기 기판(1)과 상기 활성 영역(21) 사이에 산소 도핑된 AIN-화합물 반도체 재료로 이루어진 적어도 하나의 중간층(3)을 갖는 반도체 층 시퀀스(2)를 제공하고,
    상기 중간층(3) 제조를 위해 산소 함유 금속 오르가닐(organyl) 화합물을 제공하며, 그리고
    상기 산소 함유 금속 오르가닐 화합물이 디에틸알루미늄에톡사이드인,
    반도체 소자의 제조 방법.
  15. 제 13항 또는 제 14항에 있어서,
    상기 기판(1)을 상기 반도체 층 시퀀스(2)의 제공 후에 적어도 부분적으로 제거하거나 박막화(thinning)시키는,
    반도체 소자의 제조 방법.
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