KR20150085474A - 웨이퍼의 가공 방법 - Google Patents

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Abstract

본 발명은 항절 강도를 악화시키지 않고 비교적 두꺼운 두께의 칩을 형성할 수 있는 웨이퍼의 가공 방법을 제공하는 것을 과제로 한다.
교차하는 복수의 분할 예정 라인이 설정된 웨이퍼의 가공 방법으로서, 웨이퍼의 표면으로부터 그 분할 예정 라인을 따라서 마무리 두께에 이르지 않는 깊이의 복수의 홈을 형성하는 홈형성 단계와, 웨이퍼의 표면에 보호 테이프를 접착하는 보호 테이프 접착 단계와, 웨이퍼를 투과하는 파장의 레이저 빔의 집광점을 웨이퍼 내부의 그 마무리 두께보다 이면측에 위치 부여하고, 그 레이저 빔을 웨이퍼의 이면을 향하여 그 분할 예정 라인을 따라서 조사하여, 웨이퍼 내부에 그 분할 예정 라인을 따른 개질층을 형성하고 그 개질층으로부터 그 홈을 향하여 신장되는 그 분할 예정 라인을 따른 크랙층을 형성하는 레이저 가공 단계와, 웨이퍼의 이면을 연삭 수단으로 연삭하여 그 마무리 두께로 박화하고 그 개질층을 제거하고, 웨이퍼를 그 분할 예정 라인을 따라서 칩으로 분할하는 연삭 단계를 구비한 것을 특징으로 한다.

Description

웨이퍼의 가공 방법{WAFER PROCESSING METHOD}
본 발명은, 반도체 웨이퍼 등의 웨이퍼의 가공 방법에 관한 것이다.
반도체 디바이스 제조 프로세스에 있어서는, 대략 원판형상인 반도체 웨이퍼의 표면에 격자형으로 형성된 분할 예정 라인(스트리트)에 의해 구획된 복수의 영역에 각각 IC, LSI 등의 디바이스를 형성하고, 그 디바이스가 형성된 각 영역을 분할 예정 라인을 따라서 분할함으로써 디바이스 칩을 제조하고 있다.
반도체 웨이퍼를 개개의 디바이스 칩으로 분할하는 분할 장치로는, 일반적으로 다이싱 장치라고 불리는 절삭 장치가 이용되고 있고, 이 절삭 장치는 매우 얇은 절단 날을 갖는 절삭 블레이드에 의해 반도체 웨이퍼를 분할 예정 라인을 따라서 절삭하여 반도체 웨이퍼를 개개의 디바이스 칩으로 분할한다. 이와 같이 하여 분할된 디바이스 칩은, 패키징되어 휴대 전화나 퍼스널 컴퓨터 등의 각종 전자 기기에 널리 이용되고 있다.
그런데, 예컨대 두께 300 ㎛ 이상 등의 비교적 두께가 두꺼운 웨이퍼를 절삭 블레이드로 다이싱하면, 이면 칩핑이 크게 발생한다고 하는 문제가 있다. 따라서, 이면 칩핑을 억제하기 위해, 예컨대 일본 특허 공개 소64-38209호 공보에 개시된 선(先)다이싱법(DBG)이나 WO2003-077295호 공보에 개시된 가공 방법(SDBG)을 이용하는 것이 고려된다.
선다이싱법은, 반도체 웨이퍼의 표면으로부터 분할 예정 라인을 따라서 미리 정해진 깊이(디바이스 칩의 마무리 두께에 해당하는 깊이)의 분할 홈을 형성하고, 표면에 분할 홈이 형성된 반도체 웨이퍼의 이면을 연삭하여 이면에 분할 홈을 노출시켜 개개의 디바이스 칩으로 분할하는 기술이며, 디바이스 칩의 두께를 100 ㎛ 이하로 가공하는 것이 가능하다.
한편, SDBG법은 레이저 가공 방법과 연삭 방법을 조합한 기술이며, 우선 웨이퍼에 대하여 투과성을 갖는 파장의 레이저 빔을 웨이퍼에 조사하여, 분할 예정 라인을 따라서 미리 정해진 깊이의 위치(웨이퍼의 표면으로부터 디바이스 칩의 마무리 두께에 해당하는 깊이 이상의 위치)에 개질층을 형성하고 개질층으로부터 웨이퍼의 표면측으로 신장되는 크랙층을 형성한 후, 웨이퍼의 이면을 연삭하여 웨이퍼를 마무리 두께로 박화(薄化)하고 연삭 압력에 의해 웨이퍼를 크랙층을 분할 기점으로 개개의 디바이스 칩으로 분할하는 기술이다.
특허문헌 1 : 일본 특허 공개 소64-38209호 공보 특허문헌 2 : WO2003-077295호 공보
그러나, 인용문헌 1에 기재된 선다이싱법에 있어서, 웨이퍼 두께의 절반 이상의 깊이의 하프컷 홈을 형성하면, 홈형성후, 이후의 이면 연삭시에 표면에 형성된 디바이스를 보호하기 위한 웨이퍼의 표면에 보호 테이프를 접착할 필요가 있지만, 보호 테이프를 접착할 때의 핸들링시에 웨이퍼가 파손되어 버린다고 하는 문제가 있다.
또한, 인용문헌 2에 기재된 SDBG법에서도, 하나의 개질층으로부터 신장시킬 수 있는 크랙층은 150 ㎛ 정도이므로, 항절 강도를 악화시키지 않기 위해 연삭후의 칩측면에 개질층을 잔존시키지 않도록 하면, 150 ㎛ 이상의 두께의 칩의 형성은 어렵다고 하는 문제가 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 항절 강도를 악화시키지 않고 비교적 두꺼운 두께의 칩을 형성할 수 있는 웨이퍼의 가공 방법을 제공하는 것이다.
본 발명에 의하면, 교차하는 복수의 분할 예정 라인이 설정된 웨이퍼의 가공 방법으로서, 웨이퍼의 표면으로부터 그 분할 예정 라인을 따라서 마무리 두께에 이르지 않는 깊이의 복수의 홈을 형성하는 홈형성 단계와, 그 홈형성 단계를 실시한 후, 웨이퍼의 표면에 보호 테이프를 접착하는 보호 테이프 접착 단계와, 그 보호 테이프 접착 단계를 실시한 후, 그 보호 테이프를 통해 웨이퍼를 척테이블로 유지하는 유지 단계와, 그 유지 단계를 실시한 후, 웨이퍼에 대하여 투과성을 갖는 파장의 레이저 빔의 집광점을 웨이퍼 내부의 그 마무리 두께보다 이면측에 위치 부여하고, 그 레이저 빔을 웨이퍼의 이면을 향하여 그 분할 예정 라인을 따라서 조사하여, 웨이퍼 내부에 그 분할 예정 라인을 따른 개질층을 형성하고 그 개질층으로부터 그 홈을 향하여 신장되는 그 분할 예정 라인을 따른 크랙층을 형성하는 레이저 가공 단계와, 그 레이저 가공 단계를 실시한 후, 웨이퍼의 이면을 연삭 수단으로 연삭하여 그 마무리 두께로 박화하고 그 개질층을 제거하고, 웨이퍼를 그 분할 예정 라인을 따라서 칩으로 분할하는 연삭 단계를 구비한 것을 특징으로 하는 웨이퍼의 가공 방법이 제공된다.
본 발명의 가공 방법에서는, 웨이퍼의 표면에 홈을 형성한 후 보호 테이프를 접착하기 때문에, 웨이퍼 내부에 개질층과 크랙층이 형성되더라도 보호 테이프에 의해 강성을 유지할 수 있고, 핸들링성을 손상시키지 않는다.
또한, 연삭에 의해 개질층을 제거하고 웨이퍼를 분할 예정 라인을 따라서 분할하기 때문에, 칩에는 개질층이 잔존하지 않고 항절 강도를 악화시키지 않는다.
도 1은 반도체 웨이퍼의 표면측 사시도이다.
도 2는 홈형성 단계를 나타내는 사시도이다.
도 3은 홈형성 단계를 나타내는 단면도이다.
도 4는 보호 테이프 접착 단계를 나타내는 단면도이다.
도 5는 유지 단계를 나타내는 일부 단면 측면도이다.
도 6은 레이저 가공 단계를 나타내는 일부 단면 측면도이다.
도 7은 연삭 단계를 나타내는 일부 단면 측면도이다.
도 8은 연삭 단계후의 웨이퍼의 단면도이다.
이하, 본 발명의 실시형태를 도면을 참조하여 상세히 설명한다. 도 1을 참조하면, 반도체 웨이퍼(11)의 표면측 사시도가 나타나 있다. 반도체 웨이퍼(이하, 단순히 웨이퍼로 약칭하는 경우가 있음)(11)의 표면(11a)에는 복수의 분할 예정 라인(스트리트)(13)에 의해 구획된 각 영역에 IC, LSI 등의 디바이스(15)가 형성되어 있다. 웨이퍼(11)의 외측 둘레에는, 웨이퍼의 결정 방위를 나타내는 마크로서의 노치(17)가 형성되어 있다.
본 발명의 웨이퍼의 가공 방법에서는, 우선, 웨이퍼(11)의 표면(11a)으로부터 분할 예정 라인(13)을 따라서 마무리 두께에 이르지 않는 깊이의 복수의 홈을 형성하는 홈형성 단계를 실시한다. 도 2는 홈형성 단계를 나타내는 사시도, 도 3은 그 단면도이다. 도 2 및 도 3에 있어서, 웨이퍼(11)를 흡인 유지하는 척테이블이 생략되어 있다.
도 2에 있어서, 절삭 장치의 절삭 유닛(절삭 수단)(10)은, 스핀들 하우징(12) 중에 회전 가능하게 수용된 스핀들(14)과, 스핀들(14)의 선단부에 장착된 절삭 블레이드(16)를 포함하고 있다.
홈형성 단계에서는, 화살표 A 방향으로 고속 회전하는 절삭 블레이드(16)를 웨이퍼(11)의 분할 예정 라인(13)에 미리 정해진 깊이(웨이퍼의 마무리 두께에 이르지 않는 깊이)로 넣고, 도시하지 않은 척테이블을 화살표 X1 방향으로 가공 이송하면서 웨이퍼(11)의 표면(11a)으로부터 분할 예정 라인(13)을 따라서 마무리 두께에 이르지 않는 깊이의 홈(19)을 형성한다.
절삭 유닛(10)을 분할 예정 라인(13)의 피치씩 인덱싱 이송하면서, 제1 방향으로 신장되는 모든 분할 예정 라인(13)을 따라서 홈(19)을 형성한다. 이어서, 웨이퍼(11)를 흡인 유지한 도시하지 않은 척테이블을 90° 회전시켜, 제1 방향과 직교하는 제2 방향으로 신장되는 분할 예정 라인(13)을 따라서 동일한 홈(19)을 형성한다.
이 홈형성 단계에서는, 종래의 선다이싱법으로 형성하는 홈의 깊이에 비해서 얕은 홈(19)을 형성한다. 이와 같이 얕은 홈(19)을 형성하기 때문에, 작은 입경의 지립을 함유한 절삭 블레이드(16)를 사용할 수 있고, 홈형성시의 표면 칩핑을 억제하는 것이 가능하다.
홈형성 단계를 실시한 후, 웨이퍼(11)의 표면(11a)에 보호 테이프(21)를 접착하는 보호 테이프 접착 단계를 실시한다. 도 4는 보호 테이프 접착 단계 실시후의 단면도를 나타내고 있다.
보호 테이프 접착 단계를 실시한 후, 도 5에 나타낸 바와 같이, 레이저 가공 장치의 척테이블(18)로 보호 테이프(21)를 통해 웨이퍼(11)를 유지하는 유지 단계를 실시한다. 이 유지 단계를 실시하면, 웨이퍼(11)의 이면(11b)이 노출된다.
유지 단계를 실시한 후, 도 6에 나타낸 바와 같이, 웨이퍼(11)에 대하여 투과성을 갖는 파장의 레이저 빔(LB)의 집광점(P)을 집광기(20)로 웨이퍼(11) 내부의 마무리 두께 t보다 이면(11b)측에 위치 부여하고, 레이저 빔(LB)을 웨이퍼(11)의 이면(11b)을 향하여 분할 예정 라인(13)을 따라서 조사하여, 분할 예정 라인(13)을 따른 개질층(23)을 형성하고 개질층(23)으로부터 홈(19)을 향하여 신장되는 분할 예정 라인(13)을 따른 크랙층(25)을 형성하는 레이저 가공 단계를 실시한다. 마무리 두께 t는 예컨대 300 ㎛이다.
이 레이저 가공 단계는, 척테이블(18)을 분할 예정 라인(13)의 피치씩 인덱싱 이송하면서, 제1 방향으로 신장되는 모든 분할 예정 라인(13)을 따라서 실시한 후, 척테이블(18)을 90° 회전시키고 나서, 제2 방향으로 신장되는 모든 분할 예정 라인(13)을 따라서도 동일하게 실시한다.
이 레이저 가공 단계에서의 가공 조건은, 예컨대 다음과 같이 설정되어 있다.
광원 : LD 여기
Q 스위치 Nd : YVO4 펄스 레이저
파장 : 1064 nm
펄스 출력 : 0.2 W
반복 주파수 : 80 kHz
집광 스폿 직경 : φ1 ㎛
가공 이송 속도 : 100 mm/초
레이저 가공 단계를 실시한 후, 웨이퍼(11)의 이면(11b)을 연삭 수단으로 연삭하여 마무리 두께 t로 박화하고 개질층(23)을 제거하고, 웨이퍼(11)를 분할 예정 라인(13)을 따라서 디바이스 칩(27)으로 분할하는 연삭 단계를 실시한다. 이 연삭 단계에 관해 도 7을 참조하여 설명한다.
연삭 단계에서는, 도 7에 나타낸 바와 같이, 연삭 장치의 척테이블(22)로 웨이퍼(11)의 표면(11a)측을 보호 테이프(21)를 통해 흡인 유지하고, 웨이퍼(11)의 이면(11b)측을 노출시킨다.
연삭 장치의 연삭 유닛(연삭 수단)(24)은, 모터에 의해 회전 구동되는 스핀들(26)과, 스핀들(26)의 선단에 고정된 휠마운트(28)와, 휠마운트(28)에 복수의 나사로 착탈 가능하게 고정된 연삭 휠(30)을 포함하고 있다. 연삭 휠(30)은, 고리형의 휠베이스(32)와, 휠베이스(32)의 하단 외측 둘레부에 고리형으로 고착된 복수의 연삭 지석(34)으로 구성된다.
연삭 단계에서는, 척테이블(22)을 화살표 a 방향으로 예컨대 300 rpm으로 회전시키면서, 연삭 휠(30)을 척테이블(22)과 동일 방향으로, 즉 화살표 b 방향으로 예컨대 6000 rpm으로 회전시키고, 도시하지 않은 연삭 유닛 이송 기구를 작동하여, 연삭 지석(34)을 웨이퍼(11)의 이면(11b)에 접촉시킨다.
그리고, 연삭 휠(30)을 미리 정해진 연삭 이송 속도로 아래쪽으로 소정량 연삭 이송하여 웨이퍼(11)의 연삭을 실시한다. 연삭을 계속 행하여 웨이퍼(11)를 마무리 두께 t로 박화하면, 개질층(23)이 제거되고 분할 예정 라인(13)을 따른 크랙층(25)에 연삭 압력이 작용하여, 웨이퍼(11)는 도 8에 나타낸 바와 같이 개개의 디바이스 칩(27)으로 분할된다.
본 실시형태의 가공 방법에 의하면, 디바이스 칩(27)의 이면측은 크랙층(25)에 의한 분할이므로 칩핑의 발생이 억제된다. 또한, 웨이퍼(11)의 표면(11a)측에 홈(19)이 형성되어 있기 때문에, 연삭중에 인접하는 칩끼리 접촉하더라도, 표면 칩핑이 발생하지 않고, 디바이스(15)는 손상되지 않는다.
웨이퍼(11)의 표면(11a)측에 홈(19)이 형성되기 때문에, 웨이퍼(11)를 칩(27)으로 분할하고 칩으로 분할된 웨이퍼(11)를 다이싱 테이프에 전사한 후, 세정을 함으로써 칩(27)의 디바이스(15)측을 충분히 세정 가능하다.
또한, 본 발명의 웨이퍼의 가공 방법은, 웨이퍼(11)의 분할 예정 라인(13)을 따라서 TEG(Test Element Group) 등이 형성되어 있는 웨이퍼에 대하여 유효하다.
10 : 절삭 유닛 11 : 반도체 웨이퍼
13 : 분할 예정 라인 15 : 디바이스
16 : 절삭 블레이드 19 : 홈
20 : 집광기(레이저 헤드) 21 : 보호 테이프
23 : 개질층 24 : 연삭 유닛(연삭 수단)
25 : 크랙층 27 : 디바이스 칩

Claims (1)

  1. 교차하는 복수의 분할 예정 라인이 설정된 웨이퍼의 가공 방법으로서,
    웨이퍼의 표면으로부터 상기 분할 예정 라인을 따라서 마무리 두께에 이르지 않는 깊이의 복수의 홈을 형성하는 홈형성 단계와,
    상기 홈형성 단계를 실시한 후, 웨이퍼의 표면에 보호 테이프를 접착하는 보호 테이프 접착 단계와,
    상기 보호 테이프 접착 단계를 실시한 후, 상기 보호 테이프를 통해 웨이퍼를 척테이블로 유지하는 유지 단계와,
    상기 유지 단계를 실시한 후, 웨이퍼에 대하여 투과성을 갖는 파장의 레이저 빔의 집광점을 웨이퍼 내부의 상기 마무리 두께보다 이면측에 위치 부여하고, 상기 레이저 빔을 웨이퍼의 이면을 향하여 상기 분할 예정 라인을 따라서 조사하여, 웨이퍼 내부에 상기 분할 예정 라인을 따른 개질층을 형성하고 상기 개질층으로부터 상기 홈을 향하여 신장되는 상기 분할 예정 라인을 따른 크랙층을 형성하는 레이저 가공 단계와,
    상기 레이저 가공 단계를 실시한 후, 웨이퍼의 이면을 연삭 수단으로 연삭하여 상기 마무리 두께로 박화하고 상기 개질층을 제거하고, 웨이퍼를 상기 분할 예정 라인을 따라서 칩으로 분할하는 연삭 단계
    를 구비한 것을 특징으로 하는 웨이퍼의 가공 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190011189A (ko) * 2017-07-24 2019-02-01 가부시기가이샤 디스코 웨이퍼의 가공 방법
CN111987146A (zh) * 2020-09-21 2020-11-24 上海擎茂微电子科技有限公司 一种用于制备半导体器件的晶圆及晶圆的背面减薄方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6300763B2 (ja) * 2015-08-03 2018-03-28 株式会社ディスコ 被加工物の加工方法
JP6576211B2 (ja) * 2015-11-05 2019-09-18 株式会社ディスコ ウエーハの加工方法
JP6558541B2 (ja) * 2015-12-09 2019-08-14 株式会社ディスコ ウエーハの加工方法
JP6386696B1 (ja) 2016-10-03 2018-09-05 リンテック株式会社 半導体加工用粘着テープおよび半導体装置の製造方法
JP6720043B2 (ja) * 2016-10-05 2020-07-08 株式会社ディスコ 加工方法
KR102399356B1 (ko) * 2017-03-10 2022-05-19 삼성전자주식회사 기판, 기판의 쏘잉 방법, 및 반도체 소자
JP6649308B2 (ja) * 2017-03-22 2020-02-19 キオクシア株式会社 半導体装置およびその製造方法
JP6906845B2 (ja) * 2017-06-22 2021-07-21 株式会社ディスコ 被加工物の加工方法
JP6981800B2 (ja) 2017-07-28 2021-12-17 浜松ホトニクス株式会社 積層型素子の製造方法
JP2019029941A (ja) * 2017-08-02 2019-02-21 株式会社ディスコ 弾性波デバイス用基板の製造方法
JP7027234B2 (ja) * 2018-04-16 2022-03-01 株式会社ディスコ ウエーハの加工方法
JP7154860B2 (ja) * 2018-07-31 2022-10-18 株式会社ディスコ ウエーハの加工方法
CN109590288B (zh) * 2018-11-28 2021-06-04 四川大学 激光清洗透光介质透射面杂质的方法
US20220044935A1 (en) * 2018-12-21 2022-02-10 Tokyo Electron Limited Substrate processing apparatus and substrate processing method
TWI722642B (zh) * 2019-11-07 2021-03-21 長豐光學科技股份有限公司 薄型線路雷射加工方法
JP7433725B2 (ja) 2020-06-26 2024-02-20 株式会社ディスコ チップの製造方法
CN114160958A (zh) * 2021-12-07 2022-03-11 华东光电集成器件研究所 一种晶圆激光隐形切割与机械切割结合的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6438209A (en) 1987-08-04 1989-02-08 Nec Corp Preparation of semiconductor device
WO2003077295A1 (en) 2002-03-12 2003-09-18 Hamamatsu Photonics K.K. Method for dicing substrate
KR100852811B1 (ko) * 2005-11-09 2008-08-18 가부시끼가이샤 도시바 반도체 장치의 제조 방법
JP2012199374A (ja) * 2011-03-22 2012-10-18 Fujitsu Semiconductor Ltd 半導体チップの製造方法
JP2013004583A (ja) * 2011-06-13 2013-01-07 Tokyo Seimitsu Co Ltd 半導体基板の切断方法及び半導体基板の切断装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4440582B2 (ja) * 2003-09-10 2010-03-24 浜松ホトニクス株式会社 半導体基板の切断方法
JP4917257B2 (ja) * 2004-11-12 2012-04-18 浜松ホトニクス株式会社 レーザ加工方法
US20070155131A1 (en) * 2005-12-21 2007-07-05 Intel Corporation Method of singulating a microelectronic wafer
JP5595716B2 (ja) * 2009-11-18 2014-09-24 株式会社ディスコ 光デバイスウエーハの加工方法
JP5992731B2 (ja) * 2012-06-07 2016-09-14 株式会社ディスコ ウエーハの加工方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6438209A (en) 1987-08-04 1989-02-08 Nec Corp Preparation of semiconductor device
WO2003077295A1 (en) 2002-03-12 2003-09-18 Hamamatsu Photonics K.K. Method for dicing substrate
KR20040108660A (ko) * 2002-03-12 2004-12-24 하마마츠 포토닉스 가부시키가이샤 기판의 분할 방법
KR100852811B1 (ko) * 2005-11-09 2008-08-18 가부시끼가이샤 도시바 반도체 장치의 제조 방법
JP2012199374A (ja) * 2011-03-22 2012-10-18 Fujitsu Semiconductor Ltd 半導体チップの製造方法
JP2013004583A (ja) * 2011-06-13 2013-01-07 Tokyo Seimitsu Co Ltd 半導体基板の切断方法及び半導体基板の切断装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190011189A (ko) * 2017-07-24 2019-02-01 가부시기가이샤 디스코 웨이퍼의 가공 방법
CN111987146A (zh) * 2020-09-21 2020-11-24 上海擎茂微电子科技有限公司 一种用于制备半导体器件的晶圆及晶圆的背面减薄方法

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