KR20150083639A - 하부막 전처리 방법 및 이를 이용한 박막 형성 방법 - Google Patents
하부막 전처리 방법 및 이를 이용한 박막 형성 방법 Download PDFInfo
- Publication number
- KR20150083639A KR20150083639A KR1020140003420A KR20140003420A KR20150083639A KR 20150083639 A KR20150083639 A KR 20150083639A KR 1020140003420 A KR1020140003420 A KR 1020140003420A KR 20140003420 A KR20140003420 A KR 20140003420A KR 20150083639 A KR20150083639 A KR 20150083639A
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- film
- lower film
- thin film
- compound layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000010409 thin film Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 57
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 57
- 239000010703 silicon Substances 0.000 claims abstract description 57
- 239000010410 layer Substances 0.000 claims abstract description 48
- 239000000463 material Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 37
- -1 silane compound Chemical class 0.000 claims abstract description 34
- 229910000077 silane Inorganic materials 0.000 claims abstract description 21
- 238000000137 annealing Methods 0.000 claims abstract description 14
- 239000002356 single layer Substances 0.000 claims abstract description 12
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 7
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims abstract 4
- 239000010408 film Substances 0.000 claims description 88
- 239000001257 hydrogen Substances 0.000 claims description 11
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 239000004215 Carbon black (E152) Substances 0.000 claims description 6
- 229930195733 hydrocarbon Natural products 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 4
- 125000001931 aliphatic group Chemical group 0.000 claims description 3
- 125000003118 aryl group Chemical group 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 150000002430 hydrocarbons Chemical class 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 125000004432 carbon atom Chemical group C* 0.000 abstract 1
- 230000000052 comparative effect Effects 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 13
- 235000019592 roughness Nutrition 0.000 description 10
- 230000003746 surface roughness Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 150000002431 hydrogen Chemical class 0.000 description 5
- 238000007781 pre-processing Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000006911 nucleation Effects 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- PAYRUJLWNCNPSJ-UHFFFAOYSA-N Aniline Chemical compound NC1=CC=CC=C1 PAYRUJLWNCNPSJ-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000010926 purge Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- NLHHRLWOUZZQLW-UHFFFAOYSA-N Acrylonitrile Chemical compound C=CC#N NLHHRLWOUZZQLW-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 125000000217 alkyl group Chemical group 0.000 description 1
- KVNRLNFWIYMESJ-UHFFFAOYSA-N butyronitrile Chemical compound CCCC#N KVNRLNFWIYMESJ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02301—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment in-situ cleaning
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02499—Monolayers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
본 발명은 하부막 전처리 방법 및 이를 이용한 박막 형성 방법에 관한 것으로, 하부막이 형성된 기판을 준비하는 것, 상기 하부막 상에 유기 실란 화합물층을 형성하는 것 및 어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 실리콘 단원자층을 형성하는 것을 포함하되, 상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함하는 하부막 전처리 방법을 제공한다.
Description
본 발명은 하부막 전처리 방법 및 이를 이용한 박막 형성 방법에 관한 것으로, 상세하게는 이종 막질의 증착 전에 하부막을 전처리 하는 방법 및 이를 이용한 박막의 형성 방법에 관한 것이다.
반도체 장치는 실리콘 웨이퍼와 같은 반도체 기판 상에 소정의 박막을 형성하고, 이러한 박막을 전기적 특성을 갖는 패턴으로 형성함으로써 제조된다. 이때, 기판 상에 형성되는 박막은 주로 화학 기상 증착(chemical vapor deposition; CVD) 또는 원자층 증착(atomic layer deposition; ALD) 등을 통하여 형성된다.
최근, 기판의 대구경화와 함께 생산성의 재고 및 낮은 소비전력을 얻기 위해 소자의 디자인 룰은 축소되고, 이에 따라 반도체 장치의 집적도가 증가하는 추세이다. 이러한 반도체 장치의 고집적화 경향에 따라 단위 셀이 차지하는 영역이 축소되고 패턴의 선폭이 감소하고 있다. 그에 따라 박막의 두께는 점점 작아지고 있으며, 박막의 두께 균일성(uniformity)의 향상이 요구되고 있다.
이러한 요구에 대응하여 원자층 증착(ALD) 공정의 적용이 더욱 확대되고 있다. 그러나, 원자층 증착(ALD) 공정은 많은 양의 원료 가스를 필요로 하고 공정 시간(process time)이 길어 반도체 장치의 생산성 또는 경제성 관점에서 불리한 측면이 있다.
한편, 화학 기상 증착(CVD) 공정은 여전히 양산공정에서 필수적인 공정으로 사용되고 있다. 화학 기상 증착(CVD) 공정은 기체 상태 또는 플라즈마 상태의 전구체(precursor)를 기판의 표면으로 이동시켜 기판 표면 상의 화학반응에 의해 고체상태의 핵(nuclei)이 형성되고, 이러한 핵이 성장하여 박막을 형성하는 공정이다. 이와 같은 화학 기상 증착(CVD) 공정에서는, 초기 성장 모드에서 기판 표면 상에 핵이 얼마나 균일하게 성장하여 분포하느냐에 따라 박막의 두께 균일성이 영향 받을 수 있다. 따라서, 박막의 두께 균일성(uniformity)의 향상을 위해서는 이러한 핵의 불균일한 성장 분포를 제어하기 위한 기판의 표면 처리 방법이 요구된다.
본 발명이 해결하고자 하는 과제는 전처리를 통해 증착될 박막의 표면 모폴로지 및 두께 균일성을 향상시킬 수 있는 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 하부막 전처리 방법은 하부막이 형성된 기판을 준비하는 것; 상기 하부막 상에 유기 실란 화합물층을 형성하는 것; 및 어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 실리콘 단원자층을 형성하는 것을 포함하되, 상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함한다.
일 실시예에 따르면, 상기 유기 실란 화합물층을 형성하는 것은 상기 하부막의 표면에 전처리 소스 물질을 흡착시키는 것; 및 상기 전처리 소스 물질이 흡착된 상기 기판을 승온시키는 것을 포함하되, 상기 유기 실란 화합물층은 단일층일 수 있다.
일 실시예에 따르면, 상기 전처리 소스 물질은 실란 계열의 물질과 탄화 수소 계열 물질의 합성물 또는 실란 계열의 물질과 질소 함유 탄화 수소 계열의 물질의 합성물일 수 있다.
일 실시예에 따르면, 상기 전처리 소스 물질은 하기 화학식 1로 표시될 수 있다.
[화학식 1]
SinH2n +1X
상기 화학식 1에서,
n은 정수이고, X는 탄소(C)와 수소(H), 또는 탄소(C), 수소(H) 및 질소(N)가 연속적으로 결합된 지방족 또는 방향족 그룹이다.
일 실시예에 따르면, 상기 기판의 승온 속도는 1 내지 10 ℃/min 일 수 있다.
일 실시예에 따르면, 상기 어닐링 공정은 상기 실리콘과 상기 C-H의 결합 관계를 열분해 할 수 있도록 수행될 수 있다.
일 실시예에 따르면, 상기 어닐링 공정은 질소(N2) 또는 수소(H2) 분위기 하에 450 내지 550℃의 온도에서 수행될 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 박막의 형성 방법은 하부막이 형성된 기판을 준비하는 것; 상기 하부막 상에 유기 실란 화합물층을 형성하는 것; 어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 실리콘 단원자층을 형성하는 것; 및 상기 실리콘 단원자층이 형성된 하부막 상에 박막을 형성하는 것을 포함하되, 상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함한다.
일 실시예에 따르면, 상기 박막을 형성하는 것은 상기 실리콘 단원자층을 형성 후에 인 시튜(in-situ)로 수행될 수 있다.
일 실시예에 따르면, 상기 박막은 상기 하부막과 다른 물질을 포함할 수 있다.
본 발명의 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 따르면, 전처리 소스 물질로 유기 실란 화합물을 사용하여 하부막의 전 표면에 실리콘 단원자층을 고르게 형성함으로써, 하부막의 표면 분위기를 균일하게 할 수 있다. 이에 따라, 하부막 상에 증착되는 박막의 표면 모폴로지가 향상될 수 있다. 나아가, 하부막의 전 표면에 실리콘 단원자층이 고르게 형성됨으로써, 하부막 상의 박막 역시 고르게 증착되어 박막의 두께 균일성(uniformity)이 향상될 수 있다. 또한, 실리콘 단원자층은 원자 수준으로 하부막 상에 형성되므로, 하부막과 박막 사이에 개재되어도 반도체 소자의 전기적 특성에 영향을 미치지 않을 수 있다.
도 1은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 나타내는 순서도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 설명하기 위한 개념도들이다.
도 7은 도 6의 A 부분의 확대도이다.
도 8 및 도 9는 비교예 2와 실시예 1의 표면 거칠기를 비교하기 위한 AFM 사진들이다.
도 10은 전처리 공정의 수행 여부에 따른 실리콘막의 두께 균일성을 비교하기 위한 그래프이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 설명하기 위한 개념도들이다.
도 7은 도 6의 A 부분의 확대도이다.
도 8 및 도 9는 비교예 2와 실시예 1의 표면 거칠기를 비교하기 위한 AFM 사진들이다.
도 10은 전처리 공정의 수행 여부에 따른 실리콘막의 두께 균일성을 비교하기 위한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 나타내는 순서도이다. 도 2 내지 도 6은 본 발명의 일 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 설명하기 위한 개념도들이다. 도 7은 도 6의 A 부분의 확대도이다.
도 1 및 도 2를 참조하면, 하부막(110)이 형성된 기판(100)이 준비될 수 있다(S10). 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘/게르마늄 기판을 포함할 수 있다. 하부막(110)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있으며, 이에 제한되지 않는다. 하부막(110)은 이하에서 설명할 박막(130, 도 6 참조)과 다른 물질을 포함할 수 있다. 도시하지는 않았지만, 기판(100)은 도전 영역, 절연 영역 및/또는 도전 영역과 연결되는 도전 요소를 포함할 수 있다. 기판(100)은 반응 챔버(미도시) 내에 로딩(loading)될 수 있다.
다음으로, 기판(100)의 표면을 세정 처리하는 공정이 수행될 수 있다(S20). 세정 처리는 하부막(110) 상의 불순물 또는 자연 산화막을 제거하기 위해 수행될 수 있다. 일 실시예에 따르면, 세정 공정은 수소 어닐링 공정을 수행하는 것을 포함할 수 있으며, 반응 챔버 내에서 인-시츄(in-situ)로 수행될 수 있다. 다른 실시예에 따르면, 세정 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있으며, 반응 챔버에 로딩되기 전에 엑스-시츄(ex- situ)로 수행될 수 있다.
이어서, 반응 챔버 내에 전처리 소스 물질을 주입하는 것(S30), 반응 챔버를 승온시키는 것(S40) 및 어닐링 공정을 수행하는 것(S50)을 포함하는 전처리 공정이 수행될 수 있다.
상세하게, 도 1 및 도 3을 참조하면, 반응 챔버(미도시) 내에 전처리 소스 물질(115)이 주입될 수 있다(S30). 전처리 소스 물질(115)은 기화되어 가스 또는 라디칼 상태로 반응 챔버 내에 주입되어 기판(100) 상에 플로우(flow) 될 수 있다. 일 실시예에 있어서, 전처리 소스 물질(115)은 실란 계열의 물질과 탄화 수소 계열 물질의 합성 또는 실란 계열의 물질과 질소 함유 탄화 수소 계열의 물질이 합성된 유기 실란 화합물일 수 있다. 일 예로, 전처리 소스 물질(115)은 알킬 계열의 실란을 포함할 수 있다. 다른 예로, 전처리 소스 물질(115)은 트리 실란(Si3H4)과 아닐린(C6H5NH2)이 합성된 물질 또는 테트라 실란(Si4H10)과 부티로니트릴(C4H6N)이 합성된 물질일 수 있으나, 이에 제한되지 않는다. 전처리 소스 물질(115)은 하기 화학식 1과 같이 표시될 수 있다.
[화학식 1]
SinH2n +1X
화학식 1에서, n은 상수이고 X는 탄소(C)와 수소(H), 또는 탄소(C), 수소(H) 및 질소(N)가 연속적으로 결합된 지방족 또는 방향족 그룹이다. 도 3에서, n은 1인 것으로 도시되었으나, 이에 제한되지 않는다. n은 2 이상일 수 있으며, 바람직하게 2 내지 5 사이일 수 있다.
도 4를 참조하면, 전처리 소스 물질(115, 도 3 참조)이 기판(100) 상으로 이동하여 하부막(110)의 표면에 유기 실란 화합물층(117)이 흡착될 수 있다. 이러한 유기 실란 화합물층(117)은 실리콘(Si)과 적어도 하나의 C-H가 결합된 물질(X)을 포함할 수 있다.
전처리 소스 물질(115, 도 3 참조)이 주입될 때, 실리콘(Si)과 유기물(X)의 결합관계를 유지하며 실리콘(Si)이 하부막(110)의 표면에 흡착될 수 있도록 반응 챔버 내의 압력 및 온도가 조절될 수 있다. 일 예로, 반응 챔버 내의 압력은 10 ~ 100 Pa 사이로 유지되고, 기판(100)의 온도는 340 내지 390℃ 사이로 유지될 수 있다.
전처리 소스 물질(115, 도 3 참조)은 하부막(110)의 표면에 유기 실란 화합물층(117)이 고르게 흡착될 수 있도록 반응 챔버 내에 충분하게 주입될 수 있다. 이에 따라, 유기 실란 화합물층(117)은 하부막(110)의 전 표면에 조밀하게 흡착될 수 있다. 이 때, 실리콘(Si)과 결합되어 있는 유기물(X)은 하부막(110)의 표면에 흡착된 유기 실란 화합물층(117)이 다른 유기 실란 화합물과 결합하는 것을 억제할 수 있다. 이에 따라, 하부막(110) 상에 단일층의 유기 실란 화합물층(117)이 형성될 수 있다. 하부막(110) 상에 흡착되지 못한 전처리 소스 물질(115, 도 3 참조)은 퍼징(purging)에 의해 반응 챔버 외부로 배출될 수 있다.
계속해서 도 1을 참조하면, 하부막(110) 상에 흡착된 유기 실란 화합물층(117, 도 4 참조)이 안정화될 수 있도록 반응 챔버를 승온시킬 수 있다(S40). 승온 속도(Ramping Rate)는 1 내지 10 ℃/min일 수 있으며, 기판(100)의 온도가 450 ~ 550℃가 될 때까지 승온될 수 있다. 승온 속도 및 승온 온도는 전처리 소스 물질의 종류 및 공정 조건에 따라 달라질 수 있다.
도 1 및 도 5를 참조하면, 단일층의 유기 실란 화합물층(117, 도 4 참조)이 형성된 기판(100) 상에 어닐링 공정이 수행(S50)되어 실리콘 단원자층(120)이 형성될 수 있다.
어닐링 공정은 질소(N2) 또는 수소(H2) 분위기 하에 450 내지 550℃의 온도에서 수행될 수 있다. 어닐링 공정을 통해 Si-X 본딩(bonding)이 열분해되어 실리콘(Si) 원소에 결합된 유기물(X)이 제거될 수 있다. 그 결과, 하부막(110)의 표면에 실리콘 단원자층(120)이 형성될 수 있다. 즉, 하부막(110)의 표면을 실리콘(Si) 분위기화 할 수 있다. 이 후, 반응 챔버 내에 질소(N2) 또는 수소(H2)를 포함하는 불활성 가스를 주입하여 퍼지(purge) 공정이 수행될 수 있다.
도 1, 도 6 및 도 7을 참조하면, 실리콘 단원자층(120)이 형성된 하부막(110) 상에 박막(130)이 형성될 수 있다(S60). 박막(130)은 하부막(110)과 다른 물질을 포함할 수 있다. 일 예로, 하부막(110)이 실리콘 산화막인 경우 박막(130)은 실리콘막 또는 실리콘 질화막일 수 있다. 박막(130)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있으며, 전처리 효과를 높이기 위해 인 시튜(in-situ) 방법에 의해 전처리 공정(S30~S50)의 수행 후에 바로 증착될 수 있다.
이하 실시예들을 들어 본 발명을 더욱 상세히 설명한다.
실시예 1 내지 실시예 3은 실리콘 산화막이 증착된 기판 상에 전처리 공정(S30~S50, 도 1 참조)을 수행한 후 실리콘막을 일정 두께 별로 증착하였다. 실리콘막은 화학기상증착(CVD) 공정에 의해 인 시튜(in-situ)로 형성되었다. 이 후, 실리콘막들에 대하여 AFM(Atomic Force Microscope) 분석을 진행하였다.
비교예 1 내지 비교예 4는 실리콘 산화막이 증착된 기판 상에 전처리 공정(S30~S50, 도 1 참조)의 수행없이 화학기상증착(CVD) 공정에 의해 실리콘막을 일정 두께별로 증착하였다. 이 후, 실리콘막들에 대하여 AFM(Atomic Force Microscope) 분석을 진행하였다.
실시예 1 내지 실시예 3 및 비교예 1 내지 비교예 4의 AFM 분석 결과를 표 1에 정리하였다.
| 구 분 | 전처리 여부 | 실리콘막 두께(Å) | RMS roughness(Å) |
| 실시예 1 | O | 60 | 1.1 |
| 실시예 2 | O | 80 | 1.0 |
| 실시예 3 | O | 100 | 0.97 |
| 비교예 1 | X | 30 | 47 |
| 비교예 2 | X | 60 | 67 |
| 비교예 3 | X | 80 | 69 |
| 비교예 4 | X | 110 | 7.5 |
실시예들 및 비교예들의 표면 거칠기(RMS roughness) 값을 비교해보면, 실시예 1 내지 실시예 3의 경우 실리콘막의 두께와 상관없이 매우 평탄한 표면 조도(surface roughness)를 형성하고 있는 것을 알 수 있다. 즉, 100 Å 이하 두께에서도 실시예들의 표면 모폴로지(surface morphology)는 매우 양호한 것을 알 수 있다. 이에 반해, 비교예 1 내지 비교예 4의 경우 실시예들에 비해 표면 거칠기(RMS roughness) 값이 7 내지 70배 가량 더 큰 것을 알 수 있다.
이러한 비교예들의 표면 조도(surface roughness) 혹은 표면 모폴로지(surface morphology)의 불량은 하부막인 실리콘 산화막의 표면 분위기의 불균일성 등에 의해 기인된 것일 수 있다. 즉, 하부막의 표면 분위기의 불균일성 등에 기인하여 실리콘막의 초기 성장 시 뷸균일한 핵 성장으로 인해 비교예들의 표면 거칠기(RMS roughness) 값이 증가될 수 있다. 반면, 본 발명의 실시예에 따른 전처리 공정(S30~S50, 도 1 참조)을 수행한 경우, 하부막의 표면의 불균일성이 완화되어, 이 후 증착되는 실리콘막의 표면 조도(surface roughness)가 양호해질 수 있다.
또한, 두께에 따라 비교예들의 표면 거칠기(RMS roughness) 값들이 편차를 보이고 있는 것을 알 수 있다. 즉, 실리콘막의 두께가 증가할수록 비교예들의 표면 거칠기(RMS roughness) 값이 증가하다가 일정 두께 이상에서는 비교예들의 표면 거칠기(RMS roughness) 값이 낮아진 것을 알 수 있다. 이는 초기 성장 모드인 핵 성장시 실리콘 아일랜드(도 8의 B 참조)와 같은 불균일한 핵 성장으로 인해 실리콘막의 표면 거칠기(RMS roughness) 값이 증가하다가, 일정 두께 이상으로 실리콘막이 두꺼워지면서 실리콘 아일랜드(도 8의 B 참조)의 그레인(grain) 결합이 진행되어 실리콘막의 표면이 평탄해지는 것으로 해석될 수 있다.
도 8 및 도 9는 비교예 2와 실시예 1의 표면 거칠기를 비교하기 위한 AFM 사진들이다.
도 8 및 도 9를 참조하면, 전처리 공정(S30~S50, 도 1 참조)을 수행하지 않은 경우(비교예 2) 실리콘 아일랜드(B)와 같은 불균일한 핵 성장으로 인해 실리콘막의 표면 모폴로지(surface morphology)가 불량한 것을 알 수 있다. 이에 반해, 전처리 공정(S30~S50, 도 1 참조)을 수행한 경우(실시예 1) 실리콘막의 표면 모폴로지(surface morphology)는 매우 평탄한 것을 알 수 있다. 즉, 비교예 2의 표면 거칠기(RMS roughness) 값은 67Å이고, 실시예 1의 표면 거칠기(RMS roughness) 값은 1.1Å로써, 비교예 2보다 실시예 1이 더 평탄한 표면 조도(surface roughness)를 형성하고 있다.
도 10은 전처리 공정의 수행 여부에 따른 실리콘막의 두께 균일성을 비교하기 위한 그래프이다. 도 9는 실리콘 산화막이 증착된 기판 상에 실리콘막을 증착 후 기판의 x축을 따라 두께를 측정한 결과로써, 실리콘막의 증착전 전처리 공정(S30~S50, 도 1 참조)을 수행하지 않은 경우(a)와 전처리 공정(S30~S50, 도 1 참조)을 수행한 경우(b)를 비교하기 위한 그래프이다.
도 10을 참조하면, 전처리 공정(S30~S50, 도 1 참조)을 수행지 않은 경우(a)의 기판 내의 두께 균일성(uniformity)은 10.16%로써, 전처리 공정(S30~S50, 도 1 참조)을 수행한 경우(b)의 두께 균일성(uniformity)인 1.86%보다 6배 가량 높은 것을 알 수 있다. 즉, 전처리 공정(S30~S50, 도 1 참조)의 수행으로 표면 모폴로지(surface morphology)가 향상된 실리콘막의 경우 기판 내의 두께 균일성 역시 향상됨을 알 수 있다.
본 발명의 실시예에 따른 하부막 전처리 방법 및 이를 이용한 박막 형성 방법을 따르면, 전처리 소스 물질로 유기 실란 화합물을 사용하여 하부막의 전 표면에 실리콘 단원자층을 고르게 형성함으로써, 하부막의 표면 분위기를 균일하게 할 수 있다. 이에 따라, 하부막 상에 증착되는 박막의 표면 모폴로지가 향상될 수 있다. 나아가, 하부막의 전 표면에 실리콘 단원자층이 고르게 형성됨으로써, 하부막 상의 박막 역시 고르게 증착되어 박막의 두께 균일성(uniformity)이 향상될 수 있다. 또한, 실리콘 단원자층은 원자 수준으로 하부막 상에 형성되므로, 하부막과 박막 사이에 개재되어도 반도체 소자의 전기적 특성에 영향을 미치지 않을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 하부막이 형성된 기판을 준비하는 것;
상기 하부막 상에 유기 실란 화합물층을 형성하는 것; 및
어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 실리콘 단원자층을 형성하는 것을 포함하되,
상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함하는 하부막 전처리 방법. - 제 1 항에 있어서,
상기 유기 실란 화합물층을 형성하는 것은:
상기 하부막의 표면에 전처리 소스 물질을 흡착시키는 것; 및
상기 전처리 소스 물질이 흡착된 상기 기판을 승온시키는 것을 포함하되,
상기 유기 실란 화합물층은 단일층인 하부막 전처리 방법. - 제 2 항에 있어서,
상기 전처리 소스 물질은 실란 계열의 물질과 탄화 수소 계열 물질의 합성물 또는 실란 계열의 물질과 질소 함유 탄화 수소 계열의 물질의 합성물인 하부막 전처리 방법. - 제 2 항에 있어서,
상기 전처리 소스 물질은 하기 화학식 1로 표시되는 하부막 전처리 방법.
[화학식 1]
SinH2n +1X
상기 화학식 1에서,
n은 정수이고, X는 탄소(C)와 수소(H), 또는 탄소(C), 수소(H) 및 질소(N)가 연속적으로 결합된 지방족 또는 방향족 그룹이다. - 제 2 항에 있어서,
상기 기판의 승온 속도는 1 내지 10 ℃/min 인 하부막 전처리 방법. - 제 1 항에 있어서,
상기 어닐링 공정은 상기 실리콘과 상기 C-H의 결합 관계를 열분해 할 수 있도록 수행되는 하부막 전처리 방법. - 제 6 항에 있어서,
상기 어닐링 공정은 질소(N2) 또는 수소(H2) 분위기 하에 450 내지 550℃의 온도에서 수행되는 하부막 전처리 방법. - 하부막이 형성된 기판을 준비하는 것;
상기 하부막 상에 유기 실란 화합물층을 형성하는 것;
어닐링 공정을 수행하여 상기 유기 실란 화합물층으로부터 실리콘 단원자층을 형성하는 것; 및
상기 실리콘 단원자층이 형성된 하부막 상에 박막을 형성하는 것을 포함하되,
상기 유기 실란 화합물층은 실리콘과 적어도 하나의 C-H가 결합된 물질을 포함하는 박막 형성 방법. - 제 8 항에 있어서,
상기 박막을 형성하는 것은 상기 실리콘 단원자층을 형성 후에 인 시튜(in-situ)로 수행되는 박막 형성 방법. - 제 8 항에 있어서,
상기 박막은 상기 하부막과 다른 물질을 포함하는 박막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140003420A KR101565042B1 (ko) | 2014-01-10 | 2014-01-10 | 하부막 전처리 방법 및 이를 이용한 박막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140003420A KR101565042B1 (ko) | 2014-01-10 | 2014-01-10 | 하부막 전처리 방법 및 이를 이용한 박막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150083639A true KR20150083639A (ko) | 2015-07-20 |
| KR101565042B1 KR101565042B1 (ko) | 2015-11-03 |
Family
ID=53873941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140003420A KR101565042B1 (ko) | 2014-01-10 | 2014-01-10 | 하부막 전처리 방법 및 이를 이용한 박막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101565042B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8936829B2 (en) | 2008-01-30 | 2015-01-20 | Tokyo Electron Limited | Method of aftertreatment of amorphous hydrocarbon film and method for manufacturing electronic device by using the aftertreatment method |
-
2014
- 2014-01-10 KR KR1020140003420A patent/KR101565042B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR101565042B1 (ko) | 2015-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110431661B (zh) | 用于用非晶硅膜对高深宽比沟槽进行间隙填充的两步工艺 | |
| US9230796B2 (en) | A-Si seasoning effect to improve SiN run-to-run uniformity | |
| US9281189B2 (en) | Wafer and method of fabricating the same | |
| US8722526B2 (en) | Growing of gallium-nitrade layer on silicon substrate | |
| US9165768B2 (en) | Method for deposition of silicon carbide and silicon carbide epitaxial wafer | |
| US10643841B2 (en) | Surface modification to improve amorphous silicon gapfill | |
| CN103603048B (zh) | 一种用于生产碳化硅外延片的化学气相沉积设备 | |
| KR101364995B1 (ko) | 반도체 기판의 제조방법 | |
| US20100144127A1 (en) | METHOD FOR REDUCING AGGLOMERATION OF Si LAYER, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND VACUUM TREATMENT APPARATUS | |
| KR101290996B1 (ko) | 반도체 장치의 제조 방법 및 기판 처리 장치 | |
| TW200721353A (en) | Electrostatic chuck, thin film manufacturing apparatus having the same, thin film manufacturing method, and substrate surface treatment method | |
| KR101565042B1 (ko) | 하부막 전처리 방법 및 이를 이용한 박막 형성 방법 | |
| KR102357328B1 (ko) | 도핑된 ⅳ족 재료들을 성장시키는 방법 | |
| CN113053731B (zh) | 镓金属薄膜的制作方法以及氮化镓衬底的保护方法 | |
| US20170256410A1 (en) | Method and apparatus for depositing amorphous silicon film | |
| US20140290566A1 (en) | Process of Surface Treatment for Wafer | |
| CN115012032B (zh) | 多晶硅薄膜及其形成方法 | |
| KR102179281B1 (ko) | 박막 증착 장치, 이를 포함하는 기판 처리 시스템 및 박막 증착 방법 | |
| US20210108331A1 (en) | Film forming apparatus and film forming method | |
| KR102417484B1 (ko) | 에피택셜 웨이퍼 및 그 제조 방법 | |
| KR20230060120A (ko) | 탄소 도핑된 비정질 실리콘 박막을 이용한 박막 증착 방법 | |
| TWI400746B (zh) | Chemical Vapor Deposition of Thin Film Transistor and Its Pre - Deposition Structure | |
| KR20220036298A (ko) | 기판 처리 방법 | |
| CN104947085A (zh) | 掩膜的沉积方法、掩膜及半导体器件的刻蚀方法 | |
| KR20100033197A (ko) | 웨이퍼 증착장치 및 그 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180928 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190925 Year of fee payment: 5 |