KR20150082806A - 발광 소자 패키지 - Google Patents

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KR20150082806A
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Abstract

실시 예의 발광 소자 패키지는 헤더 및 헤더 위의 캐비티에 배치되는 발광 소자를 포함하고, 발광 소자는 기판과, 기판 아래에 배치되며 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 서브 마운트와, 서브 마운트 위에 전기적으로 이격되어 배치된 제1 및 제2 금속 패드와, 제1 금속 패드와 제1 도전형 반도체층 사이에 배치된 제1 범프 및 제2 금속 패드와 제2 도전형 반도체층 사이에 배치된 제2 범프를 포함하고, 제1 도전형 반도체층은 평면에서 제2 도전형 반도체층이 배치된 활성 영역의 사방을 둘러싸도록 형성되는 제1 영역 및 평면에서 활성 영역에 의해 사방이 둘러싸여진 형상을 갖고 제1 범프가 배치된 적어도 하나의 제2 영역을 포함한다.

Description

발광 소자 패키지{Light emitting Device package}
실시 예는 발광 소자 패키지에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD:Laser Diode) 등 발광 소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
도 1은 기존의 발광 소자의 평면도를 나타낸다.
도 1에 도시된 기존의 발광 소자는 n형 반도체층(10), 활성(active) 영역(20), p형 범프(30-1, 30-2, 30-3) 및 n형 범프(40)로 구성된다.
기존의 발광 소자는 도 1에 비록 도시되지는 않았지만, 활성 영역(20)에서 p형 반도체층과 발광층을 더 포함한다. 발광층은 n형 반도체층(10) 위에 배치되고, p형 반도체층은 발광층 위에 배치된다. 도 1에 도시된 구조를 갖는 기존의 발광 소자의 발광 효율을 증가시키기 위한 다양한 연구가 진행되고 있다.
실시 예는 개선된 발광 효율을 갖는 발광 소자 패키지를 제공한다.
실시 예의 발광 소자 패키지는, 헤더; 및 상기 헤더 위의 캐비티에 배치되는 발광 소자를 포함하고, 상기 발광 소자는 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 서브 마운트; 상기 서브 마운트 위에 전기적으로 이격되어 배치된 제1 및 제2 금속 패드; 상기 제1 금속 패드와 상기 제1 도전형 반도체층 사이에 배치된 제1 범프; 및 상기 제2 금속 패드와 상기 제2 도전형 반도체층 사이에 배치된 제2 범프를 포함하고, 상기 제1 도전형 반도체층은 평면에서 상기 제2 도전형 반도체층이 배치된 활성 영역의 사방을 둘러싸도록 형성되는 제1 영역; 및 평면에서 상기 활성 영역에 의해 사방이 둘러싸여진 형상을 갖고 상기 제1 범프가 배치된 적어도 하나의 제2 영역을 포함할 수 있다.
상기 발광 소자는 상기 제1 도전형 반도체층의 상기 제1 영역과 제2 영역을 서로 전기적으로 연결하는 연결 금속층; 및 상기 제2 도전형 반도체층과 상기 연결 금속층 사이 및 상기 활성층과 상기 연결 금속층 사이에 배치되는 절연층을 더 포함하고, 상기 제1 범프는 상기 연결 금속층과 상기 제1 금속 패드 사이에 배치될 수 있다.
상기 발광 소자의 에지와 상기 활성 영역 사이의 평면 거리는 19 ㎛ 내지 70 ㎛일 수 있다.
상기 활성 영역은 길이 방향을 따라 가변된 폭을 갖거나, 일정한 폭을 가질 수 있다.
상기 활성 영역은 상기 제2 범프와 연결되는 제3 영역; 및 상기 제3 영역 사이의 제4 영역을 포함하고, 상기 제4 영역의 평면 폭은 상기 제3 영역의 평면 폭보다 작을 수 있다.
상기 제1 범프는 제2 영역에 배치되지 않을 수 있다.
상기 발광 소자는 상기 연결 금속층과 상기 제2 영역의 상기 제1 도전형 반도체층 사이에 배치된 제1 전극; 및 상기 제2 도전형 반도체층과 상기 제2 범프 사이에 배치된 제2 전극을 더 포함할 수 있다.
상기 제1 전극은 상기 제1 또는 제2 영역 중 적어도 하나의 영역에 배치될 수 있다. 상기 제1 및 제2 전극 각각은 이중층 구조를 가질 수 있다.
상기 제2 범프는 평면에서 대칭 형상을 갖거나, 상기 활성 영역은 평면에서 대칭 형상을 가질 수 있다.
상기 발광 소자 패키지는 상기 헤더 위에 배치되어 상기 캐비티를 형성하는 측벽부; 상기 발광 소자의 상기 제1 및 제2 금속 패드와 전기적으로 각각 연결되는 제1 및 제2 와이어; 상기 제1 및 제2 와이어를 통해 상기 제1 및 제2 금속 패드와 각각 전기적으로 연결되는 제1 및 제2 리드선; 및 상기 캐비티에 채워져 상기 발광 소자를 포위하도록 배치된 몰딩 부재를 더 포함할 수 있다.
실시 예에 따른 발광 소자 패키지는 활성 영역이 발광 소자의 에지에 가깝게 배치되기 때문에 발광 효율을 극대화시키고 대전류용에 적합하며, 발광 소자의 에지를 대향하는 활성 영역이 곡선 평면 형태를 가지므로 우수한 열 방출 효율을 갖는다.
도 1은 기존의 발광 소자의 평면도를 나타낸다.
도 2는 일 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 3은 도 2에 도시된 I-I'선을 따라 절취한 단면도를 나타낸다.
도 4는 도 2에 도시된 Ⅱ-Ⅱ' 선을 따라 절취한 단면도를 나타낸다.
도 5는 도 2 내지 도 4에 도시된 발광 소자에서 제1 및 제2 도전형 반도체층 만의 평면도를 나타낸다.
도 6 내지 도 12는 도 2 내지 도 4에 도시된 발광 소자의 제조 방법을 설명하기 위한 도면들을 나타낸다.
도 13은 다른 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 14는 도 13에 도시된 발광 소자에서 제1 및 제2 도전형 반도체층만의 평면도를 나타낸다.
도 15a 내지 도 15c는 도 13에 도시된 발광 소자의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다.
도 16 (a) 내지 (d)는 도 1에 도시된 기존의 발광 소자의 발광 이미지를 나타낸다.
도 17a 및 도 17b는 활성 영역과 발광 소자의 에지 간의 거리가 서로 다른 도 1에 도시된 기존의 발광 소자를 나타낸다.
도 18은 실시 예에 따른 발광 소자 패키지의 단면도이다.
도 19는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 20은 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프를 나타낸다.
도 21은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 장치를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 실시 예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.
또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
이하, 일 실시 예에 의한 발광 소자(100A)를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2는 일 실시 예에 의한 발광 소자(100A)의 평면도를 나타내고, 도 3은 도 2에 도시된 I-I'선을 따라 절취한 단면도를 나타내고, 도 4는 도 2에 도시된 Ⅱ-Ⅱ' 선을 따라 절취한 단면도를 나타내고, 도 5는 도 2 내지 도 4에 도시된 발광 소자(100A)에서 제1 및 제2 도전형 반도체층(132, 136) 만의 평면도를 나타낸다.
도 2 내지 도 5를 참조하면, 발광 소자(100A)는 기판(110), 버퍼층(112), 발광 구조물(130), 서브 마운트(submount)(140), 제1 및 제2 금속 패드(152, 154), 제1 및 제2 범프(162, 164), 연결 금속층(170), 절연층(또는, 층간 절연막)(180, 182), 제1 전극(192-1, 192-2) 및 제2 전극(194)을 포함한다.
기판(110) 아래에 발광 구조물(130)이 배치된다.
기판(110)은 투광성 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 또는 Si 중 적어도 하나를 포함할 수 있다.
기판(110)과 발광 구조물(130) 사이에 버퍼층(112)이 더 배치될 수도 있다.
버퍼층(112)은 기판(110)과 발광 구조물(130) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 130) 사이에 배치될 수 있다. 버퍼층(112)은 투광성 물질을 포함할 수 있으며, 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층(112)은 단층 또는 다층 구조를 가질 수도 있다. 경우에 따라서, 버퍼층(112)은 생략될 수도 있다.
발광 구조물(130)은 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)을 포함한다.
제1 도전형 반도체층(132)은 버퍼층(112)과 활성층(134) 사이에 배치되며, 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(132)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
제1 도전형 반도체층(132)은 투광성 물질을 포함할 수 있으며 예를 들어 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(132)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(134)은 제1 도전형 반도체층(132)과 제2 도전형 반도체층(136) 사이에 배치되며, 제1 도전형 반도체층(132)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(136)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(134)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(134)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(134)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(134)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(134)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다. 예를 들어, 활성층(134)은 100 ㎚ 내지 400 ㎚ 예를 들어, 100 ㎚ 내지 280 ㎚ 자외선 파장 대역의 광을 방출할 수 있다.
제2 도전형 반도체층(136)은 활성층(134) 아래에 배치되며, 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(136)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(136)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(136)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(132)은 n형 반도체층으로, 제2 도전형 반도체층(136)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(132)은 p형 반도체층으로, 제2 도전형 반도체층(136)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(130)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
한편, 제1 전극(192-1, 192-2)은 메사 식각(Mesa etching)에 의해 노출된 제1 도전형 반도체층(132) 아래에 배치된다. 제2 전극(194)은 제2 도전형 반도체층(136) 아래에 배치된다.
제1 전극(192-1, 192-2) 및 제2 전극(194) 각각은 활성층(134)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 및 제2 도전형 반도체층(132, 136) 아래에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 또한, 도 3 및 도 4에 도시된 제1 전극(192-1, 192-2)과 제2 전극(194) 각각은 단일층 구조를 갖지만, 실시 예는 이에 국한되지 않는다. 즉, 제1 전극(192-1, 192-2) 및 제2 전극(194) 각각은 단층 또는 다층 구조를 가질 수도 있다.
제1 전극(192-1, 192-2) 및 제2 전극(194) 각각은 예를 들어, 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.
제1 전극(192-1, 192-2)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하여 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(192-1, 192-2)과 제1 도전형 반도체층(132) 사이에 배치될 수도 있다.
특히, 제2 전극(194)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제2 전극(194)은 전술한 금속 물질과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
또한, 제2 전극(194)은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 만일, 제2 전극(194)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.
서브 마운트(140) 위에 제1 및 제2 금속 패드(152, 154)는 전기적으로 이격되어 배치된다. 서브 마운트(140)는 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체 기판으로 이루어질 수 있으며, 이에 국한되지 않고 열전도도가 우수한 반도체 물질로 이루어질 수도 있다. 또한, 서브 마운트(140) 내에 제너 다이오드 형태의 정전기(ESD:Electro Static Discharge) 방지를 위한 소자가 포함될 수도 있다.
만일, 서브 마운트(140)가 Si과 같이 전기적 전도성을 갖는 물질로 구현된 경우, 비록 도시되지는 않았지만, 제1 및 제2 금속 패드(152, 154)와 서브 마운트(140) 사이에 보호층이 더 배치될 수도 있다. 여기서, 보호층은 절연 물질로 이루어질 수 있다.
제1 범프(162)는 제1 금속 패드(152)와 제1 도전형 반도체층(132) 사이에 배치된다. 제2 범프(164)는 제2 금속 패드(154)와 제2 도전형 반도체층(136) 사이에 배치된다. 이때, 제1 범프(162)는 연결 금속층(170)과 제1 전극(192-2)을 통해 제1 도전형 반도체층(132)과 연결되고, 제2 범프(164)는 제2 전극(194)를 통해 제2 도전형 반도체층(136)과 연결된다.
실시 예에 의하면, 도 2에 예시된 바와 같이 제2 범프(164)는 평면에서 대칭 형상을 가질 수도 있고, 도시된 바와 달리 비대칭 형상을 가질 수도 있다.
전술한 도 2에 예시된 발광 소자(100A)에서 제2 범프(164)의 개수는 12개인 것으로 도시되고, 도 3 및 도 4에 도시된 발광 소자(100A)에서 제1 범프(162)의 개수는 3개인 것으로 도시되며, 발광 소자(100A)의 평면 형상을 사각형인 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 발광 소자(100A)는 사각형 이외에도 다양한 다각형 평면 형상을 가질 수 있고, 제1 및 제2 범프(162, 164) 각각의 개수는 다양할 수 있다.
제1 전극(192-2)은 제1 범프(162)를 통해 서브 마운트(140) 위의 제1 금속 패드(152)에 전기적으로 연결되며, 제2 전극(194)은 제2 범프(164)를 통해 서브 마운트(140) 위의 제2 금속 패드(154)에 전기적으로 연결된다.
비록 도시되지는 않았지만, 제1 전극(192-2)과 제1 범프(162) 사이에 제1 상부 범프 금속층(미도시)이 더 배치되고, 제1 금속 패드(152)와 제1 범프(162) 사이에 제1 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제1 상부 범프 금속층과 제1 하부 범프 금속층은 제1 범프(162)가 위치할 자리를 표시하는 역할을 수행한다. 이와 비슷하게, 제2 전극(194)과 제2 범프(164) 사이에 제2 상부 범프 금속층(미도시)이 더 배치되고, 제2 금속 패드(154)와 제2 범프(164) 사이에 제2 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제2 상부 범프 금속층과 제2 하부 범프 금속층은 제2 범프(164)가 위치할 자리를 표시하는 역할을 수행한다.
도 2 내지 도 5를 참조하면, 활성 영역(AA:Active Area)(또는, 발광 영역)은 제2 도전형 반도체층(136)이 배치된 영역에 해당한다. 활성 영역(AA)에는 제2 전극(194) 및 활성층(134)이 배치된다. 실시 예에 의하면, 도 5에 예시된 바와 같이, 활성 영역(AA)은 평면에서 대칭 형상을 가질 수 있다.
또한, 실시 예에 의하면, 제1 도전형 반도체층(132)은 제1 및 제2 영역(A1, A2)을 포함할 수 있다. 도 5를 참조하면, 제1 영역(A1)은 평면에서 활성 영역(AA)의 사방을 둘러싸는 형상을 갖는 영역이고, 제2 영역(A2)은 평면에서 활성 영역(AA)에 의해 사방이 둘러싸여진 형상을 갖는 영역이다.
후술되는 바와 같이 활성 영역(AA)이 발광 소자(100A)의 에지(E)에 가깝게 배치될수록 발광 소자(100A)의 발광 효율은 증가한다. 따라서, 실시 예에 의하면, 활성 영역(AA)이 평면에서 제1 도전형 반도체층(132)의 제2 영역(A2)의 사방을 포위하는(또는, 둘러싸는) 형상을 가지므로, 활성 영역(AA)이 발광 소자(100A)의 에지(E)에 가깝게 배치될 수 있다. 또한, 이와 같이, 활성 영역(AA)이 발광 소자(100A)의 에지(E)에 가깝게 배치될 경우 10 ㎃ 이상의 큰 순방향 전류 특성을 가질 수 있다.
만일, 발광 소자(100A)의 에지(E)와 활성 영역(AA) 사이의 평면 거리(d1)가 너무 작을 경우, 제1 영역(A1)에 배치되는 제2 전극(192-1)의 폭이 작아져서 순방향 턴 온 전압이 상승할 수 있다. 이를 방지하기 위해, 예를 들어 평면 거리(d1)는 19 ㎛ 이상일 수 있다. 또한, 평면 거리(d1)가 너무 클 경우, 활성 영역(AA)과 에지(E) 사이의 간격이 너무 벌어져서 발광 효율의 개선이 미미할 수 있다. 예를 들어 평면 거리(d1)는 70 ㎛ 이하일 수 있다.
전술한 바와 같이 활성 영역(AA)을 에지(E)가 가깝게 배치하기 위해, 평면 거리(d1)가 작기 때문에, 제1 도전형 반도체층(132)의 제1 영역(A1)에는 제1 범프(162)가 배치되지 않고 제2 영역(A2)에만 제1 범프(162)가 배치될 수 있다.
이 경우, 도 4에 예시된 바와 같이, 연결 금속층(170)은 제1 도전형 반도체층(132)의 제1 영역(A1)과 제2 영역(A2)을 서로 전기적으로 연결하는 역할을 한다. 이를 위해 연결 금속층(170)은 전기적 전도성을 갖는 물질로 이루어질 수 있다.
또한, 도 4를 참조하면, 절연층(180, 182)은 제2 도전형 반도체층(136)과 연결 금속층(170)의 사이에 배치되어, 이들(136, 170)을 서로 전기적으로 분리하는 역할을 한다. 또한, 절연층(180, 182)은 활성층(134)과 연결 금속층(170) 사이에 배치되어, 이들(134, 170)을 서로 전기적으로 분리하는 역할을 한다. 또한, 절연층(180)은 제2 전극(194)과 연결 금속층(170) 사이에 배치되어, 이들(194, 170)을 서로 전기적으로 분리하는 역할을 한다.
이를 위해, 절연층(180, 182)은 전기적인 절연 물질로 이루어질 수 있다. 예를 들어, 절연층(180, 182)은 투광성 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있으며, 절연성을 갖는 분산 브래그 반사층(DBR:Distributed Bragg Reflector) 등으로 구현될 수도 있으며, 실시 예는 이에 국한되지 않는다.
전술한 바와 같이, 연결 금속층(170)이 배치될 경우, 제2 영역(A2)에서 제1 범프(162)는 연결 금속층(170)과 제1 금속 패드(152) 사이에 배치되고, 제2 영역(A2)의 제1 도전형 반도체층(132)에 배치된 제1 전극(192-2)은 제1 도전형 반도체층(132)과 연결 금속층(170) 사이에 배치된다.
도 3 및 도 4에 도시된 발광 소자(100A)에서, 제1 전극(192-1, 192-2)은 제1 도전형 반도체층(132)의 제1 영역(A1)과 제2 영역(A2)에 모두 배치된 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 도 3 및 도 4에 도시된 바와 달리 제1 전극은 제1 영역(A1) 또는 제2 영역(A2) 중 적어도 하나의 영역에 배치될 수 있다. 그러나, 전술한 바와 같이, 발광 소자(100A)의 순방향 턴온 전압을 낮추기 위해서, 도 3 및 도 4에 도시된 바와 같이, 제1 및 제2 영역(A1, A2) 모두에 제1 전극(192-1, 192-2)이 배치됨이 바람직할 수 있다.
또한, 도 2 및 도 5를 참조하면, 활성 영역(AA)은 길이 방향을 따라 가변된 폭을 가질 수 있다. 예를 들어, 활성 영역(AA)은 도 5에 예시된 바와 같이, 제3 및 제4 영역(A3, A4)을 포함할 수 있다. 제3 영역(A3)은 제2 범프(164)와 연결되는 영역으로 정의되고, 제4 영역(A4)은 제3 영역(A3) 사이의 영역으로 정의되며 제2 범프(164)와 연결되지 않은 영역이다.
제3 영역(A3)은 제2 범프(164)가 연결되기 때문에, 제2 범프(164)를 통해 서브 마운트(140)로의 열의 배출이 양호할 수 있다. 그러나, 제4 영역(A4)의 경우 제2 범프(164)가 연결되지 않으므로 방열 특성이 열악할 수 있다. 이를 개선하기 위해, 제4 영역(A4)의 평면 폭(L2)은 제3 영역(A3)의 평면 폭(L1)보다 작을 수 있다.
이하, 전술한 도 2 내지 도 5에 도시된 발광 소자(100A)의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 6 내지 도 12는 도 2 내지 도 4에 도시된 발광 소자(100A)의 제조 방법을 설명하기 위한 도면들을 나타낸다. 여기서, 제조 방법을 설명하기 위한 도 6, 도 7, 도 8a, 도 9a, 도 10a, 도 11 및 도 12는 공정 단면도를 나타내고, 도 5, 도 8b, 도 9b 및 도 10b는 공정 평면도를 나타낸다.
도 6을 참조하면, 기판(110) 위에 버퍼층(112)을 형성한다.
투광성 물질로 기판(110)을 준비할 수 있으며, 예를 들어, 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 또는 Si 중 적어도 하나로 기판(110)을 준비할 수 있다.
투광성 물질에 의해 버퍼층(112)을 형성할 수 있다. 버퍼층(112)은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질에 의해 형성할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층(112)은 단층 또는 다층 구조의 형태로 형성될 수도 있으며, 경우에 따라서, 버퍼층(112)의 형성은 생략될 수도 있다.
버퍼층(112) 위에 발광 구조물(130)을 형성한다.
발광 구조물(130)은 버퍼층(112) 위에 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)을 순차적으로 적층하여 형성될 수 있다.
제1 도전형 반도체층(132)은 버퍼층(112)과 활성층(134) 사이에 배치되며, 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(132)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
제1 도전형 반도체층(132)은 투광성 물질을 포함할 수 있으며 예를 들어 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(132)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(134)은 제1 도전형 반도체층(132)과 제2 도전형 반도체층(136) 사이에 배치되며, 제1 도전형 반도체층(132)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(136)을 통해서 주입되는 정공(또는, 전자)가 서로 만나서, 활성층(134)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(134)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(134)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(134)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(134)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다. 예를 들어, 활성층(134)은 100 ㎚ 내지 400 ㎚ 예를 들어, 100 ㎚ 내지 280 ㎚ 자외선 파장 대역의 광을 방출할 수 있다.
제2 도전형 반도체층(136)은 활성층(134) 위에 배치되며, 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(136)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(136)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(136)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이후, 도 5 및 도 7을 참조하면, 발광 구조물(130)의 제2 도전형 반도체층(136)과, 활성층(134)과, 제1 도전형 반도체층(132)의 일부를 메사 식각(Mesa etching)하여 제1 도전형 반도체층(132)의 일부를 노출시킨다. 이와 같은 메사 식각에 의해, 활성 영역(AA)과 제1 도전형 반도체층(132)의 제1 및 제2 영역(A1, A2)이 정의된다.
이후, 도 8a 및 도 8b를 참조하면, 제1 도전형 반도체층(132)의 제1 영역(A1)의 상부에 제1 전극(192-1)을 형성함과 동시에 제2 영역(A2)의 상부에 제1 전극(192-2)을 형성한다. 이때, 제1 영역(A1)에서, 제1 전극(192-1)은 활성 영역(AA)에 있는 제1 도전형 반도체층(132)의 측벽으로부터 제1 폭(W1)만큼 이격되고 에지(E)로부터 제2 폭(W2)만큼 이격되어 형성될 수 있다. 또한, 제2 영역(A2)에서, 제1 전극(192-2)은 활성 영역(AA)에 있는 제1 도전형 반도체층(132)의 측벽으로부터 제3 폭(W3p)만큼 이격되어 형성될 수 있다.
제1 전극(192-1, 192-2)은 활성층(134)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 도전형 반도체층(132) 위에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 또한, 제1 전극(192-1, 192-2)은 단일층 또는 다층 구조로 형성될 수도 있다.
제1 전극(192-1, 192-2)은 예를 들어, 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합에 의해 형성될 수 있다. 제1 전극(192-1, 192-2)이 제1 도전형 반도체층(132)과 오믹 접촉하는 물질로 형성될 경우 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있지만, 별도의 오믹층이 제1 전극(192-1, 192-2)과 제1 도전형 반도체층(132) 사이에 배치될 수도 있다.
이후, 도 9a 및 도 9b를 참조하면, 제2 도전형 반도체층(136)의 상부에 제2 전극(194)을 형성한다. 이때, 제2 전극(194)은 제1 영역(A1)과 활성 영역(AA)의 경계로부터 제4 폭(W4)만큼 이격되어 형성되고, 제2 영역(A1)과 활성 영역(AA)의 경계로부터 제5 폭(W5)만큼 이격되어 형성될 수 있다.
제2 전극(194)은 활성층(134)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제2 도전형 반도체층(136) 위에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 또한, 제2 전극(194)은 단일층 또는 다층 구조로 형성될 수도 있다.
제2 전극(194)은 예를 들어, 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합에 의해 형성될 수도 있다. 특히, 제2 전극(194)은 투명 전도성 산화막(TCO)일 수도 있다. 예를 들어, 제2 전극(194)은 전술한 금속 물질과 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, GZO, IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나에 의해 형성될 수 있으며, 실시 예는 이러한 재료로 한정되지 않는다.
또한, 제2 전극(194)은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다.
이후, 도 10a 및 도 10b를 참조하면, 절연층(180, 182)을 형성한다. 여기서, 도 10a 및 도 10b는 도 3에 도시된 반도체 소자(100A)의 공정 단면도에 해당한다. 도 3, 도 10a 및 도 10b를 참조하면, 절연층(180, 182)은 제1 전극(192-1)의 상부 일부면과, 제1 전극(192-1)에 의해 덮이지 않고 노출된 제1 도전형 반도체층(132)의 상부(132-1) 및 측부(132-2)와, 활성층(134)의 측부(134-1)와, 제2 도전형 반도체층(136)의 측부(136-1), 제2 전극(194)에 의해 덮이지 않고 노출된 제2 도전형 반도체층(136)의 상부(136-2) 및 제2 전극(194)의 상부 일부면에 형성된다.
또한, 도 4에 도시된 바와 같이, 절연층(180, 182)은 연결 금속층(170)이 제1 전극(192-1)으로부터 다른 제1 전극(192-2)으로 가로 지르는 활성 영역(AA)의 전체를 덮도록 형성될 수도 있다.
절연층(180, 182)은 전기적인 절연 물질로 형성될 수 있다. 예를 들어, 절연층(180, 182)은 투광성 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있으며, 전기적인 절연성을 갖는 분산 브래그 반사층(DBR:Distributed Bragg Reflector) 등으로 구현될 수도 있으며, 실시 예는 이에 국한되지 않는다.
이후, 도 3에 도시된 바와 같이, 제1 영역(A1)에서 제1 전극(192-1)의 상부 및 측부와, 제2 영역(A2)에서 제1 전극(192-2)의 상부에 연결 금속층(170)을 형성한다. 이때, 도 4에 도시된 바와 같이, 제1 및 제2 영역(A1, A2)의 제1 전극(192-1, 192-2)을 서로 전기적으로 연결하도록 연결 금속층(170)을 형성한다. 이와 같이, 연결 금속층(170)이 형성될 경우, 발광 소자(100A)는 도 2에 도시된 바와 같은 평면 형상을 갖는다. 연결 금속층(170)은 전기적 전도성을 갖는 물질로 이루어질 수 있다.
한편, 도 11을 참조하면, 도 6, 도 5, 도 7 내지 도 10b에 도시된 공정이 진행되는 동안 별개의 공정으로 서브 마운트(140) 상에 제1 및 제2 금속 패드(152, 154)를 형성할 수 있다. 서브 마운트(140)는 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체 기판으로 이루어질 수 있으며, 이에 국한되지 않고 열전도도가 우수한 반도체 물질로 이루어질 수도 있다.
만일, 서브 마운트(140)가 Si로 이루어질 경우, 제1 및 제2 금속 패드(152, 154)를 형성하기 이전에 서브 마운트(140)의 상부에 보호층(미도시)을 형성할 수 있다. 왜냐하면, 전도성을 갖는 실리콘 서브 마운트(140) 상에서 제1 및 제2 금속 패드(152, 154)를 전기적으로 절연시켜야 하기 때문이다. 보호층은 절연 물질에 의해 형성될 수 있다.
이후, 도 12를 참조하면, 제1 및 제2 금속 패드(152, 154)의 상부에 제1 범프(162) 및 제2 범프(164)를 각각 형성한다. 제1 및 제2 범프(162, 164) 각각은 스터드(stud) 범프일 수 있지만, 실시 예는 이에 국한되지 않는다.
이후, 기판(110)이 탑 측으로 배치되도록 회전시킨 후 도 12에 도시된 결과물과 결합시킨다. 이때, 제1 범프(162)에 의해 제1 전극(192-2)과 제1 금속 패드(152)가 결합되고, 제2 범프(164)에 의해 제2 전극(194)과 제2 금속 패드(154)가 결합된다. 제1 영역(A1)의 제1 전극(192-1)은 연결 금속층(170)을 통해 연결된 제2 영역(A2)의 제1 전극(192-2)을 경유하여 제1 범프(162)와 연결된다.
이하, 다른 실시 예에 의한 발광 소자(100B)를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 13은 다른 실시 예에 의한 발광 소자(100B)의 평면도를 나타내고, 도 14는 도 13에 도시된 발광 소자(100B)에서 제1 및 제2 도전형 반도체층(132, 136)만의 평면도를 나타낸다.
도 5에 예시된 발광 소자(100A)의 경우 활성 영역(AA)의 평면 형상은 길이 방향을 따라 가변된 폭을 갖는 반면, 도 14에 도시된 발광 소자(100B)의 경우 활성 영역(AA)의 평면 형상은 활성 영역(AA)의 길이 방향을 따라 일정한 폭을 갖는다.
도 13의 I-I'선 및 Ⅱ-Ⅱ' 선을 따라 절취한 단면도의 경우, 제1 도전형 반도체층(132)에서 제1 영역(A1)은 도 3 및 도 4에 도시된 바와 같다. 그러나, 도 3 및 도 4에 예시된 발광 소자(100A)에서 제2 영역(A2)은 한 개인 반면, 도 13 및 도 14에 도시된 발광 소자(100B)는 2 개의 제2 영역(A21, A22)을 갖는다. 즉, 2개의 제2 영역(A21, A22)은 평면에서 활성 영역(AA)에 의해 사방이 포위된(또는, 둘러싸여진) 형상을 가지며, 제1 범프(162)가 배치되는 영역이다. 따라서, 도 3 및 도 4에 도시된 하나의 제2 영역(A2) 대신에 2개의 제2 영역(A21, A22)이 배치되고, 2개의 제2 영역들(A21, A22) 사이에 활성 영역(AA)이 배치될 경우, 도 3 및 도 4에 도시된 단면도는 도 11 및 도 12에 도시된 발광 소자(100B)의 단면도에 해당한다. 따라서 이러한 차이점을 갖고, 도 3 및 도 4에 도시된 단면도를 도 13 및 도 14에 도시된 발발광 소자(100B)의 설명에 준용한다.
또한, 전술한 차이점을 제외하면, 도 13 및 도 14에 도시된 발광 소자(100B)는 도 2 및 도 5에 도시된 발광 소자(100A)와 동일하므로, 중복되는 부분에 대한 설명을 생략한다.
이하, 전술한 도 13에 도시된 발광 소자(100B)의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 개략적으로 설명한다.
도 15a 내지 도 15c는 도 13에 도시된 발광 소자(100B)의 제조 방법을 설명하기 위한 공정 평면도를 나타낸다.
도 6에 도시된 바와 같이, 기판(110) 위에 버퍼층(112) 및 발광 구조물(130)을 형성한다.
이후, 도 14에 도시된 바와 같이, 발광 구조물(130)에서 제2 도전형 반도체층(136), 활성층(134) 및 제1 도전형 반도체층(132)을 메사 식각하여 제1 도전형 반도체층(136)을 노출시킨다. 메사 식각에 의해 제1 도전형 반도체층(132)의 제1 영역(A1)과 제2 영역(A21, A22)이 정의된다.
이후, 도 15a를 참조하면, 메사 식각에 의해 노출된 제1 도전형 반도체층(132)의 제1 영역(A1)에 제1 전극(192-1)을 형성하고, 제2 영역(A21, A22)에 제1 전극(192-21, 192-22)을 각각 형성한다.
이후, 도 15b를 참조하면, 제2 도전형 반도체층(136)의 상부에 제2 전극(194)을 형성한다.
이후, 도 15c를 참조하면, 제1 전극(192-1)의 상부 일부면과, 제1 전극(192-1)에 의해 덮이지 않고 노출된 제1 도전형 반도체층(132)의 상부 및 측부와, 활성층(134)의 측부와, 제2 도전형 반도체층(136)의 측부, 제2 전극(194)에 의해 덮이지 않고 노출된 제2 도전형 반도체층(136)의 상부 및 제2 전극(194)의 상부 일부면에 절연층(180)을 형성된다. 또한, 연결 금속층(170)이 제1 전극(192-1)으로부터 다른 2개의 제1 전극(192-21, 192-22)으로 가로 지르는 활성 영역(AA)의 전체를 덮도록 절연층(180, 182)이 형성될 수도 있다.
전술한 실시 예의 발광 소자(100A, 100B)는 플립칩형 구조를 갖지만, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면 전술한 발광 소자(100A, 100B)에 대한 설명은 수평형 발광 소자에도 적용될 수 있음은 물론이다.
도 16 (a) 내지 (d)는 도 1에 도시된 기존의 발광 소자의 발광 이미지를 나타낸다.
도 16 (a)로부터 도 16 (d)로 화살표 방향으로 갈수록 기존의 발광 소자는 고 전류로 구동한다.
도 17a 및 도 17b는 활성 영역(20)과 발광 소자의 에지(E) 간의 거리가 서로 다른 도 1에 도시된 기존의 발광 소자를 나타낸다.
도 17a에 도시된 기존의 발광 소자에서 활성 영역(20)과 에지(E)간의 거리는 도 17b에 도시된 기존의 발광 소자에서 활성 영역(20)과 에지(E) 간의 거리보다 짧다. 도 17a 및 도 17b에 도시된 기존의 발광 소자의 광속은 다음 표 1과 같다.
광속 도 17a의 발광 소자 도 17b의 발광 소자
Po1 1.46 1.29
Po2 4.16 3.72
Po3 6.49 5.91
표 1에서, Po1, Po2, Po3는 전류가 20 ㎃, 60 ㎃, 100 ㎃에서의 광속을 각각 나타낸다. 표 1을 참조하면, 도 17a에 도시된 발광 소자의 광속이 도 17b에 도시된 발광 소자의 광속보다 큼을 알 수 있다.
또한, 표 1 및 도 16 (a)로부터 도 16 (d)을 참조하면, 전술한 광속의 차이는 높은 전류로 갈수록 더 커짐을 알 수 있다.
결국, 전술한 바와 같이, 활성 영역(AA)이 발광 소자의 에지에 가깝게 배치될수록 발광 소자의 발광 효율이 증가함을 알 수 있다.
도 1에 예시된 발광 소자의 경우 n형 범프(40)의 존재로 인해, 활성 영역(AA)(20)이 에지(E)에 가깝게 배치됨에 한계가 있다. 그러나, 실시 예에 의하면, 활성 영역(AA)이 평면에서 제1 도전형 반도체층(132)의 제2 영역(A2)의 사방을 포위하는 형상을 가지므로, 활성 영역(AA)이 발광 소자(100A)의 에지(E)에 가깝게 배치될 수 있다. 따라서, 도 1에 예시된 기존의 발광 소자 대비 전술한 실시 예에 의한 발광 소자(100A, 100B)는 우수한 발광 효율을 가질 수 있다.
또한, 이와 같이, 활성 영역(AA)이 발광 소자(100A, 100B)의 에지(E)에 가깝게 배치될 경우 10 ㎃ 이상의 큰 순방향 전류 특성을 가질 수도 있다.
도 18은 실시 예에 따른 발광 소자 패키지(200)의 단면도이다.
실시 예에 따른 발광 소자 패키지(200)는 발광 소자(100), 헤더(210), 접착부(220), 제1 및 제2 리드(lead)선(232, 234), 제1 및 제2 와이어(242, 244), 측벽부(250) 및 몰딩 부재(260)를 포함한다. 발광 소자(100)는 도 2 및 도 3에 예시된 발광 소자(100A)로서, 동일한 참조부호를 사용하여 이에 대한 상세한 설명을 생략한다. 도 3에 예시된 발광 소자(100A) 이외에 다른 발광 소자(100B)가 도 18에 예시된 바와 같이 발광 소자 패키지(200)로 구현될 수 있음은 물론이다.
서브 마운트(140)는 헤더(210) 위에 배치된다. 예를 들어, 서브 마운트(140)는 접착부(220)에 의해 헤더(210)에 연결될 수 있다. 접착부(220)는 솔더 또는 페이스트 형태일 수 있다.
측벽부(250)는 헤더(210) 위에 배치되어 캐비티를 형성한다. 발광 소자(100)는 헤더(210) 위에서 캐비티 내에 배치되도록 형성될 수 있다.
발광 소자(100)의 제1 및 제2 금속 패드(152, 154)는 제1 및 제2 와이어(242, 244)에 각각 전기적으로 연결된다. 제1 및 제2 리드선(232, 234)은 제1 및 제2 와이어(242, 244)를 통해 제1 및 제2 금속 패드(152, 154)와 전기적으로 각각 연결된다. 따라서, 서로 전기적으로 분리되는 한 쌍의 리드선(232, 234)을 통해 발광 소자(100)에 전원이 제공된다.
몰딩 부재(260)는 측벽부(250)에 의해 형성된 패키지(200)의 캐비티에 채워져 발광 소자(100)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(260)는 형광체를 포함하여, 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
다른 실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
도 19는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치(800)를 나타낸다.
도 19를 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830, 835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850, 860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서, 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840) 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 도 18에 도시된 실시 예(200)일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PET:PolyEthylene Terephtalate)를 사용할 수 있다.
그리고, 도광판(840)은 폴리메틸메타릴레이트 (PMMA:PolyMethylMethAcrylate), 폴리카보네이트(PC:PolyCarbonate), 또는 폴리에틸렌(PE:PolyEthylene) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)에 액정 표시 패널(Liquid crystal display)이 배치될 수 있는데, 액정 표시 패널 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
도 20은 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프(head lamp, 900)를 나타낸다.
도 20을 참조하면, 헤드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903) 및 렌즈(904)를 포함한다.
발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 도 18에 도시된 실시 예(200)일 수 있다.
리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.
쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.
발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.
도 21은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 장치(1000)를 나타낸다.
도 21을 참조하면, 조명 장치(1000)는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700) 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치(1000)는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.
광원 모듈(1200)은 도 2 내지 도 5에 예시된 발광 소자(100A), 도 13 및 도 14에 도시된 발광 소자(100B), 또는 도 18에 도시된 발광 소자 패키지(200)를 포함할 수 있다.
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230) 및 커넥터(1250)를 포함할 수 있다.
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)와 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650) 및 연장부(1670)를 포함할 수 있다.
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A, 100B: 발광 소자 110: 기판
112: 버퍼층 130: 발광 구조물
132: 제1 도전형 반도체층 134: 활성층
136: 제2 도전형 반도체층 140: 서브 마운트
152: 제1 금속 패드 154: 제2 금속 패드
162: 제1 범프 164: 제2 범프
170: 연결 금속층 180, 182: 절연층
192-1, 192-2, 192-21, 192-22: 제1 전극
194: 제2 전극 E: 발광 소자의 에지
A1: 제1 도전형 반도체층의 제1 영역
A2, A21, A22: 제1 도전형 반도체층의 제2 영역
AA: 활성 영역

Claims (13)

  1. 헤더; 및
    상기 헤더 위의 캐비티에 배치되는 발광 소자를 포함하고,
    상기 발광 소자는
    기판;
    상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    서브 마운트;
    상기 서브 마운트 위에 전기적으로 이격되어 배치된 제1 및 제2 금속 패드;
    상기 제1 금속 패드와 상기 제1 도전형 반도체층 사이에 배치된 제1 범프; 및
    상기 제2 금속 패드와 상기 제2 도전형 반도체층 사이에 배치된 제2 범프를 포함하고,
    상기 제1 도전형 반도체층은
    평면에서 상기 제2 도전형 반도체층이 배치된 활성 영역의 사방을 둘러싸도록 형성되는 제1 영역; 및
    평면에서 상기 활성 영역에 의해 사방이 둘러싸여진 형상을 갖고 상기 제1 범프가 배치된 적어도 하나의 제2 영역을 포함하는 발광 소자 패키지.
  2. 제1 항에 있어서, 상기 발광 소자는
    상기 제1 도전형 반도체층의 상기 제1 영역과 제2 영역을 서로 전기적으로 연결하는 연결 금속층; 및
    상기 제2 도전형 반도체층과 상기 연결 금속층 사이 및 상기 활성층과 상기 연결 금속층 사이에 배치되는 절연층을 더 포함하고,
    상기 제1 범프는 상기 연결 금속층과 상기 제1 금속 패드 사이에 배치된 발광 소자 패키지.
  3. 제1 항에 있어서, 상기 발광 소자의 에지와 상기 활성 영역 사이의 평면 거리는 19 ㎛ 내지 70 ㎛인 발광 소자 패키지.
  4. 제1 항에 있어서, 상기 활성 영역은 길이 방향을 따라 가변된 폭을 갖는 발광 소자 패키지.
  5. 제1 항에 있어서, 상기 활성 영역은 길이 방향을 따라 일정한 폭을 갖는 발광 소자 패키지.
  6. 제4 항에 있어서, 상기 활성 영역은
    상기 제2 범프와 연결되는 제3 영역; 및
    상기 제3 영역 사이의 제4 영역을 포함하고,
    상기 제4 영역의 평면 폭은 상기 제3 영역의 평면 폭보다 작은 발광 소자 패키지.
  7. 제1 항에 있어서, 상기 제1 범프는 제2 영역에 배치되지 않는 발광 소자 패키지.
  8. 제2 항에 있어서, 상기 발광 소자는
    상기 연결 금속층과 상기 제2 영역의 상기 제1 도전형 반도체층 사이에 배치된 제1 전극; 및
    상기 제2 도전형 반도체층과 상기 제2 범프 사이에 배치된 제2 전극을 더 포함하는 발광 소자 패키지.
  9. 제8 항에 있어서, 상기 제1 전극은 상기 제1 또는 제2 영역 중 적어도 하나의 영역에 배치된 발광 소자 패키지.
  10. 제8 항에 있어서, 상기 제1 및 제2 전극 각각은 이중층 구조를 갖는 발광 소자 패키지.
  11. 제1 항에 있어서, 상기 제2 범프는 평면에서 대칭 형상을 갖는 발광 소자 패키지.
  12. 제1 항에 있어서, 상기 활성 영역은 평면에서 대칭 형상을 갖는 발광 소자 패키지.
  13. 제1 항에 있어서,
    상기 헤더 위에 배치되어 상기 캐비티를 형성하는 측벽부;
    상기 발광 소자의 상기 제1 및 제2 금속 패드와 전기적으로 각각 연결되는 제1 및 제2 와이어;
    상기 제1 및 제2 와이어를 통해 상기 제1 및 제2 금속 패드와 각각 전기적으로 연결되는 제1 및 제2 리드선; 및
    상기 캐비티에 채워져 상기 발광 소자를 포위하도록 배치된 몰딩 부재를 더 포함하는 발광 소자 패키지.
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