KR20150076571A - Linear power amplifier for wireless transmitter - Google Patents
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Abstract
Description
본 발명은 선형(Linear) 전력증폭기(PA: power amplifer)에 관한 것으로, 특히 무선 통신 시스템의 송신단 또는 수신단에 이용되는 CMOS(Complementary Metal-Oxide Semiconductor) 선형 전력증폭기에 관한 것이다. BACKGROUND OF THE
CMOS 기술은 SoC(System on Chip) 집적 공정에 장점을 가지므로, 현재 모바일 무선 통신 시장에 널리 사용되고 있으며, 그에 따라 무선 트랜시버 시스템에서 비용과 크기를 줄이는 고집적도에 대한 요구가 점차 증가하고 있다.Because CMOS technology has advantages in SoC (System on Chip) integrated processes, it is now widely used in the mobile wireless communications market, and there is a growing demand for high integration that reduces cost and size in wireless transceiver systems.
그런데 CMOS 공정(process) 기술은 기판 손실과 낮은 항복 전압 특성을 가지기 때문에 무선 트랜시버 시스템에 이용되는 고성능 전력증폭기를 완전하게 SoC로 집적하는 것이 장애물로 남아 있다.However, since CMOS process technology has substrate loss and low breakdown voltage characteristics, the integration of high performance power amplifiers used in wireless transceiver systems into SoCs remains an obstacle.
현재 몇몇 CMOS 전력증폭기는 이미 GSM(Global System for Mobile Communications)과 Wi-Fi 용도로 하는 대량 제품에 성공적으로 채용되어 있지만, 셀룰러 애플리케이션용 선형 CMOS 전력증폭기는 전력증폭기 시장에서 확산 속도가 느린 실정이다. 이렇게 선형 CMOS 전력증폭기가 시장에서의 확산 속도가 느린 것은 효율성과 선형성이 만족할만하지 못하기 때문이다. 물론, 집적수동소자(IPD)와 디지털 전치왜곡(DPD)과 같은 방법을 사용하는 경우에 효율성과 선형성을 향상시킬 수 있지만, 전반적인 사양을 만족시키는 별도의 칩이나 회로가 요구되기 때문에 비용이 증가하는 단점이 발생한다.While some CMOS power amplifiers are already successfully employed in high volume applications for GSM (Global System for Mobile Communications) and Wi-Fi, linear CMOS power amplifiers for cellular applications are slow to spread in the power amplifier market. This linear CMOS power amplifier has a slow spread in the market because its efficiency and linearity are not satisfactory. Of course, it is possible to improve efficiency and linearity when using methods such as integrated passive device (IPD) and digital predistortion (DPD), but since a separate chip or circuit is required to meet the overall specifications, Disadvantages arise.
그리고 전력증폭기의 전체 선형성은 공통 게이트 증폭기의 게이트 노드에서 임피던스를 제어하는 것으로 향상될 수 있다. 그러나 이 경우에 게이트 노드의 임피던스를 결정하는 인덕터와 커패시터를 정밀하게 제어하여야 하는 어려움이 있다.And the overall linearity of the power amplifier can be improved by controlling the impedance at the gate node of the common gate amplifier. In this case, however, it is difficult to precisely control the inductor and the capacitor which determine the impedance of the gate node.
전력증폭기의 선형성을 향상시키는 또 다른 방법으로 바이어스 회로를 통한 포락선을 주사하는 방법이 있다. 그러나 이 방법은 선형성의 저하없이 효과를 향상시킬 수 있으나, 증폭기가 주사 신호에 따라 고용량의 게이트 노드에 갑작스런 큰 신호를 구동시키므로 포락선 주사 회로가 바이어스 전압에 매우 민감해지고, 몇몇의 주사된 포락선 신호가 소신호 증폭기에서 선형성을 저하시키는 원인으로 작용하는 경우가 발생한다. Another way to improve the linearity of a power amplifier is to scan an envelope through a bias circuit. However, this method can improve the effect without degrading the linearity, but since the amplifier drives a sudden large signal to a high-capacity gate node according to the scanning signal, the envelope scanning circuit becomes very sensitive to the bias voltage and some scanned envelope signals Which may cause the linearity of the small-signal amplifier to deteriorate.
본 발명이 이루고자 하는 기술적 과제는 고출력 전력과 전력부가효율(PAE; Power Added Efficiency) 모두를 만족하면서 선형성을 향상시킬 수 있는 무선 송수신기용 선형 전력증폭기를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a linear power amplifier for a wireless transceiver capable of improving linearity while satisfying both high output power and power added efficiency (PAE).
상기 기술적 과제를 달성하기 위한 일 특징에 따른 본 발명은 무선 송수신기용 선형 전력증폭기를 제공한다. 이 선형 전력증폭기는 제1 CMOS 트랜지스터와 제2 CMOS 트랜지스터를 포함하는 제1 캐스코드 증폭기, 제3 CMOS 트랜지스터와 제4 CMOS 트랜지스터를 포함하는 제2 캐스코드 증폭기, 상기 제2 및 상기 제4 CMOS 트랜지스터의 게이트에 각각 연결되고 전압 바이어스와 연결된 게이트 바이어스 네트워크, 상기 제2 CMOS 트랜지스터의 게이트와 상기 제4 CMOS 트랜지스터의 드레인에 연결된 제1 밀러 커패시터, 그리고 상기 제4 CMOS 트랜지스터의 게이트와 상기 제2 CMOS 트랜지스터의 드레인에 연결된 제2 밀러 커패시터을 포함하며, 상기 제2 및 제4 CMOS 트랜지스터는 게이트 공통 증폭기를 형성하고, 상기 게이트 바이어스 네트워크는 상기 제2 CMOS 트랜지스터의 게이트에 연결되고 상기 전압 바이어스에 연결된 제1 인덕터와, 상기 제4 CMOS 트랜지스터의 게이트에 연결되고 상기 전압 바이어스에 연결된 제2 인턱터를 포함한다.According to another aspect of the present invention, there is provided a linear power amplifier for a wireless transceiver. The linear power amplifier includes a first cascode amplifier including a first CMOS transistor and a second CMOS transistor, a second cascode amplifier including a third CMOS transistor and a fourth CMOS transistor, the second and fourth CMOS transistors A gate biasing network coupled to the gate of the second CMOS transistor and coupled to the gate of the second CMOS transistor, a gate biasing network coupled to the gate of the second CMOS transistor, Wherein the second and fourth CMOS transistors form a gate common amplifier and the gate biasing network is connected to the gate of the second CMOS transistor and the first inductor connected to the voltage bias, And a gate connected to the gate of the fourth CMOS transistor And a second inductor coupled to the bias bias.
상기에서 게이트 바이어스 네트워크는 상기 제2 CMOS 트랜지스터의 게이트에 연결되고 상기 제1 인덕터에 직렬 연결된 제1 저임피던스 저항 및 상기 제4 CMOS 트랜지스터의 게이트에 연결되고 상기 제2 인덕터에 직렬 연결된 제2 저임피던스 저항을 더 포함할 수 있다.Wherein the gate biasing network comprises a first low impedance resistor connected to the gate of the second CMOS transistor and serially connected to the first inductor and a second low impedance resistor connected to the gate of the fourth CMOS transistor and serially connected to the second inductor .
상기 제1 및 제2 밀러 커패시터 각각은 연결된 게이트에서 바라본 커패시턴스의 크기에 따라 그 크기가 조절된다.Each of the first and second miller capacitors is adjusted in size according to the magnitude of the capacitance viewed from the connected gate.
상기 제1 및 제2 인덕터는 나선형 인덕터 또는 외부 보드 상에 형성된 마이크로스트립 라인 또는 외부 집중 인덕터 중 하나이다. 그리고 상기 저임피던스 저항은 저항값이 수 옴내지 수십 옴이다.The first and second inductors are one of a spiral inductor or a microstrip line formed on an external board or an external focusing inductor. And the resistance value of the low impedance resistor is several ohms to several tens of ohms.
본 발명의 실시 예에 따르면, IMD2를 감소시키고, 저 주파수에서 낮은 임피던스 특성을 가지도록 함에 따라, 고출력 전력과 전력부가효율 모두를 만족하면서 선형성을 향상시킬 수 있게 한다.According to the embodiment of the present invention, by reducing the IMD2 and having the low impedance characteristic at the low frequency, the linearity can be improved while satisfying both the high output power and the power addition efficiency.
도 1은 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기의 회로도이다.
도 2는 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기와 종래의 선형 증폭기간 주파수에 따른 게이트 임피던스 특징을 보인 그래프이다.
도 3은 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기가 적용된 증폭장치의 회로도이다.
도 4는 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기가 적용된 증폭장치에서의 출력 특징을 보인 그래프이다.
도 5는 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기에서 밀러 커패시터에 의한 CS 증폭기의 게이트에서의 커패시턴스 변화를 보인 그래프이다.
도 6은 본 발명의 실시 예에 따른 무선 송수신기용 선형 증폭기와 종래의 선형 증폭기간 IMD3를 보인 그래프이다.1 is a circuit diagram of a linear amplifier for a wireless transceiver according to an embodiment of the present invention.
FIG. 2 is a graph illustrating gate impedance characteristics of a linear amplifier for a wireless transceiver according to an embodiment of the present invention and a conventional linear amplification period frequency.
3 is a circuit diagram of an amplifying apparatus to which a linear amplifier for a wireless transceiver according to an embodiment of the present invention is applied.
4 is a graph illustrating output characteristics of an amplifying apparatus to which a linear amplifier for a wireless transceiver according to an exemplary embodiment of the present invention is applied.
5 is a graph showing a change in capacitance at a gate of a CS amplifier by a Miller capacitor in a linear amplifier for a wireless transceiver according to an embodiment of the present invention.
6 is a graph showing a linear amplifier for a wireless transceiver and a conventional linear amplification period IMD3 according to an embodiment of the present invention.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
이제, 도면을 참조하여 본 발명의 실시 예에 따른 무선 송수신기용 선형 전력증폭기에 대하여 상세히 설명한다.A linear power amplifier for a wireless transceiver according to an embodiment of the present invention will now be described in detail with reference to the drawings.
도 1은 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기의 회로도이다. 도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 무선 송수신기용 선형 증폭기는 CMOS 선형증폭기로서, 차동 캐스코드 증폭기(differential cascode amplifier)의 구조를 가지며, 선형성 개선을 위하여 게이트 바이어스 네트워크와 밀러 커패시터(Cn)를 포함한다.1 is a circuit diagram of a linear amplifier for a wireless transceiver according to an embodiment of the present invention. As shown in FIG. 1, a linear amplifier for a wireless transceiver according to an embodiment of the present invention is a CMOS linear amplifier having a differential cascode amplifier structure. In order to improve linearity, a gate bias network and a Miller capacitor (Cn).
차동 캐스코드 증폭기의 구조는 제1 CMOS 트랜지스터(T1)와 제2 CMOS 트랜지스터(T2)를 포함하여 제1 차동 캐스코드 증폭기를 형성하고, 제3 CMOS 트랜지스터(T3)와 제4 CMOS 트랜지스터(T4)를 포함하여 제2 차동 캐스코드 증폭기를 형성한다. The structure of the differential cascode amplifier includes a first CMOS transistor T1 and a second CMOS transistor T2 to form a first differential cascode amplifier and a third CMOS transistor T3 and a fourth CMOS transistor T4, To form a second differential cascode amplifier.
따라서 제2 CMOS 트랜지스터(T2)의 게이트로 입력되는 (+)의 입력 신호는 제1 CMOS 트랜지스터(T1)에 의해 주파수 응답이 개선되어 (+) 출력단으로 출력된다. 마찬가지로, 제4 CMOS 트랜지스터(T4)의 게이트로 입력되는 (-)의 입력 신호는 제3 CMOS 트랜지스터(T3)에 의해 주파수 응답이 개선되어 (-) 출력단으로 출력된다.Therefore, the (+) input signal input to the gate of the second CMOS transistor T2 is improved in the frequency response by the first CMOS transistor T1 and output to the (+) output terminal. Likewise, the negative input signal input to the gate of the fourth CMOS transistor T4 is output to the negative output stage by the third CMOS transistor T3.
제1 차동 캐스코드 증폭기의 제1 CMOS 트랜지스터(T1)와 제2 차동 캐스코드 증폭기의 제3 CMOS 트랜지스터(T3)는 베이스가 공통으로 연결되며, 제1 및 제3 CMOS 트랜지스터(T1, T3)의 이미터는 출력단에 커플링된다.The first CMOS transistor T1 of the first differential cascode amplifier and the third CMOS transistor T3 of the second differential cascode amplifier are connected in common to each other and the first CMOS transistor T1 and the third CMOS transistor T3 of the first differential cascode amplifier are connected in common. The emitter is coupled to the output stage.
그리고 제1 차동 캐스코드 증폭기의 제1 CMOS 트랜지스터(T1)의 게이트와 제2 차동 캐스코드 증폭기의 제3 CMOS 트랜지스터(T3)의 게이트는 공통으로 연결되어 있으며, 공통전압(Vg2)에 의해 제1 및 제3 트랜지스터(T1, T3)의 온 또는 오프시킨다.The gates of the first CMOS transistor (T1) of the first differential cascode amplifier and the gates of the third CMOS transistor (T3) of the second differential cascode amplifier are connected in common and are connected to each other by the common voltage (Vg2) And the third transistor (T1, T3).
제1 차동 캐스코드 증폭기의 제2 CMOS 트랜지스터(T2)와 제2 차동 캐스코드 증폭기의 제4 CMOS 트랜지스터(T3)는 이미터가 공통으로 연결되어 공통 소스 증폭기(CS 증폭기)를 형성하며, 공통 이미터가 접지단에 연결된다.The second CMOS transistor T2 of the first differential cascode amplifier and the fourth CMOS transistor T3 of the second differential cascode amplifier are connected in common to form a common source amplifier (CS amplifier) The ground is connected to the ground.
일반적으로, CS 증폭기의 입력 노드 임피던스는 원하는 신호와 IMD 음성(tone)의 게이트 전압 스윙에 영향을 준다. 그리고 2차 IMD(Intermodulation Distorion, 혼변조 왜곡) 즉, IMD2는 입력신호에 더해지거나 빼지는 것이므로, IMD2의 주파수 범위는 매우 낮다. 알려진 바에 따르면, IMD2는 최대 수 MHz이다. 그러므로 선형성을 증가시키기 위해서는 저주파에서 낮은 임피던스 특성을 가지도록 하는 것으로 달성이 가능하다.In general, the input node impedance of the CS amplifier affects the gate voltage swing of the desired signal and the IMD tone. Since the second IMD (Intermodulation Distorion), IMD2, is added to or subtracted from the input signal, the frequency range of IMD2 is very low. It is known that IMD2 has a maximum number of MHz. Therefore, in order to increase the linearity, it is possible to achieve a low impedance characteristic at a low frequency.
이를 위해 게이트 바이어스 네트워크는 포지티브의 제1 신호가 입력되는 제2 CMOS 트랜지스터(T2)의 게이트와 네가티브의 제2 신호가 입력되는 제4 CMOS 트랜지스터(T4)의 게이트에 연결되고, 전압 바이어스에 연결된다. To this end, the gate bias network is connected to the gate of a second CMOS transistor T2 to which a positive first signal is input and to the gate of a fourth CMOS transistor T4 to which a negative second signal is input, and to a voltage bias .
구체적으로, 게이트 바이어스 네트워크는 제2 CMOS 트랜지스터(T2)의 게이트와 제4 CMOS 트랜지스터(T4)의 게이트에 각각 낮은 저항값(낮은 임피던스)를 가지는 저항(Rb)와 저항(Rb)에 직렬 연결된 인덕터(Lb)가 연결되며, 2개의 인덕터(Lb)에 공통적으로 전압 바이어스(또는 바이어스 네트워크)가 연결된다. 여기서 제2 CMOS 트랜지스터(T2)의 게이트와 제4 CMOS 트랜지스터(T4)에 연결된 저항 및 인덕터는 서로 동일하므로 동일한 도면 부호를 부여하였다.Specifically, the gate bias network includes a resistor Rb having a low resistance value (low impedance) and an inductor connected in series to the resistor Rb at the gate of the second CMOS transistor T2 and the gate of the fourth CMOS transistor T4, And a voltage bias (or bias network) is commonly connected to the two inductors Lb. Here, the gate of the second CMOS transistor T2 and the resistor and the inductor connected to the fourth CMOS transistor T4 are equal to each other, and thus are denoted by the same reference numerals.
게이트 바이어스 네트워크에서 인덕터(Lb)는 바이어스 전압에 의한 RF 신호의 손실을 방지하면서 선형성을 향상시키기 위해 사용되고, 저항(Rb)는 안정적인 마진을 유지하기 위해 사용된다.In the gate bias network, the inductor Lb is used to improve the linearity while preventing the loss of the RF signal due to the bias voltage, and the resistor Rb is used to maintain a stable margin.
각 CMOS 트랜지스터(T2, T4)의 게이트 임피던스(Z)의 크기는 R+jωL로 나타낼 수 있으며, 이때 저항(Rb)의 값이 수옴(Ω) 내지 수십(Ω)으로 그 값이 적으므로, 인덕터에 의해 결정된다. 그리고 인덕터의 특징에 따르면 저주파를 쉽게 통과시켜 저주파에서의 임피던스를 크게 줄이므로, 게이트 바이어스 네트워크는 2차 IMD(Intermodulation Distorion, 혼변조 왜곡) 즉, IMD2에 관련된 낮은 범위에서의 임피던스를 낮춘다. 이에 따라 바이어스 네트워크는 전력증폭기의 선형성 특성을 향상시키게 된다.The magnitude of the gate impedance Z of each of the CMOS transistors T2 and T4 can be represented by R + jωL. Since the value of the resistor Rb is small from several ohms to several tens of ohms, . And because of the characteristics of the inductor, the gate bias network lowers the impedance in the low range associated with the second IMD (Intermodulation Distorion, IMD2) because it easily passes low frequencies and reduces the impedance at low frequencies. As a result, the bias network improves the linearity characteristic of the power amplifier.
상기에서 인덕터(Lb)는 나선형 인덕터(spiral inductor) 또는 외부 보드 상에 형성된 마이크로스트립 라인(microstrip line) 또는 외부 집중 인덕터(external lumped inductor) 중 하나일 수 있다.The inductor Lb may be one of a spiral inductor or a microstrip line formed on an external board or an external lumped inductor.
이와 더불어 전력증폭기의 선형성 특성을 향상시키는 수단으로 본 발명의 실시 예에 따른 무선 송수신기용 선형 전력증폭기는 2개의 밀러 커패시터(Cn)를 가진다. 하나의 밀러 커패시터(Cn)는 제2 CMOS 트랜지스터(T2)의 게이트와 제4 CMOS 트랜지스터(T4)의 드레인에 연결되어 있고, 다른 하나의 밀러 커패시터(Cn)는 제4 CMOS 트랜지스터(T4)의 게이트와 제2 CMOS 트랜지스터(T2)의 드레인에 연결되어 있다.In addition, as a means for improving the linearity characteristic of the power amplifier, the linear power amplifier for a wireless transceiver according to the embodiment of the present invention has two miller capacitors Cn. One Miller capacitor Cn is connected to the gate of the second CMOS transistor T2 and the drain of the fourth CMOS transistor T4 while the other Miller capacitor Cn is connected to the gate of the fourth CMOS transistor T4 And the drain of the second CMOS transistor T2.
이에 따라 제2 CMOS 트랜지스터(T2)의 게이트에서 바라보는 커패시턴스(C)의 크기(Cg)는 게이트와 드레인간의 커패시턴스(Cgd)와 게이트와 소스간의 커패시턴스(Cgs)의 합으로서, 실제 게이트에 작용하는 커패시턴스보다 높다. 이를 다시 말하면, 증폭기(또는 증폭 회로)의 입출력단에 작용하는 밀러 효과와 같이 제2 CMOS 트랜지스터(T2)의 게이트에서 바라보는 임피던스는 실제 게이트의 임피던스보다 높다.The magnitude Cg of the capacitance C viewed from the gate of the second CMOS transistor T2 is the sum of the capacitance Cgd between the gate and the drain and the capacitance Cgs between the gate and the source, Higher than the capacitance. In other words, the impedance seen from the gate of the second CMOS transistor T2 is higher than the impedance of the actual gate, such as the Miller effect acting on the input / output stages of the amplifier (or amplification circuit).
그리고 제2 CMOS 트랜지스터(T2)의 입력단에서 바라본 커패시턴스(Ct)는 Cg - (A(상수)*Cn)(Cn의 커패시턴스)이다. 여기서 커패시터(Cn)를 밀러 커패시터라고 명명하는 이유는 게이트에서 바라보는 커패시턴스(Cg)가 실제 밀러 효과에 의해 증가되어 나타나는데, 이를 감소가 되도록 하기 때문이다. 마찬가지로 제4 CMOS 트랜지스터(T4)의 게이트에 연결된 밀러 커패시터(Cn)도 제2 CMOS 트랜지스터(T2)의 게이트에 연결된 커패시터(Cn)와 동일한 기능을 한다.And the capacitance Ct viewed from the input terminal of the second CMOS transistor T2 is Cg - (A (constant) * Cn) (capacitance of Cn). The reason why the capacitor Cn is referred to as a Miller capacitor is because the capacitance Cg seen from the gate is increased by the Miller effect, which is reduced. Similarly, the Miller capacitor Cn connected to the gate of the fourth CMOS transistor T4 has the same function as the capacitor Cn connected to the gate of the second CMOS transistor T2.
이에 의해, 밀러 커패시터(Cn)은 제2 및 제4 CMOS 트랜지스터(T2, T4)의 게이트에서의 임피던스를 낮추는 기능을 한다. 또한 밀러 커패시터(Cn)은 도 5에 도시된 바와 같이, 밀러 커패시터를 사용하지 않을 때에 비하여 제2 및 제4 CMOS 트랜지스터(T2, T4)의 게이트 전압의 변화에 대응하여 커패시턴스 변화폭를 보다 적도록 한다. 이에 따라 밀러 커패시터(Cn)은 전체적으로 본 발명의 실시 예에 따른 선형증폭기의 선형성을 향상시킨다.Thus, the miller capacitor Cn functions to lower the impedance at the gates of the second and fourth CMOS transistors T2 and T4. Further, as shown in FIG. 5, the miller capacitor Cn has a smaller capacitance variation width in response to a change in the gate voltages of the second and fourth CMOS transistors T2 and T4, compared to when the Miller capacitor is not used. Thus, the Miller capacitor Cn as a whole enhances the linearity of the linear amplifier according to the embodiment of the present invention.
이의 결과가 도 2와 도 6에 도시되어 있다. 도 2는 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기와 종래의 선형 증폭기간 주파수에 따른 게이트 임피던스 특징을 보인 그래프이고, 도 6은 본 발명의 실시 예에 따른 무선 송수신기용 선형 증폭기와 종래의 선형 증폭기간 IMD3를 보인 그래프이다.The results are shown in FIG. 2 and FIG. FIG. 2 is a graph showing a gate impedance characteristic according to a conventional linear amplifier period frequency according to an embodiment of the present invention. FIG. 6 is a graph showing the characteristics of a linear amplifier for a radio transceiver, The graph shows the linear amplification period IMD3.
도 2의 그래프에서 가로축은 임피던스 크기이고, 세로축은 주파수의 크기이며, g1은 본 발명의 실시 예에 따른 선형증폭기의 주파수에 따른 게이트 임피던스 크기이고, g2는 종래의 선형증폭기의 주파수에 따른 게이트 임피던스의 크기이다. 여기서 종래의 선형증폭기는 전체적으로 도 1에 도시된 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기의 회로와 동일하나, 게이트 바이어스 네트워크를 구성하는 저임피던스의 저항(Rb)와 인덕터(Lb) 대신에 고임피던스 저항을 사용하였다.In the graph of FIG. 2, the abscissa indicates the magnitude of the impedance, the ordinate indicates the magnitude of the frequency, g1 indicates the gate impedance magnitude according to the frequency of the linear amplifier according to the embodiment of the present invention, g2 indicates the gate impedance according to the frequency of the conventional linear amplifier . Here, the conventional linear amplifier is generally the same as the circuit of the linear amplifier for a wireless transceiver according to the embodiment of the present invention shown in FIG. 1, except that a resistor Rb of low impedance and an inductor Lb Impedance resistance was used.
따라서 도 2에 도시된 바와 같이, 본 발명의 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기는 주파수가 증가함에 따라 종래의 선형증폭기에 비해 선형성이 크게 향상되었음을 알 수 있다. 도 2에서 그래프(g1)의 임피던스 피크치는 제2 및 제4 CMOS 트랜지스터(T3, T4)에 의해 형성된 CS(common source) 증폭기의 게이트 커패시턴스(정전용량)와 인덕터(Lb)의 응답에 의해 발생된 약 300MHz였다.Therefore, as shown in FIG. 2, linearity of a linear amplifier for a wireless transceiver according to an embodiment of the present invention is significantly improved as compared with a conventional linear amplifier as frequency increases. The impedance peak of the graph g1 in FIG. 2 is the sum of the gate capacitance (capacitance) of a CS (common source) amplifier formed by the second and fourth CMOS transistors T3 and T4 and the response of the inductor Lb 300 MHz.
그리고 도 6은 선형성을 알아보기 위하여 투-톤(Two-Tone) 시뮬레이션을 한 결과이다. 도 6에 도시된 바와 같이 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기는 종래의 선형 증폭기에 비하여 IMD3가 최대 출력 전력에서 더 낮은 값이 나와 선형성이 좋아졌음을 알 수 있다.And FIG. 6 is a result of a two-tone simulation in order to check the linearity. As shown in FIG. 6, the linear amplifier for a wireless transceiver according to an embodiment of the present invention has a lower linearity at the maximum output power IMD3 compared to a conventional linear amplifier.
이하에서는 도 3과 도 4를 참조로 하여 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기가 적용된 증폭장치를 통해 출력 전력과 PAE(전력부가효율)을 살펴본다.Hereinafter, output power and PAE (power addition efficiency) will be examined through an amplifier using a linear amplifier for a wireless transceiver according to an embodiment of the present invention, with reference to FIG. 3 and FIG.
도 3은 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기가 적용된 증폭장치의 회로도이다. 도 3에 도시된 바와 같이 증폭장치는 2 스테이지 구조로 이루어져 있으며, 하나의 스테이지는 입력부(10)와 구동부(20)를 포함하고, 다른 스테이지는 전력부(100)와 출력부(30)를 포함하며, 2개의 스테이지를 연결하는 2개의 커패시터(Cis)를 포함한다.3 is a circuit diagram of an amplifying apparatus to which a linear amplifier for a wireless transceiver according to an embodiment of the present invention is applied. As shown in FIG. 3, the amplifying device has a two-stage structure. One stage includes an
입력부(10)는 RF 입력 신호(RFIN)를 수신하는 변압기로 구성되며, 구동부(20)는 캐스코드 구조를 형성하는 트랜지스터들과 센터-탑 인덕터(Lis)를 포함하며 구동 전압(Vdd)에 의해 구동하여 입력부(10)로부터 수신되는 (+), (-)의 신호를 2개의 커패시터(Cis)를 통해 전력부(100)에 전달한다. 여기서 각 커패시터(Cis)는 센터 탭 인덕터와 직렬 연결되어 LC 매칭이 되게 하여, 전력부(100)에 입력되는 (+) 및 (-) 입력 신호에 대한 입력 매칭 네트워크로 작용한다. The
전력부(100)는 본 발명의 실시 예에 따른 무선 송수신기용 선형 전력증폭기이며, 출력부(30)는 전력부(100)의 출력단((+)출력단 및 (-)출력단))에 연결된 변압기로 구성된다.The
여기서, 입력부(10)의 변압기와 출력부(30)의 변압기는 쉽게 임피던스를 변환하기 위한 1:2 비율의 변압기이며, 임피던스 매칭 기능을 가지도록 입력/출력 포트에서 배런(balun)으로 동작한다. 그리고 제1 및 제3 CMOS 트랜지스터(T1, T3)로는 높은 트랜스 컨덕터를 위해 정격 1.2V의 트랜지스터를 사용하였으며, 제2 및 제4 CMOS 트랜지스터(T2, T4)로는 트랜지스터의 전압 스트레스를 줄이기 위해 정격 2.5V의 트랜지스터를 사용하였다. 또한 밀러 커패시터(Cn)는 2PF의 커패시터를 사용하여 CS 증폭기의 게이트에서 발생하는 큰 게이트 커패시턴스를 줄이도록 하였다.Here, the transformer of the
이상과 같이 구성된 증폭장치를 동작시켜 출력 특성을 측정한 결과 도 4와 같이 출력 특성 그래프를 얻었다. 도 4는 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기가 적용된 증폭장치에서의 출력 특징을 보인 그래프이다. 도 4에서 그래프(g3)은 출력 전력에 따른 게인(gain) 그래프이고, 그래프(g4)는 출력 전력에 따른 PAE(전력부가효율) 그래프이다.As a result of measuring the output characteristics by operating the amplifying device constructed as described above, an output characteristic graph was obtained as shown in FIG. 4 is a graph illustrating output characteristics of an amplifying apparatus to which a linear amplifier for a wireless transceiver according to an exemplary embodiment of the present invention is applied. In FIG. 4, graph g3 is a gain graph according to output power, and graph g4 is graph PAE (power adding efficiency) according to output power.
도 4에 도시된 바와 같이, 본 발명의 실시 예에 따른 무선 송수신기용 선형증폭기가 적용된 증폭장치는 그래프(g)를 통해 출력 전력이 높아지더라도 약 34 정도의 높은 이득을 유지하여 고출력 전력을 가능하게 함을 알 수 있고, 또한 출력전력이 높아짐에 따라 높은 전력부가효율이 가짐을 알 수 있다.As shown in FIG. 4, the amplifying apparatus to which the linear amplifier for a wireless transceiver according to an embodiment of the present invention is applied can maintain a high gain of about 34 even when the output power increases through graph (g) And it can be seen that as the output power increases, high power addition efficiency is obtained.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다. The embodiments of the present invention described above are not only implemented by the apparatus and method but may be implemented through a program for realizing the function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded, The embodiments can be easily implemented by those skilled in the art from the description of the embodiments described above.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.
100 : 전력부 10 : 입력부
20 : 구동부 30 : 출력부
Cn : 밀러 커패시터 Rb : 저임피던스 저항
Lb : 인덕터100: power unit 10: input unit
20: driving unit 30: output unit
Cn: Miller capacitor Rb: Low impedance resistance
Lb: Inductor
Claims (5)
제3 CMOS 트랜지스터와 제4 CMOS 트랜지스터를 포함하는 제2 캐스코드 증폭기,
상기 제2 및 상기 제4 CMOS 트랜지스터의 게이트에 각각 연결되고 전압 바이어스와 연결된 게이트 바이어스 네트워크,
상기 제2 CMOS 트랜지스터의 게이트와 상기 제4 CMOS 트랜지스터의 드레인에 연결된 제1 밀러 커패시터, 그리고
상기 제4 CMOS 트랜지스터의 게이트와 상기 제2 CMOS 트랜지스터의 드레인에 연결된 제2 밀러 커패시터을 포함하며,
상기 제2 및 제4 CMOS 트랜지스터는 게이트 공통 증폭기를 형성하고,
상기 게이트 바이어스 네트워크는 상기 제2 CMOS 트랜지스터의 게이트에 연결되고 상기 전압 바이어스에 연결된 제1 인덕터와, 상기 제4 CMOS 트랜지스터의 게이트에 연결되고 상기 전압 바이어스에 연결된 제2 인턱터를 포함하는 무선 송수신기용 선형 전력증폭기.A first cascode amplifier including a first CMOS transistor and a second CMOS transistor,
A second cascode amplifier including a third CMOS transistor and a fourth CMOS transistor,
A gate bias network coupled to each of the gates of the second and fourth CMOS transistors and coupled with a voltage bias,
A first mirror capacitor connected to the gate of the second CMOS transistor and to the drain of the fourth CMOS transistor,
And a second mirror capacitor coupled to the gate of the fourth CMOS transistor and to the drain of the second CMOS transistor,
The second and fourth CMOS transistors form a gate common amplifier,
Wherein the gate bias network comprises a first inductor coupled to the gate of the second CMOS transistor and coupled to the voltage bias and a second inductor coupled to the gate of the fourth CMOS transistor and coupled to the voltage bias. Power amplifier.
상기 게이트 바이어스 네트워크는 상기 제2 CMOS 트랜지스터의 게이트에 연결되고 상기 제1 인덕터에 직렬 연결된 제1 저임피던스 저항 및 상기 제4 CMOS 트랜지스터의 게이트에 연결되고 상기 제2 인덕터에 직렬 연결된 제2 저임피던스 저항을 더 포함하는 무선 송수신기용 선형 전력증폭기.The method of claim 1,
The gate bias network further comprises a first low impedance resistor connected to the gate of the second CMOS transistor and serially connected to the first inductor and a second low impedance resistor connected to the gate of the fourth CMOS transistor and serially connected to the second inductor Comprising a linear power amplifier for a wireless transceiver.
상기 제1 및 제2 밀러 커패시터 각각은 연결된 게이트에서 바라본 커패시턴스의 크기에 따라 그 크기가 조절되는 무선 송수신기용 선형 전력증폭기.3. The method according to claim 1 or 2,
Wherein each of the first and second miller capacitors is adjusted in size according to a magnitude of a capacitance viewed from a connected gate.
상기 제1 및 제2 인덕터는 나선형 인덕터 또는 외부 보드 상에 형성된 마이크로스트립 라인 또는 외부 집중 인덕터 중 하나인 무선 송수신기용 선형 전력증폭기.4. The method of claim 3,
Wherein the first and second inductors are one of a spiral inductor or a microstrip line formed on an external board or an external focusing inductor.
상기 저임피던스 저항은 저항값이 수 옴내지 수십 옴인 무선 송수신기용 선형 전력증폭기.4. The method of claim 3,
Wherein the low impedance resistor has a resistance value of several ohms to several tens of ohms.
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