WO2017082575A1 - Differential transmission impedance amplifier - Google Patents

Differential transmission impedance amplifier Download PDF

Info

Publication number
WO2017082575A1
WO2017082575A1 PCT/KR2016/012481 KR2016012481W WO2017082575A1 WO 2017082575 A1 WO2017082575 A1 WO 2017082575A1 KR 2016012481 W KR2016012481 W KR 2016012481W WO 2017082575 A1 WO2017082575 A1 WO 2017082575A1
Authority
WO
WIPO (PCT)
Prior art keywords
amplifier
common source
differential
common
input
Prior art date
Application number
PCT/KR2016/012481
Other languages
French (fr)
Korean (ko)
Inventor
박성민
김상균
Original Assignee
이화여자대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이화여자대학교 산학협력단 filed Critical 이화여자대학교 산학협력단
Publication of WO2017082575A1 publication Critical patent/WO2017082575A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Definitions

  • the present invention relates to a differential transfer impedance amplifier.
  • the transfer impedance amplifier refers to an amplifier that converts, amplifies, and outputs a current signal provided as an input to a voltage signal using a transfer impedance of the amplifier.
  • a trade-off relationship must be sacrificed in order to obtain a high gain, and a gain must be sacrificed when implementing an amplifier operating in a wide bandwidth.
  • Prior arts of the conventional transfer impedance amplifier include Korea Patent Publication No. 2006-0064981.
  • the present embodiment is to solve the disadvantage of the weakness of the noise of the prior art differential transmission impedance by improving the noise characteristics, and to make the output voltage more matching.
  • the differential transfer impedance amplifier includes a first cascode amplifier including a first common source amplifier, a second common gate amplifier, and a first load resistor, an output node and an input node of the first cascode amplifier.
  • a second cascode amplifier including a first differential stage and a second common source amplifier, a second common gate amplifier, and a second load resistor; and an output node of the second cascode amplifier.
  • a second differential stage including a second resistor coupled to the input node, wherein an output of the common source amplifier included in the first cascode amplifier is provided as an input of the second common source amplifier included in the second cascode amplifier.
  • each differential stage since the input of each differential stage has a common source amplifier structure, the noise performance can be improved as compared with the prior art having a common gate structure as an input.
  • the output of the common source amplifier constituting one differential stage is provided to the input of the other differential stage, the symmetrically operated differential output is provided.
  • 1 is a schematic circuit diagram of a differential transfer impedance according to the present embodiment.
  • FIG. 2 is a diagram illustrating a change in transfer impedance gain with respect to a frequency change with respect to the differential transfer impedance amplifier according to the present embodiment.
  • FIG. 3 is a diagram illustrating a change in noise spectral density with respect to frequency with respect to the differential transfer impedance amplifier according to the present embodiment.
  • FIG. 4 is a diagram illustrating a change in input impedance with respect to the frequency of the differential transfer impedance amplifier according to the present embodiment.
  • 5 (a), 5 (b) and 5 (c) show output eye diagrams of any one differential stage of the differential transfer impedance amplifier according to the present embodiment.
  • FIG 6 is an eye diagram of the differential transfer impedance amplifier differential pair output according to the present embodiment.
  • each step may occur differently from the stated order unless the context clearly dictates the specific order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
  • a differential transfer impedance amplifier includes a first cascode including a first common source amplifier M1, a first common gate amplifier M2, and a first load resistor R D1 .
  • a first differential stage 100a including a cascode amplifier, an output node Oa of the first cascode amplifier, and a first resistor Rfa connected to the input node Ia, and a second common source amplifier M3.
  • a second cascode amplifier including a second common gate amplifier M4 and a second load resistor RD2, and a second resistor Rfb connected to an output node and an input node of the second cascode amplifier.
  • a second differential stage (100b) including an output of the common source amplifier (M1) included in the first cascode amplifier to the input of the second common source amplifier (M3) included in the second cascode amplifier An input signal having a phase inverted from each other is provided to the first differential stage 100a and the second differential stage 100b.
  • the first differential stage 100a includes a first common source amplifier M1, a first common gate amplifier M2, and a first load resistor R D1 connected in a cascode configuration.
  • the input signal i in is provided to the gate of the first common source amplifier M1 and the first common source amplifier M1 provides a signal amplified by the input signal i in to the source of the first common gate amplifier M2.
  • Conventional differential transfer impedance amplifiers have a common gate amplifier configuration as input.
  • the common gate amplifier can be equivalently modeled by placing a noise current source representing a noise source at a source that is an input terminal.
  • the input current signal is directly exposed to noise and combined to provide it to the input of the amplifier.
  • a common source amplifier places a noise current source representing a noise source into a gate as an input terminal, and divides the noise current i d 2 by gm 2 (gm: transfer conductance of a common source amplifier transistor) to provide a noise voltage provided to the input terminal. Equivalent modeling is possible. Therefore, increasing the transfer conductance value of the transistors constituting the common source amplifier can reduce the influence of noise.
  • the gain of the first common source amplifier M1 is expressed by the product of the transfer resistance gm1 of the transistor M1 and the load resistance value.
  • the value of the load resistance formed at the output of M1 may be calculated as a parallel resistance of the output resistance ro1 of M1 and the input resistance of the first common gate amplifier M2.
  • the input resistance of the first common gate amplifier M2 may be expressed as 1 / gm2 or (gm2: transfer conductance of M2). This can be summarized as Equation 1 below.
  • Equation 1 since the value of 1 / gm2, which is the input resistance of the first common gate amplifier M2, is smaller than that of ro1, which is the output resistance of the first common source amplifier M1, the output resistance is further increased. Approximate to 1 / gm2 with small value.
  • the transistors M1 forming the first common source amplifier M1 and the transistors M2 forming the first common gate amplifier M2 have the same size, the transfer conductances of the two transistors are the same. Therefore, Equation 1 may be approximated as Equation 2 below.
  • the gain of the first common source amplifier M1 may be approximated to ⁇ 1.
  • the parasitic capacitance value formed between the gate and the drain of the transistor M1 is increased, thereby reducing the Miller effect.
  • the gain of the first common source amplifier M1 is -1, the voltage at the node X, which is an output node of the first common source amplifier M1, is equal to the voltage provided to the gate of the first common source amplifier M1.
  • the magnitude is the same and only the phase is reversed. Accordingly, the DC component is blocked through the coupling capacitor Cc and the AC component is provided to the input of the second common source amplifier M3.
  • the first common source amplifier M1 and the second common source amplifier M3 are provided. Is operated as a differential amplifier receiving an input signal having phases inverted from each other and providing an output signal having phases inverted with each other.
  • the bias voltage of the second common source amplifier M3 may be maintained to be the same as the bias voltage of the first common source amplifier M1.
  • the gain of the first cascode amplifier and the second cascode amplifier may be expressed as the product of the transfer conductance of the common source amplifier and the load resistance value seen in the common gate amplifier.
  • the load resistance seen by the common gate amplifier is the parallel resistance of the output resistance of M2 and the first load resistor R D1 .
  • the output resistance of the first common gate amplifier M2 may be expressed as the product of the transfer conductance gm2 of M2, the output resistance ro2 of M2, and ro1, which is the output resistance of M1.
  • the parallel resistance value is smaller than the resistance value having the smaller resistance value among the parallel connected resistors.
  • the gain of the cascode amplifier is approximated by the product of the transfer conductance of the first common source amplifier M1 and the first load resistor R D1 .
  • the first resistor Rfa and the second resistor Rfb are connected between the input node and the output node of the first cascode amplifier and the second cascode amplifier, respectively, to form a feedback path, and the first differential stage 100a is respectively. And the conductance of the second differential stage 100b.
  • each of the first differential stage 100a and the second differential stage 100b may further include a transformer.
  • the first differential stage 100a may further include a transformer including inductors L1 and L2 between an output node of the first common gate amplifier M2 and a load resistor. have.
  • the transformer including the inductors L1 and L2 cancels the differential transfer impedance by canceling the input capacitance of the next stage provided with the capacitance component included in the output resistance, the output capacitance component of the first common gate amplifier M2, and the output voltage Vout a . It increases the bandwidth at which the amplifier operates.
  • the differential transfer impedance amplifier further comprises a feedback inductor Lf coupled between the output and the input of the first differential stage.
  • the feedback inductor functions to cancel the input capacitance of the first common source amplifier M1.
  • the gates of the common gate amplifier included in each differential stage of differential transmission amplifier is provided with a bias voltage (V B).
  • V B bias voltage
  • the gate protection resistor R B may be connected to the gates of the common gate amplifier to provide the bias voltage VB.
  • the differential transfer impedance amplifier is connected to the output terminal of the second common source amplifier M3 and the gate electrode of the first common gate amplifier to compensate for the capacitance of the parasitic capacitor seen at the output node of the common source amplifier ( Ccp) is further included.
  • the compensation capacitor Ccp may be connected to the output terminal of the first common source amplifier M1 and the gate electrode of the first common gate amplifier.
  • the differential transfer impedance amplifier according to the present embodiment reduces the influence of noise by disposing a common source amplifier resistant to noise at the input, and includes a differential pair having a cascode configuration, and provides an advantage of wide operating bandwidth. do.
  • 2 to 6 are diagrams showing simulation test results for the differential transfer impedance amplifier according to the present embodiment.
  • 2 is a diagram illustrating a change in transfer impedance gain with respect to a frequency change with respect to the differential transfer impedance amplifier according to the present embodiment. Referring to FIG. 2, it can be seen that the differential transfer impedance amplifier according to the present embodiment has a bandwidth of 40.5 GHz and a transfer impedance gain of 56.3 dBohm within the bandwidth.
  • the differential transfer impedance amplifier according to the present embodiment shows a noise spectral density of 21.3 pA / sqrt (Hz).
  • the differential transfer impedance amplifier of the prior art generally has improved noise characteristics of up to 30%, considering that it exhibits a noise spectral density of 27 to 28 pA / sqrt (Hz) and a maximum of 30 pA / sqrt (Hz). You can check it.
  • the differential transfer impedance amplifier according to the present embodiment has an input impedance of 33 ⁇ to 82 ⁇ within a bandwidth.
  • Figure 5 (a), 5 (b ) and 5 (c) is 2 31 -1, respectively a diagram showing the transfer impedance differential output any one of the eye diagram (eye-diagram) of the differential stage of the amplifier according to this embodiment PRBS An eye diagram of 25Gb / s, 40Gb / s, and 50Gb / s operating speeds for an input data stream. As can be seen in Figures 5 (a), 5 (b) and 5 (c) can be seen a clean eye diagram.
  • FIG. 6 is an eye diagram of the differential transfer impedance amplifier differential pair output according to the present embodiment, which is an eye diagram for an operating speed of 2 31 -1 PRBS input data streams, 50 Gb / s, respectively. As shown in FIG. 6, both differential stages operate symmetrically, and a clear eye diagram can be seen.

Abstract

A differential transmission impedance amplifier, according to an embodiment of the present invention, comprises: a first cascode amplifier including a first common source amplifier, a second common gate amplifier, and a first load resistor; a first differential stage including a first resistor connected to an output node and an input node of the first cascode amplifier; a second cascade amplifier including a second common source amplifier, a second common gate amplifier, and a second load resistor; and a second differential stage including a second resistor connected to an output node and an input node of the second cascode amplifier, wherein the output of the common source amplifier included in the first cascode amplifier is provided to the input of the second common source amplifier included in the second cascade amplifier to provide input signals having inverted phases to each other to the first differential stage and the second differential stage.

Description

차동 전달 임피던스 증폭기Differential transfer impedance amplifier
본 발명은 차동 전달 임피던스 증폭기에 관한 것이다.The present invention relates to a differential transfer impedance amplifier.
전달 임피던스 증폭기는 증폭기의 전달 임피던스를 이용하여 입력으로 제공된 전류 신호를 전압 신호로 변환하고 증폭하여 출력하는 증폭기를 의미한다. 종래의 전달 임피던스 증폭기에 있어서 높은 이득(gain)을 얻기 위하여 증폭기의 대역폭(bandwidth)을 희생하여야 하고, 넓은 대역폭에서 동작하는 증폭기를 구현하고자 하는 경우에는 이득을 희생하여야 하는 트레이드 오프(trade off) 관계가 존재하였다. 종래의 전달 임피던스 증폭기의 선행 문헌은 한국 공개특허 제2006-0064981호 등이 있다.The transfer impedance amplifier refers to an amplifier that converts, amplifies, and outputs a current signal provided as an input to a voltage signal using a transfer impedance of the amplifier. In the conventional transfer impedance amplifier, a trade-off relationship must be sacrificed in order to obtain a high gain, and a gain must be sacrificed when implementing an amplifier operating in a wide bandwidth. Was present. Prior arts of the conventional transfer impedance amplifier include Korea Patent Publication No. 2006-0064981.
종래의 차동구조 전달 임피던스 증폭기에서는 (+)출력전압을 위해서는 노이즈에 취약한 공통 게이트 증폭단을 입력단으로 취한다. 따라서, (-)출력전압을 갖는 공통 소스단과 매칭 되는 경우 차동 신호의 대칭문제 및 여전한 노이즈 문제가 남아있다. In the conventional differential structure transfer impedance amplifier, a common gate amplifier stage, which is vulnerable to noise, is taken as an input stage for a positive output voltage. Therefore, when matched with a common source terminal having a negative output voltage, the symmetry problem and still noise problem of the differential signal remain.
본 실시예는 노이즈 특성을 향상시켜 상기한 종래 기술의 차동 전달 임피던스가 가지는 노이즈에 취약하다는 단점을 해결하기 위한 것이며, 또한 출력전압이 보다 매칭이 잘 되도록 하기 위한 것이다. The present embodiment is to solve the disadvantage of the weakness of the noise of the prior art differential transmission impedance by improving the noise characteristics, and to make the output voltage more matching.
본 실시예에 따른 차동 전달 임피던스 증폭기는 제1 공통 소스 증폭기와 제2 공통 게이트 증폭기 및 제1 부하저항을 포함하는 제1 캐스코드(cascode) 증폭기와, 제1 캐스코드 증폭기의 출력 노드와 입력 노드에 연결된 제1 저항을 포함하는 제1 차동단 및 제2 공통 소스 증폭기와 제2 공통 게이트 증폭기 및 제2 부하저항을 포함하는 제2 캐스코드(cascode) 증폭기와, 제2 캐스코드 증폭기의 출력 노드와 입력 노드에 연결된 제2 저항을 포함하는 제2 차동단을 포함하며, 제1 캐스코드 증폭기에 포함된 공통 소스 증폭기의 출력이 제2 캐스코드 증폭기에 포함된 제2 공통 소스 증폭기의 입력으로 제공되어 제1 차동단과 제2 차동단에 서로 반전된 위상을 가지는 입력 신호가 제공된다.The differential transfer impedance amplifier according to the present embodiment includes a first cascode amplifier including a first common source amplifier, a second common gate amplifier, and a first load resistor, an output node and an input node of the first cascode amplifier. A second cascode amplifier including a first differential stage and a second common source amplifier, a second common gate amplifier, and a second load resistor; and an output node of the second cascode amplifier. And a second differential stage including a second resistor coupled to the input node, wherein an output of the common source amplifier included in the first cascode amplifier is provided as an input of the second common source amplifier included in the second cascode amplifier. Thus, an input signal having a phase inverted with each other is provided to the first differential stage and the second differential stage.
본 실시예에 의하면 각 차동단의 입력으로 공통 소스 증폭기 구조를 가지므로, 공통 게이트 구조를 입력으로 가지는 종래 기술에 비하여 노이즈 성능을 향상시킬 수 있다는 장점이 제공된다. 또한, 본 실시예에 의하면 어느 한 차동단을 구성하는 공통 소스 증폭기의 출력을 다른 차동단의 입력으로 제공하므로 대칭적으로 동작하는 차동 출력을 얻을 수 있다는 장점이 제공된다.According to this embodiment, since the input of each differential stage has a common source amplifier structure, the noise performance can be improved as compared with the prior art having a common gate structure as an input. In addition, according to the present embodiment, since the output of the common source amplifier constituting one differential stage is provided to the input of the other differential stage, the symmetrically operated differential output is provided.
도 1은 본 실시예에 따른 차동 전달 임피던스의 개요적 회로도이다. 1 is a schematic circuit diagram of a differential transfer impedance according to the present embodiment.
도 2는 본 실시예에 따른 차동 전달 임피던스 증폭기에 대하여 주파수 변화에 대한 전달 임피던스 이득 변화를 도시한 도면이다. 2 is a diagram illustrating a change in transfer impedance gain with respect to a frequency change with respect to the differential transfer impedance amplifier according to the present embodiment.
도 3은 본 실시예에 따른 차동 전달 임피던스 증폭기에 대하여 주파수에 대한 노이즈 스펙트럼 밀도 변화를 도시한 도면이다. 3 is a diagram illustrating a change in noise spectral density with respect to frequency with respect to the differential transfer impedance amplifier according to the present embodiment.
도 4는 본 실시예에 따른 차동 전달 임피던스 증폭기의 주파수에 대한 입력 임피던스 변화를 도시한 도면이다. 4 is a diagram illustrating a change in input impedance with respect to the frequency of the differential transfer impedance amplifier according to the present embodiment.
도 5(a), 5(b) 및 5(c)는 본 실시예에 따른 차동 전달 임피던스 증폭기의 어느 한 차동단의 출력 아이 다이어그램(eye-diagram)을 도시한 도면이다.5 (a), 5 (b) and 5 (c) show output eye diagrams of any one differential stage of the differential transfer impedance amplifier according to the present embodiment.
도 6은 본 실시예에 따른 차동 전달 임피던스 증폭기 차동쌍 출력의 아이 다이어그램(eye-diagram)을 도시한 도면이다.6 is an eye diagram of the differential transfer impedance amplifier differential pair output according to the present embodiment.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.Description of the present invention is only an embodiment for structural or functional description, the scope of the present invention should not be construed as limited by the embodiments described in the text. That is, since the embodiments may be variously modified and may have various forms, the scope of the present invention should be understood to include equivalents capable of realizing the technical idea.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.On the other hand, the meaning of the terms described in the present application should be understood as follows.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Singular expressions should be understood to include plural expressions unless the context clearly indicates otherwise, and terms such as "include" or "have" refer to features, numbers, steps, operations, components, parts, or parts thereof described. It is to be understood that the combination is intended to be present, but not to exclude in advance the possibility of the presence or addition of one or more other features or numbers, steps, operations, components, parts or combinations thereof.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.Each step may occur differently from the stated order unless the context clearly dictates the specific order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art unless otherwise defined. Terms such as those defined in the commonly used dictionaries should be construed to be consistent with the meanings in the context of the related art and should not be construed as having ideal or overly formal meanings unless expressly defined in this application. .
이하에서는 첨부된 도면들을 참조하여 본 실시예들을 설명한다. 도 1은 본 실시예에 따른 차동 전달 임피던스의 개요적 회로도이다. 도 1을 참조하면, 본 실시예에 따른 차동 전달 임피던스 증폭기는, 제1 공통 소스 증폭기(M1)와 제1 공통 게이트 증폭기(M2) 및 제1 부하저항(RD1)을 포함하는 제1 캐스코드(cascode) 증폭기와, 제1 캐스코드 증폭기의 출력 노드(Oa)와 입력 노드(Ia)에 연결된 제1 저항(Rfa)을 포함하는 제1 차동단(100a)과, 제2 공통 소스 증폭기(M3)와 제2 공통 게이트 증폭기(M4) 및 제2 부하저항(RD2)을 포함하는 제2 캐스코드(cascode) 증폭기와, 제2 캐스코드 증폭기의 출력 노드와 입력 노드에 연결된 제2 저항(Rfb)을 포함하는 제2 차동단(100b)을 포함하며, 제1 캐스코드 증폭기에 포함된 공통 소스 증폭기(M1)의 출력이 제2 캐스코드 증폭기에 포함된 제2 공통 소스 증폭기(M3)의 입력으로 제공되어 제1 차동단(100a)과 제2 차동단(100b)에 서로 반전된 위상을 가지는 입력 신호가 제공된다.Hereinafter, exemplary embodiments will be described with reference to the accompanying drawings. 1 is a schematic circuit diagram of a differential transfer impedance according to the present embodiment. Referring to FIG. 1, a differential transfer impedance amplifier according to the present embodiment includes a first cascode including a first common source amplifier M1, a first common gate amplifier M2, and a first load resistor R D1 . a first differential stage 100a including a cascode amplifier, an output node Oa of the first cascode amplifier, and a first resistor Rfa connected to the input node Ia, and a second common source amplifier M3. And a second cascode amplifier including a second common gate amplifier M4 and a second load resistor RD2, and a second resistor Rfb connected to an output node and an input node of the second cascode amplifier. And a second differential stage (100b) including an output of the common source amplifier (M1) included in the first cascode amplifier to the input of the second common source amplifier (M3) included in the second cascode amplifier An input signal having a phase inverted from each other is provided to the first differential stage 100a and the second differential stage 100b.
제1 차동단(100a)은 캐스코드 구성으로 연결된 제1 공통 소스 증폭기(M1)와 제1 공통 게이트 증폭기(M2) 및 제1 부하저항(RD1)을 포함한다. 캐스코드 구성으로 연결된 제1 공통 소스 증폭기(M1)와 제1 공통 게이트 증폭기(M2)에서, 입력 신호(iin)는 제1 공통 소스 증폭기(M1)의 게이트에 제공되며, 제1 공통 소스 증폭기(M1)는 입력 신호(iin)가 증폭된 신호를 제1 공통 게이트 증폭기(M2)의 소스에 제공한다. The first differential stage 100a includes a first common source amplifier M1, a first common gate amplifier M2, and a first load resistor R D1 connected in a cascode configuration. In the first common source amplifier M1 and the first common gate amplifier M2 connected in a cascode configuration, the input signal i in is provided to the gate of the first common source amplifier M1 and the first common source amplifier M1 provides a signal amplified by the input signal i in to the source of the first common gate amplifier M2.
종래의 차동 전달 임피던스 증폭기는 입력으로 공통 게이트 증폭기 구성을 취하였다. 공통 게이트 증폭기는 노이즈 소스를 나타내는 노이즈 전류원을 입력 단자인 소스에 위치하는 것으로 등가 모델링 할 수 있다. 따라서, 입력 전류 신호가 노이즈에 직접 노출되고, 합쳐져서 증폭기의 입력단에 제공된다. 그러나, 공통 소스 증폭기는 노이즈 소스를 나타내는 노이즈 전류원을 입력 단자인 게이트로 위치시키고, 노이즈 전류인 id 2을 gm2(gm:공통 소스 증폭기 트랜지스터의 전달 컨덕턴스)으로 나누면 입력 단자에 제공되는 노이즈 전압으로 등가 모델링 가능하다. 따라서, 공통 소스 증폭기를 구성하는 트랜지스터의 전달 컨덕턴스 값을 증가시키면 노이즈에 의한 영향을 감소시킬 수 있다. 본 실시예와 같이 공통 소스 증폭기를 입력으로 취하는 경우 종래의 전달 임피던스 증폭기에 비하여 향상된 노이즈 특성을 가지는 것을 알 수 있다.Conventional differential transfer impedance amplifiers have a common gate amplifier configuration as input. The common gate amplifier can be equivalently modeled by placing a noise current source representing a noise source at a source that is an input terminal. Thus, the input current signal is directly exposed to noise and combined to provide it to the input of the amplifier. However, a common source amplifier places a noise current source representing a noise source into a gate as an input terminal, and divides the noise current i d 2 by gm 2 (gm: transfer conductance of a common source amplifier transistor) to provide a noise voltage provided to the input terminal. Equivalent modeling is possible. Therefore, increasing the transfer conductance value of the transistors constituting the common source amplifier can reduce the influence of noise. When taking the common source amplifier as an input as in this embodiment, it can be seen that it has improved noise characteristics compared to the conventional transfer impedance amplifier.
제1 공통 소스 증폭기(M1)의 이득은 트랜지스터 M1의 전달 컨덕턴스인 gm1과 부하저항 값의 곱으로 표현된다. M1의 출력에서 형성되는 부하 저항의 값은 M1의 출력 저항 ro1과 제1 공통 게이트 증폭기(M2)의 입력 저항의 병렬 저항으로 연산될 수 있다. 제1 공통 게이트 증폭기(M2)의 입력 저항은 1/gm2, (gm2: M2의 전달 컨덕턴스)로 표현될 수 있다. 이를 수학식으로 정리하면 수학식 1과 같다.The gain of the first common source amplifier M1 is expressed by the product of the transfer resistance gm1 of the transistor M1 and the load resistance value. The value of the load resistance formed at the output of M1 may be calculated as a parallel resistance of the output resistance ro1 of M1 and the input resistance of the first common gate amplifier M2. The input resistance of the first common gate amplifier M2 may be expressed as 1 / gm2 or (gm2: transfer conductance of M2). This can be summarized as Equation 1 below.
Figure PCTKR2016012481-appb-M000001
Figure PCTKR2016012481-appb-M000001
수학식 1에서, 제1 공통 게이트 증폭기(M2)의 입력 저항값인 1/gm2의 값은 제1 공통 소스 증폭기(M1)의 출력 저항인 ro1에 비하여 작은 값을 가지므로, 출력 저항값은 더 작은 값을 가지는 1/gm2로 근사된다. 또한, 제1 공통 소스 증폭기(M1)를 형성하는 트랜지스터 M1과 제1 공통 게이트 증폭기(M2)를 형성하는 트랜지스터 M2의 사이즈가 같으면 두 트랜지스터의 전달 컨덕턴스는 서로 같다. 따라서, 수학식 1은 아래의 수학식 2와 같이 근사될 수 있다.In Equation 1, since the value of 1 / gm2, which is the input resistance of the first common gate amplifier M2, is smaller than that of ro1, which is the output resistance of the first common source amplifier M1, the output resistance is further increased. Approximate to 1 / gm2 with small value. In addition, when the transistors M1 forming the first common source amplifier M1 and the transistors M2 forming the first common gate amplifier M2 have the same size, the transfer conductances of the two transistors are the same. Therefore, Equation 1 may be approximated as Equation 2 below.
Figure PCTKR2016012481-appb-M000002
Figure PCTKR2016012481-appb-M000002
수학식 2에서 보여지는 바와 같이 제1 공통 소스 증폭기(M1)의 이득은 -1로 근사될 수 있다. 그에 따라 트랜지스터 M1의 게이트와 드레인 사이에 형성되는 기생 커패시턴스값이 증가되어 보이는 밀러 효과(Miller Effect)를 감소시킬 수 있다. As shown in Equation 2, the gain of the first common source amplifier M1 may be approximated to −1. As a result, the parasitic capacitance value formed between the gate and the drain of the transistor M1 is increased, thereby reducing the Miller effect.
나아가, 제1 공통 소스 증폭기(M1)의 이득은 -1이므로 제1 공통 소스 증폭기(M1)의 출력 노드인 노드 X에서의 전압은 제1 공통 소스 증폭기(M1)의 게이트에 제공되는 전압과 그 크기는 동일하고 위상만 반전된다. 따라서, 커플링 커패시터(Cc)를 통하여 직류 성분을 블로킹하고 교류 성분을 제2 공통 소스 증폭기(M3)의 입력으로 제공하는 바, 제1 공통 소스 증폭기(M1)와 제2 공통 소스 증폭기(M3)는 서로 반전된 위상을 가지는 입력 신호를 제공 받고, 서로 반전된 위상을 가지는 출력 신호를 제공하는 차동 증폭기로 동작한다. 나아가, 직류 성분이 블로킹되므로, 제2 공통 소스 증폭기(M3)의 바이어스 전압을 제1 공통 소스 증폭기(M1)의 바이어스 전압과 동일하게 유지할 수 있다.Furthermore, since the gain of the first common source amplifier M1 is -1, the voltage at the node X, which is an output node of the first common source amplifier M1, is equal to the voltage provided to the gate of the first common source amplifier M1. The magnitude is the same and only the phase is reversed. Accordingly, the DC component is blocked through the coupling capacitor Cc and the AC component is provided to the input of the second common source amplifier M3. The first common source amplifier M1 and the second common source amplifier M3 are provided. Is operated as a differential amplifier receiving an input signal having phases inverted from each other and providing an output signal having phases inverted with each other. Furthermore, since the DC component is blocked, the bias voltage of the second common source amplifier M3 may be maintained to be the same as the bias voltage of the first common source amplifier M1.
제1 캐스코드 증폭기와 제2 캐스코드 증폭기의 이득은 공통 소스 증폭기의 전달 컨덕턴스와 공통 게이트 증폭기에서 보이는 부하 저항 값의 곱으로 표시될 수 있다. 공통 게이트 증폭기에서 보이는 부하 저항은 M2의 출력 저항과 제1 부하저항(RD1)의 병렬 저항이다. 제1 공통 게이트 증폭기(M2)의 출력 저항은 M2의 전달 컨덕턴스 gm2, M2의 출력 저항 ro2 및 M1의 출력 저항인 ro1의 곱으로 표시될 수 있다. 병렬 저항 값은 병렬 연결된 저항 중 작은 저항값을 가지는 저항값보다 작아지며, 병렬 연결된 저항의 저항값이 크면 클수록 병렬 연결된 저항 중 작은 저항값으로 근사되므로, 공통 게이트 증폭기에서 보이는 부하 저항 값은 부하 저항인 RD1 값으로 근사된다. 따라서, 캐스코드 증폭기의 이득은 아래의 수학식 3과 같이 정리될 수 있다.The gain of the first cascode amplifier and the second cascode amplifier may be expressed as the product of the transfer conductance of the common source amplifier and the load resistance value seen in the common gate amplifier. The load resistance seen by the common gate amplifier is the parallel resistance of the output resistance of M2 and the first load resistor R D1 . The output resistance of the first common gate amplifier M2 may be expressed as the product of the transfer conductance gm2 of M2, the output resistance ro2 of M2, and ro1, which is the output resistance of M1. The parallel resistance value is smaller than the resistance value having the smaller resistance value among the parallel connected resistors. The larger the resistance value of the parallel connected resistor is, the larger the value is approximated to the smaller resistance value among the parallel connected resistors. Is approximated to RD1. Therefore, the gain of the cascode amplifier can be summarized as in Equation 3 below.
Figure PCTKR2016012481-appb-M000003
Figure PCTKR2016012481-appb-M000003
즉, 캐스코드 증폭기의 이득은 제1 공통 소스 증폭기(M1)의 전달 컨덕턴스와 제1 부하저항(RD1)의 곱으로 근사된다. That is, the gain of the cascode amplifier is approximated by the product of the transfer conductance of the first common source amplifier M1 and the first load resistor R D1 .
제1 저항(Rfa)와 제2 저항(Rfb)는 각각 제1 캐스코드 증폭기 및 제2 캐스코드 증폭기의 입력 노드와 출력 노드 사이에 연결되어 피드백 경로를 형성하며, 각각 제1 차동단(100a)과 제2 차동단(100b)의 전달 컨덕턴스를 결정한다. The first resistor Rfa and the second resistor Rfb are connected between the input node and the output node of the first cascode amplifier and the second cascode amplifier, respectively, to form a feedback path, and the first differential stage 100a is respectively. And the conductance of the second differential stage 100b.
일 실시예에서, 제1 차동단(100a)과 제2 차동단(100b)은 각각 트랜스포머를 더 포함할 수 있다. 제1 차동단(100a)을 예로 들어 설명하면, 제1 차동단(100a)는 제1 공통 게이트 증폭기(M2)의 출력 노드와 부하 저항 사이에 인덕터 L1과 L2를 포함하는 트랜스포머를 더 포함할 수 있다. 인덕터 L1과 L2를 포함하는 트랜스포머는 출력 저항에 포함된 커패시턴스 성분, 제1 공통 게이트 증폭기(M2)의 출력 커패시턴스 성분 및 출력 전압(Vouta)가 제공되는 다음 스테이지의 입력 커패시턴스를 상쇠하여 차동 전달 임피던스 증폭기가 동작하는 대역폭을 증가시키는 기능을 수행한다. In one embodiment, each of the first differential stage 100a and the second differential stage 100b may further include a transformer. Referring to the first differential stage 100a as an example, the first differential stage 100a may further include a transformer including inductors L1 and L2 between an output node of the first common gate amplifier M2 and a load resistor. have. The transformer including the inductors L1 and L2 cancels the differential transfer impedance by canceling the input capacitance of the next stage provided with the capacitance component included in the output resistance, the output capacitance component of the first common gate amplifier M2, and the output voltage Vout a . It increases the bandwidth at which the amplifier operates.
차동 전달 임피던스 증폭기의 일 실시예에서, 제1 차동단의 출력과 입력 사이에 연결된 피드백 인덕터(Lf)를 더 포함한다. 피드백 인덕터는 제1 공통 소스 증폭기(M1)의 입력 커패시턴스를 상쇠하는 기능을 수행한다. In one embodiment of the differential transfer impedance amplifier, it further comprises a feedback inductor Lf coupled between the output and the input of the first differential stage. The feedback inductor functions to cancel the input capacitance of the first common source amplifier M1.
도 1을 참조하면, 차동 전달 임피던스 증폭기의 각 차동단에 포함된 공통 게이트 증폭기의 게이트 들에는 바이어스 전압(VB)이 제공된다. 일 실시예로, 공통 게이트 증폭기의 게이트 들에는 게이트 보호용 저항(RB)이 연결되어 바이어스 전압(VB)이 제공될 수 있다. 1, the gates of the common gate amplifier included in each differential stage of differential transmission amplifier is provided with a bias voltage (V B). In an embodiment, the gate protection resistor R B may be connected to the gates of the common gate amplifier to provide the bias voltage VB.
일 실시예에서, 차동 전달 임피던스 증폭기는 제2 공통 소스 증폭기(M3)의 출력단과 제1 공통 게이트 증폭기의 게이트 전극에 연결되어 공통 소스 증폭기의 출력 노드에서 보이는 기생 커패시터의 커패시턴스를 조절하는 보상 커패시터(Ccp)를 더 포함한다. 도시되지 않은 다른 실시예에 의하면 보상 커패시터(Ccp)는 제1 공통 소스 증폭기(M1)의 출력단과 제1 공통 게이트 증폭기의 게이트 전극에 연결될 수 있다.In one embodiment, the differential transfer impedance amplifier is connected to the output terminal of the second common source amplifier M3 and the gate electrode of the first common gate amplifier to compensate for the capacitance of the parasitic capacitor seen at the output node of the common source amplifier ( Ccp) is further included. According to another embodiment not shown, the compensation capacitor Ccp may be connected to the output terminal of the first common source amplifier M1 and the gate electrode of the first common gate amplifier.
본 실시예에 따른 차동 전달 임피던스 증폭기는 입력에 노이즈에 강한 공통 소스 증폭기를 배치하여 노이즈의 영향을 감소시켰으며, 캐스코드 구성을 가지는 차동쌍을 포함하는 구성으로, 동작 대역폭이 넓다는 장점이 제공된다. The differential transfer impedance amplifier according to the present embodiment reduces the influence of noise by disposing a common source amplifier resistant to noise at the input, and includes a differential pair having a cascode configuration, and provides an advantage of wide operating bandwidth. do.
모의시험예Simulation test example
도 2 내지 도 6은 본 실시예에 따른 차동 전달 임피던스 증폭기에 대한 모의 시험 결과를 도시한 도면들이다. 도 2는 본 실시예에 따른 차동 전달 임피던스 증폭기에 대하여 주파수 변화에 대한 전달 임피던스 이득 변화를 도시한 도면이다. 도 2를 참조하면, 본 실시에에 따른 차동 전달 임피던스 증폭기는 40.5GHz의 대역폭을 가지며, 대역폭 내에서 56.3dBohm의 전달 임피던스 이득을 가지는 것을 확인할 수 있다. 2 to 6 are diagrams showing simulation test results for the differential transfer impedance amplifier according to the present embodiment. 2 is a diagram illustrating a change in transfer impedance gain with respect to a frequency change with respect to the differential transfer impedance amplifier according to the present embodiment. Referring to FIG. 2, it can be seen that the differential transfer impedance amplifier according to the present embodiment has a bandwidth of 40.5 GHz and a transfer impedance gain of 56.3 dBohm within the bandwidth.
도 3은 본 실시예에 따른 차동 전달 임피던스 증폭기에 대하여 주파수에 대한 노이즈 스펙트럼 밀도 변화를 도시한 도면이다. 도 3을 참조하면, 본 실시예에 따른 차동 전달 임피던스 증폭기는 21.3pA/sqrt(Hz)의 노이즈 스펙트럼 밀도를 도시한다. 종래 기술에 의한 차동 전달 임피던스 증폭기는 일반적으로 27~28 pA/sqrt(Hz), 최대 30 pA/sqrt(Hz)의 잡음 스펙트럼 밀도를 나타내는 것을 고려하면, 최대 30% 가량의 노이즈 특성이 개선된 것을 확인할 수 있다.3 is a diagram illustrating a change in noise spectral density with respect to frequency with respect to the differential transfer impedance amplifier according to the present embodiment. Referring to FIG. 3, the differential transfer impedance amplifier according to the present embodiment shows a noise spectral density of 21.3 pA / sqrt (Hz). The differential transfer impedance amplifier of the prior art generally has improved noise characteristics of up to 30%, considering that it exhibits a noise spectral density of 27 to 28 pA / sqrt (Hz) and a maximum of 30 pA / sqrt (Hz). You can check it.
도 4는 본 실시예에 따른 차동 전달 임피던스 증폭기의 주파수에 대한 입력 임피던스 변화를 도시한 도면이다. 본 실시예에 따른 차동 전달 임피던스 증폭기는 대역폭 내에서 33 Ω ~82 Ω의 입력 임피던스를 가지는 것을 확인할 수 있다. 4 is a diagram illustrating a change in input impedance with respect to the frequency of the differential transfer impedance amplifier according to the present embodiment. It can be seen that the differential transfer impedance amplifier according to the present embodiment has an input impedance of 33 Ω to 82 Ω within a bandwidth.
도 5(a), 5(b) 및 5(c)는 본 실시예에 따른 차동 전달 임피던스 증폭기의 어느 한 차동단의 출력 아이 다이어그램(eye-diagram)을 도시한 도면으로 각각 231-1 PRBS 입력 데이터 스트림에 대한 25Gb/s, 40Gb/s, 50Gb/s의 동작 속도에 대한 아이 다이어그램이다. 도 5(a), 5(b) 및 5(c)에서 확인할 수 있는 바와 같이 깨끗한 아이 다이어그램을 확인할 수 있다. Figure 5 (a), 5 (b ) and 5 (c) is 2 31 -1, respectively a diagram showing the transfer impedance differential output any one of the eye diagram (eye-diagram) of the differential stage of the amplifier according to this embodiment PRBS An eye diagram of 25Gb / s, 40Gb / s, and 50Gb / s operating speeds for an input data stream. As can be seen in Figures 5 (a), 5 (b) and 5 (c) can be seen a clean eye diagram.
도 6은 본 실시예에 따른 차동 전달 임피던스 증폭기 차동쌍 출력의 다이어그램(eye-diagram)을 도시한 도면으로 각각 231-1 PRBS 입력 데이터 스트림, 50Gb/s의 동작 속도에 대한 아이 다이어그램이다. 도 6에서 확인할 수 있는 바와 두 차동단 모두 대칭적으로 동작하며, 깨끗한 아이 다이어그램을 확인할 수 있다. 6 is an eye diagram of the differential transfer impedance amplifier differential pair output according to the present embodiment, which is an eye diagram for an operating speed of 2 31 -1 PRBS input data streams, 50 Gb / s, respectively. As shown in FIG. 6, both differential stages operate symmetrically, and a clear eye diagram can be seen.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.Although described with reference to the embodiments shown in the drawings to aid the understanding of the present invention, this is an embodiment for the implementation, it is merely exemplary, those skilled in the art from various modifications and equivalents therefrom It will be appreciated that other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the appended claims.
상기에 기재되어 있음Listed above

Claims (7)

  1. 제1 공통 소스 증폭기와 제1 공통 게이트 증폭기 및 제1 부하저항을 포함하는 제1 캐스코드(cascode) 증폭기와, 상기 제1 캐스코드 증폭기의 출력 노드와 입력 노드에 연결된 제1 저항을 포함하는 제1 차동단 및A first cascode amplifier including a first common source amplifier, a first common gate amplifier, and a first load resistor; and a first resistor connected to an output node and an input node of the first cascode amplifier. 1 differential stage and
    제2 공통 소스 증폭기와 제2 공통 게이트 증폭기 및 제2 부하저항을 포함하는 제2 캐스코드(cascode) 증폭기와, 상기 제2 캐스코드 증폭기의 출력 노드와 입력 노드에 연결된 제2 저항을 포함하는 제2 차동단을 포함하며, A second cascode amplifier comprising a second common source amplifier, a second common gate amplifier, and a second load resistor; and a second resistor connected to an output node and an input node of the second cascode amplifier. 2 differential stages,
    상기 제1 캐스코드 증폭기에 포함된 공통 소스 증폭기의 출력이 상기 제2 캐스코드 증폭기에 포함된 제2 공통 소스 증폭기의 입력으로 제공되어 상기 제1 차동단과 상기 제2 차동단에 서로 반전된 위상을 가지는 입력 신호가 제공되는 차동 전달 임피던스 증폭기.An output of the common source amplifier included in the first cascode amplifier is provided to an input of a second common source amplifier included in the second cascode amplifier to provide a phase inverted with each other in the first differential stage and the second differential stage. A differential transfer impedance amplifier provided with an input signal.
  2. 제1항에 있어서,The method of claim 1,
    상기 차동 전달 임피던스 증폭기는, The differential transfer impedance amplifier,
    입력 전류 신호를 제공받아 출력 전압 신호를 제공하되,Receive an input current signal to provide an output voltage signal,
    상기 입력 전류 신호에 대한 상기 출력 전압 신호의 전달 임피던스 이득(trans impedance)는 상기 제1 저항의 저항값과 상기 제2 저항의 저항값에 의하여 결정되는 차동 전달 임피던스 증폭기.And a transimpedance gain of the output voltage signal relative to the input current signal is determined by a resistance value of the first resistor and a resistance value of the second resistor.
  3. 제1항에 있어서,The method of claim 1,
    상기 차동 전달 임피던스 증폭기는 커플링 커패시터(coupling capacitor)를 더 포함하며, 상기 커플링 커패시터는 상기 제1 공통 소스 증폭기의 출력 노드와 상기 제2 공통 소스 증폭기의 입력 노드를 전기적으로 연결하는 차동 전달 임피던스 증폭기.The differential transfer impedance amplifier further comprises a coupling capacitor, the coupling capacitor which differentially connects an output node of the first common source amplifier and an input node of the second common source amplifier. amplifier.
  4. 제1항에 있어서,The method of claim 1,
    상기 차동 전달 임피던스 증폭기는, The differential transfer impedance amplifier,
    상기 제1 공통 소스 증폭기의 상기 출력 노드와 상기 제2 공통 게이트 증폭기의 게이트 전극에 연결되거나,Is connected to the output node of the first common source amplifier and the gate electrode of the second common gate amplifier, or
    상기 제2 공통 소스 증폭기의 상기 출력 노드와 상기 제1 공통 게이트 증폭기의 게이트 전극에 연결된 보상 커패시터를 더 포함하는 차동 전달 임피던스 증폭기.And a compensation capacitor coupled to the output node of the second common source amplifier and the gate electrode of the first common gate amplifier.
  5. 제1항에 있어서,The method of claim 1,
    상기 차동 전달 임피던스 증폭기는,The differential transfer impedance amplifier,
    상기 제1 부하 저항과 상기 제1 공통 게이트 증폭기의 출력 사이에 연결된 제1 트랜스포머(transformer)와,A first transformer coupled between the first load resistor and the output of the first common gate amplifier,
    상기 제2 부하 저항과 상기 제2 공통 게이트 증폭기의 출력 사이에 연결된 제2 트랜스포머를 더 포함하는 차동 전달 임피던스 증폭기.And a second transformer coupled between the second load resistor and the output of the second common gate amplifier.
  6. 제1항에 있어서,The method of claim 1,
    상기 제1 공통 소스 증폭기와 상기 제2 공통 소스 증폭기의 이득은 모두 동일한 차동 전달 임피던스 증폭기.And the gain of the first common source amplifier and the second common source amplifier are the same.
  7. 제1항에 있어서,The method of claim 1,
    제1 공통 소스 증폭기에 포함된 트랜지스터와 제2 공통 게이트 증폭기의 트랜지스터의 크기는 서로 동일하며,The transistors included in the first common source amplifier and the transistors of the second common gate amplifier have the same size,
    제3 공통 소스 증폭기에 포함된 트랜지스터와 제4 공통 게이트 증폭기의 트랜지스터의 크기는 서로 동일한 차동 전달 임피던스 증폭기.A differential transfer impedance amplifier of which the transistors included in the third common source amplifier and the transistors of the fourth common gate amplifier have the same size.
PCT/KR2016/012481 2015-11-11 2016-11-01 Differential transmission impedance amplifier WO2017082575A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150158095A KR101694075B1 (en) 2015-11-11 2015-11-11 Differential Trans-impedance Amplifier
KR10-2015-0158095 2015-11-11

Publications (1)

Publication Number Publication Date
WO2017082575A1 true WO2017082575A1 (en) 2017-05-18

Family

ID=57832381

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2016/012481 WO2017082575A1 (en) 2015-11-11 2016-11-01 Differential transmission impedance amplifier

Country Status (2)

Country Link
KR (1) KR101694075B1 (en)
WO (1) WO2017082575A1 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019226705A1 (en) * 2018-05-21 2019-11-28 Macom Technology Solutions Holdings, Inc. Apparatus and method for automated tuning of optical power, extinction ratio, and crossing of multi-channel eye diagrams simultaneously
KR102059746B1 (en) * 2018-06-19 2020-02-11 이화여자대학교 산학협력단 Trans-impedance amplifier having bootstrap circuit
US10447218B1 (en) * 2018-07-16 2019-10-15 Realtek Semiconductor Corp. Hybrid differential amplifier and method thereof
KR102098889B1 (en) 2018-11-22 2020-04-08 숭실대학교산학협력단 Diffrential power amplifier for rf system
JP7387855B1 (en) 2022-11-15 2023-11-28 株式会社フジクラ power amplifier device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2037573A1 (en) * 2007-09-17 2009-03-18 Seiko Epson Corporation Ultra-low power consumption low noise amplifier
KR20090081450A (en) * 2008-01-24 2009-07-29 삼성전자주식회사 Mode change wide-band LNA and wide-band RF receiver having the same
KR101135190B1 (en) * 2010-10-07 2012-04-16 한국과학기술원 Apparatus for converting signal and apparatus for receiving using balun circuit in wireless communication system
KR20150076571A (en) * 2013-12-27 2015-07-07 전자부품연구원 Linear power amplifier for wireless transmitter
KR101552896B1 (en) * 2013-10-07 2015-09-15 실리콘알엔디(주) Ultra wideband amplifier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2037573A1 (en) * 2007-09-17 2009-03-18 Seiko Epson Corporation Ultra-low power consumption low noise amplifier
KR20090081450A (en) * 2008-01-24 2009-07-29 삼성전자주식회사 Mode change wide-band LNA and wide-band RF receiver having the same
KR101135190B1 (en) * 2010-10-07 2012-04-16 한국과학기술원 Apparatus for converting signal and apparatus for receiving using balun circuit in wireless communication system
KR101552896B1 (en) * 2013-10-07 2015-09-15 실리콘알엔디(주) Ultra wideband amplifier
KR20150076571A (en) * 2013-12-27 2015-07-07 전자부품연구원 Linear power amplifier for wireless transmitter

Also Published As

Publication number Publication date
KR101694075B1 (en) 2017-01-06

Similar Documents

Publication Publication Date Title
WO2017082575A1 (en) Differential transmission impedance amplifier
US9184730B2 (en) Dynamic feed-forward OPAMP-based circuit
US9263995B2 (en) Multi-mode OPAMP-based circuit
EP0799524B1 (en) Differential audio line receiver
US9263993B2 (en) Low pass filter with common-mode noise reduction
Jaikla et al. High input impedance voltage-mode biquad filter using VD-DIBAs
US20130214951A1 (en) Sigma-delta modulators with excess loop delay compensation
TWI739249B (en) High-speed full-duplex transceiver
CN105610403B (en) Circuit based on operational amplifier
JP2004201319A (en) Differential amplifier slew rate boosting structure
WO2012068985A1 (en) Pseudo-differential audio input circuit and arrangement method therefor
JP3727777B2 (en) Balanced amplifier
WO2017124575A1 (en) Frequency compensation transconductance amplifier
US8970292B2 (en) Universal filter implementing second-order transfer function
US6525608B2 (en) High gain, high bandwidth, fully differential amplifier
CN102215028B (en) Amplifier
WO2012021009A2 (en) Receiving device and method for removing mismatch in wireless communication system, and low-power amplifier therefor
WO2021050777A1 (en) Passive linear equalizer for serial wireline receivers
KR20180115854A (en) Direct current offset reducing circuit and transimpedance amplifier module using the same
WO2015190836A1 (en) Differential transfer impedance amplifier
WO2013022241A2 (en) Radio frequency amplifier in communication system and method of controlling the same
Chen et al. A CMOS infrared wireless optical receiver front-end with a variable-gain fully-differential transimpedance amplifier
WO2017073846A1 (en) Low-noise amplifier which cancels noise using phase shifter
WO2021167155A1 (en) Small broadband amplifier circuit
CN110661500A (en) Transimpedance amplifier, chip and communication equipment

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16864501

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16864501

Country of ref document: EP

Kind code of ref document: A1