KR20150066434A - Apparatus, Method and Program for Determining Wiring Board Via Arrangement - Google Patents
Apparatus, Method and Program for Determining Wiring Board Via Arrangement Download PDFInfo
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Abstract
Description
본 발명은 배선기판 비아 배치 결정장치, 방법 및 프로그램에 관한 것으로, 예를 들어 반도체 웨이퍼에 형성된 복수의 전자 디바이스의 동시 통전시험용 프로브 카드의 구성요소인 배선기판에서의 관통 비아(관통 VIA)나 비관통 비아의 배치를 결정하는 경우에 적용할 수 있는 것이다.
The present invention relates to an apparatus, a method, and a program for determining a wiring board via arrangement, and more particularly, to an apparatus, method and program for determining a wiring board via arrangement, And can be applied to the case of determining the arrangement of the through vias.
프로브 카드로서, 복수의 전자회로가 형성된 피시험체인 반도체 웨이퍼를 시험하는 것이 있다(특허문헌 1, 특허문헌 2 참조). 이와 같은 프로브 카드는, 일단(一端)이 반도체 웨이퍼의 각 패드에 각각 접속하는 다수의 프로브를 지지하고 있는 프로브 홀더와, 각 프로브의 타단(他端)이 접속하는 패드를 아랫면에 갖추고, 윗면 가장자리에 테스터와 접속하기 위한 커넥터 등으로 이루어지는 인터페이스부(이하, 테스터 인터페이스부라 부름)를 갖춘 원판상 배선기판(카드기판이라 불리는 일도 있음)을 갖는다.As a probe card, there is a test of a semiconductor wafer to be tested on which a plurality of electronic circuits are formed (see
또한, 본 명세서에 있어서는, 프로브 카드의 실제 사용 시의 자세에 관계없이, 프로브의 타단이 접속하는 배선기판 면을 「아랫면」이라 부르고, 테스터와 접속하기 위한 인터페이스부를 갖는 면을 「윗면」이라 부르고 있다.In this specification, the surface of the wiring board to which the other end of the probe is connected is referred to as a " bottom surface " regardless of the actual posture of the probe card, and a surface having an interface for connecting to the tester is referred to as " have.
배선기판의 윗면에는, 릴레이, 콘덴서, 저항기, 코일 등의 전자부품도 설치되어 있다. 또, 테스터 인터페이스부에 직접적인 배선경로에 의해 접속할 것을 요하는 프로브 패드도 있으면, 테스터 인터페이스부에 전자부품을 사이에 두는 배선경로에 의해 접속할 것을 요하는 프로브 패드도 있다.Electronic parts such as relays, capacitors, resistors, and coils are also provided on the upper surface of the wiring board. Some probe pads need to be connected to the tester interface part by a direct wiring path. Some probe pads require connection to the tester interface part by a wiring path for placing electronic components therebetween.
다수의 배선경로를 실현하기 위해, 종래에는, 단순한 관통 비아뿐 아니라, 도 8에 나타낸 바와 같이, 중계 관통 비아도 적절한 위치에서 채용되고 있다. 도 8은 배선기판의 종단면의 일부를 꺼내어 나타낸 개략 종단면도이다.In order to realize a plurality of wiring paths, conventionally, not only simple through vias but also relay through vias are employed at appropriate positions as shown in Fig. 8 is a schematic vertical sectional view showing a part of a vertical cross-section of the wiring board.
도 8에 있어서, 배선기판(1)은, 20층 정도를 갖는 톱(top)쪽 적층부(2)와 20층 정도를 갖는 보텀(bottom)쪽 적층부(3)를 결합층(4)을 사이에 두고 결합한 것이다. 포고핀(또한, 다른 종류의 전기적 상호 접속요소라도 좋음; 포고핀을 포함하여 전기적 상호 접속요소를 특허청구범위에서는 프로브라 부르고 있음)(5-2)의 패드(P5-2)는 전자부품(6-2)의 패드(P6-2)와 접속할 것을 요하고, 패드(P5-2)에 관통 비아를 적용한 경우에는 다른 전자부품(6-1)의 바로 아래에 그 관통 비아의 타단이 위치하여, 다른 전자부품(6-1)의 동작에 악영향을 미칠 우려가 있다. 그 때문에, IVH(Interstitial Via Hole) 기술을 채용하여, 포고핀(5-2)의 패드(P5-2)에서 결합층(4)까지 연장하는 비관통 비아(이하, 보텀쪽 IVH라 부름)(7-2)와, 중계 관통 비아(8)와, 전자부품(6-2)의 패드(P6-2)에서 결합층(4)까지 연장하는 비관통 비아(이하, 톱쪽 IVH라 부름)(9-2)를 설치하고, 보텀쪽 IVH(7-2) 및 중계 관통 비아(8) 사이를 임의의 층의 배선(10-2)으로 접속함과 동시에, 중계 관통 비아(8) 및 톱쪽 IVH(9-2) 사이를 임의의 층의 배선(11-2)으로 접속하고 있다.8, the
도 8에서의 포고핀(5-1, 5-3∼5-5)은 전자부품과의 접속이 불필요한 것이고, 포고핀(5-1, 5-3 및 5-5)은 관통 비아에 접속되어 임의의 층의 배선경로(도시하지 않음)에 의해 테스터 인터페이스부(12)와 접속되고, 포고핀(5-4)은 보텀쪽 IVH에 접속되어 임의의 층의 배선경로(도시하지 않음)에 의해 테스터 인터페이스부(12)와 접속되어 있다.The pogo pins 5-1 and 5-3 to 5-5 in Fig. 8 do not need to be connected to the electronic parts, and the pogo pins 5-1 and 5-3 and 5-5 are connected to the through vias The pogo pin 5-4 is connected to the bottom side IVH by a wiring path (not shown) of an arbitrary layer, and connected to the tester interface section 12 by a wiring path (not shown) And is connected to the tester interface unit 12.
종래에는, 이하와 같은 조건이나 제약(이하, 이들을 정리하여 조건이라 부름)을 만족하도록 비아의 배치를 설계자가 배선기판 CAD(Computer Aided Design)를 이용하여 정하고 있었다.Conventionally, the layout of vias is determined by a designer using a wiring board CAD (Computer Aided Design) so as to satisfy the following conditions and constraints (hereinafter collectively referred to as conditions).
(a) 배선기판 윗면에 배치된 전자부품과의 접속이 필요한 포고핀에 대한 비아 배치(a) Via placement for a pogo pin requiring connection with an electronic component disposed on the top surface of a wiring board
(a-1) 전자부품과의 간섭(전자부품에 악영향을 미칠 우려가 있는 것을 여기에서는 간섭이라 부르고 있다)이 생기는 경우에만 보텀쪽 IVH를 이용한다.(a-1) The bottom side IVH is used only when interference with the electronic component (what is likely to have an adverse effect on the electronic component is called interference here) occurs.
(a-2) 관통 비아를 배치할 수 있는 곳은 관통 비아를 이용하여, 중계 관통 비아의 배치 수를 억제한다.
(a-2) Where through vias can be arranged, the number of via through vias is suppressed by using through vias.
(b) 테스터 인터페이스부와의 접속만이 필요한 포고핀에 대한 비아 배치(b) Via placement for pogo pins requiring only connection to the tester interface
(b-1) 테스터 인터페이스부와의 접속만이 필요한 포고핀 수가, 보텀쪽 적층부에 배선 수용 수와 동수까지는 모두 보텀쪽 IVH를 이용한다.(b-1) The bottom side IVH is used up to the number of pogo pins required to be connected only to the tester interface unit, and to the same number as that of the wiring accommodating water in the bottom side laminated portion.
(b-2) 보텀쪽 적층부의 배선 수용 수를 초과한 포고핀에 대해서는 관통 비아를 이용한다. 이때, 기판 윗면의 전자부품과 간섭하지 않는 포고핀 개소(箇所)를 관통 비아로 한다. 또한, 이 제약은 보텀쪽 적층부의 층수를 증대시키지 않고 배치시키기 위한 것이다.
(b-2) Through-vias are used for pogo pins exceeding the number of wires in the lamination portion on the bottom side. At this time, the pore pin portion (place) which does not interfere with the electronic component on the upper surface of the substrate is set as a through via. This restriction is intended to arrange the bottom-side laminated portion without increasing the number of layers.
그런데, 프로브 카드 중에는, 배선기판과 반도체 웨이퍼 사이에서 전기적 접속을 형성하는 포고핀이, 6만핀 이상이 되는 경우가 있다. 포고핀과 접속하는 비아를, 상기 조건에 따라, 관통 비아와 보텀쪽 IVH를 나누어 사용하여 배치하는 것이 요구된다. 그러나, 이와 같은 조건에 따라, 비아를 자동 배치하는 기능은, 통상의 기판설계 CAD에는 존재하지 않기 때문에, 하나하나의 포고핀을 CAD 상에서 육안 확인하면서 수동 배치하여, 설계 시간이 늘어난다.Incidentally, in the probe card, there are cases where the pogo pin forming the electrical connection between the wiring board and the semiconductor wafer is 60,000 or more pins. It is required to arrange the vias connected to the pogo pins by using the through vias and the bottom side IVH in accordance with the above conditions. However, since the function of automatically arranging the vias according to such conditions does not exist in the usual board design CAD, the design time is increased by manually arranging each pogo pin while visually confirming it on the CAD.
1 포고핀에 대한 비아 종류(관통 비아 또는 보텀쪽 IVH)의 확정시간을 평균 10초라 한 경우, 전체 6만핀의 비아 배치시간은 166시간 필요하다.1 If the determination time of the via type (IVH or IVH side) for the pogo pin is 10 seconds on average, the via hole placement time of the entire 60,000 pins is required to be 166 hours.
상술한 바와 같이, 모든 포고핀에 관한 비아를 최적 조건으로 배치하는 것은 꽤 곤란하다.As described above, it is quite difficult to arrange vias for all the pogo pins under optimal conditions.
그래서, 도 9에 나타낸 바와 같이, 피시험체(반도체 웨이퍼) 상의 1 DUT(Device under Test; 시험대상인 전자 디바이스)분(分)의 포고핀 수를 격자점 상에 포함하는 영역을 1 블록으로 다루고, 각 블록 단위로, 관통 비아의 블록으로 하거나 보텀쪽 IVH의 블록으로 할지를 정한 후에, 각 포고핀의 배치를 정하는 것도 행해지고 있다. 즉, 블록 내 포고핀 개소에 모두 관통 비아를 배치할 수 있는 경우는, 모두 관통 비아의 블록으로 하고, 블록 내 포고핀 중 하나라도 관통 비아를 배치할 수 없는 개소가 존재하는 경우는, 모두 보텀쪽 IVH를 배치하는 블록으로 한다는 설계방법이다.Therefore, as shown in Fig. 9, the area including the number of pogo pins of one DUT (Device under Test: electronic device to be tested) on the lattice point on the test object (semiconductor wafer) is treated as one block, After determining whether each block is a block of through vias or a block of IVH on the bottom side, the arrangement of each pogo pin is also determined. That is, in the case where the through vias can be arranged in all the pogo pin portions in the block, all of the through punched vias are used, and if there is a portion where the through vias can not be arranged in any of the pogo pin in- Side IVH.
예를 들어, 100핀의 포고핀을 1 블록으로 다루고, 1 블록의 비아 종류(관통 비아 또는 보텀쪽 IVH)의 확정시간을 30초로 한 경우, 전체 6만핀의 비아의 배치시간은 5시간이 된다. 즉, 이 설계방법을 이용함으로써, 설계시간의 대폭 단축이 가능해진다.For example, if a pogo pin of 100 pins is treated as one block and the time for the determination of the via type (via via or IVH side) is 30 seconds, the arrangement time of the vias of the entire 60,000 pins is 5 hours . That is, by using this design method, the design time can be greatly shortened.
여기에서, 한 포고핀 블록 영역이, 그 위쪽의 전자부품 배치 영역과 일부라도 중복하는 경우에는, 그 블록은 보텀쪽 IVH를 배치하는 블록으로 결정되지만, 중복하지 않는 영역은 본래라면 관통 비아를 배치할 수도 있다. 이와 같이, 블록 단위로 비아 종류를 결정하는 설계방법에서는, 관통 비아를 배치 가능함에도 불구하고, 보텀쪽 IVH를 배치하는 경우가 있기 때문에, 전자부품과 접속할 필요가 있는 포고핀에 접속하는 중계 관통 비아 수가, 비아 종류를 블록 단위로 결정하지 않는 경우와 비교하여 대폭으로 증가한다.Here, when a pogo pin block region overlaps with the electronic component placement region at the upper part thereof, the block is determined as a block for placing the bottom side IVH. However, if the pogo pin block region is originally the through hole vias, You may. As described above, in the design method for determining the via type in units of blocks, since the bottom side IVH may be disposed in spite of the arrangement of the through vias, the relay through vias connected to the pogo pin The number of vias is greatly increased as compared with the case where the types of vias are not determined on a block basis.
톱쪽 적층부에서도 보텀쪽 적층부에서도 비아가 많을수록, 각 층에서 배선 가능한 영역이 적어진다. 즉, 그 층의 배선 수용률이 저하한다. 상술한 바와 같은 중계 관통 비아의 과잉 배치는, 배선 수용률의 저하로 이어진다. 본래라면, 톱쪽 적층부 내의 1층에 의해 접속 가능한 포고핀 및 전자부품 간의 접속이, 과잉의 중계 관통 비아를 이용하는 경우에는, 톱쪽 적층부에서 1층, 보텀쪽 적층부에서 1층의 합계 2층이 필요해져, 배선 수용률의 저하 과제는 특히 크다.As the number of vias is larger in the top-side laminated portion and the bottom-side laminated portion, the wirable region in each layer is reduced. That is, the wiring acceptance rate of the layer is lowered. The excessive arrangement of the relay through vias as described above leads to a reduction in the wiring acceptance rate. In the case where an excessive relay through vias are used as the connection between the pogo pin and the electronic parts connectable by the first layer in the top layer stacking portion, a total of two layers of one layer in the top layer stacking portion and one layer in the bottom stacking portion And the problem of reducing the wire accommodating ratio is particularly large.
또, 과잉의 중계 관통 비아의 존재 때문에 배선 경로도 길어지기 쉽고, 그 만큼 그 배선 경로를 경유하는 신호 등의 전기적인 특성이 저하할 우려가 있다.In addition, the wiring path is likely to be long because of the existence of excessive relay through vias, and electrical characteristics such as a signal passing through the wiring path may be reduced accordingly.
그 때문에, 가능한 한 적은 수의 비아로 요구되고 있는 상하의 구성요소 사이를 접속할 수 있도록 배선기판상에 각종 비아를 배치할 수 있고, 그 배치에 필요한 공정 수나 기간을 감소시킬 수 있는 배선기판 비아 배치 결정장치, 방법 및 프로그램이 요구되고 있다.
Therefore, it is possible to arrange various vias on the wiring board so as to connect between the upper and lower constituent elements required in as few vias as possible, and to reduce the number of processes and the period required for the arrangement, , A method and a program are required.
제1 본 발명은, 복수의 전자부품이 탑재됨과 동시에 외부에의 복수의 인터페이스부를 갖는 윗면과, 어느 한 전자부품 경유로 어느 한 인터페이스부와의 접속을 요하는 제1 프로브와 전자부품을 사이에 두지 않고 어느 한 인터페이스부와의 접속을 요하는 제2 프로브에 접속되는 아랫면을 가짐과 동시에, 윗면쪽 적층부와 아랫면쪽 적층부가 결합층을 사이에 두고 결합되는 배선기판에 설치되는 비아의 배치를 결정하는 배선기판 비아 배치 결정장치에 있어서, (1) 배치가 정해진 비아의 정보를 기억하는 비아 배치정보 기억수단과, (2) 전자부품의 위치정보에 근거하여, 관통 비아를 배치할 수 없는 영역을 추출하는 관통 비아 불가영역 추출수단과, (3) 가로세로 소정 피치마다 위치하는 각각의 격자점을 중심으로 한 복수의 개소 후보 중에서, 관통 비아를 배치할 수 없는 영역과, 윗면의 패드 사이 및 아랫면의 패드 사이에서 최저한 확보하지 않으면 안되는 클리어런스에 근거하여, 관통 비아가 배치 가능한 곳을 추출하는 관통 비아 배치가능 개소 추출수단과, (4) 관통 비아를 배치할 수 없는 영역과 클리어런스에 근거하여, 상기 제1 프로브가 접속하는 점의 위쪽에 관통 비아를 배치 가능한지 아닌지를 판별하는 관통 비아 배치여부 판별수단과, (5) 관통 비아를 배치할 수 없는 경우에, 배선경로 길이가 짧아지도록, 관통 비아가 배치 가능한 개소 중에서, 중계 관통 비아를 설치할 곳을 결정하는 중계 관통 비아 배치 결정수단과, (6) 관통 비아가 배치 가능한 경우에, 상기 비아 배치정보 기억수단에 배치 가능한 관통 비아의 정보를 기술함과 동시에, 관통 비아를 배치할 수 없는 경우에, 상기 비아 배치정보 기억수단에 결정된 중계 관통 비아의 정보를 기술하는 비아 정보 입력수단을 갖는 것을 특징으로 한다.A first aspect of the present invention is a method for manufacturing a semiconductor device, comprising the steps of: mounting a plurality of electronic components on an upper surface having a plurality of interface portions to the outside; The arrangement of the vias provided on the wiring board having the lower surface connected to the second probe which requires connection with any one of the interface portions and the upper surface side laminated portion and the lower surface side laminated portion are coupled with the bonding layer interposed therebetween (1) a via arrangement information storing means for storing information on vias to which arrangements are made; (2) an area in which through vias can not be arranged based on the position information of the electronic components; (3) a plurality of position candidates centered on the respective lattice points located at predetermined pitches in the vertical and lateral directions, the through vias (4) a through-hole via-position extracting means for extracting a place where the through-via can be arranged based on a clearance that must be secured at least between an area where the pad can not be arranged and a pad between the pad on the upper surface and a pad on the lower surface; (5) a through-hole via determination means for determining whether or not a via-hole can be disposed above a point to which the first probe is connected, based on an area where a via can not be disposed and a clearance; (6) a through-via-via arrangement determining means for determining, at a position where the through-via can be disposed, the place where the via through-hole is to be provided, Information of through vias that can be arranged in the information storage means is described, and when the via vias can not be arranged, And via information input means for describing the information of the relay through vias determined in the storage means.
제2 본 발명은, 복수의 전자부품이 탑재됨과 동시에 외부에의 복수의 인터페이스부를 갖는 윗면과, 어느 한 전자부품 경유로 어느 한 인터페이스부와의 접속을 요하는 제1 프로브와 전자부품을 사이에 두지 않고 어느 한 인터페이스부와의 접속을 요하는 제2 프로브에 접속되는 아랫면을 가짐과 동시에, 윗면쪽 적층부와 아랫면쪽 적층부가 결합층을 사이에 두고 결합되는 배선기판에 설치되는 비아의 배치를 결정하는 배선기판 비아 배치 결정방법에 있어서, (1) 비아 배치정보 기억수단은, 배치가 정해진 비아의 정보를 기억하는 것이고, (2) 관통 비아 불가영역 추출수단은, 전자부품의 위치정보에 근거하여, 관통 비아를 배치할 수 없는 영역을 추출하고, (3) 관통 비아 배치가능 개소 추출수단은, 가로세로 소정 피치마다 위치하는 각각의 격자점을 중심으로 한 복수의 개소 후보 중에서, 관통 비아를 배치할 수 없는 영역과, 윗면의 패드 사이 및 아랫면의 패드 사이에서 최저한 확보하지 않으면 안되는 클리어런스에 근거하여, 관통 비아가 배치 가능한 곳을 추출하고, (4) 관통 비아 배치여부 판별수단은, 관통 비아를 배치할 수 없는 영역과 클리어런스에 근거하여, 상기 제1 프로브가 접속하는 점의 위쪽에 관통 비아가 배치 가능한지 아닌지를 판별하고, (5) 중계 관통 비아 배치 결정수단은, 관통 비아를 배치할 수 없는 경우에, 배선경로 길이가 짧아지도록, 관통 비아가 배치 가능한 개소 중에서, 중계 관통 비아를 설치할 곳을 결정하고, (6) 비아 정보 입력수단은, 관통 비아가 배치 가능한 경우에, 상기 비아 배치정보 기억수단에 배치 가능한 관통 비아의 정보를 기술함과 동시에, 관통 비아를 배치할 수 없는 경우에, 상기 비아 배치정보 기억수단에 결정된 중계 관통 비아의 정보를 기술하는 것을 특징으로 한다.A second aspect of the present invention is a method of manufacturing a semiconductor device, comprising: a step of mounting a plurality of electronic components on a top surface having a plurality of interface portions to the outside and a first probe requiring connection between any one of the interface portions, The arrangement of the vias provided on the wiring board having the lower surface connected to the second probe which requires connection with any one of the interface portions and the upper surface side laminated portion and the lower surface side laminated portion are coupled with the bonding layer interposed therebetween (1) the via arrangement information storage means stores the information of the via arranged to be arranged; (2) the through via disappearance region extracting means extracts the through via via region extraction means based on the position information of the electronic component (3) The through-via placement possible spot extracting means extracts a region where the through-via holes can not be arranged, A place where the through vias can be placed is extracted based on a clearance that must be secured at least between the area where the through vias can not be arranged and the pad between the upper side and the lower side among the plurality of position candidates made by 4) The through-via placement determination means determines whether or not through vias can be placed above the point to which the first probe is connected, based on the area where the through vias can not be arranged and the clearance, and (5) (6) The via-information inputting means determines the place where the via-via is to be provided, from among the positions where the through-via can be arranged, so that the wiring path length becomes shorter when the via- When the through vias can be arranged, the information of the through vias that can be arranged in the via via arrangement information storage means is described, and the through vias are arranged If it is not, it characterized in that the technical relay the information of the through vias determined in the via arrangement information memory means.
제3 본 발명의 배선기판 비아 배치 결정 프로그램은, 복수의 전자부품이 탑재됨과 동시에 외부에의 복수의 인터페이스부를 갖는 윗면과, 어느 한 전자부품 경유로 어느 한 인터페이스부와의 접속을 요하는 제1 프로브와 전자부품을 사이에 두지 않고 어느 한 인터페이스부와의 접속을 요하는 제2 프로브에 접속되는 아랫면을 가짐과 동시에, 윗면쪽 적층부와 아랫면쪽 적층부가 결합층을 사이에 두고 결합되는 배선기판에 설치되는 비아의 배치를 결정하는 배선기판 비아 배치 결정장치에 탑재되는 프로그램을, (1) 배치가 정해진 비아의 정보를 기억하는 비아 배치정보 기억수단과, (2) 전자부품의 위치정보에 근거하여, 관통 비아를 배치할 수 없는 영역을 추출하는 관통 비아 불가영역 추출수단과, (3) 가로세로 소정 피치마다 위치하는 각각의 격자점을 중심으로 한 복수의 개소 후보 중에서, 관통 비아를 배치할 수 없는 영역과, 윗면의 패드 사이 및 아랫면의 패드 사이에서 최저한 확보하지 않으면 안되는 클리어런스에 근거하여, 관통 비아가 배치 가능한 곳을 추출하는 관통 비아 배치가능 개소 추출수단과, (4) 관통 비아를 배치할 수 없는 영역과 클리어런스에 근거하여, 상기 제1 프로브가 접속하는 점의 위쪽에 관통 비아가 배치 가능한지 아닌지를 판별하는 관통 비아 배치여부 판별수단과, (5) 관통 비아를 배치할 수 없는 경우에, 배선경로 길이가 짧아지도록, 관통 비아가 배치 가능한 개소 중에서, 중계 관통 비아를 설치할 곳을 결정하는 중계 관통 비아 배치 결정수단과, (6) 관통 비아가 배치 가능한 경우에, 상기 비아 배치정보 기억수단에 배치 가능한 관통 비아의 정보를 기술함과 동시에, 관통 비아를 배치할 수 없는 경우에, 상기 비아 배치정보 기억수단에 결정된 중계 관통 비아의 정보를 기술하는 비아 정보 입력수단으로서 기능시키는 것을 특징으로 한다.
A wiring board via placement determination program according to a third aspect of the present invention is a wiring board via placement determination program according to the third aspect of the present invention that is characterized in that a plurality of electronic components are mounted and an upper surface having a plurality of interfaces to the outside, And a lower surface connected to a second probe which requires connection with any one of the interface parts without placing the probe and the electronic part therebetween and having a lower surface side laminate part and a lower surface side laminate part bonded with a bonding layer interposed therebetween, (1) via-hole information storage means for storing information on vias in which placement is determined; (2) via-hole information storage means for storing information on the via- A through-via-vacant region extracting means for extracting a region in which through vias can not be arranged, (3) a plurality of through- A through hole for extracting a place where the through vias can be arranged based on a clearance that must be secured at least between the area where the through vias can not be arranged and the pad between the upper face and the lower face among the plurality of position candidates centered on the center (4) a determination as to whether or not the via-via arrangement for discriminating whether or not the via-hole can be disposed above the point to which the first probe is connected is determined based on the area where the through-via can not be disposed and the clearance (5) a relay through-via arrangement determining means for determining a place for installing a relay through via among the positions where the through via can be arranged such that the wiring path length is shortened when the through via can not be disposed; and ) When the through vias can be arranged, the information of the through vias that can be arranged in the via via arrangement information storage means is described, And when the via can not be arranged, functions as via information input means for describing the information of the relay through vias determined in the via arrangement information storing means.
본 발명에 의하면, 가능한 한 적은 수의 비아로 요구되고 있는 상하의 구성요소 사이를 접속할 수 있도록 배선기판상에 각종 비아를 배치할 수 있고, 그 배치에 필요한 공정 수나 기간을 감소할 수 있는 배선기판 비아 배치 결정장치, 방법 및 프로그램을 실현할 수 있다.
According to the present invention, it is possible to arrange various vias on a wiring board to connect between upper and lower constituent elements required for as few vias as possible, and to arrange wiring board via arrangements A determination apparatus, a method, and a program can be realized.
도 1은 실시형태의 배선기판 비아 배치 결정장치에서의 하드웨어 구성을 나타낸 블록도이다.
도 2는 실시형태의 배선기판 비아 배치 결정장치에 탑재되어 있는 배선기판 비아 배치 결정 프로그램의 구성을 나타낸 설명도이다.
도 3은 실시형태의 배선기판 비아 배치 결정장치의 동작을 나타내는 플로우 차트이다.
도 4는 실시형태의 배선기판 비아 배치 결정장치가 받아들이는, 중계 관통 비아의 패드와의 사이에서 다른 패드가 최소한 확보하지 않으면 안되는 거리인 클리어런스의 설명도이다.
도 5는 실시형태의 배선기판 비아 배치 결정장치에서의 보텀쪽 IVH를 적용하는 포고핀에 대응하는 중계 관통 비아의 결정처리의 상세를 나타내는 플로우 차트이다.
도 6은 실시형태의 배선기판 비아 배치 결정장치에서의 중계 관통 비아의 가(假)배치 정보 파일의 구성예를 나타낸 설명도이다.
도 7은 실시형태의 배선기판 비아 배치 결정장치에서의 일부 보텀쪽 IVH의 가배치 정보를 관통 비아 배치정보로 치환하는 처리의 상세를 나타낸 플로우 차트이다.
도 8은 프로브 카드의 배선기판의 종단면의 일부를 꺼내어 나타낸 개략 종단면도이다.
도 9는 블록 단위로 비아 종류를 결정하는 설계방법의 과제의 설명도이다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram showing a hardware configuration in a wiring board via arrangement determining apparatus according to an embodiment. Fig.
Fig. 2 is an explanatory view showing a configuration of a wiring board via placement determination program installed in the wiring board via placement determination apparatus of the embodiment. Fig.
3 is a flowchart showing the operation of the wiring board via arrangement determining apparatus of the embodiment.
Fig. 4 is an explanatory diagram of a clearance, which is a distance that the pads of the relay via vias, which are received by the wiring board via arrangement determining apparatus of the embodiment, must be at least ensured.
Fig. 5 is a flowchart showing the details of a process for determining a relay through via corresponding to a pogo pin to which the bottom side IVH in the wiring board via arrangement determination apparatus of the embodiment is applied.
6 is an explanatory view showing a configuration example of a provisional layout information file of a relay through via in the wiring board via arrangement determining apparatus according to the embodiment;
Fig. 7 is a flowchart showing the details of the process of replacing the placement information of the bottom-side IVH with the via-via arrangement information in the wiring board via arrangement determination apparatus of the embodiment.
8 is a schematic longitudinal sectional view showing a part of a longitudinal cross-section of a wiring board of a probe card.
Fig. 9 is an explanatory diagram of a problem of a design method for determining via type in units of blocks.
(A) 주 실시형태(A) Main Embodiment
이하, 본 발명에 의한 배선기판 비아 배치 결정장치, 방법 및 프로그램을, 프로브 카드의 배선기판에서의 비아 배치에 적용한 한 실시형태를, 도면을 참조하면서 설명한다.
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment in which an apparatus, a method and a program for determining a wiring board via arrangement according to the present invention are applied to a via arrangement in a wiring board of a probe card will be described with reference to the drawings.
(A-1) 실시형태의 구성(A-1) Configuration of Embodiment
실시형태의 배선기판 비아 배치 결정장치는, 배선기판 CAD 전용장치의 일부로서 구축된 것이어도 좋고, 또 퍼스널컴퓨터 등의 범용 컴퓨터에 실시형태의 배선기판 비아 배치 결정 프로그램을 인스톨함으로써 구축된 것이어도 좋지만, 어느 구축방법을 채용한 경우라도, 예를 들어 도 1에 나타낸 것과 같은 하드웨어 구성을 갖는다.The wiring board via arrangement determination apparatus of the embodiment may be constructed as a part of a wiring board CAD dedicated apparatus or may be constructed by installing a wiring board via placement determination program of an embodiment in a general-purpose computer such as a personal computer , A hardware configuration as shown in Fig. 1, for example, is employed regardless of which construction method is adopted.
도 1에 있어서, 배선기판 비아 배치 결정장치(20)는, 주제어부(21)에, 외부 기억부(22), 표시부(23) 및 입력부(24)가 접속되어 구성되어 있다. 도 1에서는 생략되어 있지만, 프린터부나 통신부가 주제어부(21)에 접속되어 있어도 좋다.1, the wiring board via arrangement determining apparatus 20 is configured such that an external storage unit 22, a
주제어부(21)는, CPU나 주메모리나 워킹 메모리 등을 갖고, 탑재되어 있는 실시형태의 배선기판 비아 배치 결정 프로그램(21P)을 실행하는 것이다.The main control unit 21 has a CPU, a main memory, a working memory, and the like, and executes the wiring board via
외부 기억부(22)는, 하드디스크 장치, USB 메모리 등의 주제어부(21) 외부의 메모리가 해당하고, 각종 데이터를 격납하는 것이다. 외부 기억부(22)는, 예를 들어 후술하는 기판설계 CAD 데이터(22A)나 기판설계 CAD용 비아 추가배치 파일(22B)을 격납한다.The external storage unit 22 corresponds to a memory outside the main control unit 21 such as a hard disk device and a USB memory, and stores various data. The external storage unit 22 stores, for example, the board
표시부(23)는, 설계자에 대하여, 가이던스 정보나 설계 이미지 정보 등을 표시 출력하기 위한 것이다. 입력부(24)는, 키보드나 마우스 등이 해당하고, 설계자로부터의 입력정보를 받아들이는 것이다. 즉, 표시부(23) 및 입력부(24)는 설계자와의 맨머신 인터페이스를 구성하고 있다.The
도 2는, 실시형태의 배선기판 비아 배치 결정 프로그램(21P)의 기능부(루틴) 구성을 나타낸 설명도이다. 또한, 도 2에 나타낸 모든 또는 일부 기능부는, 소프트웨어에 의한 실현방법에 한정되지 않고, 전용 칩 등의 하드웨어로 실현해도 좋은 것이다.Fig. 2 is an explanatory view showing a configuration of a function (routine) of the wiring board via
배선기판 비아 배치 결정 프로그램(21P)은, 설계 데이터 읽어들임부(30), 포고핀 위치 추출부(31), 전자부품 배치정보 추출부(32), 관통 비아 금지영역 추출부(33), 포고핀 분류부(34), 클리어런스 입력 접수부(35), 중계 관통 비아 배치가능 개소 추출부(36), 관통 비아 배치여부 판단부(37), 중계 관통 비아 배치부(38), 보텀쪽 적층부 배선 수용 가능수 입력 접수부(39), 보텀쪽 IVH 가배치부(40), 배치 비아 정보 치환부(41), 비아 배치정보 출력부(42) 등을 갖는다.The wiring board via
이들 각 기능부(30∼42)가 실행하는 기능에 대해서는, 후술하는 동작설명 항목에서 명백히 한다.
The functions executed by the respective
(A-2) 실시형태의 동작(A-2) Operation of Embodiment
이어서, 실시형태의 배선기판 비아 배치 결정장치(20)가 실행하는 동작(실시형태의 배선기판 비아 배치 결정방법)을, 도면을 참조하면서 설명한다. 여기에서, 도 3은, 실시형태의 배선기판 비아 배치 결정장치(20)의 동작(메인 플로우)을 나타내는 플로우 차트이다. 또한, 도 3에 있어서, 블록으로 나타낸 각 처리 간의 일부 또는 모든 이행을 설계자의 지시에 맡기도록 해도 좋고, 또 자동적으로 행하도록 해도 좋다.Next, an operation (wiring board via arrangement determination method of the embodiment) executed by the wiring board via arrangement determination apparatus 20 of the embodiment will be described with reference to the drawings. Here, FIG. 3 is a flowchart showing the operation (main flow) of the wiring board via arrangement determination apparatus 20 of the embodiment. In Fig. 3, some or all of the transition between the processes indicated by the blocks may be left to the designer's instruction, or may be automatically performed.
배선기판 비아 배치 결정장치(20)의 주제어부(21)는, 배선기판 비아 배치 결정방법을 개시하면, 우선 기판설계 CAD 데이터(22A)를, 외부 기억부(22)로부터 주제어부(21) 내의 워킹 메모리(즉, 작업 영역)로 읽어들인다(단계 S100).The main control unit 21 of the wiring board via arrangement determining apparatus 20 starts the board
여기에서, 기판설계 CAD 데이터(22A)는, 기판배선 윗면의 전자부품 배치정보, 배선기판 아랫면의 패드 정보, 패드 사이의 접속정보 등을 포함하고 있다.Here, the board
배선기판 윗면의 전자부품 배치정보는, 예를 들어 배선기판 윗면에 탑재되는 전자부품마다 정리된 패드 정보이고, 패드의 위치(좌표)나 형상(치수를 포함)과, 패드가 접속하는 전자부품의 전극, 단자의 정보를 포함하고 있다. 리드(다리)를 갖는 전자부품의 경우에는, 리드가 삽입되는 비아가 필요하지만, 이와 같은 리드 삽입용 비아도, 본 명세서에서는 전자부품과의 접속용 패드라 부르기로 한다. 즉, 배선기판 윗면의 패드 정보에는, 이와 같은 패드(정확하게 말하면 리드 삽입용 비아)의 정보도 포함되어 있다.The electronic component placement information on the upper surface of the wiring board is pad information arranged for each electronic component mounted on the upper surface of the wiring board, for example, the position (coordinates) and shape (including dimensions) of the pad, Electrode, and terminal. In the case of electronic parts having leads (legs), vias for inserting leads are required, but such vias for inserting leads are also referred to as pads for connection with electronic parts in this specification. That is, the pad information on the upper surface of the wiring board also includes information on such a pad (more precisely, a lead insertion via).
배선기판 아랫면의 패드 정보는, 포고핀의 선단이 접촉할 것을 요하는 위치(배선기판 아랫면에서의 위치이기는 하지만, 이하 포고핀 위치라 부르기로 한다)의 정보이고, 포고핀의 특정정보도 포함되어 있다. 포고핀의 선단이 접속하는 패드의 형상은 모두 동일하여 미리 정해져 있어, 패드마다의 정보에는 포함되어 있지 않고, 패드에 공통한 형상 정보로 되어 있다.The pad information on the lower surface of the wiring board is information of a position at which the tip of the pogo pin needs to be contacted (hereinafter referred to as a pogo pin position although it is a position on the lower surface of the wiring board) have. The shapes of the pads connected to the tips of the pogo pins are all determined in advance, and are not included in the information for each pad, but are the shape information common to the pads.
패드 사이의 접속 정보는, 배선기판 아랫면의 패드(환언하면 포고핀)가, 배선기판 윗면의 어느 테스터 인터페이스부, 어느 다른 패드와 접속하는지를 나타내는 네트 정보이다.The connection information between the pads is net information indicating which of the pads on the lower surface of the wiring board (in other words, the pogo pin) is connected to which tester interface part on the upper surface of the wiring board, and to which other pad.
예를 들어, 프로브 카드의 배선기판은 원판상이고, 원형의 중심을 원점으로 한 XY 좌표계에서 각 점의 위치를 규정하고 있다. 배선기판 윗면 및 배선기판 아랫면의 위치는, 두께방향(Z 좌표)의 위치는 다르지만, 같은 XY 좌표계로 표현되고 있다.For example, the wiring board of the probe card is in the form of a disk, and the position of each point is defined in the XY coordinate system with the origin of the circle as the origin. The positions of the upper surface of the wiring board and the lower surface of the wiring board are expressed in the same XY coordinate system although the position in the thickness direction (Z coordinate) is different.
상기에서 명백하듯이, 비아 배치를 결정하는 동작을 개시하기 전에는, 배선기판 윗면의 전자부품 배치정보, 배선기판 아랫면의 패드 정보, 패드 사이의 접속 정보가 적어도 정해져 있을 것을 필요로 한다.As apparent from the above, before starting the operation of determining the via arrangement, it is required that at least the electronic component placement information on the upper surface of the wiring board, the pad information on the lower surface of the wiring board, and the connection information between the pads are determined at least.
주제어부(21)는, 기판설계 CAD 데이터(22A)를 워킹 메모리에 읽어들이면, 기판설계 CAD 데이터(22A)로부터, 모든 포고핀 위치의 정보를 추출하여 포고핀 위치정보 파일(도 3에서는 생략)을 형성한다(단계 S101).When reading the board
또, 주제어부(21)는 모든 전자부품의 배치정보를 추출하여 전자부품 배치정보 파일(도 3에서는 생략)을 작업 영역 상에 형성한 후(단계 S102), 추출한 전자부품 배치정보에 근거하여, 관통 비아 금지영역을 추출하고, 관통 비아 금지영역 정보 파일(도 3에서는 생략)을 작업 영역 상에 형성한다(단계 S103). 예를 들어, 전자부품의 종류마다 적용 도형의 형상을 미리 정해두고, 전자부품용 적용 도형이 전자부품의 모든 패드를 내포하는 위치를 탐색하여, 탐색 후의 적용 도형의 영역을 관통 비아 금지영역으로 한다.The main control unit 21 extracts the layout information of all electronic components to form an electronic component layout information file (not shown in Fig. 3) on the working area (step S102), and based on the extracted electronic component layout information, The through hole via area is extracted, and the through hole via area information file (not shown in FIG. 3) is formed on the working area (step S103). For example, the shape of the applied figure is predetermined for each type of electronic component, the position where the applied figure for electronic parts contains all the pads of the electronic part is searched, and the area of the applied figure after search is set as the via via forbidden area .
도 3에서는, 포고핀 위치정보의 추출을, 전자부품 배치정보의 추출 및 관통 비아 금지영역의 추출보다 먼저 행하도록 나타내고 있지만, 이들 동작 순서는 한정되는 것은 아니고, 전자부품 배치정보의 추출 및 관통 비아 금지영역의 추출을, 포고핀 위치정보의 추출보다 먼저 행하도록 해도 좋다.3, the extraction of the pogo pin position information is performed prior to the extraction of the electronic component placement information and the extraction of the through-hole via region. However, the order of these operations is not limited, and the extraction of the electronic component placement information, The extraction of the forbidden area may be performed prior to the extraction of the pogo pin position information.
그 후, 주제어부(21)는, 예를 들어 포고핀 위치 및 패드 사이의 접속 정보에 근거하여, 전자부품과의 접속이 필요한 포고핀과, 테스터 인터페이스부와의 접속만이 필요한 포고핀을 분류한다(단계 S104). 주제어부(21)는, 우선 전자부품과의 접속이 필요한 포고핀군에 대하여, 단계 S105∼S108의 처리를 하고, 그 후 테스터 인터페이스부와의 접속만이 필요한 포고핀군에 대하여, 단계 S109∼S112의 처리를 한다.Then, based on the pogo pin position and the connection information between the pads, for example, the main control section 21 classifies the pogo pins that need connection with the electronic component and the pogo pins that need connection only with the tester interface section (Step S104). The main control unit 21 first performs the processing of steps S105 to S108 for the group of pogo pins that need to be connected to the electronic component and then performs the processing of steps S109 to S112 for the group of pogo pins for which only connection with the tester interface unit is required Process.
도 3은, 상술한 단계 S100∼S104도, 배선기판의 비아 배치의 일련의 결정 동작에 포함하고 있는 경우를 나타내고 있지만, 단계 S104까지의 처리를 별도로 행하여, 배선기판 비아 배치 결정장치(20)가 읽어들이는 데이터에, 단계 S101∼S104에서 얻은 데이터가 이미 포함되어 있도록 해도 좋다.3 shows a case where the above-described steps S100 to S104 are included in a series of decision operation of via arrangement of the wiring board. However, the processes up to step S104 are performed separately, and the wiring board via arrangement determination apparatus 20 The data obtained in steps S101 to S104 may already be included in the read data.
전자부품과의 접속이 필요한 포고핀군에 대해서는, 주제어부(21)는 우선, 설계자로부터 클리어런스 값을 받아들인다(단계 S105). 또한, 도 3은, 설계자로부터 클리어런스 값을 받는 경우를 나타내고 있지만, 처음 기판설계 CAD 데이터(22A)에 포함되어 있어도 좋고, 또, 배선기판 비아 배치 결정 프로그램(21P) 또는 시스템이 고정 데이터로서 갖고 있어도 좋다.For the group of pogo pins requiring connection with the electronic component, the main control part 21 first accepts the clearance value from the designer (step S105). 3 shows the case where the clearance value is received from the designer, it may be included in the board
도 4는 클리어런스의 설명도이다. 클리어런스는, 중계 관통 비아(50)의 상단의 패드(50U)와, 다른 관통 비아(51)의 상단의 패드(51U)와의 사이에서 최소한 확보하지 않으면 안되는 거리이고, 또 중계 관통 비아(50)의 상단의 패드(50U)와, 전자부품의 패드(52)와의 사이에서 최소한 확보하지 않으면 안되는 거리이고, 게다가, 중계 관통 비아(50)의 하단의 패드(50D)와, 포고핀(53)과 접촉하는 패드(54)와의 사이에서 최소한 확보하지 않으면 안되는 거리이다. 본 실시형태의 경우, 입력된 클리어런스 값이 상술한 3종류의 클리어런스에 공통으로 이용되는 것이지만, 3종류의 클리어런스 값이 달라도 좋다.4 is an explanatory diagram of the clearance. The clearance is a distance that must be minimized between the
클리어런스 값을 받으면, 주제어부(21)는, 중계 관통 비아의 배치가능 개소(XY 좌표계로 표현됨)를 추출하여 중계 관통 비아 배치가능 개소 정보 파일(F1)을 형성한다(단계 S106). 본 실시형태의 경우, X 방향 및 Y 방향으로 소정 피치(방향에 따라서 값이 달라도 좋음)를 갖는 격자점(X 방향 및 Y 방향의 선이 교차하는 격자에서의 교점)을 중심으로 한, 관통 비아 상단 패드의 영역이, 중계 관통 비아를 배치하는 개소의 후보로 되어 있고, 각 후보가, 추출된 관통 비아의 금지영역에 포함되지 않는 영역(비아 배치 가능 영역) 내에서, 게다가 근방 패드와의 사이에서 받아들여진 클리어런스 값을 확보할 수 있는 경우에, 관통 비아의 배치 가능 개소로 판정된다.Upon receiving the clearance value, the main control section 21 extracts a position at which the relay through vias can be arranged (expressed by the XY coordinate system) to form the relay through via placement possible position information file F1 (step S106). In the case of the present embodiment, the number of the via vias (the intersection point in the lattice where the X and Y direction intersect) having the predetermined pitch (the value may be different depending on the direction) in the X direction and the Y direction The region of the upper pad serves as a candidate of a position for arranging the relay through vias, and each candidate is located in a region (via arrangement region) not included in the forbidden region of the extracted via via, It is determined that the via hole can be arranged.
게다가, 주제어부(21)는, 전자부품과의 접속이 필요한 각 포고핀에 대해서, 관통 비아의 배치 여부를 판단하고, 가능한 경우는 관통 비아, 불가한 경우는 보텀쪽 IVH를 적용한다는 비아 배치정보 파일(F2)을 형성하여 갖는다(단계 S107). 예를 들어, 주제어부(21)는, 대상으로 되어 있는 포고핀의 위치가, 관통 비아 금지영역에 포함되지 않는 영역 내에서, 게다가 근방 패드와의 사이에서 받아들여진 클리어런스 값을 확보할 수 있는 경우에, 대상 포고핀에 대해서 관통 비아를 적용한다고 판단하고, 이 이외의 경우에, 대상 포고핀에 대해서 보텀쪽 IVH를 적용한다고 판단한다.In addition, the main control unit 21 judges whether or not the through vias are arranged for each pogo pin to be connected to the electronic component, and determines via arrangement information that the through vias are available, and if not, the bottom side IVH is applied And forms and holds the file F2 (step S107). For example, when the position of the target pogo pin is within the area not included in the through-via-prohibited area, and the clearance value accepted between the adjacent pad can be secured , It is determined that the through vias are applied to the target pogo pin, and in the other cases, it is determined that the bottom side IVH is applied to the target pogo pin.
상술한 단계 S106 및 S107의 처리 순서는 도 3의 순서에 한정되지 않고 반대 순서여도 좋다.The processing sequence of the above-described steps S106 and S107 is not limited to the order shown in Fig. 3, and may be reversed.
그 후, 주제어부(21)는, 보텀쪽 IVH를 적용하는 각 포고핀에 대해서, 적용하는 중계 관통 비아(의 위치)를 결정한다(단계 S108).Thereafter, the main control section 21 determines the position of the relay through vias to be applied to each pogo pin to which the bottom side IVH is applied (step S108).
도 5는, 보텀쪽 IVH를 적용하는 각 포고핀에 대응하는 중계 관통 비아의 결정 처리(단계 S108)의 상세를 나타낸 플로우 차트이다.5 is a flowchart showing the details of the relay through via determination process (step S108) corresponding to each pogo pin to which the bottom side IVH is applied.
주제어부(21)는, 비아 배치정보 파일(F2)에 보텀쪽 IVH를 적용한다고 기술된 포고핀 중에서 미처리의 것이 없어질 때까지, 단계 S200 및 S201로 이루어지는 처리 루프(LP1)를 반복한다.The main control unit 21 repeats the processing loop LP1 consisting of steps S200 and S201 until there is no unprocessed pogo pin described to apply the bottom side IVH to the via arrangement information file F2.
주제어부(21)는, 한 미처리 포고핀을 처리대상으로 하면(단계 S200), 중계 관통 비아 배치가능 개소 정보 파일(F1)에 기술되어 있는 중계 관통 비아의 배치가능 개소 중, 처리대상의 포고핀과의 경로길이가 가장 짧아지는 배치가능 개소를 탐색하고, 처리대상의 포고핀에, 탐색된 배치가능 개소와 최단 경로길이를 대응시켜 중계 관통 비아의 가배치 정보 파일(F3)에 기술한다(단계 S201). 도 6은 중계 관통 비아의 가배치 정보 파일(F3)의 구성예를 나타낸 설명도이다. 중계 관통 비아의 가배치 정보 파일(F3)은 테이블 구성으로 이루어지고, 1행(1레코드; 이하, 가배치 레코드라 부를 수 있음)은 포고핀 식별정보(ID)와, 중계 관통 비아의 가배치 정보(탐색된 배치가능 개소)와, 최단 경로길이를 포함한다(다른 정보를 더 포함하고 있어도 좋음). 여기에서, 경로길이는 XY 좌표계에서의 포고핀 위치와, 배치가능 개소의 XY 좌표계에서 기술된 중심위치와의 직선거리로서 산출된 것이어도 좋고, 2점의 X 방향의 차(差)의 절대값과 Y 방향의 차의 절대값의 합산값으로서 산출된 것이어도 좋다. 이 이외의 산출방법으로 산출된 것이어도 좋다.If the unprocessed pogo pin is to be processed (step S200), the main control unit 21 determines whether or not the pogo pins to be processed, among the positions where the relay through vias can be arranged, described in the relay via via placement possible position information file F1, And the shortest path length is associated with the searched placement permissible portion and written in the placement information file F3 of the relay through vias (step S201). Fig. 6 is an explanatory view showing a configuration example of a provisional via-hole placement information file F3. The arrangement information file F3 of the relay through vias has a table structure, and one row (one record (hereinafter referred to as a placement record) may be referred to as pogo pin identification information (ID) Information (searchable placement possible points), and a shortest path length (may further include other information). Here, the path length may be calculated as a straight line distance between the pogo pin position in the XY coordinate system and the center position described in the XY coordinate system of the placeable position, and the absolute value of the difference between the two points in the X direction And the absolute value of the difference in the Y direction. Or may be calculated by a calculation method other than the above.
보텀쪽 IVH를 적용하는 것으로 된 모든 포고핀에 대해서, 중계 관통 비아의 가배치 정보를 얻으면, 주제어부(21)는, 중계 관통 비아의 가배치 정보 파일(F3)에서의 정보(각 가배치 레코드)를, 최단 경로길이가 긴 쪽에서 짧은 쪽으로 다시 나열한다(단계 S202).When the placement information of the relay through vias is obtained for all the pogo pins to which the bottom side IVH is applied, the main control section 21 acquires information on the relay through vias in the placement information file F3 ) Are rearranged to the shortest side from the longest path length (step S202).
그 후, 주제어부(21)는, 다시 나열된 중계 관통 비아의 가배치 정보 파일(F3)의 가배치 레코드 중에서 미처리의 것이 없어질 때까지, 단계 S203∼S207로 이루어지는 처리 루프(LP2)를 반복한다.Thereafter, the main control unit 21 repeats the processing loop LP2 of steps S203 to S207 until there is no unprocessed batch record of the relay through vias located in the rearrangement via information file F3 .
우선, 주제어부(21)는, 그 시점에서 미처리 가배치 레코드 중에서, 최단 경로길이가 가장 긴 가배치 레코드를 처리대상으로 한다(단계 S203). 그리고, 그 가배치 레코드에 따른 포고핀에 대한 중계 관통 비아의 배치로서 가배치 레코드에 기술되어 있는 정보를 얻어, 비아 배치정보 파일(F2)에 그 정보를 추가함과 동시에(단계 S204), 중계 관통 비아 배치가능 개소 정보 파일(F1)의 배치가능 개소 중에서, 추가된 가배치 레코드의 중계 관통 비아의 배치 개소와 같은 것을 삭제한다(단계 S205).First, the main control unit 21 subjects the batch record in which the shortest path length is longest among batch records that have not yet been processed at that point (step S203). Then, as the arrangement of the relay through vias for the pogo pin according to the batch record, the information described in the registration record is obtained and the information is added to the via arrangement information file F2 (step S204) The same as the arrangement position of the relay through vias in the added placement record is deleted from the placement possible positions of the via via placement possible position information file F1 (step S205).
여기에서, 상술한 단계 S203의 처리에서는, 처리대상으로 한 가배치 레코드를 그대로 남겨도 좋고, 또 삭제하도록 해도 좋다. 또, 단계 S204의 비아 배치정보 파일(F2)에 중계 관통 비아의 정보를 추가하는 처리에서는, 중계 관통 비아의 정보에 더하여, 그 중계 관통 비와와 조(組)를 이루는 보텀쪽 IVH나 톱쪽 IVH의 정보도 함께 추가하도록 해도 좋다.Here, in the process of the above-described step S203, a batch record to be processed may be left as it is or may be deleted. In addition, in the process of adding the information of the relay through vias to the via arrangement information file F2 of step S204, in addition to the information of the relay through vias, the IVH in the bottom and the IVH in the top May also be added together.
그 후, 주제어부(21)는, 처리대상의 가배치 레코드에서의 가배치 정보(중계 관통 비아의 배치가능 개소)와 같은 가배치 정보를 갖는 가배치 레코드를 탐색하여 추출하고(단계 S206), 추출 가능한 때에는, 추출 가능한 모든 가배치 레코드(의 포고핀)의 각각에 대하여, 상술한 단계 S201과 동일한 처리를 하여 가배치 정보를 갱신시키고, 그 후, 상술한 단계 S202와 동일하게, 갱신된 가배치 레코드를 포함하여, 최단 경로길이가 긴 쪽에서 짧은 쪽으로 가배치 레코드를 다시 나열한다(단계 S207). 여기에서, 가배치 정보의 갱신 시에는, 단계 S205의 처리에 의해, 중계 관통 비아 배치가능 개소 정보 파일(F1)의 배치가능 개소 중에서 적용이 결정된 배치가능 개소의 정보가 삭제되어 있기 때문에, 갱신 전의 배치가능 개소가 갱신처리 시에 선택되는 일은 없다.Subsequently, the main control unit 21 searches for and extracts a layout record having the same layout information as the layout information (placement possible via via holes) in the layout record to be processed (step S206) When the extraction is possible, the same process as that in step S201 is performed for each of the extractable pod records (all the pogo pins in the extraction record), thereby updating the arrangement information. Thereafter, similarly to step S202 described above, The batch record including the batch record is rearranged to the shortest side from the longest path length (Step S207). Here, at the time of updating the placement information, since the information of the placement possible position determined to be applied is deleted from the placement possible positions of the relay through via via placement possible position information file F1 by the process of step S205, The placement possible portion is not selected at the time of the update processing.
이상과 같은 도 5에 나타낸 처리에 의해, 보텀쪽 IVH를 적용하는 각 포고핀에 대응하는 중계 관통 비아의 배치가 결정된다. 이 결정 후에는, 테스터 인터페이스부와의 접속만이 필요한 포고핀군에 대한 처리로 이행한다.Through the processing shown in Fig. 5 as described above, the arrangement of the relay through vias corresponding to the respective pogo pins to which the bottom side IVH is applied is determined. After this determination, the process shifts to the process for the group of pogo pins for which only connection with the tester interface unit is required.
본 실시형태에서는, 테스터 인터페이스부와의 접속만이 필요한 포고핀에 대응하는 비아를, 보텀쪽 IVH를 기본으로 하면서, 일부 포고핀에 대해서는, 관통 비아를 적용하려고 한 것이다. 또한, 보텀쪽 적층부나 톱쪽 적층부에서의 배선의 배치 결정처리는, 그 배선기판 비아 배치 결정장치(20)의 처리 후에 실행되지만, 보텀쪽 IVH를 적용한다고 결정된 포고핀에 대해서는 보텀쪽 적층부에서의 배선으로 테스터 인터페이스부에 접속한다고 결정되는 일이 많아지고, 관통 비아를 적용한다고 결정된 포고핀에 대해서는 톱쪽 적층부에서의 배선으로 테스터 인터페이스부에 접속한다고 결정되는 일이 많아진다.In the present embodiment, the vias corresponding to the pogo pins requiring only connection with the tester interface portion are intended to be applied to the bottom side IVH while the through vias are applied to some pogo pins. The arrangement of the wirings in the bottom side lamination portion and the top side lamination portion is determined after the processing of the wiring substrate via arrangement determination device 20. However, for the pogo pin determined to apply the bottom side IVH, It becomes more and more likely to be determined to connect to the tester interface portion by the wiring of the tester interface portion and to be connected to the tester interface portion by the wiring in the top layer stack portion for the pogo pin determined to apply the through via.
테스터 인터페이스부와의 접속만이 필요한 포고핀군에 대한 처리에서는, 우선 주제어부(21)는, 설계자가 입력한 보텀쪽 적층부에서의 배선 수용 가능수(數)를 받아들인다(도 3의 단계 S109). 또한, 도 3은, 설계자로부터 보텀쪽 적층부에서의 배선 수용 가능수를 받아들이는 경우를 나타내고 있지만, 당초 기판설계 CAD 데이터(22A)에 포함되어 있어도 좋고, 또 배선기판 비아 배치 결정 프로그램(21P) 또는 시스템이 고정 데이터로서 갖고 있어도 좋다.In the processing for the group of pogo pins for which only the connection with the tester interface unit is required, the main control unit 21 first accepts the number of wiring accommodatable in the bottom side stacking unit inputted by the designer (step S109 in Fig. 3 ). 3 shows the case in which the wiring accommodating water in the bottom side laminated portion is received by the designer, it may be included in the substrate
단계 S109에서 받아들이는 배선 수용 가능수는, 테스터 인터페이스부와의 접속만이 필요한 포고핀군에 대한 배선 수용 가능수이다. 다만, 중계 관통 비아나, 중계 관통 비아와 조를 이루는 보텀쪽 IVH도 고려한 배선 수용 가능수를 받고, 비아 배치정보 파일(F2)에 기술되어 있는 중계 관통 비아 수의 2배를, 받아들인 배선 수용 가능수로부터 감산함으로써, 테스터 인터페이스부와의 접속만이 필요한 포고핀군에 대한 배선 수용 가능수를 산출하도록 해도 좋다.The number of wires that can be accommodated in step S109 is the number of wires that can be accommodated in the pogo pin group that needs only connection with the tester interface unit. However, it is possible to receive the wiring accommodatable number considering the bottom side IVH forming the group with the relay through vias and the relay through vias, and to accept the received wiring twice as many as the number of the relay through vias described in the via arrangement information file (F2) The number of wiring accommodatable to the group of pogo pins which need only be connected to the tester interface unit may be calculated.
그 후, 주제어부(21)는, 테스터 인터페이스부와의 접속만이 필요한 포고핀의 위치정보를 보텀쪽 IVH의 가배치 정보로서 보텀쪽 IVH 가배치 정보 파일(F4)에 격납한다(단계 S110). 또한, 상술한 단계 S104에서 포고핀을 분류할 때에, 보텀쪽 IVH 가배치 정보 파일(F4)을 형성해 두도록 해도 좋다.Thereafter, the main control section 21 stores the position information of the pogo pin requiring only connection with the tester interface section in the placement information file F4 as the placement information of the bottom side IVH (step S110) . In the above-described step S104, when the pogo pin is classified, the bottom side IVH may form the placement information file F4.
이어서, 주제어부(21)는, 보텀쪽 적층부 전체에서의 배선 수용 가능수를 만족하도록, 가배치된 보텀쪽 IVH 중에서 관통 비아 배치 가능한 곳을 추출하고, 추출된 보텀쪽 IVH의 가배치 정보를 관통 비아 배치정보로 치환하여 비아 배치정보 파일(F2)에 기술한다(단계 S111).Subsequently, the main control section 21 extracts a place where the through via hole can be arranged out of the bottom side IVH arranged so as to satisfy the wiring accommodatable number in the entire bottom side lamination section, and obtains the placement information of the extracted bottom side IVH Via via arrangement information, and described in the via arrangement information file F2 (step S111).
도 7은, 일부 보텀쪽 IVH의 가배치 정보를 관통 비아 배치정보로 치환하는 처리(단계 S111)의 상세를 나타낸 플로우 차트이다.Fig. 7 is a flowchart showing the details of the process (step S111) of replacing the placement information of some bottom side IVH with the via via arrangement information.
보텀쪽 IVH의 가배치 정보를 관통 비아 배치정보로 대체하는 처리에서는 우선 주제어부(21)는, 보텀쪽 IVH 가배치 정보 파일(F4)에 기술되어 있는 보텀쪽 IVH의 가배치 수를 현상태의 보텀쪽 적층부의 배선수로서 산출한다(단계 S300).In the process of replacing the arrangement information of the bottom side IVH with the via via arrangement information, the main control section 21 first sets the arrangement number of the bottom side IVH described in the layout information file F4 on the bottom side IVH to the bottom side Side laminated portion (step S300).
그 후, 주제어부(21)는, 현상태의 보텀쪽 적층부의 배선수가 배선 수용 가능수를 넘고 있는지 아닌지를 판별한다(단계 S301).Thereafter, the main control section 21 determines whether or not the number of wirings in the bottom-side laminated portion in the current state exceeds the number of wiring accommodatable wafers (step S301).
현상태의 보텀쪽 적층부의 배선수가 배선 수용 가능수를 넘는 경우에는, 주제어부(21)는, 보텀쪽 IVH 가배치 정보 파일(F4)로부터 하나의 보텀쪽 IVH의 가배치 정보를 꺼내고(단계 S302), 그 보텀쪽 IVH의 가배치 정보(의 위치)는, 관통 비아로 치환할 수 있는지 여부를 판단한다(단계 S303). 단계 S302에서의 보텀쪽 IVH 가배치 정보 파일(F4)로부터의 보텀쪽 IVH의 가배치 정보의 인출에서는, 그 정보가 보텀쪽 IVH 가배치 정보 파일(F4)로부터 삭제된다. 여기에서, 보텀쪽 IVH의 가배치 정보의 인출을 기술(記述)순에 따라 행해도 좋고, 또 난수(亂數)를 이용한 기술순에 따르지 않는 순서의 인출이어도 좋다. 단계 S303에서의 관통 비아로의 치환 여부의 판단에서는, 가배치된 보텀쪽 IVH를 위쪽으로 연장시킨 배선기판 윗면의 위치가, 관통 비아 금지영역에 포함되지 않는 영역 내에서, 게다가 근방 패드와의 사이에서 클리어런스 값을 확보할 수 있는지 여부를 판단한다.The main control section 21 retrieves the placement information of one bottom side IVH from the layout information file F4 on the bottom side IVH in step S302, , The placement information (position) of the bottom side IVH is judged whether or not it can be replaced with the via vias (step S303). In the fetching of the placement information of the bottom side IVH from the placement information file F4 in the bottom side IVH in step S302, the information on the bottom side IVH is deleted from the placement information file F4. Here, the withdrawal of placement information of the bottom IVH may be performed according to the description (description) order, or may be withdrawal in a sequence not following the description order using random numbers. In the step S303, it is judged whether or not the position of the top surface of the wiring board extending upward from the bottom side IVH disposed is within the area not included in the through-via-forbidden area, It is determined whether or not the clearance value can be secured.
관통 비아로 치환할 수 없는 경우에는, 주제어부(21)는, 처리대상의 보텀쪽 IVH의 가배치 정보를 그대로, 그 포고핀에 따른 비아 정보로 하여, 비아 배치정보 파일(F2)에 추가시키고(단계 S304), 상술한 단계 S302로 되돌아간다. 한편, 관통 비아로 치환할 수 있는 경우에는, 주제어부(21)는, 처리대상의 보텀쪽 IVH의 가배치 정보에 대응하는 포고핀의 비아 정보로서 관통 비아의 정보를 비아 배치정보 파일(F2)에 추가시킴과 동시에, 현상태의 보텀쪽 적층부의 배선 수를 1만큼 감소시키고(단계 S305), 상술한 단계 S301로 되돌아간다.If it can not be replaced with the via via, the main control part 21 adds the provisional placement information of the bottom side IVH to be processed to the via placement information file F2 as the via information corresponding to the pogo pin (Step S304), and returns to the above-described step S302. On the other hand, when it is possible to replace the through via hole, the main control part 21 sets the via via information F2 to the via via information as the via information of the pogo pin corresponding to the placement information of the bottom side IVH to be processed, And at the same time, the number of wires in the bottom-side laminated portion in the current state is reduced by one (Step S305), and the process returns to Step S301 described above.
단계 S305에 의한 관통 비아로의 치환이 반복 실행됨으로써, 현상태의 보텀쪽 적층부의 배선 수가 서서히 작아지고, 결국 배선 수용 가능수와 같아진다.By repeating the replacement of the through vias by the step S305, the number of wiring in the bottom-side laminated portion in the current state gradually decreases and becomes equal to the wiring accommodatable number.
주제어부(21)는, 상술한 단계 S301의 판별로, 현상태의 보텀쪽 적층부의 배선 수가 배선 수용 가능수를 넘지 않는다는 결과를 얻었을 때에는, 보텀쪽 IVH 가배치 정보 파일(F4)로부터 하나의 보텀쪽 IVH의 가배치 정보를 꺼내고(단계 S306), 처리대상의 보텀쪽 IVH의 가배치 정보를 그대로, 그 포고핀에 따른 비아 정보로 하여, 비아 배치정보 파일(F2)에 추가시킨 후(단계 S307), 보텀쪽 IVH 가배치 정보 파일(F4)이 비었는지 아닌지를 판별한다(단계 S308). 보텀쪽 IVH 가배치 정보 파일(F4)이 비지 않으면, 상술한 단계 S306으로 되돌아가고, 보텀쪽 IVH 가배치 정보 파일(F4)이 비면 도 7에 나타낸 일련의 처리를 종료한다.When the result of step S301 is affirmative, the main control unit 21 determines that the bottom side IVH is positioned at the bottom side from the layout information file F4, Side IVH (step S306), adds the placement information of the bottom side IVH to be processed to the via placement information file F2 as via information corresponding to the pogo pin (step S307 , The bottom side IVH determines whether or not the placement information file F4 is empty (step S308). If the placement information file F4 of the bottom side IVH is not empty, the process returns to the above-described step S306, and if the placement side information file F4 is not the bottom side IVH, the series of processes shown in Fig.
일부 보텀쪽 IVH의 가배치 정보를 관통 비아 배치정보로 치환하는 처리(단계 S111)가 종료하면, 주제어부(21)는, 비아 배치정보 파일(F2)에 기술되어 있는 정보를, 기판설계 CAD로 입력 가능한 포맷으로 외부 기억부(22)에 출력한다.
When the process of replacing the placement information of the bottom IVH with the via via arrangement information (step S111) is completed, the main control unit 21 transmits the information described in the via placement information file F2 to the substrate design CAD And outputs it to the external storage unit 22 in an inputable format.
(A-3) 실시형태의 효과(A-3) Effect of Embodiment
상기 실시형태에 의하면, 이하의 효과를 나타낼 수 있다.According to the above embodiment, the following effects can be obtained.
전자부품과의 접속을 갖는 포고핀에 대한 관통 비아나 중계 관통 비아를, 블록 단위의 허용영역을 설치하지 않고, 전자부품 영역과 클리어런스를 고려하여 결정하도록 했기 때문에, 여분(과잉)의 비아가 생기지 않고, 그 결과 배선 수용성을 향상시킬 수 있다.Since the through vias and the relay through vias for the pogo pin having the connection with the electronic component are determined in consideration of the area of the electronic component and the clearance without providing the permissible area for each block unit, , And as a result, the water solubility of the wiring can be improved.
또, 포고핀과의 사이가 최단인 배선경로가 되도록 중계 관통 비아의 개소를 정하도록 했기 때문에, 배선경로 길이가 짧아져, 배선경로를 경유하는 신호 등의 전기적 특성의 열화를 미연에 방지할 수 있다.In addition, since the location of the relay through vias is determined so as to be the shortest wiring path between the pogo pin, the wiring path length is shortened, and deterioration of electrical characteristics such as a signal passing through the wiring path can be prevented in advance have.
테스터 인터페이스부와만 접속을 갖는 포고핀군에 대해서는, 보텀쪽 적층부의 배선수용 가능수를 넘는 분(分)에 대해서는, 보텀쪽 IVH가 아니고, 관통 비아를 적용하여, 톱쪽 적층부에서 배선 가능하게 했기 때문에, 보텀쪽 적층부의 층수를 쓸데없이 증대시키는 것을 피할 수 있다.With respect to the pogo pin group having only the connection with the tester interface portion, the minute exceeding the number of the wires in the bottom-side laminated portion was not the bottom side IVH but the through vias were used so that the top laminated portion could be wired Therefore, it is possible to avoid unnecessarily increasing the number of layers in the bottom-side laminated portion.
상기 실시형태에 의하면, 거의 모든 비아의 배치를 주제어부가 프로그램을 실행함으로써 실행할 수 있도록 했기 때문에, 배선기판의 제작 비용을 억제할 수 있음과 동시에, 제작공수를 감소시킬 수 있다.
According to the above embodiment, almost all the vias can be arranged to be executed by executing the main program with the program, so that the manufacturing cost of the wiring board can be suppressed, and the number of fabrication processes can be reduced.
(B) 다른 실시형태(B) Another embodiment
상기 실시형태에서는, 프로브 카드에 본 발명을 적용한 것을 나타내었으나, 다른 배선기판에 본 발명의 기술사상을 적용할 수 있다.
Although the present invention is applied to the probe card in the above embodiment, the technical idea of the present invention can be applied to other wiring boards.
20: 배선기판 비아 배치 결정장치
21: 주제어부
21P: 배선기판 비아 배치 결정 프로그램
22: 외부 기억부
23: 표시부
24: 입력부
30: 설계 데이터 읽어들임부
31: 포고핀 위치 추출부
32: 전자부품 배치정보 추출부
33: 관통 비아 금지영역 추출부
34: 포고핀 분류부
35: 클리어런스 입력 접수부
36: 중계 관통 비아 배치가능 개소 추출부
37: 관통 비아 배치여부 판단부
38: 중계 관통 비아 배치부
39: 보텀쪽 적층부 배선 수용 가능수 입력 접수부
40: 보텀쪽 IVH 가배치부
41: 배치 비아 정보 치환부
42: 비아 배치정보 출력부20: wiring board via arrangement determining device 21: main control unit
21P: wiring board via placement determination program 22: external storage unit
23: display section 24: input section
30: Design data reading unit 31: Pogo pin position extracting unit
32: Electronic component placement information extracting unit 33: Through-hole via area extracting unit
34: Pogo pin sorting part 35: Clearance input receiving part
36: relay through via placement possible portion extraction unit 37: through via placement determination unit
38: via through via arrangement
39: Bottom side laminated part wiring acceptable water input receiving part
40: bottom IVH staple part 41: placement via information replacement part
42: Via placement information output unit
Claims (4)
배치가 정해진 비아의 정보를 기억하는 비아 배치정보 기억수단;
전자부품의 위치정보에 근거하여, 관통 비아를 배치할 수 없는 영역을 추출하는 관통 비아 불가영역 추출수단;
가로세로 소정 피치마다 위치하는 각각의 격자점을 중심으로 한 복수의 개소 후보 중에서, 관통 비아를 배치할 수 없는 영역과, 윗면의 패드 사이 및 아랫면의 패드 사이에서 최저한 확보하지 않으면 안되는 클리어런스에 근거하여, 관통 비아가 배치가능한 곳을 추출하는 관통 비아 배치가능 개소 추출수단;
관통 비아를 배치할 수 없는 영역과 클리어런스에 근거하여, 상기 제1 프로브가 접속하는 점의 위쪽에 관통 비아가 배치가능한지 아닌지를 판별하는 관통 비아 배치여부 판별수단;
관통 비아를 배치할 수 없는 경우, 배선경로 길이가 짧아지도록, 관통 비아가 배치 가능한 개소 중에서, 중계 관통 비아를 설치할 곳을 결정하는 중계 관통 비아 배치 결정수단; 및
관통 비아가 배치 가능한 경우, 상기 비아 배치정보 기억수단에 배치 가능한 관통 비아의 정보를 기술함과 동시에, 관통 비아를 배치할 수 없는 경우, 상기 비아 배치정보 기억수단에 결정된 중계 관통 비아의 정보를 기술하는 비아정보 입력수단;
을 포함하는 것을 특징으로 하는 배선기판 비아 배치 결정장치.
A plurality of electronic components are mounted on the upper surface and a plurality of interfaces are provided on the upper surface having a plurality of interfaces to the outside and a first probe requiring connection between any one of the interfaces via an electronic component, And a wiring substrate via arrangement for determining the arrangement of vias provided in the wiring substrate on which the upper surface side lamination portion and the lower surface side lamination portion are coupled with the bonding layer interposed therebetween In the crystal device,
Via arrangement information storage means for storing information of vias to which arrangements are determined;
Via-via-area extracting means for extracting an area in which the through-via can not be arranged, based on the positional information of the electronic component;
Based on a clearance that must be secured at least between an area where the through vias can not be arranged and a pad between the upper surface and the lower surface among a plurality of spot candidates centered at respective grid points located at predetermined pitches Via via placement position extracting means for extracting a place where the through via can be arranged;
Via-via-placement discriminating means for discriminating whether or not a through-via can be arranged above a point to which the first probe is connected, based on an area where the through-via can not be disposed and a clearance;
Through via via arrangement determining means for determining a place for installing the relay through via among the positions where the through via can be arranged such that the wiring path length can be shortened when the through via can not be arranged; And
Information of through vias that can be arranged in the via arrangement information storage means is described when the through vias can be arranged and information of the relay through vias determined in the via arrangement information storing means is described when the through vias can not be arranged A vias information input means for inputting vias;
Wherein the via-via-via arrangement determination apparatus includes:
상기 제2 프로브 수가, 상기 아랫면쪽 적층부가 수용 가능한 배선 수보다 많은 수만큼 또는 그 이상, 관통 비아를 배치할 수 없는 영역 이외의 영역에 따른 상기 제2 프로브의 아랫면쪽 IVH를 관통 비아로 바꾸고, 그 정보를 상기 비아 배치정보 기억수단에 기술하는 아랫면쪽 IVH 치환수단;
을 더 포함하는 것을 특징으로 하는 배선기판 비아 배치 결정장치.
2. The semiconductor device according to claim 1, further comprising: a wire accommodating water acquiring means for acquiring the number of wires connected to the second probe capable of receiving the lower surface side lamination portion; And
The number of the second probes is changed to the number of the via holes in the lower surface side IVH of the second probe along the region other than the region in which the through vias can not be arranged by the number of the number of the wiring on the lower surface side laminate portion being larger than or greater than the number of wires, Side IVH replacement means for describing the information in the via placement information storage means;
Further comprising: a wiring board via-hole disposed in the via-hole.
비아 배치정보 기억수단은, 배치가 정해진 비아의 정보를 기억하는 것이고,
관통 비아 불가영역 추출수단은, 전자부품의 위치정보에 근거하여, 관통 비아를 배치할 수 없는 영역을 추출하고,
관통 비아 배치가능 개소 추출수단은, 가로세로 소정 피치마다 위치하는 각각의 격자점을 중심으로 한 복수의 개소 후보 중에서, 관통 비아를 배치할 수 없는 영역과, 윗면의 패드 사이 및 아랫면의 패드 사이에서 최저한 확보하지 않으면 안되는 클리어런스에 근거하여, 관통 비아가 배치 가능한 곳을 추출하고,
관통 비아 배치여부 판별수단은, 관통 비아를 배치할 수 없는 영역과 클리어런스에 근거하여, 상기 제1 프로브가 접속하는 점의 위쪽에 관통 비아가 배치 가능한지 아닌지를 판별하고,
중계 관통 비아 배치 결정수단은, 관통 비아를 배치할 수 없는 경우에, 배선경로 길이가 짧아지도록, 관통 비아가 배치 가능한 개소 중에서, 중계 관통 비아를 설치할 곳을 결정하고, 그리고
비아 정보 입력수단은, 관통 비아가 배치 가능한 경우에, 상기 비아 배치정보 기억수단에 배치 가능한 관통 비아의 정보를 기술함과 동시에, 관통 비아를 배치할 수 없는 경우에, 상기 비아 배치정보 기억수단에 결정된 중계 관통 비아의 정보를 기술하는,
단계를 포함하는 것을 특징으로 하는 배선기판 비아 배치 결정방법.
A plurality of electronic components are mounted on the upper surface and a plurality of interfaces are provided on the upper surface having a plurality of interfaces to the outside and a first probe requiring connection between any one of the interfaces via an electronic component, And a wiring substrate via arrangement for determining the arrangement of vias provided in the wiring substrate on which the upper surface side lamination portion and the lower surface side lamination portion are coupled with the bonding layer interposed therebetween In the determination method,
The via placement information storage means is for storing information on vias where placement is determined,
The through-via-vacant area extracting means extracts an area in which the through-via can not be arranged based on the positional information of the electronic component,
The via via placement possible point extracting means includes an area in which the through vias can not be arranged and a region between the pads on the upper surface and the pad on the lower surface among the plurality of spot candidates centered on the respective grid points located every predetermined pitch Based on the minimum clearance that must be ensured, a place where through vias can be placed is extracted,
The through-via placement determination means determines whether or not through vias can be placed above the point to which the first probe is connected, based on the region where the through via can not be disposed and the clearance,
The relay through via placement determining means determines the place where the relay through via is to be installed among the positions where the through via can be arranged so that the wiring path length becomes short when the through via can not be arranged,
The via information input means may include information on through vias that can be arranged in the via via arrangement information storage means when the through vias can be arranged, Desc / Clms Page number 12 > describe the determined via through vias,
Wherein the via-via-via arrangement includes a step of:
배치가 정해진 비아의 정보를 기억하는 비아 배치정보 기억수단;
전자부품의 위치정보에 근거하여, 관통 비아를 배치할 수 없는 영역을 추출하는 관통 비아 불가영역 추출수단;
가로세로 소정 피치마다 위치하는 각각의 격자점을 중심으로 한 복수의 개소 후보 중에서, 관통 비아를 배치할 수 없는 영역과, 윗면의 패드 사이 및 아랫면의 패드 사이에서 최저한 확보하지 않으면 안되는 클리어런스에 근거하여, 관통 비아가 배치 가능한 곳을 추출하는 관통 비아 배치가능 개소 추출수단;
관통 비아를 배치할 수 없는 영역과 클리어런스에 근거하여, 상기 제1 프로브가 접속하는 점의 위쪽에 관통 비아를 배치할 수 있는지 아닌지를 판별하는 관통 비아 배치여부 판별수단;
관통 비아를 배치할 수 없는 경우에, 배선경로 길이가 짧아지도록, 관통 비아가 배치 가능한 개소 중에서, 중계 관통 비아를 설치할 곳을 결정하는 중계 관통 비아 배치 결정수단; 및
관통 비아가 배치 가능한 경우, 상기 비아 배치정보 기억수단에 배치 가능한 관통 비아의 정보를 기술함과 동시에, 관통 비아를 배치할 수 없는 경우에, 상기 비아 배치정보 기억수단에 결정된 중계 관통 비아의 정보를 기술하는 비아 정보 입력수단;
으로서 기능시키는 것을 특징으로 하는 배선기판 비아 배치 결정 프로그램.A plurality of electronic components are mounted on the upper surface and a plurality of interfaces are provided on the upper surface having a plurality of interfaces to the outside and a first probe requiring connection between any one of the interfaces via an electronic component, And a wiring substrate via arrangement for determining the arrangement of vias provided in the wiring substrate on which the upper surface side lamination portion and the lower surface side lamination portion are coupled with the bonding layer interposed therebetween A computer mounted on a crystal device,
Via arrangement information storage means for storing information of vias to which arrangements are determined;
Via-via-area extracting means for extracting an area in which the through-via can not be arranged, based on the positional information of the electronic component;
Based on a clearance that must be secured at least between an area where the through vias can not be arranged and a pad between the upper surface and the lower surface among a plurality of spot candidates centered at respective grid points located at predetermined pitches Via via placement position extracting means for extracting a place where the through via can be arranged;
Via-via-placement discriminating means for discriminating whether or not a through-via can be arranged above a point to which the first probe is connected, based on an area where the through-via can not be disposed and a clearance;
Through via via arrangement determining means for determining a place where a relay through via is to be arranged among the positions where the through via can be arranged such that the wiring path length is shortened when the through via can not be arranged; And
Information on through vias that can be arranged in the via arrangement information storage means when the through vias can be arranged and information on the via through vias determined in the via arrangement information storage means when the through vias can not be arranged A vias information input means for describing the vias;
And the wiring board via arrangement determination program.
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