KR20150046796A - 열방출 개선을 위한 서브스트레이트 형성 방법 - Google Patents

열방출 개선을 위한 서브스트레이트 형성 방법 Download PDF

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Abstract

본 발명에 따르면 서브스트레이트 형성방법에 있어서, 리드프레임의 리드 패턴을 식각을 통해 형성하는 것이 아니라 리드프레임의 리드 패턴을 구리 등의 도전물질을 빌드업 증착하여 형성시키되 리드프레임상 반도체 칩 다이가 안착되는 영역에는 다수의 비아 형태로 리드 패턴을 형성하여 리드 패턴의 면적이 상대적으로 크게 형성될 수 있도록 함으로써, 반도체 칩 다이의 열방출이 용이하여 열방출 효과가 개선된다.

Description

열방출 개선을 위한 서브스트레이트 형성 방법{METHOD FOR FABRICATING SUBSTRATE FOR IMPROVING EFFICIENCE OF THERMAL EMISSION}
본 발명은 반도체 패키지의 서브스트레이트(substrate) 구조에 관한 것으로, 특히 반도체 서브스트레이트 형성방법에 있어서, 리드프레임의 리드 패턴(lead pattern)을 식각을 통해 형성하는 것이 아니라 리드프레임의 리드 패턴을 구리(Cu) 등의 도전물질을 빌드업(build up) 증착하여 형성시키되 리드프레임상 반도체 칩 다이(die)가 안착되는 영역에는 다수의 비아(via) 형태로 리드 패턴을 형성시켜 반도체 칩 다이의 열방출이 용이하도록 하는 열방출 개선을 위한 서브스트레이트 형성 방법에 관한 것이다.
일반적으로, 반도체 패키지(semiconductor package)란 반도체 칩을 포함하여 구성되는 기능성 부품소자의 사용화된 명칭으로, 이는 다른 소자와 함께 PCB(printed circuit board) 등의 회로 기판에 장착되어 전자회로를 구현하는 중요한 소자의 하나이다.
도 1은 종래 반도체 패키지의 단면도를 도시한 것이다.
도 1을 참조하면, 반도체 패키지는 크게 기억소자인 반도체 칩 다이(102), 그리고 이러한 반도체 칩 다이(102)가 안착되는 반도체 실장기판인 리드프레임(lead frame)(100)으로 이루어며, 반도체 칩 다이(102)와 본딩 와이어(bonding wire)(104) 등을 외부의 충격으로부터 보호하기 위해 에폭시 수지 등의 몰드(mold)(106)를 이용하여 몰딩된다.
한편, 위와 같은 리드프레임(100)은 식각공정, 도금공정 및 회로를 보호하기 위한 솔더 레지스트 프린팅(solder resist printing) 공정에 의하여 제조되는데, 이때 식각공정은 리드프레임(100)에 리드 패턴(101)을 형성하는 공정을 말한다.
이러한 식각공정에서는 예를 들어 수지(resin)의 상단에 구리층을 형성시키고, 구리층의 상단으로 포토레지스트(photoresist)를 도포한 후, 포토레지스트 상단에 회로 패턴을 형상화하여 패터닝시킨 후, 패터닝을 통해 형성된 포토레지스트 마스크를 이용하여 구리층을 식각액으로 식각시킴으로써 리드프레임(100)상 리드 패턴(101)을 형성시키게 된다.
그러나, 위와 같은 종래의 식각을 이용한 리드프레임 형성 방법에서는 반도체의 다기능화 경박 단소에 따른 회로의 미세화를 구현할 수 없는 문제점이 있었다.
(특허문헌)
대한민국 공개특허번호 10-2012-0096345호(공개일 2012년 8월 30일)에는 인쇄회로기판의 휨 제어방법에 관한 기술이 개시되어 있다.
따라서, 본 발명에서는 서브스트레이트 형성방법에 있어서, 리드프레임의 리드 패턴을 식각을 통해 형성하는 것이 아니라 리드프레임의 리드 패턴을 구리 등의 도전물질을 빌드업 증착하여 형성시키되 리드프레임상 반도체 칩 다이가 안착되는 영역에는 다수의 비아 형태로 리드 패턴을 형성시켜 반도체 칩 다이의 열방출이 용이하도록 하는 열방출 개선을 위한 서브스트레이트 형성 방법을 제공하고자 한다.
상술한 본 발명은 서브스트레이트 형성 방법으로서, 더미 메탈 상부에 도전물질의 플레이팅을 통해 하부 패터닝막을 형성시키는 단계와, 상기 하부 패터닝막의 상부에 기설정된 두께로 절연막을 형성시키는 단계와, 상기 절연막을 기설정된 패턴으로 패터닝하는 단계와, 상기 절연막상 패터닝된 공간에 상기 도전물질을 빌드업 증착시켜 리드 패턴을 형성시키는 단계와, 상기 리드 패턴의 상부에 상기 도전물질의 플레이팅을 통해 상부 패터닝막을 형성시키는 단계를 포함한다.
또한, 상기 절연막을 패터닝하는 단계는, 상기 절연막상 상기 기설정된 패턴의 식각 마스크를 형성시키는 단계와, 상기 식각 마스크를 이용하여 상기 절연막을 식각하여 상기 절연막을 패터닝시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 절연막은, 상기 하부 패터닝막이 드러나도록 패터닝 식각되는 것을 특징으로 한다.
또한, 상기 패턴은, 비아 홀 패턴인 것을 특징으로 한다.
또한, 상기 절연막은, 상기 리드 패턴을 가지는 리드프레임상 반도체 칩 다이가 안착되는 영역에 다수의 비아 홀이 패터닝 형성되는 것을 특징으로 한다.
또한, 상기 도전물질은, 구리 인 것을 특징으로 한다.
또한, 상기 절연막은, 프리프레그막인 것을 특징으로 한다.
또한, 본 발명은 서브스트레이트 형성 방법으로서, 더미 메탈 상부에 기설정된 두께로 절연막을 형성시키는 단계와, 상기 절연막을 기설정된 패턴으로 패터닝하여 상기 하부 패터닝막이 드러나도록 식각하는 단계와, 상기 절연막상 패터닝 식각된 공간에 도전물질을 빌드업 증착시켜 리드 패턴을 형성시키는 단계와, 상기 증착된 리드 패턴의 상부에 상기 도전물질의 플레이팅을 통해 상부 패터닝막을 형성시키는 단계를 포함한다.
또한, 상기 상부 패터닝막의 형성 후, 상기 더미 메탈을 제거하고 상기 구리 리드 패턴의 하부에 구리 플레이팅을 통한 하부 패터닝막을 형성시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 패턴은, 비아 홀 패턴인 것을 특징으로 한다.
또한, 상기 절연막은, 상기 리드 패턴을 가지는 리드프레임상 반도체 칩 다이가 안착되는 영역에 다수의 비아 홀이 패터닝 형성되는 것을 특징으로 한다.
또한, 상기 도전물질은, 구리 인 것을 특징으로 한다.
또한, 상기 절연막은, 프리프레그막인 것을 특징으로 한다.
본 발명에 따르면 서브스트레이트 형성방법에 있어서, 리드프레임의 리드 패턴을 식각을 통해 형성하는 것이 아니라 리드프레임의 리드 패턴을 구리 등의 도전물질을 빌드업 증착하여 형성시키되 리드프레임상 반도체 칩 다이가 안착되는 영역에는 다수의 비아 형태로 리드 패턴을 형성하여 리드 패턴의 면적이 상대적으로 크게 형성될 수 있도록 함으로써, 반도체 칩 다이의 열방출이 용이하여 열방출 효과가 개선되는 이점이 있다.
도 1은 종래 반도체 패키지 구조 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 리드프레임 형성 공정 단면도,
도 3 내지 도 6은 본 발명의 실시예에 따른 다양한 형태의 리드프레임을 이용하여 제작한 반도체 패키지의 단면도,
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 반도체 리드프레임 형성 공정 단면도,
도 8 내지 도 11은 본 발명의 실시예에 따른 다양한 형태의 리드프레임을 이용하여 제작한 반도체 패키지의 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 열방출 개선을 위한 1 레이어 서브스트레이트(1layer substrate) 형성을 위한 공정 단면도를 도시한 것이다. 이하, 도 2a 내지 도 2d를 참조하여 본 발명의 서브스트레이트 형성 방법에 대해 상세히 설명하기로 한다.
먼저, 도 2a에서와 같이 더미 메탈(dummy metal)(200)의 상부에 구리(Cu) 플레이팅막(plating layer)을 형성한 후, 구리 플레이팅막에 대한 패터닝을 수행하여 리드프레임상 회로 패턴의 하부 패터닝막(bottom patterning layer)(202)을 형성시킨다. 이때, 위와 같은 하부 패터닝막(202)은 필요에 따라 형성하지 않을 수도 있다.
이어, 도 2b에서와 같이 하부 패터닝막(202)의 상부에 리드프레임의 절연막인 프리프레그막(prepreg : PPG)(204)을 기설정된 두께로 형성시킨다.
이어 도 2c에서와 같이 프리프레그막(204)을 다수의 비아홀(via hole) 형태 등으로 기설정된 패턴(pattern)으로 패터닝하여 하부 패터닝막(202)이 노출되도록 식각시킨 후, 구리(Cu) 등의 도전물질을 빌드업(build up) 증착하여 리드프레임의 리드 패턴(lead pattern)(206)을 형성시킨다. 이때, 리드 패턴(206)으로 구리 등의 도전 물질을 증착 형성시키는데 있어서, 리드프레임상 반도체 칩 다이(die)가 안착되는 영역(208)에는 다수의 비아 형태로 리드 패턴(206)을 형성하여 반도체 칩 다이로부터 발생되는 열이 하부의 리드 패턴(206)을 통해 보다 용이하게 방출될 수 있도록 한다. 또한, 이때 프리프레그막(204)은 리드프레임의 절연막으로 사용될 수 있는 막 중 하나로 유리섬유(glass fiber) 및 수지의 복합체가 될 수 있다.
이어, 도 2d에서와 같이 리드프레임상 리드 패턴(206)을 형성한 후, 리드 패턴(206)의 상부에 구리 플레이팅막 증착과 패터닝을 통해 상부 패터닝막(top patterning layer)(210)을 형성하여 리드프레임을 완성시킨다. 이때, 위와 같은 상부 패터닝막(210)은 필요에 따라 형성하지 않을 수도 있다.
이에 따라 빌드업 기술을 이용하여 리드프레임상 리드 패턴을 보다 미세하게 형성할 수 있어 반도체 패키지의 경박 단소에 따른 리드프레임의 미세화 요구에 대응할 수 있으며, 또한, 리드프레임상 반도체 칩 다이가 안착되는 영역에는 다수의 비아 형태로 리드 패턴을 형성하여 리드 패턴의 면적이 상대적으로 크게 형성될 수 있도록 함으로써 반도체 칩 다이로부터 발생되는 열에 대한 열방출 효과를 개선할 수 있게 된다.
도 3 내지 도 6은 도 2a 내지 도 2d의 빌드업 기술을 적용하여 형성한 다양한 형태의 리드프레임을 이용하여 제작한 반도체 패키지의 단면도를 도시한 것이다.
도 3과 도 4은 리드프레임상 반도체 칩 다이(308)가 안착되는 영역의 구리 리드 패턴(302)에 대해 하부 패터닝막(301)을 형성한 것을 예시한 것으로, 도 3은 도 4와 달리 본딩 패드 영역에 리드프레임의 휨(warpage)을 방지하기 위한 솔더 페이스트(solder paste)(304)를 형성한 것을 예시한 것이다.
도 3과 도 4를 참조하면 리드프레임 상 반도체 칩 다이(308)가 안착되고 반도체 칩 다(308)이와 본딩 패드 영역의 본딩 핑거(bond finger)(306)간 와이어(wire)(310) 본딩이 수행된 후, 몰딩 공정을 통해 몰드(mold)(312)가 형성되어 반도체 패키지가 완성된다.
도 3과 도 4에서 보여지는 바와 같이, 리드프레임상 구리 리드 패턴(302)을 식각으로 형성하는 것이 아니라 빌드업 기술을 이용한 구리 증착을 통해 하부 패터닝막(301)을 가지는 구리 리드 패턴(302)을 형성함으로써, 리드프레임상 리드 패턴을 보다 미세하게 형성할 수 있어 반도체 패키지의 경박 단소에 따른 리드프레임의 미세화 요구에 대응할 수 있다.
또한, 리드프레임상 반도체 칩 다이(308)가 안착되는 영역에는 다수의 비아 형태로 구리 리드 패턴(302)을 형성하여 구리 리드 패턴(302)의 면적이 상대적으로 크게 형성될 수 있도록 함으로써 열방출 효과를 개선할 수 있게 된다.
도 5와 도 6은 리드프레임상 반도체 칩 다이가 안착되는 영역의 구리 리드 패턴에 대해 상부 패터닝막(303)과 하부 패터닝막(301)을 모두 형성한 것을 예시한 것으로, 도 5는 도 6과 달리 본딩 패드 영역에 리드프레임의 휨(warpage)을 방지하기 위한 솔더 페이스트(304)를 형성한 것을 예시한 것이다.
도 5와 도 6을 참조하면 리드프레임 상 반도체 칩 다이(308)가 안착되고 반도체 칩 다이(308)와 본딩 패드 영역의 본딩 핑거(306)간 와이어(310) 본딩이 수행된 후, 몰딩 공정을 통해 몰드(312)가 형성되어 반도체 패키지가 완성된다.
도 5와 도 6에서 보여지는 바와 같이, 리드프레임상 구리 리드 패턴(302)을 식각으로 형성하는 것이 아니라 빌드업 기술을 이용한 구리 증착을 통해 상부 패터닝막(303)과 하부 패터닝막(301)을 가지는 구리 리드 패턴(302)을 형성함으로써, 리드프레임상 리드 패턴을 보다 미세하게 형성할 수 있어 반도체 패키지의 경박 단소에 따른 리드프레임의 미세화 요구에 대응할 수 있다.
또한, 리드프레임상 반도체 칩 다이(308)가 안착되는 영역에는 다수의 비아 형태로 구리 리드 패턴(302)을 형성하여 구리 리드 패턴(302)의 면적이 상대적으로 크게 형성될 수 있도록 함으로써 열방출 효과를 개선할 수 있게 된다.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 열방출 개선을 위한 1 레이어 서브스트레이트 형성을 위한 공정 단면도를 도시한 것이다. 이하, 도 7a 내지 도 7c를 참조하여 본 발명의 서브스트레이트 형성 방법에 대해 상세히 설명하기로 한다.
먼저, 도 7a에서와 같이 더미 메탈(700)의 상부에 리드프레임의 절연막인 프리프레그막(702)을 기설정된 두께로 형성시킨다. 이어, 프리프레그막(702)을 패터닝(patterning)하여 하부의 더미 메탈(700)이 노출되도록 식각시킨 후, 구리 등의 도전물질을 빌드업 증착하여 리드프레임의 리드 패턴(lead pattern)(704)을 형성시킨다. 이때, 리드 패턴(704)으로 구리 등의 도전 물질을 증착 형성시키는데 있어서, 리드프레임상 반도체 칩 다이(die)가 안착되는 영역(705)에는 다수의 비아 형태로 리드 패턴(206)을 형성하여 반도체 칩 다이로부터 발생되는 열이 하부의 리드 패턴(706)을 통해 보다 용이하게 방출될 수 있도록 한다.
이어, 도 7b에서와 같이 리드프레임상 구리 등으로 리드 패턴(704)을 형성한 후, 리드 패턴(704)의 상부에 구리 플레이팅막 증착과 패터닝을 통해 상부 패터닝막(706)을 형성하여 리드프레임을 완성시킨다.
이어, 도 7c에서와 같이 더미 메탈(700)을 제거한 후, 리드 패턴(706)의 하부에 구리 플레이팅막 증착과 패터닝을 통해 하부 패터닝막(708)을 형성시킬 수 있다. 이때, 이와 같은 하부 패터닝막(708)은 필요에 따라 형성하지 않을 수도 있다.
한편, 위와 같은 도 7a내지 도 7c의 공정에서는 도 2a 내지 도 2d에 도시된 예에서와는 달리 더미 메탈 상부에 구리 플레이팅막을 형성하는 공정을 생략할 수 있어서, 공정상 유리한 이점이 있다.
도 8 내지 도 11은 도 7a 내지 도 7c의 빌드업 기술을 적용하여 형성한 다양한 형태의 리드프레임을 이용하여 제작한 반도체 패키지의 단면도를 도시한 것이다.
도 8과 도 9는 리드프레임상 반도체 칩 다이(812)가 안착되는 영역의 구리 리드 패턴(802)에 대해 상부 패터닝막(804) 만을 형성한 것을 예시한 것으로, 도 8은 도 9와 달리 본딩 패드 영역에 리드프레임의 휨(warpage)을 방지하기 위한 솔더 페이스트(806)를 형성한 것을 예시한 것이다.
도 8과 도 9를 참조하면 리드프레임 상 반도체 칩 다이(812)가 안착되고 반도체 칩 다이(812)와 본딩 패드 영역의 본딩 핑거(810)간 와이어(814) 본딩이 수행된 후, 몰딩 공정을 통해 몰드(816)가 형성되어 반도체 패키지가 완성된다.
도 8과 도 9에서 보여지는 바와 같이, 리드프레임상 구리 리드 패턴(802)을 식각으로 형성하는 것이 아니라 빌드업 기술을 이용한 구리 증착을 통해 상부 패터닝막(804)을 가지는 구리 리드 패턴(802)을 형성함으로써, 리드프레임상 리드 패턴을 보다 미세하게 형성할 수 있어 반도체 패키지의 경박 단소에 따른 리드프레임의 미세화 요구에 대응할 수 있다.
또한, 리드프레임상 반도체 칩 다이(812)가 안착되는 영역에는 다수의 비아 형태로 구리 리드 패턴(802)을 형성하여 구리 리드 패턴(802)의 면적이 상대적으로 크게 형성될 수 있도록 함으로써 열방출 효과를 개선할 수 있게 된다.
도 10과 도 11은 리드프레임상 반도체 칩 다이가 안착되는 영역의 구리 리드 패턴에 대해 하부 패터닝막(803) 만을 형성한 것을 예시한 것으로, 도 10은 도 11과 달리 본딩 패드 영역에 리드프레임의 휨(warpage)을 방지하기 위한 솔더 페이스트(806)를 형성한 것을 예시한 것이다.
도 10과 도 11을 참조하면 리드프레임 상 반도체 칩 다이(812)가 안착되고 반도체 칩 다이(812)와 본딩 패드 영역의 본딩 핑거(810)간 와이어 본딩이 수행된 후, 몰딩 공정을 통해 몰드(816)가 형성되어 반도체 패키지가 완성된다.
도 10과 도 11에서 보여지는 바와 같이, 리드프레임상 구리 리드 패턴(802)을 식각으로 형성하는 것이 아니라 빌드업 기술을 이용한 구리 증착을 통해 하부 패터닝막(803)을 가지는 구리 리드 패턴을 형성함으로써, 리드프레임상 리드 패턴을 보다 미세하게 형성할 수 있어 반도체 패키지의 경박 단소에 따른 리드프레임의 미세화 요구에 대응할 수 있다.
또한, 리드프레임상 반도체 칩 다이(812)가 안착되는 영역에는 다수의 비아 형태로 구리 리드 패턴(802)을 형성하여 구리 리드 패턴(802)의 면적이 상대적으로 크게 형성될 수 있도록 함으로써 열방출 효과를 개선할 수 있게 된다.
상기한 바와 같이, 본 발명에 따르면 서브스트레이트 형성방법에 있어서, 리드프레임의 리드 패턴을 식각을 통해 형성하는 것이 아니라 리드프레임의 리드 패턴을 구리 등의 도전물질을 빌드업 증착하여 형성시키되 리드프레임상 반도체 칩 다이가 안착되는 영역에는 다수의 비아 형태로 리드 패턴을 형성하여 리드 패턴의 면적이 상대적으로 크게 형성될 수 있도록 함으로써, 반도체 칩 다이의 열방출이 용이하여 열방출 효과가 개선된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
200 : 더미 메탈 202 : 하부 패터닝막
204 : PPG 206 : 구리 리드 패턴
210 : 상부 패터닝막

Claims (13)

  1. 서브스트레이트 형성 방법으로서,
    더미 메탈 상부에 도전물질의 플레이팅을 통해 하부 패터닝막을 형성시키는 단계와,
    상기 하부 패터닝막의 상부에 기설정된 두께로 절연막을 형성시키는 단계와,
    상기 절연막을 기설정된 패턴으로 패터닝하는 단계와,
    상기 절연막상 패터닝된 공간에 상기 도전물질을 빌드업 증착시켜 리드 패턴을 형성시키는 단계와,
    상기 리드 패턴의 상부에 상기 도전물질의 플레이팅을 통해 상부 패터닝막을 형성시키는 단계
    를 포함하는 서브스트레이트 형성방법.
  2. 제 1 항에 있어서,
    상기 절연막을 패터닝하는 단계는,
    상기 절연막상 상기 기설정된 패턴의 식각 마스크를 형성시키는 단계와,
    상기 식각 마스크를 이용하여 상기 절연막을 식각하여 상기 절연막을 패터닝시키는 단계
    를 포함하는 것을 특징으로 하는 서브스트레이트 형성방법.
  3. 제 1 항에 있어서,
    상기 절연막은,
    상기 하부 패터닝막이 드러나도록 패터닝 식각되는 것을 특징으로 하는 서브스트레이트 형성방법.
  4. 제 1 항에 있어서,
    상기 패턴은,
    비아 홀 패턴인 것을 특징으로 하는 서브스트레이트 형성방법.
  5. 제 1 항에 있어서,
    상기 절연막은,
    상기 리드 패턴을 가지는 리드프레임상 반도체 칩 다이가 안착되는 영역에 다수의 비아 홀이 패터닝 형성되는 것을 특징으로 하는 서브스트레이트 형성방법.
  6. 제 1 항에 있어서,
    상기 도전물질은,
    구리 인 것을 특징으로 하는 서브스트레이트 형성방법.
  7. 제 1 항에 있어서,
    상기 절연막은,
    프리프레그막(prepreg : PPG)인 것을 특징으로 하는 서브스트레이트 형성방법.
  8. 서브스트레이트 형성 방법으로서,
    더미 메탈 상부에 기설정된 두께로 절연막을 형성시키는 단계와,
    상기 절연막을 기설정된 패턴으로 패터닝하여 상기 하부 패터닝막이 드러나도록 식각하는 단계와,
    상기 절연막상 패터닝 식각된 공간에 도전물질을 빌드업 증착시켜 리드 패턴을 형성시키는 단계와,
    상기 증착된 리드 패턴의 상부에 상기 도전물질의 플레이팅을 통해 상부 패터닝막을 형성시키는 단계
    를 포함하는 서브스트레이트 형성방법.
  9. 제 8 항에 있어서,
    상기 상부 패터닝막의 형성 후, 상기 더미 메탈을 제거하고 상기 구리 리드 패턴의 하부에 구리 플레이팅을 통한 하부 패터닝막을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 서브스트레이트 형성방법.
  10. 제 8 항에 있어서,
    상기 패턴은,
    비아 홀 패턴인 것을 특징으로 하는 서브스트레이트 형성방법.
  11. 제 8 항에 있어서,
    상기 절연막은,
    상기 리드 패턴을 가지는 리드프레임상 반도체 칩 다이가 안착되는 영역에 다수의 비아 홀이 패터닝 형성되는 것을 특징으로 하는 서브스트레이트 형성방법.
  12. 제 8 항에 있어서,
    상기 도전물질은,
    구리 인 것을 특징으로 하는 서브스트레이트 형성방법.
  13. 제 8 항에 있어서,
    상기 절연막은,
    프리프레그막인 것을 특징으로 하는 서브스트레이트 형성방법.
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