CN117995787A - 内埋感测芯片的封装结构及其制法 - Google Patents

Abstract

一种内埋感测芯片的封装结构及其制法，该封装结构包括：一封装层、一埋设于该封装层中且具有发光层的感测元件、以及设于该封装层上并电性连接该感测元件的线路层，借以降低该封装结构的整体厚度。

Description

内埋感测芯片的封装结构及其制法

技术领域

本发明涉及一种半导体封装工艺，尤其涉及一种内埋感测芯片的封装结构及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能及微小化的趋势。传统图像感测封装件(Image sensor package)主要是将感测芯片配置于一芯片承载件上，并借由打线封装(wire bond)以电性导通该感测芯片承载件，接着于该感测芯片上方覆盖一如玻璃的透光件，以供图像光线能为该感测芯片所提取。借此，该完成封装的图像感测封装件即可供系统厂进行整合至如印刷电路板(PCB)等外部装置上，以供如数字相机(DSC)、数字摄影机(DV)、光学鼠标、移动电话、指纹辨识器等各式电子产品来应用。

目前半导体产针对3D感测元件的封装中，微型或薄化的发展是主要的目标之一。图1为现有半导体封装件的剖面示意图。如图1所示，该半导体封装件1于一封装基板11配置一垂直共振腔面放射激光(Vertical Cavity Surface Emitting Laser，简称VCSEL)型半导体芯片13(其具有感应区S且晶背具有金属层12)，再以打线方式形成一金(Au)材导线14，以电性连接该半导体芯片13的电极垫130及该封装基板11，且为了得到较佳的电性需求而需进行多次打线，导致成本提高，其中，该半导体芯片13的背面采用极厚(厚度t大于1微米)的金(Au)材作为该金属层12，以提升散热效果。之后，于该封装基板11上借由支撑件10架设一玻璃掩膜15，以保护该半导体芯片13及导线14，而避免结构受损。

然而，现有半导体封装件1中，该封装基板11作为该半导体芯片13的承载件，其厚度T难以减薄，且该导线14需具有一定的拉高线弧，致使该支撑件10需具有一定高度h以避免该玻璃掩膜15碰撞该导线14，因而难以降低该玻璃掩膜15的位置，故该半导体封装件1的整体结构的高度H难以降低，因而难以符合薄化的需求。

再者，该玻璃掩膜15需借由多个支撑件10设于该封装基板11上，也会增加该半导体封装件1的高度H，使得该半导体封装件1不易薄型化。

再者，散热用的金属层12采用金材的配置，不仅提高该半导体封装件1的材料成本，且亦增加该半导体封装件1的整体结构的高度H，致使该半导体封装件1难以符合微小化或薄化的需求。

因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的课题。

发明内容

有鉴于现有技术的问题，本发明提供一种内埋感测芯片的封装结构及其制法，可至少部分地解决现有技术的问题。

本发明的内埋感测芯片的封装结构，包括：封装层，具有相对的第一表面与第二表面；感测元件，埋设于该封装层中，且具有相对的正面与背面，其中，该正面具有外露于该封装层的第一表面的发光层与多个电极垫，且该背面具有金属化层，而该金属化层为单层金属层、单层合金层、多个层金属层或多个层合金层，其包含钛、镍、银、金或其组合、或其合金；第一线路层，结合该封装层的第二表面，其中，部分的该第一线路层与该感测元件的该背面相结合以承载该感测元件；第二线路层，设于该封装层的第一表面上，且电性连接该感测元件；以及多个导电柱，埋设于该封装层中并电性连接该第一线路层与第二线路层。

本发明亦提供一种内埋感测芯片的封装结构的制法，包括：于承载件上形成第一线路层；于该第一线路层上形成多个导电柱及配置至少一感测元件，其中，该感测元件具有相对的正面与背面，且该正面具有发光层与多个电极垫，该背面具有金属化层，且该金属化层为单层金属层、单层合金层、多个层金属层或多个层合金层，其包含钛、镍、银、金或其组合、或其合金；形成封装层于该承载件上以包覆该第一线路层、该感测元件及该多个导电柱，且该封装层未遮盖该发光层、该多个电极垫及该多个导电柱的一端面；于该封装层上形成第二线路层，以令该第二线路层电性连接该感测元件及该多个导电柱；以及移除该承载件，以外露该第一线路层。

前述的内埋感测芯片的封装结构及其制法中，该感测元件的该背面的该多个层金属层包含形成堆叠的钛层、镍层、钛层及银层。

前述的内埋感测芯片的封装结构及其制法中，还包括于设置该感测元件于该承载件上前，将透光层覆盖于该发光层上，且于形成该封装层后，令该透光层外露于该封装层。

前述的内埋感测芯片的封装结构及其制法中，该第二线路层延伸于该封装层中以形成导电盲孔，以令该第二线路层借由该导电盲孔电性连接该感测元件。

前述的内埋感测芯片的封装结构及其制法中，该感测元件以其背面借由结合层结合于该第一线路层上，且该结合层包含导电胶材(conductive paste)及/或散热胶材。

前述的内埋感测芯片的封装结构及其制法中，还包括于该封装层及该第二线路层上形成绝缘保护层，且该绝缘保护层未遮盖该发光层。

由上可知，本发明的内埋感测芯片的封装结构及其制法，主要借由将该感测元件嵌埋于该封装层中，且无需使用现有封装基板，故相较于现有技术，本发明能有效符合微小化或薄化的需求。

再者，本发明以该第二线路层直接电性连接该感测元件，因而无需以打线方式电性连接该感测元件与该第二线路层，故相较于现有技术，本发明不仅能节省材料成本，且无需考虑打线的线弧，因而能达到更好均匀性及更薄的厚度。

另外，本发明借由该透光层接触结合于该感测元件上，使该透光层埋设于该封装层中，因而无需于该封装层的第一表面上架设该透光层，故相较于现有技术，本发明更易于薄型化。

另外，本发明于该感测元件的晶背上电镀铜方式形成金属层，因而无需使用厚度极厚的金材，不仅能减少该封装结构的材料成本，且能有效降低该封装结构的厚度。

附图说明

图1为现有半导体封装件的剖面示意图。

图2A至图2H为本发明的封装结构的制法的剖面示意图。

图3A为图2G的后续工艺的剖面示意图。

图3B为图3A的另一实施例的剖面示意图。

附图标记如下：

1 半导体封装件

10 支撑件

11 封装基板

12 金属层

13 半导体芯片

130 电极垫

14 导线

15 玻璃掩膜

2 封装结构

20 感测元件

20a 正面

20b 背面

200 电极垫

21 承载件

22 第一线路层

22b,27a表面

221 垫部

222 导电迹线

23 结合层

24 金属化层

25 第二线路层

250 导电盲孔

26 绝缘保护层

260 开口区

27 透光层

28 导电柱

28a 端面

29 封装层

29a 第一表面

29b 第二表面

290 开孔

3 电子装置

30 导电元件

A 发光层

D,d,T,t,r厚度

H,h高度

S感应区

具体实施方式

以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容轻易地了解本发明的其他优点及功效。然而，本文所载的具体实施例并非用以限定本发明，本发明亦可借由其他不同的实施方式加以实现或应用，本文所载各项细节亦可根据不同的观点与应用，在不背离本发明的精神下赋予不同的变化或修饰。

须知，本说明书所附附图所示出的结构、比例、大小等特征，均仅用以配合说明书所公开的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“第三”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

图2A至图2H为本发明的内埋感测芯片的封装结构2的制法的剖视示意图。于本实施例中，本发明的制法利用整版面级封装(Panel-level packaging，简称PLP)规格进行封装工艺，以提升效率及增加产出。

如图2A所示，于一承载件21上形成第一线路层22，且该第一线路层22包含至少一垫部221及多个导电迹线222。

于本实施例中，该承载件21可为可拆式的铜箔基板、金属板或其它板材，以利于制作该第一线路层22。例如，该承载件21上可依需求形成离型层(图略)，以结合该第一线路层22。

再者，该第一线路层22采用重布线路层(redistribution layer，简称RDL)工艺进行图案化电镀铜材作业。

如图2B所示，于该第一线路层22的垫部221上配置至少一具有透光层27的感测元件20。

于本实施例中，该感测元件20具有相对的正面20a与背面20b，且该正面20a形成有多个电极垫200及至少一发光层A，以令该透光层27形成于该正面20a上以覆盖该发光层A，并使多个电极垫200外露于该透光层27。例如，该多个电极垫200及该发光层A可采用电镀铜的方式一同制作。

再者，该感测元件20以其背面20b借由一结合层23设于该第一线路层22的垫部221上。进一步，该结合层23可包含导电胶材(conductive paste)及/或散热胶材，例如，铜膏、锡膏、银胶(silver paste)或其它适当胶材，并无特别限制。

另外，该感测元件20的背面20b形成有金属化层24，其厚度r极薄，约小于0.2微米(μm)，且该金属化层24为单层金属层、单层合金层、多个层金属层或多个层合金层。例如，形成该金属化层24的材质为金(Au)、钛(Ti)、镍(Ni)、银(Ag)或其组合、或其合金。具体地，该感测元件20的该背面20b的该多个层金属层，包含形成堆叠的钛层、镍层、钛层及银层，但不限于上述。应可理解地，该金属化层24与该第一线路层22的材质可相同或相异。

另外，该透光层27可供光线穿透，故形成该透光层27的材质为可透光材料。

因此，于该感测元件20的发光层A上覆盖该透光层27，可避免该发光层A于不同工艺的各种环境而损伤，进而提升产品的良率。

如图2C所示，于该第一线路层22的导电迹线222上形成多个导电柱28，以令该导电柱28电性连接该第一线路层22。

于本实施例中，该导电柱28以图案化曝光显影方式同时制作。例如，以电镀铜方式形成所需的几何形状的柱体，如方柱、圆柱、或其它截面形状的短柱。

如图2D所示，于该承载件21上形成一封装层29，以令该封装层29包覆该第一线路层22、该结合层23、该感测元件20及多个导电柱28，且该封装层29未遮盖该发光层A及该多个导电柱28的一端面28a。

于本实施例中，该封装层29定义有相对的第一表面29a与第二表面29b，以令该封装层29以其第二表面29b结合该承载件21(或其离型层)上。

再者，形成该封装层29的材料为绝缘材，其可为有机介电材(如防焊材)或无机介电材(如绝缘氧化物)。例如，该有机介电材的种类可包含ABF(Ajinomoto Build-up Film)、感光型树脂、聚酰亚胺(Polyimide，简称PI)、双马来酰亚胺三嗪(Bismaleimide Triazine，简称BT)、FR5的预浸材(Prepreg，简称PP)、模压树脂(Molding Compound)、模压环氧树脂(Epoxy Molding Compound，简称EMC)、底层涂料(Primer)或其它适当材质。该封装层29较佳的材料为易于进行线路加工的PI、ABF或EMC。

另外，借由整平工艺，如研磨方式(Grinding)，移除该封装层29的部分材质，以令该封装层29的第一表面29a齐平该导电柱28的端面28a，使该导电柱28的端面28a外露于该封装层29的第一表面29a。

另外，于移除该封装层29的部分材质后，可令该封装层29的第一表面29a齐平该透光层27的表面27a，使该透光层27的表面27a外露于该封装层29的第一表面29a。

如图2E所示，于该封装层29上以激光(Laser)方式形成开孔290，以令该感测元件20的电极垫200外露于该开孔290，使该封装层29未遮盖该电极垫200。

如图2F所示，形成一第二线路层25于该封装层29的第一表面29a上，以令该第二线路层25电性连接该导电柱28，且该第二线路层25延伸至该开孔290中，使该第二线路层25延伸于该封装层29中以形成导电盲孔250，以令该第二线路层25借由该导电盲孔250电性连接该感测元件20的电极垫200。

于本实施例中，该第二线路层25为扇出(fan out)型重布线路层(redistribution，简称RDL)，且该第二线路层25借由该导电柱28电性导通至该第一线路层22。

因此，该第一与第二线路层22,25之间的电性导通采用电镀铜柱的方式，于模压该封装层29后，再研磨外露该导电柱28，以改善现有传统电镀通孔工艺会有尺寸受限、孔内气泡(void)及电镀均匀性不佳等问题。

如图2G所示，于该封装层29的第一表面29a及该第二线路层25上形成一绝缘保护层26，以令该透光层27外露于该绝缘保护层26，且该绝缘保护层26未遮盖该发光层A。

于本实施例中，该绝缘保护层26为介电层或防焊层(solder mask)。例如，形成该绝缘保护层26的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材，但不限于以上材料；或者，如绿漆、感光型油墨、ABF或非感光型介电材(如EMC)等防焊材，但不限于以上材料。

再者，该绝缘保护层26可形成开口区260，以令该透光层27外露于该开口区260。

如图2H所示，移除承载件21，以外露该封装层29的第二表面29b及该第一线路层22。

于本实施例中，该封装层29的第二表面29b齐平该第一线路层22的表面22b，使该垫部221及多个导电迹线222供作为焊垫，以结合多个导电元件30，如图3A所示，故于后续工艺中，该封装结构2可借由多个导电元件30接置一如电路板的电子装置3。例如，该导电元件30可包含焊锡材料，如焊球、焊料凸块等，但无特别限制。

再者，于另一实施例中，该封装结构2可依需求移除该透光层27，如图3B所示。

应可理解地，上述实施例的导电元件30的布设适用于平面网格阵列封装(LandGrid Array，简称LGA)或球栅阵列封装(Ball Grid Array，简称BGA)。

本发明的制法，主要借由将该感测元件20嵌埋于该封装层29中，且移除该承载件21，以利于薄化该封装结构2，故相较于现有技术，本发明的制法无需采用现有封装基板的配置，使该封装结构2能有效符合微小化或薄化的需求。

再者，本发明的制法以该第二线路层25直接电性连接该感测元件20，因而于工艺中无需以打线方式电性连接该感测元件20与该第二线路层25，故相较于现有技术，本发明的封装结构2于制作时无需使用现有金线，不仅能节省材料成本(因该电极垫200与第二线路层25均为成本便宜的铜材)，且无需考虑打线的线弧，因而容易控制该封装层29的厚度d，以利于降低该封装结构2的整体结构的厚度D，进而达到更好均匀性及更薄的厚度。

另外，借由该透光层27接触结合于该感测元件20上，使该透光层27埋设于该封装层29中，因而无需于该封装层29的第一表面29a上架设该透光层27，故相较于现有技术，本发明的制法能有效降低该封装结构2的厚度D，使得该封装结构2易于薄型化。

另外，于该感测元件20的背面20b(即晶背)上以电镀铜方式形成金属化层24，因而无需使用厚度极厚的金材，不仅能减少该封装结构2的材料成本，且因其厚度r极薄(约从现有大于1微米减薄至小于0.2微米)而能有效降低该封装结构2的厚度D，使得该封装结构2更易于符合微小化或薄化的需求。另一方面，若该金属化层24选用复合式金属材(如Ti/Ni/Ti/Ag)，可提升晶背与其之间的可靠度表现。

本发明提供一种内埋感测芯片的封装结构2，包括：一封装层29、一感测元件20、第一线路层22、第二线路层25以及多个导电柱28。

所述的封装层29具有相对的第一表面29a与第二表面29b。

所述的感测元件20埋设于该封装层29中，且具有相对的正面20a与背面20b，其中，该正面20a具有外露于该封装层29的第一表面29a的发光层A与多个电极垫200，且该背面20b具有金属化层24，而该金属化层24为单层金属层、单层合金层、多个层金属层或多个层合金层，其包含钛、镍、银、金或其组合、或其合金。

所述的第一线路层22结合该封装层29的第二表面29b，其中，部分的该第一线路层22与该感测元件20的该背面20b相结合以承载该感测元件20。

所述的第二线路层25设于该封装层29的第一表面29a上且电性连接该感测元件20。

所述的导电柱28埋设于该封装层29中并电性连接该第一线路层22与第二线路层25。

于一实施例中，该感测元件20的该背面20b的该金属化层24的该多个层金属层包含堆叠的钛层、镍层、钛层及银层。

于一实施例中，该封装结构2还包括设于该发光层A上的透光层27。

于一实施例中，该第二线路层25具有延伸于该封装层29中的导电盲孔250，以令该第二线路层25借由该导电盲孔250电性连接该感测元件20。

于一实施例中，该感测元件20以其背面20b借由结合层23结合于该第一线路层22上，且该结合层23包含导电胶材(conductive paste)及/或散热胶材。

于一实施例中，所述的封装结构2还包括一形成于该封装层29第一表面29a及该第二线路层25上的绝缘保护层26，且该绝缘保护层26未遮盖该发光层A。

综上所述，本发明的封装结构及其制法，主要借由将该感测元件嵌埋于该封装层中，且无需使用现有封装基板，故本发明能有效符合微小化或薄化的需求。

再者，本发明以该第二线路层直接电性连接该感测元件，因而无需以打线方式电性连接该感测元件与该第二线路层，故本发明不仅能节省材料成本，且无需考虑打线的线弧，因而能达到更好均匀性及更薄的厚度。

另外，本发明借由该透光层接触结合于该感测元件上，使该透光层埋设于该封装层中，因而无需于该封装层的第一表面上架设该透光层，故本发明更易于薄型化。

另外，本发明于该感测元件的晶背上电镀铜方式形成金属层，因而无需使用厚度极厚的金材，不仅能减少该封装结构的材料成本，且能有效降低该封装结构的厚度。

上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (12)

1.一种内埋感测芯片的封装结构，包括：

封装层，具有相对的第一表面与第二表面；

感测元件，埋设于该封装层中，且具有相对的正面与背面，其中，该正面具有外露于该封装层的第一表面的发光层与多个电极垫，且该背面具有金属化层，而该金属化层为单层金属层、单层合金层、多个层金属层或多个层合金层，其包含钛、镍、银、金或其组合、或其合金；

第一线路层，结合该封装层的第二表面，其中，部分的该第一线路层与该感测元件的该背面相结合以承载该感测元件；

第二线路层，设于该封装层的第一表面上，且电性连接该感测元件；以及

多个导电柱，埋设于该封装层中并电性连接该第一线路层与第二线路层。

2.如权利要求1所述的内埋感测芯片的封装结构，其中，该感测元件的该背面的该多个层金属层包含堆叠的钛层、镍层、钛层及银层。

3.如权利要求1所述的内埋感测芯片的封装结构，其中，该封装结构还包括设于该发光层上的透光层。

4.如权利要求1所述的内埋感测芯片的封装结构，其中，该第二线路层具有延伸于该封装层中的导电盲孔，以令该第二线路层借由该导电盲孔电性连接该感测元件。

5.如权利要求1所述的内埋感测芯片的封装结构，其中，该感测元件以其背面借由结合层结合于该第一线路层上，且该结合层包含导电胶材及/或散热胶材。

6.如权利要求1所述的内埋感测芯片的封装结构，其中，该封装结构还包括形成于该封装层及该第二线路层上的绝缘保护层，且该绝缘保护层未遮盖该发光层。

7.一种内埋感测芯片的封装结构的制法，包括：

于承载件上形成第一线路层；

于该第一线路层上形成多个导电柱及配置至少一感测元件，其中，该感测元件具有相对的正面与背面，且该正面具有发光层与多个电极垫，该背面具有金属化层，且该金属化层为单层金属层、单层合金层、多个层金属层或多个层合金层，其包含钛、镍、银、金或其组合、或其合金；

形成封装层于该承载件上以包覆该第一线路层、该感测元件及该多个导电柱，且该封装层未遮盖该发光层、该多个电极垫及该多个导电柱的一端面；

于该封装层上形成第二线路层，以令该第二线路层电性连接该感测元件及该多个导电柱；以及

移除该承载件，以外露该第一线路层。

8.如权利要求7所述的内埋感测芯片的封装结构的制法，其中，该感测元件的该背面的该多个层金属层包含形成堆叠的钛层、镍层、钛层及银层。

9.如权利要求7所述的内埋感测芯片的封装结构的制法，其中，该制法还包括于设置该感测元件于该承载件上前，将透光层覆盖于该发光层上，且于形成该封装层后，令该透光层外露于该封装层。

10.如权利要求7所述的内埋感测芯片的封装结构的制法，其中，该第二线路层延伸于该封装层中以形成导电盲孔，以令该第二线路层借由该导电盲孔电性连接该感测元件。

11.如权利要求7所述的内埋感测芯片的封装结构的制法，其中，该感测元件以其背面借由结合层结合于该第一线路层上，且该结合层包含导电胶材及/或散热胶材。

12.如权利要求7所述的内埋感测芯片的封装结构的制法，其中，该制法还包括于该封装层及该第二线路层上形成绝缘保护层，且该绝缘保护层未遮盖该发光层。