KR20150043104A - 인쇄회로기판 및 인쇄회로기판 제조 방법 - Google Patents
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Abstract
본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 인쇄회로기판은 절연층, 절연층의 일면으로부터 함몰되도록 형성된 제1 비아, 절연층의 타면으로부터 함몰되도록 형성된 제2 비아 및 절연층 내부에 형성되며 제1 비아 및 제2 비아와 접합되는 회로 패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판은 절연층, 절연층의 일면으로부터 함몰되도록 형성된 제1 비아, 절연층의 타면으로부터 함몰되도록 형성된 제2 비아 및 절연층 내부에 형성되며 제1 비아 및 제2 비아와 접합되는 회로 패턴을 포함할 수 있다.
Description
본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법에 관한 것이다.
최근 전자제품은 다기능화 및 고속화의 추세가 빠른 속도로 진행되고 있다. 이런 추세에 대응하기 위해서 반도체 칩 및 반도체 칩이 실장되는 인쇄회로기판도 매우 빠른 속도로 발전하고 있다. 이와 같은 인쇄회로기판은 경박단소화, 미세 회로화, 우수한 전기적 특성, 고신뢰성, 고속 신호전달 등이 요구된다.
종래에는 내부에 코어층을 삽입하여 인쇄회로기판의 휨 현상(Warpage)을 방지하는 코어 기판이 주로 사용되어 왔다.(미국공개특허 제20040058136호) 그러나 코어 기판은 두께가 두껍고 신호처리시간이 길다.
또한, 스마트 기기 등의 전자 제품의 박형화에 따라 실장되는 제품들 역시 박형화가 요구되고 있다.
본 발명의 일 측면은 캐리어 기판을 이용한 초박형의 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 딤플 발생을 방지할 수 있는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 측면은 회로 패턴 상부에 비아를 형성함으로써, 회로 패턴이 에칭 공정에 의해서 소실되는 것을 방지할 수 있는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따르면, 절연층, 절연층의 일면으로부터 함몰되도록 형성된 제1 비아, 절연층의 타면으로부터 함몰되도록 형성된 제2 비아 및 절연층 내부에 형성되며 제1 비아 및 제2 비아와 접합되는 회로 패턴을 포함하는 인쇄회로기판이 제공된다.
제2 비아는 제1 비아보다 더 깊게 함몰될 수 있다.
제1 비아 및 회로 패턴은 시드층을 더 포함하며, 시드층은 제1 비아의 측면과 제1 비아와 접합되는 회로 패턴의 일면에서 절연층과 접촉되는 부분에 형성될 수 있다.
제2 비아의 함몰 깊이는 제1 비아의 시드층 두께 이상일 수 있다.
절연층은 감광성 절연재로 형성될 수 있다.
절연층은 솔더 레지스트로 형성될 수 있다.
제1 비아, 제2 비아 및 회로 패턴은 전도성 금속으로 형성될 수 있다.
제1 비아 및 회로 패턴은 전도성 금속으로 형성되며, 제2 비아는 전도성 페이스트로 형성될 수 있다.
본 발명의 다른 실시 예에 따르면, 캐리어 기판에 제1 비아홀이 패터닝된 제1 절연층을 형성하는 단계, 제1 절연층에 회로 패턴홀이 패터닝된 도금 레지스트를 형성하는 단계, 제1 비아홀 및 회로 패턴홀에 전도성 물질을 형성하여 제1 비아 및 회로 패턴을 형성하는 단계, 도금 레지스트를 제거하는 단계, 회로 패턴을 매립하며, 회로 패턴에 제2 비아홀이 위치하도록 패터닝된 제2 절연층을 형성하는 단계, 제2 비아홀에 전도성 물질을 형성하는 제2 비아를 형성하는 단계 및 캐리어 기판을 제거하는 단계를 포함하는 인쇄회로기판 제조 방법이 제공된다.
제1 절연층 및 제2 절연층은 감광성 절연재로 형성될 수 있다.
제1 절연층 및 제2 절연층은 솔더 레지스트로 형성될 수 있다.
제1 절연층을 형성하는 단계 이후에, 제1 절연층 및 제1 비아홀에 시드층을 형성하는 단계 및 도금 레지스트를 제거하는 단계 이후에, 도금 레지스트 제거로 노출된 시드층을 제거하는 단계를 더 포함할 수 있다.
캐리어 기판을 제거하는 단계 이후에, 캐리어 기판 제거로 노출된 시드층을 제거하는 단계를 더 포함할 수 있다.
시드층을 제거하는 단계에서, 제2 비아가 에칭되어 제거된 시드층 두께 이상으로 제거될 수 있다.
시드층을 제거하는 단계에서, 제1 비아는 제1 절연층에 함몰되며, 제2 비아는 제2 절연층에 함몰되도록 형성될 수 있다.
제1 절연층을 형성하는 단계에서, 제1 절연층은 캐리어 기판의 일면 또는 양면에 형성될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 캐리어 기판을 이용하여 초박형의 인쇄회로기판을 형성할 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 회로 패턴 형성 시 발생하는 딤플을 방지할 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 회로 패턴의 상부에 비아를 형성함으로써, 회로 패턴이 에칭 공정에 의해서 소실되는 것을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도 2 내지 도 11은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.
도 2 내지 도 11은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 인쇄회로기판에 관한 것이다.
도 1을 참조하면, 인쇄회로기판(100)은 1층의 회로 패턴을 갖는 단층 회로 기판일 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판(100)은 절연층(110), 제1 비아(150), 회로 패턴(140) 및 제2 비아(160)를 포함할 수 있다.
절연층(110)은 통상적으로 층간 절연소재 또는 솔더 레지스트로 사용되는 복합 고분자 수지일 수 있다. 예를 들어, 절연층(110)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 절연층(110)은 기판 또는 필름의 형태로 형성될 수 있다. 또한, 절연층(110)은 감광성 절연재로 형성될 수 있다. 그러나 절연층(110)을 형성하는 물질 및 절연층(110)의 형태를 상술한 바로 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따른 절연층(110)은 회로 기판 분야에서 층간 절연 소재 또는 솔더 레지스트로 사용되는 재질 및 형태 중 어느 것도 적용될 수 있다.
본 발명의 실시 예에서, 절연층(110)은 제1 비아(150), 회로 패턴(140) 및 제2 비아(160)를 매립할 수 있다.
제1 비아(150)는 절연층(110)의 일면에 형성될 수 있다. 또한, 제1 비아(150)는 절연층(110)의 일면으로부터 함몰되도록 형성될 수 있다. 제1 비아(150)는 측면에 시드층(120)이 더 형성될 수 있다. 즉, 제1 비아(150)는 무전해 도금법으로 형성된 시드층(120)과 전해 도금법으로 형성 도금층(130)을 포함할 수 있다. .
본 발명의 실시 예에서, 제1 비아(150)는 절연층(110)의 일면으로부터 시드층(120)의 두께 이상의 깊이를 갖도록 함몰될 수 있다.
회로 패턴(140)은 제1 비아(150)의 타면에 형성될 수 있다. 즉, 회로 패턴(140)은 절연층(110) 내부에 매립되도록 형성될 수 있다. 회로 패턴(140)의 일면에 시드층(120)이 더 형성될 수 있다. 여기서 회로 패턴(140)의 일면은 제1 비아(150)의 타면과 접합되는 면이고, 시드층(120)이 형성된 부분은 절연층(110)과 접촉되는 부분이다. 즉, 회로 패턴(140)은 무전해 도금법으로 형성된 시드층(120)과 전해 도금법으로 형성 도금층(130)을 포함할 수 있다.
본 발명의 실시 예에서, 회로 패턴(140)의 일면은 제1 비아(150)와 접합되며, 타면은 제2 비아(160)와 접합될 수 있다.
제1 비아(150)와 회로 패턴(140)은 구리와 같은 전도성 금속으로 형성될 수 있다. 그러나 제1 비아(150)와 회로 패턴(140)의 재질이 구리로 한정되는 것은 아니다. 제1 비아(150)와 회로 패턴(140)은 회로 기판 분야에서 사용되는 전도성 금속 중 어느 것도 적용될 수 있다.
제2 비아(160)는 회로 패턴(140)의 타면에 형성될 수 있다. 또한, 제2 비아(160)는 절연층(110)의 타면으로부터 함몰되도록 형성될 수 있다. 제2 비아(160)는 전도성 금속 또는 전도성 페이스트로 형성될 수 있다. 여기서 전도성 금속과 전도성 페이스트는 회로 기판 분야의 전도성 금속과 전도성 페이스트 중 어느 것도 적용될 수 있다. 여기서, 제2 비아(160)는 회로 패턴(140)에 형성되어, 회로 패턴(140)에 딤플이 발생하였을 때, 딤플 공간을 채워주는 역할을 수행할 수 있다. 즉, 제2 비아(160)는 회로 패턴(140)이 딤플이 발생하는 것을 방지할 수 있다. 또한, 제2 비아(160)는 회로 패턴(140)에 형성되어 외부 공정 환경으로부터 회로 패턴(140)이 소실되는 것을 방지하는 역할을 수행할 수 있다.
본 발명의 실시 예에서, 제2 비아(160)는 절연층(110)의 타면으로부터 제1 비아(150)의 함몰 깊이보다 더 깊게 함몰될 수 있다. 즉, 제2 비아(160) 역시 시드층(120)의 두께 이상의 깊이를 갖도록 함몰될 수 있다.
도 2 내지 도 11은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법에 관한 것이다.
도 2를 참조하면, 캐리어 기판(200)에 제1 절연층(111)을 형성할 수 있다.
캐리어 기판(200)은 동박 적층판 구조일 수 있다. 본 발명의 실시 예에서, 캐리어 기판(200)은 캐리어 절연층(210), 캐리어 금속층(220) 및 시드 금속층(230)으로 형성될 수 있다. 캐리어 기판(200)은 캐리어 절연층(210)의 양면에 캐리어 금속층(220)과 시드 금속층(230)이 차례대로 적층된 구조일 수 있다. 캐리어 절연층(210)은 에폭시 수지 또는 에폭시 수지에 보강재가 함침된 것일 수 있다. 예를 들어 캐리어 절연층(210)은 프리프레그로 형성될 수 있다. 또한, 캐리어 금속층(220) 및 시드 금속층(230)은 구리와 같은 금속으로 형성될 수 있다. 캐리어 금속층(220)과 시드 금속층(230)은 추후 서로 분리될 수 있다. 캐리어 금속층(220)이 캐리어 절연층(210), 캐리어 금속층(220) 및 시드 금속층(230)으로 구성된 것은 본 발명의 실시 예로 캐리어 기판(200)의 구조가 이에 한정되는 것은 아니다. 캐리어 기판(200)은 회로 기판 분야에서 사용되는 캐리어 기판 중 어느 것도 될 수 있다.
본 발명의 실시 예에서 캐리어 기판(200)을 사용함으로써, 초박판인 단층의 인쇄회로기판을 제작할 때 얇은 두께에 의해 발생하는 문제점을 해결할 수 있다. 즉, 캐리어 기판(200)을 적용하여 공정 중에 인쇄회로기판이 항상 일정 이상의 두께를 유지할 수 있다. 따라서, 초박형 인쇄회로기판을 제작할 때, 인쇄회로기판이 얇아 장비에 걸리거나 찢어지는 등의 파손 없이 공정을 진행할 수 있다.
이와 같이 형성된 캐리어 기판(200)의 양면에 제1 절연층(111)이 형성될 수 있다. 제1 절연층(111)은 통상적으로 층간 절연소재 또는 솔더 레지스트로 사용되는 복합 고분자 수지일 수 있다. 예를 들어, 제1 절연층(111)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 제1 절연층(111)은 감광성 절연재로 형성될 수 있다. 그러나 제1 절연층(111)의 재질은 이에 한정되는 것은 아니며, 회로 기판 분야에서 층간 절연 소재 또는 솔더 레지스트로 사용되는 재질 중 어느 것도 적용될 수 있다.
제1 절연층(111)은 제1 비아홀(112)을 포함할 수 있다. 제1 비아홀(112)은 제1 절연층(111)을 관통하는 형태로 형성될 수 있다.
예를 들어, 제1 비아홀(112)과 대응되는 개구부를 포함하는 에칭 레지스트를 제1 절연층(111)에 형성한 후, 에칭을 수행하여 제1 비아홀(112)을 형성할 수 있다. 또는 제1 절연층(111)이 감광성 절연재로 형성된 경우, 노광 및 현상을 수행하여 제1 비아홀(112)을 형성할 수 있다.
도 3을 참조하면, 시드층(120)을 형성할 수 있다.
시드층(120)은 제1 절연층(111) 및 제1 비아홀(112)에 형성될 수 있다. 시드층(120)은 구리와 같은 전도성 금속으로 형성될 수 있다. 시드층(120)의 재질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 금속 중 어느 것도 적용될 수 있다. 시드층(120)은 무전해 도금 방법으로 형성될 수 있다. 시드층(120)이 형성되는 방법은 무전해 도금 방법뿐만 아니라 스퍼터링(Sputtering) 등과 같이 공지된 시드층 형성 방법 중 어느 것도 적용될 수 있다.
도 4를 참조하면, 시드층(120)에 도금 레지스트(300)를 형성할 수 있다.
도금 레지스트(300)는 개구부(301)를 포함할 수 있다. 도금 레지스트(300)의 개구부(301)는 회로 패턴(미도시)이 형성될 영역이 노출되도록 형성될 수 있다. 본 발명의 실시 예에서, 도금 레지스트(300)의 개구부(301)는 제1 절연층(111)의 제1 비아홀(112) 상에 형성될 수 있다.
도 5를 참조하면, 도금층(130)이 형성될 수 있다.
도금층(130)은 제1 절연층(111)의 제1 비아홀(112)과 도금 레지스트(300)의 개구부(301)에 형성될 수 있다. 도금층(130)은 구리와 같은 전도성 금속으로 형성될 수 있다. 도금층(130)의 재질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 금속 중 어느 것도 적용될 수 있다. 또한, 도금층(130)은 전해 도금 방법으로 형성될 수 있다. 이때, 시드층(120)은 도금층(130) 형성을 위한 인입선 역할을 할 수 있다.
도 6을 참조하면, 도금 레지스트(도 6의 300) 및 시드층(120)을 제거할 수 있다.
우선, 도금 레지스트(도 6의 300)를 제거할 수 있다. 이후에 도금 레지스트(도 6의 300)가 제거되어 노출된 시드층(120)을 에칭할 수 있다. 시드층(120)을 제거하는 방법은 특별히 한정되지 않고, 당업계에 공지된 통상의 방법에 의해서 수행될 수 있다. 예를 들어 시드층(120)은 퀵 에칭 방법 또는 플레시 에칭 방법에 의해서 에칭될 수 있다.
이와 같이 시드층(120)을 제거하여 회로 패턴(140) 및 제1 비아(150)가 형성될 수 있다. 본 발명의 실시 예에서 회로 패턴(140)은 제1 절연층(111) 상에 형성된 시드층(120)과 도금층(130)으로 구성될 수 있다.
또한, 제1 비아(150)는 제1 절연층(111)에 매립된 시드층(120)과 도금층(130)으로 형성될 수 있다. 도 6에서는 제1 비아(150)가 도금층(130)과 도금층(130)의 측면과 하면을 둘러싸는 시드층(120)으로 형성됨이 도시되었다. 그러나 제1 비아(150)의 하면에 형성된 시드층(120)은 추후 제거될 수 있다.
도 7을 참조하면, 제2 절연층(115)이 형성될 수 있다.
제2 절연층(115)은 회로 패턴(140)을 둘러싸도록 형성될 수 있다.
제2 절연층(115)은 통상적으로 층간 절연소재 또는 솔더 레지스트로 사용되는 복합 고분자 수지일 수 있다. 예를 들어, 제2 절연층(115)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 제2 절연층(115)은 감광성 절연재로 형성될 수 있다. 그러나 제2 절연층(115)의 재질은 이에 한정되는 것은 아니며, 회로 기판 분야에서 층간 절연 소재 또는 솔더 레지스트로 사용되는 재질 중 어느 것도 적용될 수 있다.
제2 절연층(115)에는 제2 비아홀(116)이 형성될 수 있다. 제2 비아홀(116)은 추후 제2 비아(미도시)가 형성될 영역에 형성될 수 있다. 본 발명의 실시 예에서, 제2 비아홀(116)은 회로 패턴(140) 상에 형성될 수 있다.
제1 절연층(111)과 제2 절연층(115)은 동일한 재질로 형성될 수 있다. 본 발명의 실시 예에 따른 제1 절연층(111)과 제2 절연층(115)은 도 1에 도시된 절연층(도 1의 110)이 될 수 있다.
도 8을 참조하면, 제2 비아(160)를 형성할 수 있다.
제2 비아(160)는 제2 비아홀(116)을 충전함으로써 형성될 수 있다. 제2 비아(160)는 구리와 같은 전도성 금속으로 형성될 수 있다. 여기서, 제2 비아(160)의 재질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 금속 중 어느 것도 적용될 수 있다. 또한, 제2 비아(160)는 전도성 페이스트 또는 전도성 잉크로 형성될 수 있다.
본 발명의 실시 예에서, 제2 비아(160)가 회로 패턴(140) 상에 형성된 제2 비아홀(116)에 충전되는 방식으로 형성될 수 있다. 제2 비아(160)가 제2 비아홀(116)에 충전되어 형성됨에 따라 회로 패턴(140)에 딤플(Dimple)이 형성되는 것을 방지할 수 있다. 따라서 별도로 회로 패턴(140)의 딤플 발생 방지를 위한 별도의 공정(전처리, 노광, 현상, 박리 등)을 생략할 수 있어, 생산 비용 및 시간을 감소할 수 있다.
도 9를 참조하면, 캐리어 기판(200)을 제거할 수 있다.
캐리어 기판(200)의 캐리어 금속층(220)과 시드 금속층(230)을 분리할 수 있다. 캐리어 금속층(220)과 시드 금속층(230)을 분리함에 따라 캐리어 기판(200)의 양면에 형성된 인쇄회로기판(100)이 캐리어 기판(200)과 분리될 수 있다.
본 발명의 실시 예에 따라 캐리어 기판(200)을 이용함으로써, 단층인 인쇄회로기판(100)이 2개가 동시에 형성될 수 있다.
도 10을 참조하면, 시드 금속층(230)을 제거할 수 있다.
캐리어 기판(도 9의 200)으로부터 분리된 인쇄회로기판(100)은 시드 금속층(230)이 부착된 상태일 수 있다. 인쇄회로기판(100)에 부착된 시드 금속층(230)을 에칭하여 제거할 수 있다. 이때, 제2 비아(160)는 시드 금속층(230)이 에칭될 때, 에칭 공정으로부터 회로 패턴(140)을 보호할 수 있다. 회로 패턴(140) 상에 제2 비아(160)가 형성되어 있으므로, 회로 패턴(140) 대신 제2 비아(160)가 에칭 공정 환경에 노출될 수 있다. 금속 시드층(230)이 에칭될 때, 제2 비아(160)는 회로 패턴(140)을 보호하며, 외부로 노출된 면이 에칭될 수 있다. 여기서, 제2 비아(160)는 시드 금속층(230)의 두께만큼 에칭될 수 있다. 따라서, 제2 비아(160)는 제2 절연층(115)으로부터 함몰된 구조가 될 수 있다.
도 10에서는 2개의 인쇄회로기판(100) 중에서 한 개만을 도시하였다. 미도시된 인쇄회로기판(100) 역시 도 10에 도시된 인쇄회로기판(100)과 동일한 공정이 수행됨으로 도면 및 설명을 생략하도록 한다.
도 11을 참조하면, 시드층(120)을 제거할 수 있다.
시드 금속층(도 10의 230)이 제거된 후, 제1 비아(150)의 시드층(120)이 노출될 수 있다. 이와 같이 외부로 노출된 제1 비아(150)의 시드층(120)을 에칭하여 제거할 수 있다. 시드층(120)이 제거됨에 따라 제1 비아(150)는 제1 절연층(111)으로부터 함몰된 구조가 될 수 있다. 이때, 제2 비아(160)는 시드층(120) 에칭 공정으로부터 회로 패턴(140)을 보호할 수 있다. 회로 패턴(140) 상에 제2 비아(160)가 형성되어 있으므로, 회로 패턴(140) 대신 제2 비아(160)가 에칭 공정 환경에 노출될 수 있다. 따라서, 시드층(120)이 에칭될 때, 제2 비아(160)는 회로 패턴(140)을 보호하며, 외부로 노출된 면이 에칭될 수 있다. 여기서, 제2 비아(160)는 제1 비아(150)의 시드층(120)의 두께만큼 에칭될 수 있다.
이와 같이, 제2 비아(160)가 회로 패턴(140) 상에 형성됨으로써, 시드 금속층(230) 및 시드층(120)과 같은 에칭 공정으로부터 회로 패턴(140)이 소실되는 것을 방지할 수 있다. 따라서, 회로 패턴(140)의 소실을 방지하여 신뢰성 있는 인쇄회로기판(100)을 형성할 수 있다.
도 10 및 도 11의 공정을 통해서, 인쇄회로기판(100)은 일면에 시드층(120)의 두께만큼 함몰된 제1 비아(150)가 형성될 수 있다. 또한, 인쇄회로기판(100)은 타면에 시드층(120)과 시드 금속층(230)의 두께만큼 함몰된 제2 비아(160)가 형성될 수 있다. 즉, 제1 비아(150)와 제2 비아(160)의 함몰 깊이는 시드 금속층(230)의 두께만큼의 편차가 있을 수 있다.
본 발명의 실시 예에서, 인쇄회로기판이 캐리어 기판의 양면에 형성됨을 예시로 설명하였으나, 이에 한정되는 것은 아니다. 캐리어 기판의 구조 및 당업자의 선택에 따라 캐리어 기판의 일면에만 형성될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 인쇄회로기판
110: 절연층
111: 제1 절연층
112: 제1 비아홀
115: 제2 절연층
116: 제2 비아홀
120: 시드층
130: 도금층
140: 회로 패턴
150: 제1 비아
160: 제2 비아
200: 캐리어 기판
210: 캐리어 절연층
220: 캐리어 금속층
230: 시드 금속층
300: 도금 레지스트
301: 개구부
110: 절연층
111: 제1 절연층
112: 제1 비아홀
115: 제2 절연층
116: 제2 비아홀
120: 시드층
130: 도금층
140: 회로 패턴
150: 제1 비아
160: 제2 비아
200: 캐리어 기판
210: 캐리어 절연층
220: 캐리어 금속층
230: 시드 금속층
300: 도금 레지스트
301: 개구부
Claims (16)
- 절연층;
상기 절연층의 일면으로부터 함몰되도록 형성된 제1 비아;
상기 절연층의 타면으로부터 함몰되도록 형성된 제2 비아; 및
상기 절연층 내부에 형성되며 상기 제1 비아 및 제2 비아와 접합되는 회로 패턴;
을 포함하는 인쇄회로기판.
- 청구항 1에 있어서,
상기 제2 비아는 상기 제1 비아보다 더 깊게 함몰되는 인쇄회로기판.
- 청구항 1에 있어서,
상기 제1 비아 및 회로 패턴은 시드층을 더 포함하며, 상기 시드층은 상기 제1 비아의 측면과 상기 제1 비아와 접합되는 상기 회로 패턴의 일면에서 상기 절연층과 접촉되는 부분에 형성되는 인쇄회로기판.
- 청구항 3에 있어서,
상기 제2 비아의 함몰 깊이는 상기 제1 비아의 시드층 두께 이상인 인쇄회로기판.
- 청구항 1에 있어서,
상기 절연층은 감광성 절연재로 형성되는 인쇄회로기판.
- 청구항 1에 있어서,
상기 절연층은 솔더 레지스트로 형성되는 인쇄회로기판.
- 청구항 1에 있어서,
상기 제1 비아, 제2 비아 및 회로 패턴은 전도성 금속으로 형성되는 인쇄회로기판.
- 청구항 1에 있어서,
상기 제1 비아 및 회로 패턴은 전도성 금속으로 형성되며, 상기 제2 비아는 전도성 페이스트로 형성되는 인쇄회로기판.
- 상기 캐리어 기판에 제1 비아홀이 패터닝된 제1 절연층을 형성하는 단계;
상기 제1 절연층에 회로 패턴홀이 패터닝된 도금 레지스트를 형성하는 단계;
상기 제1 비아홀 및 회로 패턴홀에 전도성 물질을 형성하여 제1 비아 및 회로 패턴을 형성하는 단계;
상기 도금 레지스트를 제거하는 단계;
상기 회로 패턴을 매립하며, 상기 회로 패턴에 제2 비아홀이 위치하도록 패터닝된 제2 절연층을 형성하는 단계;
상기 제2 비아홀에 전도성 물질을 형성하는 제2 비아를 형성하는 단계; 및
상기 캐리어 기판을 제거하는 단계;
를 포함하는 인쇄회로기판 제조 방법.
- 청구항 9에 있어서,
상기 제1 절연층 및 제2 절연층은 감광성 절연재로 형성되는 인쇄회로기판 제조 방법.
- 청구항 9에 있어서,
상기 제1 절연층 및 제2 절연층은 솔더 레지스트로 형성되는 인쇄회로기판 제조 방법.
- 청구항 9에 있어서,
상기 제1 절연층을 형성하는 단계 이후에, 상기 제1 절연층 및 제1 비아홀에 시드층을 형성하는 단계; 및
상기 도금 레지스트를 제거하는 단계 이후에, 상기 도금 레지스트 제거로 노출된 시드층을 제거하는 단계;
를 더 포함하는 인쇄회로기판 제조 방법.
- 청구항 12에 있어서,
상기 캐리어 기판을 제거하는 단계 이후에,
상기 캐리어 기판 제거로 노출된 상기 시드층을 제거하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
- 청구항 13에 있어서,
상기 시드층을 제거하는 단계에서,
상기 제2 비아가 에칭되어 상기 제거된 시드층 두께 이상으로 제거되는 인쇄회로기판 제조 방법.
- 청구항 14에 있어서,
상기 시드층을 제거하는 단계에서,
상기 제1 비아는 상기 제1 절연층에 함몰되며, 상기 제2 비아는 상기 제2 절연층에 함몰되도록 형성되는 인쇄회로기판 제조 방법.
- 청구항 9에 있어서,
상기 제1 절연층을 형성하는 단계에서,
상기 제1 절연층은 상기 캐리어 기판의 일면 또는 양면에 형성되는 인쇄회로기판 제조 방법.
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TWI268012B (en) * | 2003-08-07 | 2006-12-01 | Phoenix Prec Technology Corp | Electrically conductive structure formed between neighboring layers of circuit board and method for fabricating the same |
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- 2013-10-14 KR KR1020130122126A patent/KR101516083B1/ko active IP Right Grant
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- 2014-09-28 US US14/499,184 patent/US20150101852A1/en not_active Abandoned
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