KR20150036424A - 마크 및 그 형성 방법, 그리고 노광 장치 - Google Patents

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Abstract

마크 형성 방법은, 웨이퍼에 노광한 마크 이미지에 기초하여 오목부를 포함하는 레지스트 마크를 형성하는 스텝과, 그 레지스트 마크가 형성된 영역의 오목부에 블록 공중합체를 포함하는 폴리머층을 도포하는 스텝과, 폴리머층에 어닐에 의해 자기 조직화 영역을 형성시키는 스텝과, 에칭에 의해 자기 조직화 영역의 일부를 선택적으로 제거하는 스텝과, 그 일부가 제거된 자기 조직화 영역을 이용하여 웨이퍼에 웨이퍼 마크를 형성하는 스텝을 포함한다. 블록 공중합체의 자기 조직화를 이용하여 회로 패턴을 형성할 때에 병렬로 마크를 형성할 수 있다.

Description

마크 및 그 형성 방법, 그리고 노광 장치{MARK, METHOD FOR FORMING SAME, AND EXPOSURE APPARATUS}
본 발명은, 기판의 마크 형성 영역에 형성되는 마크, 이 마크의 형성 방법, 이 마크를 사용하는 노광 장치, 및 노광 장치를 사용하는 디바이스 제조 방법에 관한 것이다.
반도체 디바이스는, 전형적으로는 기판 상에 형성되는 복수층의 회로 패턴을 포함하고, 반도체 디바이스의 제조 공정에서 그들 복수층의 회로 패턴을 서로 정확하게 위치 맞춤하기 위해서, 기판의 소정층의 마크 형성 영역에 위치 결정용 또는 위치 맞춤용 얼라인먼트 마크가 형성된다. 기판이 반도체 웨이퍼 (이하, 간단히 웨이퍼라고 한다) 인 경우에는, 얼라인먼트 마크는 웨이퍼 마크라고도 불리고 있다.
반도체 디바이스의 종래의 가장 미세한 회로 패턴은, 예를 들어 노광 파장이 193 ㎚ 인 드라이 또는 액침법의 노광 장치를 사용하는 드라이 또는 액침 리소그래피 공정을 이용하여 형성되고 있었다. 종래의 광 리소그래피와 최근 개발이 실시되고 있는 더블 패터닝 프로세스를 조합해도, 예를 들어 22 ㎚ 노드보다 미세한 회로 패턴을 형성하는 것은 곤란하다고 예상되고 있다.
이것에 관해서, 최근 리소그래피 공정을 이용하여 형성된 패턴 사이에, 블록 공중합체 (Block Co-Polymer) 의 지향성 자기 조직화 (Directed Self-Assembly) 를 이용하여 나노 스케일의 미세 구조 (서브리소그래피 구조) 를 생성함으로써, 현재의 리소그래피 기술의 해상 한계보다 미세한 회로 패턴을 형성하는 것이 제안되어 있다 (예를 들어, 특허문헌 1 또는 일본 공개특허공보 2010-269304호 참조). 블록 공중합체의 패턴화된 구조는, 마이크로 도메인 (마이크로 상분리 도메인) 또는 간단히 도메인으로서도 알려져 있다. 지향성 자기 조직화의 방법으로는, 그래포애피택시가 알려져 있다.
미국 특허 출원 공개 제 2010/0297847호
블록 공중합체의 지향성 자기 조직화를 사용함으로써 기판이 있는 층에 나노 스케일의 미세한 회로 패턴을 형성할 수 있다. 또한, 그 층에는 회로 패턴과 함께 얼라인먼트 마크를 형성할 것이 요구되는 경우도 있다. 그러나, 단순히 종래 방법으로 얼라인먼트 마크를 형성하면, 블록 공중합체의 자기 조직화에 의해 얼라인먼트 마크 자체에도 예기치 않은 미세 구조가 형성되어, 그 후 공정에서 그 얼라인먼트 마크의 검출이 곤란해지면, 기판의 층간의 중첩 정밀도가 저하될 우려가 있다.
본 발명의 양태는, 이와 같은 사정을 감안하여, 블록 공중합체의 자기 조직화를 이용하여 회로 패턴을 형성할 때에 사용 가능한 마크 형성 방법 및 이 마크 형성 방법으로 형성된 마크를 제공하는 것을 목적으로 한다.
본 발명의 제 1 양태에 의하면, 기판의 마크 형성 영역에 제 1 마크 이미지를 노광하고, 상기 제 1 마크 이미지에 기초하여 오목부를 포함하는 제 2 마크를 상기 마크 형성 영역 상에 형성하는 것과, 상기 기판의 상기 제 2 마크가 형성된 영역의 상기 오목부에 블록 공중합체를 포함하는 폴리머층을 도포하는 것과, 상기 오목부의 상기 폴리머층에 자기 조직화 영역을 형성시키는 것과, 상기 자기 조직화 영역의 일부를 선택적으로 제거하는 것과, 상기 일부가 제거된 상기 자기 조직화 영역을 이용하여 상기 기판 상에 위치 결정용 마크를 형성하는 것을 포함하는 마크 형성 방법이 제공된다.
또, 제 2 양태에 의하면, 기판의 마크 형성 영역에 형성된 마크가 제공된다. 이 마크는, 제 1 방향으로 주기적으로 형성된 복수의 라인 패턴 영역과, 상기 복수의 라인 패턴 영역 사이의 적어도 하나의 스페이스 패턴 영역을 포함하고, 상기 라인 패턴 영역 내에 광학적으로 해상되지 않는 제 1 구조가 형성되고, 상기 스페이스 패턴 영역 내에 광학적으로 해상되지 않는 제 2 구조가 형성되고, 상기 제 1 구조의 주기 방향과 상기 제 2 구조의 주기 방향이 상이한 것이다.
또, 제 3 양태에 의하면, 노광광으로 패턴을 조명하고, 상기 노광광으로 상기 패턴 및 투영 광학계를 통해 기판을 노광하는 노광 장치에 있어서, 상기 기판에 형성된 마크를 편광 상태가 제어 가능한 조명광으로 조명하는 마크 조명계와, 상기 마크로부터의 광을 수광하여 상기 마크를 검출하는 검출부와, 상기 마크에 상기 조명광으로는 해상할 수 없는 구조가 포함되어 있을 때, 상기 구조의 주기 방향에 따라 상기 조명광의 편광 상태를 제어하는 제어계를 구비하는 노광 장치가 제공된다.
또, 제 4 양태에 의하면, 제 1 양태의 마크 형성 방법을 이용하여 기판에 층간 위치 맞춤용 마크를 형성하는 것과, 상기 위치 맞춤용 마크를 이용하여 위치 맞춤을 실시해 상기 기판을 노광하는 것과, 상기 노광된 기판을 처리하는 것을 포함하는 디바이스 제조 방법이 제공된다.
제 5 양태에 의하면, 제 3 양태의 노광 장치를 이용하여 감광성 기판을 노광하는 것과, 상기 노광된 감광성 기판을 처리하는 것을 포함하는 디바이스 제조 방법이 제공된다.
본 발명의 제 1 양태에 의하면, 블록 공중합체의 자기 조직화를 이용하여 회로 패턴을 형성할 때에, 그 회로 패턴과 함께 마크를 형성할 수 있다.
또, 제 2 양태의 마크는, 제 1 양태의 마크 형성 방법으로 형성할 수 있다.
또, 제 3 양태의 노광 장치는, 제 1 양태의 마크 형성 방법으로 형성된 마크를 검출할 수 있다.
도 1 의 (A) 는 실시형태에서 사용되는 패턴 형성 시스템의 주요부를 나타내는 블록도, (B) 는 도 1(A) 중의 노광 장치 (100) 의 개략 구성을 나타내는 도면, (C) 는 도 1(B) 중의 웨이퍼 얼라인먼트계를 나타내는 도면이다.
도 2 의 (A) 는 제 1 실시형태의 웨이퍼가 있는 디바이스층을 나타내는 평면도, (B) 는 도 2(A) 의 하나의 웨이퍼 마크 및 일부의 회로 패턴을 나타내는 확대 평면도이다.
도 3 은 제 1 실시형태의 패턴 형성 방법을 나타내는 플로우 차트이다.
도 4 의 (A), (B), (C), (D), (E), (F), (G), 및 (H) 는 각각 패턴 형성 공정 중에서 점차 변화하는 웨이퍼 패턴의 일부를 나타내는 확대 단면도 (斷面圖) 이다.
도 5 의 (A) 는 레티클 마크 패턴의 일부를 나타내는 확대 평면도, (B) 는 도 5(A) 중 B 부의 확대 평면도이다.
도 6 의 (A) 는 웨이퍼 표면에 형성되는 레지스트 패턴의 일부를 나타내는 확대 평면도, (B) 및 (C) 는 각각 도 6(A) 중의 B 부의 상이한 제조 단계의 패턴을 나타내는 확대 평면도이다.
도 7 의 (A), (B), 및 (C) 는 각각 도 6(A) 중의 B 부의 상이한 제조 단계의 패턴을 나타내는 확대 평면도이다.
도 8 은 제 1 실시형태로 형성되는 웨이퍼 마크의 구성을 나타내는 확대 평면도이다.
도 9 의 (A) 는 제 1 변형예의 레지스트 패턴의 일부를 나타내는 확대 평면도, (B) 는 도 9(A) 의 주요부를 나타내는 확대도이다.
도 10 의 (A) 는 제 2 변형예 웨이퍼의 복수의 층 구조를 나타내는 확대 단면도, (B) 는 도 10(A) 의 제 1 디바이스층의 웨이퍼 마크용 레지스트 마크를 나타내는 확대 평면도, (C) 는 도 10(A) 의 제 2 디바이스층의 웨이퍼 마크용 레지스트 마크를 나타내는 확대 평면도이다.
도 11 의 (A) 는 제 3 변형예의 웨이퍼 마크용 레지스트 마크를 나타내는 확대 평면도, (B) 는 도 11(A) 의 스페이스 패턴 영역의 자기 조직화 패턴을 나타내는 확대도, (C) 는 도 11(A) 의 라인 패턴 영역의 자기 조직화 패턴을 나타내는 확대도이다.
도 12 는 제 2 실시형태에 관련된 하나의 웨이퍼 마크 및 일부의 회로 패턴을 나타내는 확대 평면도이다.
도 13 의 (A) 는 웨이퍼 마크용 레지스트 마크를 나타내는 확대 평면도, (B) 는 도 13(A) 의 스페이스 패턴 영역의 자기 조직화 패턴을 나타내는 확대도, (C) 는 도 13(A) 의 라인 패턴 영역의 자기 조직화 패턴을 나타내는 확대도, (D) 는 라인 패턴 영역의 자기 조직화 패턴의 다른 예를 나타내는 확대도이다.
도 14 의 (A) 는 변형예의 웨이퍼 마크용 레지스트 마크를 나타내는 확대 평면도, (B) 는 도 14(A) 의 라인 패턴 영역의 자기 조직화 패턴을 나타내는 확대도이다.
도 15 는 전자 디바이스의 제조 공정의 일례를 나타내는 플로우 차트이다.
[제 1 실시형태]
본 발명의 바람직한 제 1 실시형태에 대해 도 1 ∼ 도 8 을 참조해 설명한다. 먼저, 본 실시형태에 있어서 반도체 소자 등의 전자 디바이스 (마이크로 디바이스) 의 회로 패턴을 형성하기 위해서 사용되는 패턴 형성 시스템의 일례에 대해 설명한다.
도 1(A) 는, 본 실시형태의 패턴 형성 시스템의 주요부를 나타내고, 도 1(B) 는, 도 1(A) 중의 스캐닝 스테퍼 (스캐너) 로 이루어지는 주사형 노광 장치 (투영 노광 장치) (100) 의 개략 구성을 나타낸다. 도 1(A) 에 있어서, 패턴 형성 시스템은 노광 장치 (100), 웨이퍼 (기판) 에 대한 감광 재료로서의 포토레지스트 (레지스트) 의 도포 및 현상을 실시하는 코터·디벨로퍼 (200), 박막 형성 장치 (300), 웨이퍼에 대한 드라이 및 웨트의 에칭을 실시하는 에칭 장치 (400), 후술하는 블록 공중합체 (Block Co-Polymer : BCP) 를 포함하는 폴리머 (Polymer) (중합체) 의 처리를 실시하는 폴리머 처리 장치 (500), 어닐 장치 (600), 이들 장치 사이에서 웨이퍼의 반송을 실시하는 반송계 (700), 및 호스트 컴퓨터 (도시 생략) 등을 포함하고 있다.
본 발명에서 사용하는 블록 공중합체는, 1 개보다 많은 각각 블록 단위로 존재하는 모노머 (단량체) 를 포함하는 폴리머, 또는 그들 모노머로부터 유도되는 폴리머이다. 모노머의 각 블록은 모노머의 반복 배열을 포함한다. 블록 공중합체로는, 디블록 공중합체, 또는 트리블록 공중합체 등의 임의의 폴리머를 사용할 수 있다. 이들 중, 디블록 공중합체는 2 개의 상이한 모노머의 블록을 갖는다. 디블록 공중합체는, A-b-B 와 같이 약기할 수 있고, 여기서 A 는 제 1 블록의 폴리머, B 는 제 2 블록의 폴리머, -b- 는 A 및 B 의 블록을 갖는 디블록 공중합체인 것을 나타낸다. 예를 들어, PS-b-PMMA 는 폴리스티렌 (PS) 및 폴리메틸메타크릴레이트 (PMMA) 의 디블록 공중합체를 나타낸다. 사슬형 블록 공중합체에 추가해, 다른 구조를 갖는 블록 공중합체, 예를 들어 별형 공중합체, 분기 공중합체, 초분기 공중합체, 또는 그래프트 공중합체를 본 발명의 블록 공중합체로서 사용할 수도 있다.
또, 블록 공중합체에는 이것을 구성하는 각 블록 (모노머) 끼리가 집합하여 마이크로 도메인 또는 간단히 도메인이라고도 불리는 개별의 마이크로 상분리 도메인을 형성하는 경향 (상분리 경향) 이 있다. 이 상분리는 자기 조직화 (Self-Assembly) 의 일종이기도 하다. 상이한 도메인의 간격 및 형태는 블록 공중합체 내의 상이한 블록의 상호 작용, 체적 분율, 및 수에 의존한다. 블록 공중합체의 도메인은, 예를 들어 어닐링 (소둔) 의 결과로서 형성시킬 수 있다. 어닐링의 일부인 가열 또는 베이킹은, 기판 및 그 위의 코팅층 (박막층) 의 온도를 주위 온도보다 높게 상승시키는 일반적인 프로세스이다. 어닐링에는 열 어닐링, 열구배 어닐링, 용매 증기 어닐링, 또는 다른 어닐링법을 포함할 수 있다. 열 어닐링은, 경우에 따라 열 경화로 불리고, 상분리를 야기하는 데에 이용되고, 또한 횡 방향의 마이크로 상분리 도메인의 층 내의 결함을 삭감 또는 제거하기 위한 프로세스로서도 사용할 수 있다. 어닐링은, 일반적으로는 일정 시간 (예를 들어, 몇분 내지 몇일) 동안, 블록 공중합체의 유리 전이 온도보다 고온에서 가열하는 것을 포함한다.
또, 본 실시형태에서는, 블록 공중합체를 포함하는 폴리머에 지향성 자기 조직화 (Directed Self-Assembly : DSA) 를 적용해, 반도체 디바이스의 회로 패턴 및/또는 얼라인먼트 마크의 형성에 적절한 형태로 세그먼트화된 나노 스케일 오더의 도메인을 형성시킨다. 지향성 자기 조직화는, 예를 들어 리소그래피 공정으로 형성된 레지스트 패턴을 프리패턴 또는 가이드 패턴으로 하고, 그 프리패턴 또는 가이드 패턴에 의해 규정되는 공간 배치 (토포그래피적 구조) 로, 블록 공중합체의 도메인의 배치를 제어하는 기술이다. 지향성 자기 조직화의 방법으로는, 예를 들어 입체적인 프리패턴 또는 가이드 패턴을 사용하는 그래포애피택시법 (Grapho-Epitaxy Process) 이 사용되지만, 하지에 평면적인 프리패턴 또는 가이드 패턴을 형성하는 케모애피택시법 (Chemo-Epitaxy Process) 도 사용 가능하다.
도 1(B) 에 있어서, 노광 장치 (100) 는 조명계 (10), 조명계 (10) 로부터의 노광용 조명광 (노광광) (IL) 에 의해 조명되는 레티클 (R) (마스크) 을 유지하는 레티클 스테이지 (RST), 레티클 (R) 로부터 사출된 조명광 (IL) 을 웨이퍼 (W) (기판) 의 표면에 투사하는 투영 광학계 (PL) 를 포함하는 투영 유닛 (PU), 웨이퍼 (W) 를 유지하는 웨이퍼 스테이지 (WST), 및 장치 전체의 동작을 통괄적으로 제어하는 컴퓨터로 이루어지는 주 제어 장치 (38) (도 1(C) 참조) 등을 구비하고 있다. 이하, 도 1(B) 에 있어서 투영 광학계 (PL) 의 광축 AX 와 평행하게 Z 축을 잡고, 이것에 직교하는 평면 (거의 수평면) 내에서 레티클 (R) 과 웨이퍼 (W) 가 상대 주사되는 방향을 따라 Y 축을, Z 축 및 Y 축에 직교하는 방향을 따라 X 축을 잡고, X 축, Y 축, 및 Z 축 둘레의 회전 (경사) 방향을 각각 θx, θy, 및 θz 방향으로 하여 설명을 실시한다.
조명계 (10) 는, 예를 들어 미국 특허 출원 공개 제2003/025890호 명세서 등에 개시된 바와 같이, 조명광 (IL) 을 발생하는 광원, 및 조명광 (IL) 으로 레티클 (R) 을 조명하는 조명 광학계를 포함한다. 조명광 (IL) 으로는, 일례로서 ArF 엑시머 레이저 광 (파장 193 ㎚) 이 이용되고 있다. 또한, 조명광 (IL) 으로는, KrF 엑시머 레이저 광 (파장 248 ㎚), YAG 레이저 혹은 고체 레이저 (반도체 레이저 등) 의 고조파 등도 사용할 수 있다.
조명 광학계는, 편광 제어 광학계, 광량 분포 형성 광학계 (회절 광학 소자 또는 공간 광 변조기 등), 옵티컬 인터그레이터 (플라이아이 렌즈 또는 로드 인터그레이터 (내면 반사형 인터그레이터) 등) 등을 포함하는 조도 균일화 광학계, 및 레티클 블라인드 (고정 및 가변의 시야 조리개) 등 (모두 도시 생략) 을 갖는다. 조명계 (10) 는, 레티클 블라인드로 규정된 레티클 (R) 의 패턴면 (하면) 의 X 방향으로 가늘고 긴 슬릿상의 조명 영역 (IAR) 을, 2 극 조명 (2 차 광원의 형상이 나뭇잎상으로 패턴의 비주기 방향으로 가늘고 긴 이른바 리프 조명을 포함한다), 4 극 조명, 윤대 조명, 또는 통상 조명 등의 조명 조건으로, 소정 편광 상태의 조명광 (IL) 에 의해 거의 균일한 조도 분포로 조명한다.
또, 레티클 (R) 을 진공 흡착 등에 의해 유지하는 레티클 스테이지 (RST) 는, 레티클 베이스 (도시 생략) 의 XY 평면에 평행한 상면에, Y 방향으로 일정 속도로 이동 가능하게, 또한 X 방향, Y 방향의 위치, 및 θz 방향의 회전각이 조정 가능하게 탑재되어 있다. 레티클 스테이지 (RST) 의 위치 정보는, 복수축의 레이저 간섭계를 포함하는 레티클 간섭계 (18) 에 의해, 이동경 (移動鏡) (14) (또는 스테이지의 경면 가공된 측면) 을 통해 예를 들어 0.5 ∼ 0.1 ㎚ 정도의 분해능으로 항상 검출된다. 레티클 간섭계 (18) 의 계측치에 기초하여 리니어 모터 등을 포함하는 레티클 스테이지 구동계 (도시 생략) 를 제어함으로써, 레티클 스테이지 (RST) 의 위치 및 속도가 제어된다.
또, 레티클 스테이지 (RST) 의 하방에 배치된 투영 유닛 (PU) 은, 경통 (24) 과, 그 경통 (24) 내에 소정의 위치 관계로 유지된 복수의 광학 소자를 갖는 투영 광학계 (PL) 를 포함한다. 투영 광학계 (PL) 는, 예를 들어 양측 텔레센트릭으로 소정의 투영 배율 β (예를 들어 1/4 배, 1/5 배 등의 축소 배율) 를 갖는다. 레티클 (R) 을 통과한 조명광 (IL) 에 의해, 투영 광학계 (PL) 를 통해 레티클 (R) 의 조명 영역 (IAR) 내의 회로 패턴의 이미지가, 웨이퍼 (W) 의 하나의 쇼트 영역 내의 노광 영역 (IA) (조명 영역 (IAR) 과 공액인 영역) 에 형성된다. 본 실시형태의 기판으로서의 웨이퍼 (반도체 웨이퍼) (W) 는, 예를 들어 실리콘 (또는 SOI (silicon on insulator) 등이어도 된다) 으로 이루어지는 직경이 200 ∼ 450 ㎜ 정도의 원판상 기재 표면에 패턴 형성용 박막 (산화막, 금속막, 폴리실리콘막 등) 을 형성한 것을 포함한다. 또한, 노광 대상인 웨이퍼 (W) 의 표면에는, 포토레지스트가 소정 두께 (예를 들어 수10 ㎚ ∼ 200 ㎚ 정도) 로 도포된다.
또, 노광 장치 (100) 는, 액침법을 적용한 노광을 실시하기 때문에, 투영 광학계 (PL) 를 구성하는 가장 이미지면측 (웨이퍼 (W) 측) 의 광학 소자인 선단 렌즈 (26) 를 유지하는 경통 (24) 의 하단부 주위를 둘러싸도록, 선단 렌즈 (26) 와 웨이퍼 (W) 사이에 액체 (Lq) 를 공급하기 위한 국소 액침 장치 (30) 의 일부를 구성하는 노즐 유닛 (32) 이 설치되어 있다. 노즐 유닛 (32) 의 액체 (Lq) 공급구는, 공급 유로 및 공급관 (34A) 을 개재하여 액체 공급 장치 (도시 생략) 에 접속되어 있다. 노즐 유닛 (32) 의 액체 (Lq) 회수구는, 회수 유로 및 회수관 (34B) 을 개재하여 액체 회수 장치 (도시 생략) 에 접속되어 있다. 국소 액침 장치 (30) 의 상세한 구성은, 예를 들어 미국 특허 출원 공개 제2007/242247호 명세서 등에 개시되어 있다.
또, 웨이퍼 스테이지 (WST) 는, 베이스반 (12) 의 XY 평면에 평행한 상면 (12a) 에 X 방향, Y 방향으로 이동 가능하게 탑재되어 있다. 웨이퍼 스테이지 (WST) 는, 스테이지 본체 (20), 스테이지 본체 (20) 의 상면에 탑재된 웨이퍼 테이블 (WTB), 그리고 스테이지 본체 (20) 내에 설치되어 스테이지 본체 (20) 에 대한 웨이퍼 테이블 (WTB) (웨이퍼 (W)) 의 Z 방향의 위치 (Z 위치), 및 θx 방향, θy 방향의 틸트각을 상대적으로 구동하는 Z·레벨링 기구를 구비하고 있다. 웨이퍼 테이블 (WTB) 에는, 웨이퍼 (W) 를 진공 흡착 등에 의해 거의 XY 평면에 평행한 흡착면 상에 유지하는 웨이퍼 홀더 (도시 생략) 가 설치되어 있다. 웨이퍼 테이블 (WTB) 상면의 웨이퍼 홀더 (웨이퍼 (W)) 의 주위에는, 웨이퍼 (W) 의 표면 (웨이퍼면) 과 거의 동일면이 되는, 액체 (Lq) 에 대해 발액화 처리된 표면을 갖는 평판상의 플레이트 (발액판) (28) 가 설치되어 있다. 또한, 노광 중에, 예를 들어 경사 입사 방식의 오토포커스 센서 (도시 생략) 의 계측치에 기초하여, 웨이퍼면이 투영 광학계 (PL) 의 이미지면에 포커싱되도록, 웨이퍼 스테이지 (WST) 의 Z·레벨링 기구가 구동된다.
또, 웨이퍼 테이블 (WTB) 의 Y 방향 및 X 방향의 단면 (端面) 에는, 각각 경면 가공에 의해 반사면이 형성되어 있다. 웨이퍼 간섭계 (16) 를 구성하는 복수축의 레이저 간섭계로부터 그 반사면 (이동경이어도 된다) 으로 각각 간섭계 빔을 투사함으로써, 웨이퍼 스테이지 (WST) 의 위치 정보 (적어도 X 방향, Y 방향의 위치, 및 θz 방향의 회전각을 포함한다) 가 예를 들어 0.5 ∼ 0.1 ㎚ 정도의 분해능으로 계측되고 있다. 이 계측치에 기초하여 리니어 모터 등을 포함하는 웨이퍼 스테이지 구동계 (도시 생략) 를 제어함으로써, 웨이퍼 스테이지 (WST) 의 위치 및 속도가 제어된다. 또한, 웨이퍼 스테이지 (WST) 의 위치 정보는, 회절 격자상의 스케일과 검출 헤드를 갖는 인코더 방식의 검출 장치로 계측해도 된다.
또, 노광 장치 (100) 는, 웨이퍼 (W) 의 소정의 웨이퍼 마크 (얼라인먼트 마크) 의 위치를 계측하는 웨이퍼 얼라인먼트계 (ALS), 및 레티클 (R) 의 얼라인먼트 마크의 투영 광학계 (PL) 에 의한 이미지의 위치를 계측하기 위해서, 웨이퍼 스테이지 (WST) 에 내장된 공간 이미지 계측계 (도시 생략) 를 구비하고 있다. 이들 공간 이미지 계측계 (레티클 얼라인먼트계) 및 웨이퍼 얼라인먼트계 AL 을 이용하여, 레티클 (R) 과 웨이퍼 (W) 의 각 쇼트 영역과의 얼라인먼트가 실시된다.
도 1(C) 에 나타내는 바와 같이, 웨이퍼 얼라인먼트계 (ALS) 는, 예를 들어 가시역으로부터 근적외역에 걸친 비교적 광대역에서 비편광의 검출광으로 피검 마크를 조명하는 마크 조명계 (36A), 피검 마크로부터의 반사광을 집광하여 피검 마크의 확대 이미지를 형성하고, 이 이미지를 촬상하는 검출계 (36B), 피검 마크에 조사되는 검출광의 편광 상태를 직선 편광으로 설정 가능한 편광판 (36C), 편광판 (36C) 을 검출광의 광로에 삽탈 가능하고, 또한 편광판 (36C) 의 각도를 0 ∼ 180° 의 범위 내에서 제어 가능한 구동부 (36D), 및 검출계 (36B) 로부터 공급되는 촬상 신호로부터 피검 마크의 위치를 검출하는 신호 처리부 (39) 를 갖는다.
마크 조명계 (36A) 는, 예를 들어 광원 (도시 생략) 의 광을 전달하는 라이트 가이드 (37a), 라이트 가이드 (37a) 로부터 사출되는 검출광을 평행 광속으로 하는 집광 렌즈 (37b), 그 검출광을 피검 마크측으로 반사하는 하프 미러 (37c), 및 그 검출광을 피검 마크를 포함하는 관찰 영역에 집광하는 제 1 대물 렌즈 (37d) 를 갖는다. 검출부 (36B) 는, 피검 마크로부터의 반사광을 집광하여 그 이미지를 형성하는 제 1 및 제 2 대물 렌즈 (37c, 37e), 이 사이에 배치되는 하프 미러 (37c), 및 그 피검 마크의 이미지를 촬상하는 CCD 또는 CMOS 형의 2 차원의 촬상 소자 (37f) 를 갖는다. 검출광을 피검 마크의 구조 등에 따른 방향의 직선 편광으로 설정하는 경우, 주 제어 장치 (38) 의 제어를 기초로 구동부 (36D) 가 편광판 (36C) 을, 일례로서 집광 렌즈 (37b) 와 하프 미러 (37c) 사이에 설치하고, 또한 편광판 (36C) 의 회전각을 제어한다.
도 1(B) 에 있어서, 웨이퍼 (W) 의 노광시에는 웨이퍼 스테이지 (WST) 를 X 방향, Y 방향으로 이동 (스텝 이동) 함으로써, 웨이퍼 (W) 의 노광 대상인 쇼트 영역이 노광 영역 (IA) 의 앞으로 이동한다. 또한, 국소 액침 장치 (30) 로부터 투영 광학계 (PL) 와 웨이퍼 (W) 사이에 액체 (Lq) 가 공급된다. 그리고, 레티클 (R) 패턴의 일부의 투영 광학계 (PL) 에 의한 이미지를 웨이퍼 (W) 의 하나의 쇼트 영역에 투영하면서, 레티클 스테이지 (RST) 및 웨이퍼 스테이지 (WST) 를 개재하여 레티클 (R) 및 웨이퍼 (W) 를 Y 방향으로 동기하여 이동시킴으로써, 당해 쇼트 영역에 레티클 (R) 패턴의 이미지가 주사 노광된다. 그 스텝 이동과 주사 노광을 반복함으로써, 스텝 앤드 스캔 방식 및 액침 방식으로 웨이퍼 (W) 의 각 쇼트 영역에 각각 레티클 (R) 패턴의 이미지가 노광된다.
다음으로, 본 실시형태에서 제조 대상으로 하는 디바이스용 패턴은, 일례로서 반도체 소자로서의 SRAM (Static RAM) 의 게이트 셀용 회로 패턴이고, 이 회로 패턴은 블록 공중합체를 포함하는 폴리머의 지향성 자기 조직화 (DSA) 를 이용하여 형성된다. 또한, 본 실시형태에서는 이 디바이스용 패턴이 형성되는 웨이퍼 (W) 의 디바이스층에는, 위치 결정용 또는 위치 맞춤용 얼라인먼트 마크로서의 웨이퍼 마크도 형성된다.
도 2(A) 는, 그 디바이스용 패턴 및 웨이퍼 마크가 형성된 웨이퍼 (W) 를 나타낸다. 도 2(A) 에 있어서, 웨이퍼 (W) 의 표면에는 X 방향, Y 방향으로 소정폭의 스크라이브 라인 영역 (SL) (마크 형성 영역) 을 사이에 두고 다수의 쇼트 영역 (SA) (디바이스용 패턴 형성 영역) 이 형성되고, 각 쇼트 영역 (SA) 내에는 디바이스용 패턴 (DP1) 이 형성되고, 각 쇼트 영역 (SA) 에 부설된 스크라이브 라인 영역 (SL) 에는 웨이퍼 마크 (WM) 가 형성되어 있다.
도 2(A) 의 B 부의 확대도인 도 2(B) 에 나타내는 바와 같이, 디바이스용 패턴 (DP1) 은, Y 방향으로 신장하는 복수의 라인 패턴 (40Xa) 을 X 방향으로 거의 주기 (피치) px1 로 배열한 라인 앤드 스페이스 패턴 (이하, L ＆ S 패턴이라고 한다) (40X), 및 X 방향으로 신장하는 복수의 라인 패턴을 Y 방향으로 거의 주기 py1 로 배열한 L ＆ S 패턴 (40Y) 을 포함한다. 라인 패턴 (40Xa) 등은 예를 들어 금속으로 이루어지고, 그 선폭은 주기 px1 등의 1/2 이하 정도이다. 일례로서 주기 px1, py1 은 거의 동일하고, 주기 px1 은 각각 파장 193 ㎚ 의 액침 리소그래피와, 예를 들어 이른바 더블 패터닝 프로세스를 조합한 경우에 얻어지는 가장 미세한 주기 (이하, 주기 pmin 이라고 한다) 의 몇분의 1 정도이다. 그 주기 px1 의 1/2 은, 예를 들어 22 ㎚ 정도보다 작다. 이와 같은 미세한 주기를 갖는 L ＆ S 패턴 (40X, 40Y) 을 형성하는 경우에는, 블록 공중합체를 포함하는 폴리머에 지향성 자기 조직화를 실시시킬 때, 상이한 블록마다 라인상(狀)의 도메인이 형성된다.
또, 스크라이브 라인 영역 (SL) 의 웨이퍼 마크 (WM) 는, 각각 Y 방향으로 가늘고 길고 X 방향의 폭이 동일한 정도의 라인 패턴 영역 (44Xa) 및 스페이스 패턴 영역 (44Xb) 을 X 방향으로 주기 p1 로 배열한 X 축의 웨이퍼 마크 (44X), 및 각각 X 방향으로 가늘고 길고 Y 방향의 폭이 동일한 정도의 라인 패턴 영역 (44Ya) 및 스페이스 패턴 영역 (44Yb) 을 X 방향으로 주기 p2 로 배열한 Y 축의 2 군데의 웨이퍼 마크 (44YA, 44YB) 를 포함한다. 웨이퍼 마크 (44YA, 44YB) 는 웨이퍼 마크 (44X) 를 Y 방향으로 사이에 두는 듯이 배치되어 있다. 일례로서 주기 p1, p2 는 동일하고, 주기 p1 은 파장 193 ㎚ 의 액침 리소그래피에 의한 해상 한계 (주기) 의 수배 내지 수10배이다.
또한, 라인 패턴 영역 (44Xa, 44Ya) 과, 스페이스 패턴 영역 (44Xb, 44Yb) 은, 도 1(B) 의 웨이퍼 얼라인먼트계 (ALS) 로 검출한 경우에 검출광에 대한 반사율이 상이한 영역이면 된다. 이 경우, 웨이퍼 얼라인먼트계 (ALS) 의 검출광의 파장 λa, 대물 광학계의 개구수 NA 를 사용하면, 웨이퍼 얼라인먼트계 (ALS) 의 해상 한계 (광학적으로 검출할 수 있는 한계) 는 λa/(2NA) 가 된다. 또, 웨이퍼 얼라인먼트계 (ALS) 로 웨이퍼 마크 (44X, 44YA, 44YB) 를 검출하기 위해서는, 웨이퍼 마크 (44X) 의 주기 p1 의 1/2 은 그 해상 한계 이상일 필요가 있고, 웨이퍼 얼라인먼트계 (ALS) 로 웨이퍼 마크 (44X, 44YA, 44YB) 를 검출할 수 있는 조건은, 다음과 같이 된다.
p1/2 ≥ λa/(2NA) … (1)
일례로서, 파장 λa 를 600 ㎚, 개구수 NA 를 0.9 로 하면, 주기 p1 은 670 ㎚ 정도 이상이면 된다. 본 실시형태에서는, 디바이스용 패턴 (DP1) 의 형성시에 라인상 도메인이 형성되는 지향성 자기 조직화가 적용되기 때문에, 웨이퍼 마크 (44X) 등의 형성시에도, 블록 공중합체의 지향성 자기 조직화에 의해 라인상 도메인이 형성되는 것을 고려해 둘 필요가 있다.
이하, 본 실시형태의 패턴 형성 시스템을 이용하여 도 2(B) 에 나타내는 웨이퍼 마크 (44X, 44YB) 를 형성하기 위한 패턴 형성 방법의 일례에 대해 도 3 의 플로우 차트를 참조해 설명한다. 또한, 웨이퍼 마크 (44X, 44YB) 와 함께, 디바이스용 패턴 (DP1) 및 웨이퍼 마크 (44YA) 도 형성된다. 일례로서 도 4(A) 에 나타내는 바와 같이, 웨이퍼 (W) 의 예를 들어 실리콘 등의 기재 (50) 의 표면부를 웨이퍼 마크 및 디바이스용 패턴이 형성되는 제 1 디바이스층 (DL1) 으로 한다.
먼저, 도 3 의 스텝 102 에 있어서, 박막 형성 장치 (300) 를 이용하여, 웨이퍼 (W) 의 디바이스층 (DL1) 표면에 산화막 또는 질화막 등의 하드 마스크층 (52) 을 형성한다. 또한, 하드 마스크층 (52) 상에, 후술하는 블록 공중합체를 포함하는 폴리머층이 융합되기 쉽도록 중성층 (도시 생략) 을 형성하는 것이 바람직하다. 그리고, 그 위에 코터·디벨로퍼 (200) 를 이용하여, 예를 들어 포지티브형의 레지스트층 (54) 을 코팅한다 (도 4(A) 참조). 또한, 하드 마스크층 (52) 으로는, 반사 방지막 (Bottom Anti-Reflection Coating : BARC) 을 사용해도 된다. 그리고, X 방향 및 Y 방향으로 가장 미세한 패턴을 노광할 수 있도록 노광 장치 (100) 의 조명 조건을 예를 들어 4 극 조명으로 설정하고, 웨이퍼 (W) 를 노광 장치 (100) 에 로드한다 (스텝 104). 그리고, 웨이퍼 (W) 의 각 쇼트 영역 (SA) 에 레티클 (R1) 의 디바이스용 패턴의 이미지 (도시 생략) 를 액침법으로 노광한다. 또, 각 쇼트 영역 (SA) 에 노광할 때에 동시에, 각 쇼트 영역 (SA) 에 부설된 스크라이브 라인 영역 (SL) 에, 레티클 (R1) 의 웨이퍼 마크용 패턴의 이미지 (46XP) 등이 노광된다 (스텝 106). 노광이 완료된 웨이퍼는 언로드되고, 코터·디벨로퍼 (200) 에 의해 레지스트의 현상이 실시되어, 레지스트 패턴 (54A) (도 4(B) 참조) 이 형성된다. 그 후, 레지스트 패턴 (54A) 의 슬리밍 및 레지스트 경화 처리가 실시된다 (스텝 108). 또한, 레티클 (R1) 패턴의 이미지 노광시에, 레지스트 패턴의 선폭이 가늘어지도록 노광량을 크게 조정해 두는 것도 가능하고, 이 경우에는 슬리밍을 생략할 수 있다.
도 5(A) 에 나타내는 바와 같이, 레티클 (R1) 의 스크라이브 라인 영역 (SL) 에 대응하는 패턴 영역에는, 웨이퍼 마크의 원판인 X 축 및 Y 축의 마크 패턴 (46X, 46YB) 이 형성되어 있다. 마크 패턴 (46X, 46YB) 은, 각각 도 2(B) 의 라인 패턴 영역 (44Xa, 44Ya) 에 대응하는 라인 영역 (46Xa, 46Ya) 과, 스페이스 패턴 영역 (44Xa, 44Ya) 에 대응하는 스페이스 영역 (46Xb, 46Yb) 을 X 방향 및 Y 방향으로 주기 p1/β 및 p2/β (β 는 투영 배율) 로 배열한 것이다. 라인 영역 (46Xa, 46Ya) 의 폭과 스페이스 영역 (46Xb, 46Yb) 의 폭은 거의 동일하다. 또한, 이하에서는 설명의 편의상 레티클 패턴의 투영 광학계 (PL) 에 의한 이미지는 정립상이라고 한다.
라인 영역 (46Xa, 46Ya) 에는, 각각 광 투과부를 배경으로 하여, X 방향으로 가늘고 긴 차광막으로 이루어지는 복수의 라인 패턴 (48Y) 이 Y 방향으로 주기 p4/β (도 5(A) 의 B 부의 확대도인 도 5(B) 참조) 로 형성되어 있다. 스페이스 영역 (46Xb, 46Yb) (여기서는 라인 영역 (46Xa, 46Ya) 을 둘러싸는 영역) 에는, Y 방향으로 가늘고 긴 차광막으로 이루어지는 복수의 라인 패턴 (48X) 이 X 방향으로 주기 p3/β (도 5(B) 참조) 로 형성되어 있다. 도 5(B) 에 나타내는 바와 같이, 라인 영역 (46Xa) 의 복수의 라인 패턴 (48Y) 의 길이 방향의 단부는, 스페이스 영역 (46Xb) 의 단부의 하나의 라인 패턴 (48X) 의 폭 방향의 에지부에 접속되어 있다.
라인 패턴 (48X, 48Y) 의 선폭은 대응하는 주기 p3/β 및 p4/β 의 1/2 이다. 본 실시형태에서는, 주기 p4/β 는 주기 p3/β 와 동일하고, 주기 p3/β 는 노광 장치 (100) 의 투영 광학계 (PL) 의 물체면측에서의 해상 한계 (파장 193 ㎚ 의 액침 리소그래피에 의한 해상 한계) 와 거의 동일하지만, 이것보다 약간 큰 정도여도 된다. 이 때문에, 레티클 (R1) 의 마크 패턴 (46X, 46YB) (복수의 라인 패턴 (48X, 48Y) 의 조합) 의 이미지 (46XP) 등은, 노광 장치 (100) 에 의해 웨이퍼 (W) 의 스크라이브 라인 영역 (SL) 에 고정밀도로 노광된다.
도 6(A) 는, 도 5(A) 의 레티클 (R1) 의 마크 패턴 (46X, 46YB) 의 이미지의 레지스트층 (54) 으로의 노광, 현상, 및 슬리밍 후에, 웨이퍼 (W) 의 하드 마스크층 (52) 상에 형성되는 레지스트 패턴으로 이루어지는 X 축 및 Y 축의 레지스트 마크 (RPX, RPYB) 를 나타낸다. 도 6(A) 에 있어서, 레지스트 마크 (RPX, RPYB) 는 각각 도 5(A) 의 레티클 (R1) 의 라인 영역 (46Xa, 46Ya) 에 대응하는 라인 영역 (RPXa, RPYa) 과, 스페이스 영역 (46Xb, 46Yb) 에 대응하는 스페이스 영역 (RPXb, RPYb) 을 X 방향 및 Y 방향으로 주기 p1 및 p2 로 배열한 것이다. 또, 도 6(B) 는, 도 6(A) 의 B 부의 확대도이고, 도 6(C) 및 도 7(A) ∼ (C) 는 각각 도 6(A) 의 B 부에 대응하는 부분의 확대도이다.
스페이스 영역 (RPXb, RPYb) (여기서는 라인 영역 (RPXa, RPYa) 을 둘러싸는 영역) 에는, 각각 Y 방향으로 가늘고 긴 볼록한 복수의 라인상 패턴 (이하, 가이드 패턴이라고 부른다) (54B) 이 X 방향으로 주기 p3 (도 6(B) 참조) 으로 형성되어 있다. 라인 영역 (RPXa, RPYa) 에는, 각각 X 방향으로 가늘고 긴 볼록한 복수의 라인상 패턴 (이하, 가이드 패턴이라고 부른다) (54C) 이 Y 방향으로 주기 p4 (여기서는 p3 과 동일) 로 형성되어 있다. 가이드 패턴 (54B, 54C) 의 선폭은, 예를 들어 주기 p3 (여기서는 파장 193 ㎚ 의 액침 리소그래피에 의한 주기 환산의 해상 한계) 의 몇분의 1 ∼ 몇십분의 1 정도이다 (도 4(B) 참조). 도 6(B) 에 나타내는 바와 같이, 라인 영역 (RPXa) 의 복수의 가이드 패턴 (54C) 의 길이 방향의 단부는, 스페이스 영역 (RPXb) 의 단부의 하나의 가이드 패턴 (54B) 의 폭 방향 에지부에 접속되어 있다. 이 구조에 의해, 슬리밍 등으로 레지스트 패턴의 선폭을 좁게 한 후라도, 레지스트 마크 (RPX, RPYB) 의 구조가 강고하게 되어, 후공정에서의 레지스트 마크 (RPX, RPYB) 를 구성하는 가이드 패턴 (54B, 54C) 의 쓰러짐 등을 억제할 수 있다. 또한, 도 4(A) ∼ (H) 는, 도 6(B) 의 DD 선을 따르는 부분에 대응하는 부분의 단면도이다.
다음으로 스텝 110 에 있어서, 도 6(A) 의 레지스트 마크 (RPX, RPYB) 가 형성된 웨이퍼 (W) 를 폴리머 처리 장치 (500) 로 반송하고, 예를 들어 스핀 코팅에 의해 웨이퍼 (W) 상의 레지스트 마크 (RPX, RPYB) 및 디바이스 패턴 형성용 레지스트 패턴 (도시 생략) 을 덮도록, 블록 공중합체 (BCP) 를 포함하는 폴리머층 (56) 을 형성 (도포) 한다. 본 실시형태에서는, 블록 공중합체로서, 일례로서 폴리스티렌 (PS) 및 폴리메틸메타크릴레이트 (PMMA) 의 디블록 공중합체 (PS-b-PMMA) 를 사용한다. 또, 폴리머층 (56) 은 블록 공중합체 그 자체이지만, 이것에 도포성을 높이기 위한 용매 및/또는 자기 조직화를 용이하게 하는 첨가물 등이 포함되어 있어도 된다. 스핀 코팅에 의해 폴리머층 (56) 은, 레지스트 마크 (RPX, RPYB) 를 구성하는 볼록한 복수의 가이드 패턴 (54B, 54C) 사이의 오목부 (70A, 70B) 에 퇴적된다 (도 4(B), 도 4(C), 및 도 6(C) 참조).
그리고, 폴리머층 (56) 이 형성된 웨이퍼 (W) 를 어닐 장치 (600) 로 반송하여, 폴리머층 (56) 에 어닐링 (예를 들어 열 어닐링) 을 실시함으로써, 폴리머층 (56) 을 지향성 자기 조직화 (DSA) 에 의해 2 종류의 도메인으로 분리한다 (스텝 112). 이 경우의 지향성 자기 조직화에 의해, Y 방향으로 가늘고 긴 복수의 가이드 패턴 (54B) 사이의 폴리머층 (56) 은, 도 7(A) 및 도 4(D) 에 나타내는 바와 같이 Y 방향으로 가늘고 긴 라인상의 PMMA (폴리메틸메타크릴레이트) 로 이루어지는 친액성의 제 1 도메인 (56A) 과, Y 방향으로 가늘고 긴 라인상의 PS (폴리스티렌) 로 이루어지는 발액성의 제 2 도메인 (56B) 을 X 방향으로 주기 p3a 로 배치한 상태에서 상분리한다. 가이드 패턴 (54B) (레지스트 패턴) 은 친액성이기 때문에, 가이드 패턴 (54B) 에 인접하는 부분에 친액성 도메인 (56A) 이 형성된다. 주기 p3a 는, 예를 들어 복수의 가이드 패턴 (54B) 의 주기 p3 의 몇분의 1 ∼ 10분의 1 정도이고, 2 종류의 도메인 (56A, 56B) 의 X 방향의 폭은 서로 거의 동일하다.
또, X 방향으로 가늘고 긴 복수의 가이드 패턴 (54C) 사이의 폴리머층 (56) 은, X 방향으로 가늘고 긴 라인상의 PMMA 로 이루어지는 친액성의 제 3 도메인 (56C) 과, X 방향으로 가늘고 긴 라인상의 PS 로 이루어지는 발액성의 제 4 도메인 (56D) 을 X 방향으로 주기 p4a 로 배치한 상태에서 상분리한다. 본 실시형태에서는, 복수의 가이드 패턴 (54C) 의 Y 방향의 주기 p4 는 가이드 패턴 (54B) 의 주기 p3 과 동일하고, 도메인 56C, 56D 의 주기 p4a 는 거의 도메인 (56A, 56B) 의 주기 p3a 와 동일하다. 주기 p3a, p4a 는, 도 2(B) 에 나타내는 쇼트 영역 (SA) 에 형성되는 L ＆ S 패턴 (40X, 40Y) 의 주기 px1, py1 과 거의 동일하다. 본 실시형태에서는, 폴리머층 (56) 은, 가늘고 긴 가이드 패턴 (54B, 54C) 을 따라 가늘고 긴 2 종류의 도메인으로 분리한다. 이때에, 폴리머층 (56) (웨이퍼 (W)) 의 어닐링에 관해서도, 가늘고 긴 2 종류의 도메인으로 분리하기 쉬운 조건이 사용된다.
그리고, 웨이퍼 (W) 를 에칭 장치 (400) 로 반송하여, 예를 들어 산소 플라즈마 에칭을 실시해, 도 7(B) 및 도 4(E) 에 나타내는 바와 같이 웨이퍼 (W) 에 형성된 도메인 (56A ∼ 56D) 중 친액성의 제 1 및 제 3 도메인 (56A, 56C) 을 선택적으로 제거한다 (스텝 114). 그 후, 레지스트 마크 (RPX, RPYB) (가이드 패턴 (54B, 54C)) 및 주기적으로 남겨져 있는 발액성 도메인 (56B, 56D) 을 마스크로 하여, 웨이퍼 (W) 의 하드 마스크층 (52) 의 에칭을 실시해 하드 마스크층 (52) 에 복수의 개구 (52a) 를 형성하여 (도 4(F) 참조), 남겨져 있는 레지스트 및 도메인 (56B, 56D) 을 제거한다 (스텝 116). 그리고, 복수의 개구 (52a) 가 형성된 하드 마스크층 (52) 을 개재하여 웨이퍼 (W) 의 제 1 디바이스층 (DL1) 의 에칭을 실시하여, 도 4(G) 에 나타내는 바와 같이 디바이스층 (DL1) 의 복수의 도메인 (56A, 56C) 에 대응하는 영역에 각각 Y 방향의 가늘고 긴 복수의 오목부 (DL1Xa) 및 X 방향으로 가늘고 긴 복수의 오목부 (DL1Ya) 를 형성한다 (스텝 118 의 전반부). 또한, 웨이퍼 (W) 를 박막 형성 장치 (300) 로 반송하여, 웨이퍼 (W) 의 디바이스층 (DL1) 의 오목부 (DL1Xa, DL1Ya) 에 금속 (예를 들어 구리) 을 매립하여, 도 4(H) 에 나타내는 바와 같이 Y 방향 및 X 방향으로 가늘고 긴 라인 패턴 (58X, 58Y) 을 형성한다 (스텝 118 의 후반부). 도 7(C) 에 나타내는 바와 같이, 복수의 라인 패턴 (58X) 의 X 방향의 주기는 p3a, 복수의 라인 패턴 (58Y) 의 Y 방향의 주기는 p4a (여기서는 p3a 와 동일) 이다. 라인 패턴 (58X, 58Y) 의 선폭은 거의 주기 p3a 의 1/2 이다.
이상의 공정에 의해, 웨이퍼 (W) 의 제 1 디바이스층 (DL1) 의 스크라이브 라인 영역 (SL) 에는, 도 8 에 나타내는 바와 같이 복수의 금속의 라인 패턴 (58X) 을 거의 주기 p3a 로 X 방향으로 배열한 라인 패턴 영역 (44Xa) 과, 금속의 복수의 라인 패턴 (58Y) 을 거의 주기 p4a 로 Y 방향으로 배열한 스페이스 패턴 영역 (44Xb) 을 X 방향으로 주기 p1 로 배열한 X 축의 웨이퍼 마크 (44X) 가 형성된다. 또한, 웨이퍼 마크 (44X) 를 Y 방향으로 사이에 두는 듯이, 라인 패턴 (58X) (웨이퍼 마크 (44X) 의 경우보다 짧다) 을 거의 주기 p3a 로 X 방향으로 배열한 라인 패턴 영역 (44Ya) 과, 라인 패턴 (58Y) (웨이퍼 마크 (44X) 의 경우보다 길다) 을 거의 주기 p4a 로 Y 방향으로 배열한 스페이스 패턴 영역 (44Yb) 을 Y 방향으로 주기 p2 (여기서는 p1 과 동일) 로 배열한 Y 축의 2 군데의 웨이퍼 마크 (44YA, 44YB) 가 형성된다.
본 실시형태에 있어서, 노광 장치 (100) 가 구비하고 있는 웨이퍼 얼라인먼트계 (ALS) 의 주기로 환산한 해상 한계 (가시역으로부터 근적외의 검출광을 이용하여 광학적으로 검출할 수 있는 한계) 를 Re (det), 193 ㎚ 의 액침 리소그래피에 의한 해상 한계의 주기 환산치를 Re (exp) 로 하면, 웨이퍼 마크 (44X) 의 라인 패턴 영역 (44Xa) 및 스페이스 패턴 영역 (44Xb) 의 주기 p1 과, 해상 한계 Re (det) 와, 해상 한계 Re (exp) 와, 영역 (44Xa 및 44Xb) 을 구성하는 라인 패턴 (58X, 58Y) 의 주기 p3a 사이에는 이하의 관계가 있다.
p1 ≥ Re (det) > Re (exp) > p3a … (2)
따라서, 라인 패턴 (58X, 58Y) 의 주기 p3a 는 웨이퍼 얼라인먼트계 (ALS) 의 해상 한계 Re (det) 보다 작기 때문에, 웨이퍼 얼라인먼트계 (ALS) 로 도 8 의 웨이퍼 마크 (44X, 44YA, 44YB) 의 이미지를 촬상하면, 복수의 라인 패턴 (58X, 58Y) 의 개별 이미지는 형성되지 않는다. 이 경우, 검출광을 예를 들어 X 방향 또는 Y 방향의 편광 방향으로 설정하면, 라인 패턴 영역 (44Xa) 과 스페이스 패턴 영역 (44Xb) 에서 반사율이 상이하기 때문에, 영역 (44Xa, 44Xb) 전체 이미지의 밝기가 서로 상이하므로, 주기 p1 의 X 축의 웨이퍼 마크 (44X) 의 이미지를 검출할 수 있다. 마찬가지로, 주기 p2 (여기서는 p1) 의 Y 축의 웨이퍼 마크 (44YA, 44YB) 의 이미지를 검출할 수 있다. 웨이퍼 마크 (44X, 44YA, 44YB) 를 구성하는 라인 패턴 (58X, 58Y) 의 길이 방향의 정보는, 노광 장치 (100) 의 주 제어 장치 (38) 의 기억 장치의 노광 데이터 파일에 기억되어 있다.
또, 도 8 의 웨이퍼 마크 (44X, 44YA, 44YB) 가 형성되는 것과 동시에, 웨이퍼 (W) 의 각 쇼트 영역 (SA) 에는, 웨이퍼 마크의 경우와 동일하게 블록 공중합체를 포함하는 폴리머층의 지향성 자기 조직화를 이용하여, 도 2(B) 에 나타내는 L ＆ S 패턴 (40X, 40Y) 이 형성되어 있다.
그 후, 웨이퍼 (W) 의 디바이스층 (DL1) 상에 제 2 디바이스층을 형성하는 경우에는, 웨이퍼 (W) 의 디바이스층 (DL1) 상에 박막을 형성하고, 레지스트를 코팅한다 (스텝 120). 그리고, 노광 장치 (100) 의 레티클 스테이지 (RST) 에 레티클 (R2) 을 로드하고, 웨이퍼 (W) 를 웨이퍼 스테이지 (WST) 에 로드한다 (스텝 122). 또한, 노광 장치 (100) 의 웨이퍼 얼라인먼트계 (ALS) 의 편광판 (36C) 의 각도를, 웨이퍼 얼라인먼트계 (ALS) 로부터의 검출광이 도 8 의 웨이퍼 마크 (44X) 에 대해 예를 들어 Y 방향 (X 방향이어도 된다) 의 직선 편광이 되도록 설정한다 (스텝 124). 그리고, 웨이퍼 얼라인먼트계 (ALS) 를 이용하여, 도 2(A) 웨이퍼 (W) 의 소정의 복수 쇼트 영역 (SA) 에 부설된 웨이퍼 마크 (WM) (44X, 44YA, 44YB) 의 위치를 검출하고, 이 검출 결과를 이용하여 웨이퍼 (W) 의 얼라인먼트를 실시한다 (스텝 126).
그리고, 웨이퍼 (W) 의 각 쇼트 영역 (SA) 에 레티클 (R2) 패턴의 이미지를 노광하고 (스텝 128), 레지스트의 현상을 실시하고 (스텝 130), 에칭 등의 패턴 형성을 실시함으로써 제 2 디바이스층의 패턴이 형성된다 (스텝 132).
이와 같이 본 실시형태의 패턴 형성 방법에 의하면, 블록 공중합체를 포함하는 폴리머층의 지향성 자기 조직화를 이용하여, 웨이퍼 (W) 의 각 쇼트 영역 (SA) 에 액침 리소그래피의 해상 한계보다 미세한 구조를 갖는 L ＆ S 패턴 (40X, 40Y) 을 형성함과 함께, 스크라이브 라인 영역 (SL) 에는 액침 리소그래피의 해상 한계보다 미세한 주기의 구조, 및 웨이퍼 얼라인먼트계 (ALS) 로 검출할 수 있는 한계 또는 이보다 성긴 주기의 구조를 갖는 웨이퍼 마크 (44X) 등을 형성할 수 있다. 그리고, 웨이퍼 마크 (44X) 등은, 라인 패턴 영역 (44Xa) 과 스페이스 패턴 영역 (44Xb) 으로 미세한 구조의 주기 방향이 직교하고 있기 때문에, 이 구조의 상위를 이용하여, 노광 장치 (100) 의 웨이퍼 얼라인먼트계 (ALS) 로 웨이퍼 마크 (44X) 등의 위치를 고정밀도로 검출할 수 있다.
본 실시형태의 효과 등은 이하와 같다. 본 실시형태의 패턴 형성 시스템에 의한 마크 형성 방법은, 웨이퍼 (W) 의 스크라이브 라인 영역 (SL) 에 마크 패턴 (46X, 46YB) 의 이미지를 노광하는 스텝 106 과, 그 마크의 이미지에 기초하여 오목부 (70A, 70B) 를 포함하는 레지스트 마크 (RPX, RPYB) 를 스크라이브 라인 영역 (SL) 상에 형성하는 단계 108 과, 웨이퍼 (W) 의 레지스트 마크 (RPX, RPY) 가 형성된 영역의 오목부 (70A, 70B) 에 블록 공중합체를 포함하는 폴리머층 (56) 을 도포하는 스텝 110 과, 폴리머층 (56) 에 어닐에 의해 자기 조직화 영역 (친액성 도메인 (56A, 56C) 및 발액성 도메인 (56B, 56D)) 을 형성시키는 스텝 112 와, 플라즈마 에칭에 의해 자기 조직화 영역의 일부 (도메인 (56A, 56C)) 를 선택적으로 제거하는 스텝 114 와, 그 일부가 제거된 자기 조직화 영역을 이용하여 웨이퍼 (W) 에 웨이퍼 마크 (44X, 44YA, 44YB) 를 형성하는 스텝 116, 118 을 포함한다.
이 마크 형성 방법에 의하면, 블록 공중합체를 포함하는 폴리머층 (56) 의 자기 조직화를 이용하여 회로 패턴을 형성할 때에, 그 회로 패턴과 함께, 액침 리소그래피의 해상 한계보다 미세한 주기의 구조, 및 웨이퍼 얼라인먼트계 (ALS) 로 검출할 수 있는 한계 또는 이보다 성긴 주기의 구조를 갖는 웨이퍼 마크 (44X, 44YA, 44YB) 를 형성할 수 있다.
또, 본 실시형태의 얼라인먼트용 웨이퍼 마크 (44X) 는, X 방향으로 주기적으로 형성된 복수의 라인 패턴 영역 (44Xa) 과, 복수의 라인 패턴 영역 (44Xa) 사이의 적어도 하나의 스페이스 패턴 영역 (44Xb) 을 포함하고, 라인 패턴 영역 (44Xa) 내에 웨이퍼 얼라인먼트계 (ALS) 의 해상 한계보다 작은 주기 (광학적으로 해상되지 않는 구조) 를 갖는 복수의 라인 패턴 (58X) (제 1 구조) 이 형성되고, 스페이스 패턴 영역 (44Xb) 내에 광학적으로 해상되지 않는 구조를 갖는 복수의 라인 패턴 (58Y) (제 2 구조) 이 형성되고, 라인 패턴 (58X 및 58Y) 의 주기 방향 (X 방향 및 Y 방향) 이 직교하고 있다. 이 웨이퍼 마크 (44X) 는, 본 실시형태의 마크 형성 방법으로 형성할 수 있다. 또한, 복수의 라인 패턴 (58X, 58Y) 의 주기 방향이 서로 상이한 것을 이용하여, 노광 장치 (100) 의 웨이퍼 얼라인먼트계 AL 로 웨이퍼 마크 (44X) 의 이미지를 형성할 수 있어, 웨이퍼 마크 (44X) 의 위치를 고정밀도로 검출할 수 있다. 이 검출 결과를 이용하여 웨이퍼 (W) 의 얼라인먼트를 고정밀도로 실시할 수 있다.
또한, 본 실시형태의 웨이퍼 마크 (44X) 는, 영역 (44Xa, 44Xb) 의 양방에 광학적으로 해상되지 않는 구조가 있지만, 웨이퍼 마크 (44X) 의 라인 패턴 영역 (44Xa) (광학적으로 검출 가능한 주기를 갖는 라인부) 및 스페이스 패턴 영역 (44Xb) (또는 라인 패턴 영역 (44Xa) 을 둘러싸는 영역) 의 적어도 일방에, 복수의 라인 패턴 (58X 또는 58Y) 등을 포함하여, 광학적으로 해상되지 않는 구조를 설치해도 된다. 이 경우라도, 웨이퍼 마크는 블록 공중합체의 자기 조직화를 이용하여 형성 가능하고, 라인부와 이것에 인접하는 영역에서 반사율을 상이하게 함으로써, 그 웨이퍼 마크를 검출할 수 있다.
또한, 상기 실시형태에 있어서는 이하와 같은 변형이 가능하다.
상기 실시형태에서는, 도 6(A), (B) 에 나타내는 바와 같이, 레지스트 마크 (RPX, RPYB) 의 X 축의 가이드 패턴 (54B) 의 주기 p3 과 Y 축의 가이드 패턴 (54C) 의 주기 p4 는 동일하다. 다른 구성으로서, 도 9(A) 의 제 1 변형예의 웨이퍼 (W1) 로 나타내는 바와 같이, 레지스트 마크 (RPX, RPYB) 의 X 축의 가이드 패턴 (54B) 의 주기 p3 보다 Y 축의 가이드 패턴 (54C) 의 주기 p4 를 크게 해도 된다. 이 제 1 변형예는, 동시에 형성되는 디바이스용 패턴 중에서 가장 미세한 패턴은, 예를 들어 도 2(B) 의 X 축의 L ＆ S 패턴 (40X) 인 경우에 적용된다. 이 경우, 노광 장치 (100) 에서는, X 방향의 해상도가 가장 미세하게 되는 조명 조건 (예를 들어 동공면 상에서 X 방향으로 떨어져 있는 2 군데의 영역에서 광량이 커지는 2 극 조명 또는 리프 조명) 이 사용되는 경우가 있다. 이와 같이 X 방향의 해상도가 Y 방향의 해상도보다 미세하기 때문에, 도 5(B) 의 라인 패턴 (48X) 의 주기 p3/β 에 대해 라인 패턴 (48Y) 의 주기 p4/β 를 크게 한 마크 패턴의 이미지를 노광하여 슬리밍을 실시함으로써, 도 9(A) 의 X 축 및 Y 축의 가이드 패턴 (54B, 54C) 을 함께 고정밀도로 형성할 수 있다.
이 제 1 변형예에서, 가이드 패턴 (54B, 54C) 사이의 오목부 (70A, 70C) 에 블록 공중합체를 포함하는 폴리머층 (56) 을 형성하고, 폴리머층 (56) 에 지향성 자기 조직화를 생기게 함으로써, 도 9(B) 에 나타내는 바와 같이 가이드 패턴 (54B) 사이에는 도메인 (56A, 56B) 이 X 방향으로 주기 p3a 로 형성되고, 가이드 패턴 (54C) 사이에는 도메인 (56C, 56D) 이 Y 방향으로 주기 p4a 로 형성되고, 주기 p4a 는 예를 들어 주기 p3a 와는 상이하다. 단, 주기 P4a 가 주기 p3a 와 동일해도 된다. 이 후에는 상기 실시형태와 동일한 공정으로, 도 8 의 웨이퍼 마크와 동일한 웨이퍼 마크를 형성할 수 있다.
다음으로, 도 10(A) 의 제 2 변형예의 웨이퍼 (W2) 로 나타내는 바와 같이, 웨이퍼 (W2) 의 제 1 디바이스층 (DL1) 의 가장 미세한 디바이스용 패턴이 도 2(B) 의 X 축의 L ＆ S 패턴 (40X) 이고, 제 1 디바이스층 (DL1) 과 상이한 (예를 들어 이 위의 절연층 (60A) 위의) 제 2 디바이스층 (DL2) 의 가장 미세한 디바이스용 패턴이 도 2(B) 의 Y 축의 L ＆ S 패턴 (40Y) 인 경우를 상정한다. 또한, 제 1 디바이스층 (DL1) 의 패턴 노광시에는 X 방향의 해상도를 높이기 위해서, X 방향으로 떨어져 있는 2 극 조명이 사용되고, 제 2 디바이스층 (DL2) 의 패턴 노광시에는 Y 방향의 해상도를 높이기 위해서, Y 방향으로 떨어져 있는 2 극 조명이 사용되는 것으로 한다.
이 경우, 레지스트 패턴의 단계에서는, 제 1 디바이스층 (DL1) 의 스크라이브 라인 영역 (마크 형성 영역) 에는, 도 10(B) 에 나타내는 바와 같이 Y 방향으로 가늘고 긴 가이드 패턴 (54B) 을 X 방향으로 주기적으로 배열한 구성의 라인 영역 (RPXa) 을 스페이스 영역 (RPXb) 을 사이에 두고 X 방향으로 복수개 배열한 레지스트 마크 (RPX) 가 형성된다. 가이드 패턴 (54B) 의 기초가 되는 레티클 패턴의 이미지는 X 방향의 2 극 조명으로 고정밀도로 노광된다. 이 변형예에서는, 일례로서 스페이스 영역 (RPXb) 및 라인 영역 (RPXa) 을 둘러싸는 영역에는 레지스트막이 남겨져 있고, 가이드 패턴 (54B) 사이의 오목부에 블록 공중합체를 포함하는 폴리머층을 형성하고, 이것에 지향성 자기 조직화 (DSA) 를 생기게 함으로써, 확대도 B 에 나타내는 바와 같이 X 방향으로 주기적으로 도메인 (56A, 56B) 이 형성된다. 그 후에는, 상기 실시형태와 동일하게 도메인 (56B) 에 대응하는 위치의 디바이스층 (DL1) 에 라인 패턴 (58X) 을 매립함으로써 (도 10(A) 참조), X 축의 웨이퍼 마크 (44X) 가 형성된다.
한편, 레지스트 패턴의 단계에서, 제 2 디바이스층 (DL2) 의 스크라이브 라인 영역에는, 도 10(C) 에 나타내는 바와 같이 X 방향으로 가늘고 긴 가이드 패턴 (54C) 을 Y 방향으로 주기적으로 배열한 구성의 라인 영역 (RPYa) 을 스페이스 영역 (RPYb) 을 사이에 두고 Y 방향으로 복수개 배열한 레지스트 마크 (RPYA, RPYB) 가 형성된다. 가이드 패턴 (54C) 의 기초가 되는 레티클 패턴의 이미지는 Y 방향의 2 극 조명으로 고정밀도로 노광된다. 이 변형예에서는, 일례로서 스페이스 영역 (RPYb) 및 라인 영역 (RPYa) 을 둘러싸는 영역에는 레지스트막이 남겨져 있고, 가이드 패턴 (54C) 사이의 오목부에 블록 공중합체를 포함하는 폴리머층을 형성하고, 이것에 지향성 자기 조직화를 생기게 함으로써, 확대도 C 에 나타내는 바와 같이 Y 방향으로 주기적으로 도메인 (56C, 56D) 이 형성된다. 그 후에는, 상기 실시형태와 마찬가지로, 도메인 (56D) 에 대응하는 위치의 디바이스층 (DL2) 에 라인 패턴 (58Y) 을 매립함으로써 (도 10(A) 참조), Y 축의 웨이퍼 마크 (44YA, 44YB) 가 형성된다. 그 후, 웨이퍼 (W2) 의 얼라인먼트시에는, 웨이퍼 얼라인먼트계 (ALS) 에 의해 디바이스층 (DL1) 의 X 축의 웨이퍼 마크와 디바이스층 (DL2) 의 Y 축의 웨이퍼 마크를 검출함으로써, 웨이퍼 (W2) 의 X 방향 및 Y 방향의 얼라인먼트를 실시할 수 있다.
다음으로, 도 11(A) 의 제 3 변형예의 웨이퍼 (W3) 로 나타내는 바와 같이, 웨이퍼 (W3) 가 있는 디바이스층의 스크라이브 라인 영역에, 레지스트 패턴의 단계에서, X 방향으로 주기적으로 배열된 복수의 가이드 패턴 (54B) 으로 이루어지는 스페이스 영역 (RPXb) 을 사이에 두고, Y 방향으로 가늘고 긴 사각형의 프레임상의 볼록한 패턴 (54CA) 으로 둘러싸인 넓은 오목부 (70D) 로 이루어지는 라인 영역 (RPXa) 을 X 방향으로 복수개 배열한 구성의 레지스트 마크 (RPXA) 를 형성해도 된다. 이 경우, 스페이스 영역 (RPXb) 의 가이드 패턴 (54B) 사이의 오목부 (70A) 및 라인 영역 (RPXa) 의 넓은 오목부 (70D) 에 블록 공중합체를 포함하는 폴리머층을 형성하고, 이것에 자기 조직화를 생기게 한다. 이 변형예에서는, 스페이스 영역 (RPXb) 의 가이드 패턴 (54B) 사이에서는, 도 11(B) 에 나타내는 바와 같이 강한 지향성에 의해 Y 방향으로 신장한 주기적인 도메인 (56A, 56B) 이 형성된다. 한편, 라인 영역 (RPXa) 내의 오목부 (70D) 에서는, 지향성이 약하기 때문에 도 11(C) 에 나타내는 바와 같이, 친액성 도메인 (56E) 과 발액성 도메인 (56F) 이 랜덤으로 조합된 상태에서 자기 조직화가 실시된다.
이 후, 상기 실시형태와 동일한 처리를 실시함으로써, 라인 영역 (RPXa) 에서는 금속의 라인 패턴이 랜덤으로 형성되고, 스페이스 영역 (RPXb) 에서는 Y 방향으로 신장한 금속의 라인 패턴이 X 방향으로 주기적으로 형성된 상태에서 X 축의 웨이퍼 마크가 형성된다. 이 웨이퍼 마크도 스페이스 영역과 라인 영역에서 검출광의 반사율이 상이하기 때문에, 웨이퍼 얼라인먼트계 (ALS) 로 검출할 수 있다.
[제 2 실시형태]
제 2 실시형태에 대해 도 12 ∼ 도 13(D) 를 참조해 설명한다. 본 실시형태에 있어서도 도 1(A) 의 패턴 형성 시스템을 사용하여, 블록 공중합체 (BCP) 의 지향성 자기 조직화 (DSA) 를 이용하여 웨이퍼가 있는 디바이스층에 디바이스용 패턴 및 웨이퍼 마크를 형성한다. 본 실시형태의 웨이퍼의 쇼트 배열은 도 2(A) 와 동일하지만, 본 실시형태에서는 쇼트 영역 (SA) 에 디바이스용 패턴 (DP1) 대신에 디바이스용 패턴 (DP2) 이 형성되어 있다.
도 12 는, 본 실시형태에 관련된 웨이퍼 (웨이퍼 (W4) 로 한다) 가 있는 디바이스층의 쇼트 영역 (SA) 및 스크라이브 라인 영역 (SL) 에 형성되는 디바이스용 패턴 (DP2) 및 웨이퍼 마크 (44X, 44YA, 44YB) 를 나타낸다. 디바이스용 패턴 (DP2) 은, X 방향으로 주기 px2 로 Y 방향으로 주기 py2 로 배열된 다수의 미소한 홀 (비아 또는 스루홀) (42a) 로 이루어지는 홀 어레이 (42) 를 포함한다. 또한, 홀 (42a) 에는, 후의 공정에서 예를 들어 금속 (예를 들어 구리) 이 충전된다.
일례로서 주기 px2, py2 는 거의 동일하지만, 주기 px2, py2 가 서로 상이해도 된다. 홀 (42a) 의 직경은 주기 px2 의 1/2 이하 정도이다. 일례로서 주기 px2, py2 는, 파장 193 ㎚ 의 액침 리소그래피와, 예를 들어 이른바 더블 패터닝 프로세스를 조합한 경우에 얻어지는 가장 미세한 주기 pmin 의 몇분의 1 정도이다.
본 실시형태에서는, 디바이스용 패턴 (DP2) 의 형성시에, 블록 공중합체가 X 방향 및 Y 방향으로 배열된 복수의 격자점을 형성하도록 자기 조직화가 실시되기 때문에, 웨이퍼 마크의 형성도 복수의 격자점을 형성하도록 자기 조직화가 실시되는 것을 이용한다.
도 13(A) 는, 본 실시형태의 웨이퍼 (W4) 의 스크라이브 라인 영역에 형성되는 X 축의 주기 p1 의 웨이퍼 마크 (44X) 용 레지스트 마크 (RPXB) 를 나타낸다. 일례로서, 레지스트 마크 (RPXB) 는 X 방향 및 Y 방향으로 주기 p5 로 형성된 볼록한 그리드상의 가이드 패턴 (54E) 으로 이루어지는 스페이스 영역 (RPXBb) 과, X 방향 및 Y 방향으로 주기 p5 보다 작은 (예를 들어 주기 p5 의 거의 1/2 정도의) 주기 p6 으로 형성된 볼록한 그리드상의 가이드 패턴 (54F) 으로 이루어지는 라인 영역 (RPXBa) 을 X 방향으로 주기 p1 로 배열한 패턴이다. 주기 p6 은, 파장 193 ㎚ 의 액침 리소그래피에 의한 해상 한계와 거의 동일하다. 가이드 패턴 (54E, 54F) 의 두께는, 레지스트 패턴의 슬리밍 등에 의해 주기 p5, p6 의 몇분의 1 ∼ 10분의 1 정도로 가늘게 가공되어 있다.
본 실시형태에서는, 스페이스 영역의 그리드상의 가이드 패턴 (54E) 사이의 오목부 (70E) 에 블록 공중합체를 포함하는 폴리머층을 형성하고, 이것에 지향성 자기 조직화를 생기게 함으로써, 도 13(B) 에 나타내는 바와 같이 일례로서 각 오목부 (70E) 내에 X 방향으로 3 열로 Y 방향으로 3 행의 주기 p5a 로 친액성의 미소한 원형의 도메인 (62A) 이 형성되고, 대응하는 가이드 패턴 (54E) 과 도메인 (62A) 사이에는, 가이드 패턴 (54E) 에 접촉하는 부분의 친액성 도메인과, 발액성 도메인으로 이루어지는 중간 도메인 (62B) 이 형성된다.
한편, 라인 영역의 그리드상의 가이드 패턴 (54F) 사이의 오목부 (70F) 에 블록 공중합체를 포함하는 폴리머층을 형성하고, 이것에 지향성 자기 조직화를 생기게 함으로써, 도 13(C) 에 나타내는 바와 같이 일례로서 각 오목부 (70F) 내에 X 방향으로 2 열로 Y 방향으로 2 행의 주기 p6a 로 친액성의 미소한 원형의 도메인 (62A) 이 형성되고, 대응하는 가이드 패턴 (54F) 과 도메인 (62A) 사이에는 중간 도메인 (62B) 이 형성된다. 본 실시형태에서는, 일례로서 주기 p5a 는 주기 p5 의 1/3, 주기 p6a 는 주기 p6 의 1/2 이고, 주기 p5a 에 대해 주기 p6a 는 작게 되어 있고, 스페이스 영역의 도메인 (62A) 의 밀도에 대해 라인 영역의 도메인 (62A) 의 밀도가 크게 되어 있다.
그 후, 제 1 실시형태와 동일하게, 도메인 (62A) 을 선택적으로 제거하고, 남겨진 패턴을 마스크로 하여 하층의 하드 마스크층 (도시 생략) 을 에칭하고, 또한 하층의 디바이스층 (도시 생략) 을 에칭함으로써, 도메인 (62A) 부분이 오목부가 된 웨이퍼 마크가 형성된다. 또한, 그 오목부에 예를 들어 금속을 매립함으로써, 도 13(B) 의 도메인 (62A) 의 부분이 금속이 된 스페이스 패턴 영역과, 도 13(C) 의 도메인 (62A) 의 부분이 금속이 된 라인 패턴 영역을 포함하는 웨이퍼 마크가 형성된다. 이 웨이퍼 마크는, 스페이스 패턴 영역과 라인 패턴 영역에서 미소한 원형의 금속 패턴의 밀도가 상이하고, 검출광의 반사율이 상이하기 때문에 노광 장치 (100) 의 웨이퍼 얼라인먼트계 (ALS) 로 검출할 수 있다.
또한, 본 실시형태에 있어서, 스페이스 영역의 도메인 (62A) 의 밀도를 라인 영역의 도메인 (62A) 의 밀도보다 높게 해도 된다.
또, 본 실시형태의 변형예로서, 라인 영역 (RPXBa) 내에는 그리드상의 가이드 패턴 (54F) 을 형성하지 않고, 라인 영역 (RPXBa) 내를 넓은 오목부로 해도 된다. 이 경우에는, 블록 공중합체의 자기 조직화에 의해 라인 영역 (RPXBa) 내는, 도 13(D) 에 나타내는 바와 같이 예를 들어 친액성 도메인 (56E) 과 발액성 도메인 (56F) 이 랜덤으로 배열된다. 또는, 원형의 도메인이 랜덤으로 배열되는 경우도 있다. 그리고, 도메인 (56E) 을 선택적으로 제거함으로써, 라인 영역에는 랜덤인 오목부 (또는 금속) 의 패턴이 형성된다. 이 경우에도, 규칙적으로 배열된 원형의 오목부 (또는 금속) 부분과 랜덤인 오목부 (또는 금속) 부분에서 반사율이 상이하기 때문에, 웨이퍼 얼라인먼트계 (ALS) 로 웨이퍼 마크를 검출할 수 있다.
다음으로, 본 실시형태의 다른 변형예로서, 도 14(A) 에 나타내는 바와 같이 X 방향으로 주기적으로 배열된 복수의 가이드 패턴 (54B) 으로 이루어지는 라인 영역 (RPXCa) 과, 전체면이 레지스트로 덮인 스페이스 영역 (RPXCb) 을 X 방향으로 배열한 레지스트 마크 (RPXC) 를 형성해도 된다. 또, 스페이스 영역 (RPXCb) 은 하지층 (예를 들어 금속층) 으로 해도 된다. 이 경우, 디바이스용 패턴 (도시 생략) 에서는 다수의 홀이 형성된 상태에서 블록 공중합체의 지향성 자기 조직화가 실시된다. 이 때문에, 라인 영역 (RPXCa) 의 가이드 패턴 (54B) 사이의 오목부 (70A) 에 블록 공중합체를 포함하는 폴리머층을 형성하고, 이것에 지향성 자기 조직화를 실시시키면, 일례로서 도 14(B) 에 나타내는 바와 같이 가이드 패턴 (54B) 사이의 중간 도메인 (62B) 중에, 미소한 원형의 친액성 도메인 (62A) 이 X 방향 및 Y 방향으로 규칙적으로 형성된다. 그 후, 상기 예와 동일하게, 도메인 (62A) 을 선택적으로 제거하고, 제거한 부분에 예를 들어 금속을 매립함으로써, 라인 패턴 영역에 미소한 원형의 금속 패턴이 배열되고, 스페이스 패턴 영역에는 패턴이 존재하지 않는 형상의 웨이퍼 마크가 형성된다. 또한, 이 경우에 있어서, 라인 영역 (RPXCa) 은, 상기 서술한 미소한 원형의 친액성 도메인 (62A) 에 한정되지 않고, 라인상의 친액성 도메인 (62A) 및 중간 도메인 (62B) 으로 해도 되고, 도 13(D) 와 같은 친액성 도메인 (56E) 과 발액성 도메인 (56F) 이 랜덤으로 배열된 형태를 적용해도 된다. 이 웨이퍼 마크도 웨이퍼 얼라인먼트계 (ALS) 로 검출할 수 있다.
다음으로, 상기 각 실시형태의 패턴 형성 방법을 이용하여 SRAM 등의 반도체 디바이스 (전자 디바이스) 를 제조하는 경우, 반도체 디바이스는 도 15 에 나타내는 바와 같이, 반도체 디바이스의 기능·성능 설계를 실시하는 스텝 221, 이 설계 스텝에 근거한 마스크 (레티클) 를 제작하는 스텝 222, 반도체 디바이스용 기판 (또는 웨이퍼의 기재) 을 제조하는 스텝 223, 기판 처리 스텝 224, 디바이스 조립 스텝 (다이싱 공정, 본딩 공정, 패키지 공정 등의 가공 프로세스를 포함한다) 225, 및 검사 스텝 226 등을 거쳐 제조된다. 또, 그 기판 처리 스텝 224 는, 상기 실시형태의 패턴 형성 방법을 포함하고, 그 패턴 형성 방법은 노광 장치로 레티클의 패턴을 기판에 노광하는 공정, 노광한 기판을 현상하는 공정, 그리고 현상한 기판의 가열 (큐어) 및 에칭을 실시하는 공정 등을 포함하고 있다.
바꾸어 말하면, 이 디바이스 제조 방법은, 기판 처리 스텝 224 를 포함하고, 이 기판 처리 스텝 224 는 상기 각 실시형태 중 어느 패턴 형성 방법을 이용하여 기판 상에 디바이스용 패턴 및 웨이퍼 마크를 형성하는 공정을 포함하고 있다.
이 디바이스의 제조 방법에 의하면, 노광 장치의 해상 한계보다 미세한 회로 패턴을 포함하는 반도체 디바이스를, 노광 장치를 이용하여 고정밀도로 제조할 수 있다.
또한, 상기 실시형태에서 제조 대상의 디바이스는, SRAM 이외의 DRAM, CPU, DSP 등의 임의의 반도체 디바이스가 가능하다. 또한, 반도체 디바이스 이외의 촬상 소자, MEMS (Microelectromechanical Systems) 등의 전자 디바이스 (마이크로 디바이스) 를 제조할 때에도 상기 실시형태의 패턴 형성 방법이 적용 가능하다.
또, 상기 실시형태에 있어서, 노광 장치로는 액침형이 아닌 드라이형 노광 장치를 사용해도 된다. 또, 자외광을 노광광으로 하는 노광 장치 이외에, 노광광으로서 파장이 수 ㎚ ∼ 수10 ㎚ 정도의 EUV 광 (Extreme Ultraviolet Light) 을 사용하는 EUV 노광 장치, 또는 전자빔을 노광광으로 하는 전자빔 노광 장치 등을 사용해도 된다.
또, 상기 실시형태에서는, 블록 공중합체로서 (PS-b-PMMA) 로 이루어지는 디블록 공중합체가 사용되고 있다. 그 외에 블록 공중합체로서 사용 가능한 것으로는, 예를 들어 폴리(스티렌-b-비닐피리딘), 폴리(스티렌-b-부타디엔), 폴리(스티렌-b-이소프렌), 폴리(스티렌-b-메틸메타크릴레이트), 폴리(스티렌-b-알케닐 방향족), 폴리(이소프렌-b-에틸렌옥사이드), 폴리(스티렌-b-(에틸렌-프로필렌)), 폴리(에틸렌옥사이드-b-카프로락톤), 폴리(부타디엔-b-에틸렌옥사이드), 폴리(스티렌-b-t-부틸(메트)아크릴레이트), 폴리(메틸메타크릴레이트-b-t-부틸메타크릴레이트), 폴리(에틸렌옥사이드-b-프로필렌옥사이드), 폴리(스티렌-b-테트라하이드로푸란), 폴리(스티렌-b-이소프렌-b-에틸렌옥사이드), 폴리(스티렌-b-디메틸실록산), 혹은 폴리(메틸메타크릴레이트-b-디메틸실록산), 또는 이들의 블록 공중합체 중 적어도 1 개를 포함하는 조합 등의 디블록 또는 트리블록의 공중합체 등이 있다. 또한, 블록 공중합체로서 랜덤 공중합체도 사용 가능하다.
블록 공중합체는, 추가적인 처리를 실시할 수 있는 전체적인 분자량 및 다분산성을 갖는 것이 바람직하다.
또, 블록 공중합체를 포함하는 폴리머층의 도포는, 이 폴리머층을 용매에 녹인 액체를 도포한 후에 예를 들어 용매를 휘발시키는 용매 캐스팅법으로 실시할 수도 있다. 이 경우에 사용할 수 있는 용매는, 블록 공중합체의 성분, 및 가령 사용하는 경우에는 여러 가지 첨가물의 용해도 조건에 따라 변화한다. 이들 성분 및 첨가물에 대한 예시적인 캐스팅 용매에는, 프로필렌글리콜모노메틸에테르아세테이트 (PGMEA), 에톡시에틸프로피오네이트, 아니솔, 락트산에틸, 2-헵타논, 시클로헥사논, 아세트산아밀, γ-부티로락톤 (GBL), 톨루엔 등이 포함된다.
또, 블록 공중합체를 포함하는 폴리머층에 첨가 가능한 첨가물은, 부가적인 폴리머 (호모 폴리머, 별형 폴리머 및 공중합체, 초분기 폴리머, 블록 공중합체, 그래프트 공중합체, 초분기 공중합체, 랜덤 공중합체, 가교 폴리머, 그리고 무기 함유 폴리머를 포함한다), 소분자, 나노 입자, 금속 화합물, 무기 함유 분자, 계면활성제, 광산 발생제, 열산 발생제, 염기 소광제, 경화제, 가교제, 사슬 연장제, 및 전술한 것 중 적어도 1 개를 포함하는 조합으로 이루어지는 군에서 선택할 수 있다. 여기서, 1 개 또는 복수의 첨가물은, 블록 공중합체와 함께 회합 (associate) 하여, 1 개 또는 복수의 자기 조직화 도메인의 부분을 형성한다.
또한, 본 발명은 상기 서술한 실시형태에 한정되지 않고, 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지 구성을 취할 수 있다.
R1, R2 : 레티클
W, W1 :웨이퍼 (기판)
ALS : 웨이퍼 얼라인먼트계
SL : 스크라이브 라인 영역
SA : 쇼트 영역
RPX, RPYB : 레지스트 마크
DL1 : 디바이스층
44X, 44YA, 44YB : 웨이퍼 마크
44Xa, 44Ya : 라인 패턴 영역
44Xb, 44Yb : 스페이스 패턴 영역
46X, 46YB : 마크 패턴
50 : 기재
52 : 하드 마스크층
54 : 레지스트층
54B, 54C : 가이드 패턴
56 : BCP 를 포함하는 폴리머층
56A : 친액성 도메인
56B : 발액성 도메인
58X, 58Y : 금속의 라인 패턴
70A, 70B : 오목부
100 : 노광 장치

Claims (15)

  1. 기판의 마크 형성 영역 상에 오목부를 형성하는 것과,
    상기 오목부에 블록 공중합체를 포함하는 폴리머층을 도포하는 것과,
    상기 오목부의 상기 폴리머층에 자기 조직화 영역을 형성시키는 것과,
    상기 자기 조직화 영역의 일부를 선택적으로 제거하는 것과,
    상기 일부가 제거된 상기 자기 조직화 영역을 이용하여 위치 결정용 마크를 형성하는 것을 포함하는 것을 특징으로 하는 마크 형성 방법.
  2. 제 1 항에 있어서,
    상기 마크 형성 영역 상에 상기 오목부를 포함하는 마크가 형성되고,
    상기 마크는, 제 1 방향으로 주기적으로 배열된 각각 오목부를 포함하는 복수의 라인 패턴 영역과, 상기 복수의 라인 패턴 영역 사이의 각각 오목부를 포함하는 적어도 하나의 스페이스 패턴 영역을 포함하고,
    상기 오목부의 상기 폴리머층에 자기 조직화 영역을 형성시킬 때, 상기 라인 패턴 영역 내의 상기 오목부에 형성하는 자기 조직화 영역의 주기 방향과, 상기 스페이스 패턴 영역 내의 상기 오목부에 형성하는 자기 조직화 영역의 주기 방향을 상이하게 하는 것을 특징으로 하는 마크 형성 방법.
  3. 제 2 항에 있어서,
    상기 마크는, 상기 복수의 라인 패턴 영역 중 적어도 하나에 상기 제 1 방향으로 제 1 주기로 배열된 볼록한 라인상(狀)의 복수의 제 1 가이드 패턴과, 상기 스페이스 패턴 영역에 상기 제 1 방향에 직교하는 제 2 방향으로 제 2 주기로 배열된 볼록한 라인상의 복수의 제 2 가이드 패턴을 포함하고,
    상기 오목부에 상기 폴리머층을 도포할 때, 상기 복수의 제 1 가이드 패턴 사이의 복수의 제 1 오목부, 및 상기 복수의 제 2 가이드 패턴 사이의 복수의 제 2 오목부에 상기 폴리머층을 도포하고,
    상기 폴리머층에 자기 조직화 영역을 형성시킬 때, 상기 복수의 제 1 오목부의 상기 폴리머층에 상기 제 1 방향으로 주기성을 갖는 자기 조직화 영역을 형성하고, 상기 복수의 제 2 오목부의 상기 폴리머층에 상기 제 2 방향으로 주기성을 갖는 자기 조직화 영역을 형성하는 것을 특징으로 하는 마크 형성 방법.
  4. 제 3 항에 있어서,
    상기 복수의 제 2 가이드 패턴의 상기 제 1 방향의 에지부가 상기 복수의 제1 가이드 패턴 중의 단부의 제 1 가이드 패턴에 접속되어 있는 것을 특징으로 하는 마크 형성 방법.
  5. 제 1 항에 있어서,
    상기 마크 형성 영역 상에 상기 오목부를 포함하는 마크가 형성되고,
    상기 마크는, 제 1 방향으로 주기적으로 배열된 각각 오목부를 포함하는 복수의 제 1 라인 패턴 영역과, 상기 제 1 방향에 직교하는 제 2 방향으로 주기적으로 배열된 각각 오목부를 포함하는 복수의 제 2 라인 패턴 영역을 포함하고,
    상기 오목부의 상기 폴리머층에 자기 조직화 영역을 형성시킬 때, 상기 복수의 제 1 라인 패턴 영역 내의 상기 오목부에 형성하는 자기 조직화 영역의 주기 방향과, 상기 복수의 제 2 라인 패턴 영역 내의 상기 오목부에 형성하는 자기 조직화 영역의 주기 방향을 상이하게 하는 것을 특징으로 하는 마크 형성 방법.
  6. 제 5 항에 있어서,
    상기 마크는, 상기 복수의 제 1 라인 패턴 영역 중 적어도 하나에 상기 제 1 방향으로 제 1 주기로 배열된 볼록한 라인상의 복수의 제 1 가이드 패턴과, 상기 복수의 제 2 라인 패턴 영역 중 적어도 하나에 상기 제 2 방향으로 제 2 주기로 배열된 볼록한 라인상의 복수의 제 2 가이드 패턴을 포함하고,
    상기 오목부에 상기 폴리머층을 도포할 때, 상기 복수의 제 1 가이드 패턴 사이의 복수의 제 1 오목부, 및 상기 복수의 제 2 가이드 패턴 사이의 복수의 제 2 오목부에 상기 폴리머층을 도포하고,
    상기 폴리머층에 자기 조직화 영역을 형성시킬 때, 상기 복수의 제 1 오목부의 상기 폴리머층에 상기 제 1 방향으로 주기성을 갖는 자기 조직화 영역을 형성하고, 상기 복수의 제 2 오목부의 상기 폴리머층에 상기 제 2 방향으로 주기성을 갖는 자기 조직화 영역을 형성하는 것을 특징으로 하는 마크 형성 방법.
  7. 제 6 항에 있어서,
    상기 마크는, 상기 마크 형성 영역에 마크 이미지를 노광함으로써 형성되고,
    상기 마크 이미지를 형성할 때 상기 제 1 방향의 해상도에 비해 상기 제 2 방향의 해상도를 낮게 설정하고,
    상기 복수의 제 1 가이드 패턴의 제 1 주기에 비해 상기 복수의 제 2 가이드 패턴의 제 2 주기를 크게 설정하는 것을 특징으로 하는 마크 형성 방법.
  8. 제 1 항에 있어서,
    상기 마크 형성 영역 상에 상기 오목부를 포함하는 마크가 형성되고,
    상기 마크는, 오목부를 포함하는 라인 패턴 영역과, 상기 라인 패턴 영역에 인접하는 오목부를 포함하는 인접 영역을 포함하고,
    상기 자기 조직화 영역의 일부를 선택적으로 제거할 때, 상기 라인 패턴 영역에 형성된 자기 조직화 영역에 남겨진 오목부의 밀도와, 상기 인접 영역에 형성된 자기 조직화 영역에 남겨진 오목부의 밀도가 상이한 것을 특징으로 하는 마크 형성 방법.
  9. 제 1 항에 있어서,
    상기 기판은, 제 1 방향으로 가장 미세한 주기를 갖는 회로 패턴이 형성되는 제 1 마크 형성층과, 상기 제 1 방향에 직교하는 제 2 방향으로 가장 미세한 주기를 갖는 회로 패턴이 형성되는 제 2 마크 형성층을 갖고,
    상기 기판의 상기 제 1 마크 형성층에, 상기 폴리머층에 상기 제 1 방향으로 주기적으로 형성된 자기 조직화 영역의 일부를 제거해 얻어진 제 1 마스크층을 개재하여 상기 제 1 방향으로 주기적으로 배열된 마크를 형성하고,
    상기 기판의 상기 제 2 마크 형성층에, 상기 폴리머층에 상기 제 2 방향으로 주기적으로 형성된 자기 조직화 영역의 일부를 제거해 얻어진 제 2 마스크층을 개재해 상기 제 2 방향으로 주기적으로 배열된 마크를 형성하는 것을 특징으로 하는 마크 형성 방법.
  10. 기판의 마크 형성 영역에 형성된 위치 결정용 마크로서,
    상기 마크는, 제 1 방향으로 주기적으로 형성된 복수의 라인 패턴 영역과, 상기 복수의 라인 패턴 영역 사이의 적어도 하나의 스페이스 패턴 영역을 포함하고,
    상기 라인 패턴 영역 내에 광학적으로 해상되지 않는 제 1 구조가 형성되고, 상기 스페이스 패턴 영역 내에 광학적으로 해상되지 않는 제 2 구조가 형성되고, 상기 제 1 구조의 주기 방향과 상기 제 2 구조의 주기 방향이 상이한 것을 특징으로 하는 마크.
  11. 제 10 항에 있어서,
    상기 복수의 라인 패턴 영역 내에 각각 상기 제 1 방향으로 주기적으로 형성된 복수의 라인상 패턴 사이에 상기 제 1 방향으로 주기적으로 상기 제 1 구조가 형성되고,
    상기 복수의 스페이스 패턴 영역 내에 각각 상기 제 1 방향에 직교하는 제 2 방향으로 주기적으로 형성된 복수의 라인상 패턴 사이에 상기 제 2 방향으로 주기적으로 상기 제 2 구조가 형성된 것을 특징으로 하는 마크.
  12. 제 10 항에 있어서,
    상기 마크는, 제 1 방향으로 주기적으로 배열된 복수의 제 1 라인 패턴 영역과, 상기 제 1 방향에 직교하는 제 2 방향으로 주기적으로 배열된 복수의 제 2 라인 패턴 영역을 포함하고,
    상기 복수의 제 1 라인 패턴 영역 내에 각각 상기 제 1 방향으로 주기적으로 광학적으로 해상되지 않는 제 1 구조가 형성되고, 상기 복수의 제 2 라인 패턴 영역 내에 각각 상기 제 2 방향으로 주기적으로 광학적으로 해상되지 않는 제 2 구조가 형성되고,
    상기 제 1 구조의 주기와 상기 제 2 구조의 주기가 상이한 것을 특징으로 하는 마크.
  13. 노광광으로 패턴을 조명하고, 상기 노광광으로 상기 패턴 및 투영 광학계를 통해 기판을 노광하는 노광 장치에 있어서,
    상기 기판에 형성된 마크를 편광 상태가 제어 가능한 조명광으로 조명하는 마크 조명계와,
    상기 마크로부터의 광을 수광하여 상기 마크를 검출하는 검출부와,
    상기 마크에 상기 조명광으로는 해상할 수 없는 구조가 포함되어 있을 때, 상기 구조의 주기 방향에 따라 상기 조명광의 편광 상태를 제어하는 제어계를 구비하는 것을 특징으로 하는 노광 장치.
  14. 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 마크 형성 방법을 이용하여 기판에 층간의 위치 맞춤용 마크를 형성하는 것과,
    상기 위치 맞춤용 마크를 이용하여 위치 맞춤을 실시하고, 상기 기판을 노광하는 것과,
    상기 노광된 기판을 처리하는 것을 포함하는, 디바이스 제조 방법.
  15. 제 13 항에 기재된 노광 장치를 이용하여 감광성 기판을 노광하는 것과,
    상기 노광된 감광성 기판을 처리하는 것을 포함하는, 디바이스 제조 방법.
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