KR20150019887A - 소스 팔로워를 포함하는 이미지 센서 - Google Patents

소스 팔로워를 포함하는 이미지 센서 Download PDF

Info

Publication number
KR20150019887A
KR20150019887A KR20130097320A KR20130097320A KR20150019887A KR 20150019887 A KR20150019887 A KR 20150019887A KR 20130097320 A KR20130097320 A KR 20130097320A KR 20130097320 A KR20130097320 A KR 20130097320A KR 20150019887 A KR20150019887 A KR 20150019887A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
voltage
source follower
source
conductivity type
Prior art date
Application number
KR20130097320A
Other languages
English (en)
Other versions
KR102131327B1 (ko
Inventor
히로시게 고토
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130097320A priority Critical patent/KR102131327B1/ko
Priority to US14/459,385 priority patent/US9209212B2/en
Publication of KR20150019887A publication Critical patent/KR20150019887A/ko
Application granted granted Critical
Publication of KR102131327B1 publication Critical patent/KR102131327B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

소스 팔로워를 포함하는 이미지 센서가 개시된다. 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터는 소스 및 드레인 사이에 제1 및 제2 반도체층, 차단 구조체를 포함하는 채널 구조체를 포함할 수 있다. 제1 반도체층은 소스 팔로워 트랜지스터의 게이트 절연층으로 제1 깊이 이상 떨어져 있을 수 있다. 캐리어는 제1 반도체층을 통해서 소스 팔로워 트랜지스터의 소스로부터 드레인으로 이동할 수 있다.

Description

소스 팔로워를 포함하는 이미지 센서{Image sensor comprising source follower}
본 발명의 기술적 사상은 소스 팔로워를 포함하는 이미지 센서에 관한 것으로서, 자세하게는 광 감지 소자가 축적한 전하에 따른 전압이 게이트에 인가되는 소스 팔로워 트랜지스터를 포함하는 이미지 센서에 관한 것이다.
피사체를 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용된다. 이러한 이미지 센서는 픽셀 어레이를 구비할 수 있고, 빛이 피사체로부터 모듈 렌즈를 통해서 픽셀 어레이에 입사될 수 있다. 픽셀 어레이는 복수개의 픽셀을 포함할 수 있고, 각각의 픽셀은 광 감지 소자를 포함한다. 광 감지 소자는 흡수되는 빛의 세기에 따라 전기적 신호를 발생시킬 수 있으며, 예컨대 포토다이오드는 빛을 흡수함에 따라 전류를 발생시킬 수 있다.
픽셀은 광 감지 소자가 발생시킨 전기적 신호를 처리하는 회로를 포함할 수 있다. 예컨대, 픽셀은 하나이상의 트랜지스터들을 포함할 수 있으며, 트랜지스터들 중 일부는 픽셀 어레이의 외부로부터 수신되는 신호에 따른 전압이 게이트에 인가됨으로써 제어될 수 있다. 또한, 트랜지스터들 중 일부는 광 감지 소자가 발생시킨 전기적 신호를 증폭시킬 수 있고, 예컨대 소스 팔로워 트랜지스터는 게이트에 인가된 전압에 따른 전압을 소스로 출력할 수 있다. 이미지 센서가 출력하는 신호는 소스 팔로워 트랜지스터가 출력하는 전압의 에러가 감소할수록 광 감지 소자가 흡수한 빛의 세기를 더 정확하게 반영할 수 있다. 또한, 이미지 센서가 소비하는 전력은 소스 팔로워 트랜지스터가 소비하는 전력이 줄어들 수록 감소할 수 있다.
본 발명의 기술적 사상은 소스 팔로워를 포함하는 이미지 센서에 관한 것으로서, 출력하는 전압의 에러를 감소시키는 소스 팔로워 또는 소비하는 전력을 감소시킨 소스 팔로워를 포함하는 이미지 센서를 제공한다.
본 발명의 기술적 사상의 일면에 따른 이미지 센서는, 광 감지소자가 축적한 전하에 따른 전압이 인가되는 게이트, 상기 게이트 아래에 형성된 게이트 절연층, 제1 도전형의 소스 및 드레인, 상기 소스 및 드레인과 양단이 연결되고 캐리어가 상기 소스로부터 상기 드레인으로 이동하는 채널이 형성되는 상기 제1 도전형의 제1 반도체층 및 상기 게이트 절연층 및 상기 제1 반도체층 사이에 형성된 상기 제1 도전형과 다른 제2 도전형의 제2 반도체층을 포함하는 소스 팔로워 트랜지스터를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 소스 팔로워 트랜지스터는 상기 소스와 상기 제2 반도체층 사이에 상기 캐리어의 이동을 차단하는 차단 구조체를 더 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 차단 구조체는 상기 소스 및 상기 제2 반도체층 사이에 형성된 얇은 트랜치 격리(STI)일 수 있고, 상기 STI는 절연 물질을 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 차단 구조체는 상기 소스 및 상기 제2 반도체 층 사이에서 제2 도전형으로 형성될 수 있고, 상기 차단 구조체의 제2 도전형 불순물 농도는 상기 제2 반도체층의 제2 도전형 불순물 농도보다 높을 수 있다.
본 발명의 예시적 실시예에 따라, 상기 소스 팔로워 트랜지스터는 상기 제1 반도체층 내에서 상기 차단 구조체의 아래에 형성된 제1 도전형의 통과 영역을 더 포함할 수 있고, 상기 통과 영역의 제1 도전형 불순물 농도는 상기 제1 반도체층의 제1 도전형 불순물 농도보다 높을 수 있다.
본 발명의 예시적 실시예에 따라, 상기 이미지 센서는 상기 제2 도전형의 바디를 더 포함할 수 있고, 상기 제1 반도체층은 일면에서 상기 제2 반도체층과 제1 pn 접합을 형성할 수 있고, 다른 일면에서 상기 바디와 제2 pn 접합을 형성할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 제1 반도체층은 상기 제1 및 제2 pn 접합에 의해 상기 제1 반도체층이 완전 공핍 되도록 하는 제1 도전형 불순물 농도를 가질 수 있고, 상기 제2 반도체층은 상기 제1 pn 접합에 의해 상기 제2 반도체층이 완전 공핍 되도록 하는 제2 도전형 불순물 농도를 가질 수 있다.
본 발명의 예시적 실시예에 따라, 상기 제1 도전형은 n-형일 수 있고, 상기 제2 도전형은 n-형일 수 있다.
본 발명의 예시적 실시예에 따라, 상기 이미지 센서는 상기 드레인에 상기 게이트 및 상기 드레인 사이의 전압이 상기 소스 팔로워 트랜지스터의 문턱 전압보다 낮도록 하는 제1 전압을 상기 드레인에 인가하는 전압 공급 회로를 더 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 제1 전압은 직류 전압일 수 있다.
본 발명의 기술적 사상의 다른 일면에 따른 이미지 센서는, 광 감지소자가 축적한 전하에 따른 전압이 인가되는 게이트, 상기 게이트 아래에 형성된 게이트 절연층, 제1 도전형의 소스 및 드레인 및 상기 소스 및 드레인과 양단이 연결되고 상기 게이트 절연층과 접하는 채널 구조체을 포함하는 소스 팔로워 트랜지스터를 포함할 수 있고, 캐리어가 상기 채널 구조체 중 상기 게이트 절연층으로부터 제1 깊이 이상 떨어진 채널을 통해서 상기 소스로부터 상기 드레인으로 이동할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 채널 구조체는 상기 소스 및 드레인과 양단이 연결된 상기 제1 도전형의 제1 반도체층 및 상기 게이트 절연층 및 상기 제1 반도체층 사이에 형성된 상기 제1 도전형과 다른 제2 도전형의 제2 반도체층을 포함할 수 있고, 상기 캐리어는 상기 제1 반도체층을 통해서 상기 소스로부터 상기 드레인으로 이동할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 채널 구조체는 상기 소스와 상기 상기 제2 반도체층 사이에 상기 캐리어의 이동을 차단하는 차단 구조체를 더 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 게이트 및 상기 드레인 사이의 전압이 상기 소스 팔로워 트랜지스터의 문턱 전압보다 낮도록 하는 제1 전압을 상기 드레인에 인가하는 전압 공급 회로를 더 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 이미지 센서는 복수개의 픽셀들을 포함하는 픽셀 어레이를 포함할 수 있고, 상기 픽셀들 각각은 상기 소스 팔로워 트랜지스터를 포함할 수 있고, 상기 픽셀들에 포함된 상기 소스 팔로워 트랜지스터들의 상기 드레인들은 서로 배선될 수 있고, 상기 제1 전압은 직류 전압일 수 있다.
상기 소스 팔로워를 포함하는 이미지 센서에 따르면, 소프 팔로워는 채널에 미치는 랜덤 노이즈의 영향을 감소시킬 수 있고, 높은 문턱전압을 가짐에 따라 상대적으로 낮은 전력 소비를 가질 수 있다.
도 1은 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터의 구조를 간략하게 나타내는 단면도이다.
도 2는 본 발명의 예시적 실시예에 따른 이미지 센서를 나타내는 도면이다.
도 3은 본 발명의 예시적 실시예에 따른 픽셀의 구조를 간략하게 회로도이다.
도 4는 예시적인 MOS 트랜지스터의 포화 영역 및 선형 영역을 나타내는 그래프이다.
도 5는 본 발명의 예시적 실시예에 따라 소스 팔로워 트랜지스터의 드레인의 전압의 특징을 설명하기 위한 그래프이다.
도 6은 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터의 구조를 나타내는 단면도이다.
도 7은 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터의 구조를 간략하게 나타내는 단면도이다.
도 8a 및 8b는 도 7의 소스 팔로워 트랜지스터의 서로 다른 지점들에서 수직 방향을 따라서 에너지 대역을 나타낸 대역도(band diagram)들이다.
도 9는 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터의 구조를 간략하게 나타내는 단면도이다.
도 10은 도 9의 소스 팔로워 트랜지스터의 한 지점에서 수직 방향을 따라서 에너지 대역을 나타낸 대역도이다.
도 11은 본 발명의 예시적 실시예에 다른 소스 팔로워 트랜지스터의 구조를 간략하게 나타내는 도면이다.
도 12는 도 11의 소스 팔로워 트랜지스터의 한 지점에서 수직 방향을 따라서 에너지 대역을 나타낸 대역도이다.
도 13은 본 발명의 예시적 실시예에 따라 소스 팔로워 트랜지스터를 제조하는 방법을 나타내는 도면이다.
도 14는 본 발명의 예시적 실시예에 따른 이미지 센서를 포함하는 시스템을 나타내는 블록도이다.
도 15는 본 발명의 예시적 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 출원에서 사용된 소스 팔로워 및 소스 팔로워 트랜지스터는 동일한 것을 지칭하는 것이며, 트랜지스터의 게이트, 소스 및 드레인은 각각 게이트 영역, 소스 영역 및 드레인 영역과 동일한 것을 지칭한다. 또한, 본 출원의 도면은 본 발명의 특징을 나타내기 위하여 스케일이 과장되어 도시되고, 도면에 나타난 서로 다른 부분들의 비율은 본 발명을 제한하지 않는다.
도 1은 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터의 구조를 간략하게 나타내는 단면도이다. 도 1에 도시된 바와 같이, 소스 팔로워 트랜지스터(130)는 게이트(10), 게이트 절연층(15), 소스(20), 드레인(30), 채널 구조체(40) 및 바디(50)를 포함한다. 소스(20) 및 드레인(30)은 제1 도전형의 캐리어를 포함할 수 있다. 게이트(10)는 도전성의 물질을 포함할 수 있고, 게이트 절연층(15)은 게이트(10)와 채널 구조체(40) 사이를 절연시키기 위해 절연체를 포함할 수 있다. 바디(50)는 제2 도전형의 캐리어를 포함할 수 있고, 접지 전압이 바디(50)에 인가될 수 있다.
소스 팔로워 트랜지스터(130)의 게이트(10)에 인가되는 전압에 따라 소스(20)로부터 드레인(30)으로 캐리어가 이동하는 통로인 채널이 형성될 수 있다. 본 발명의 예시적 실시예에 따라, 채널은 채널 구조체(40)내에서 게이트 절연층(15)으로부터 떨어진 부분에서 형성될 수 있다. 예컨대, 채널은 게이트 절연층(15)로부터 도 2에 도시된 제1 깊이(T)이상 떨어진 부분에서 형성될 수 있고, 제1 깊이(T)는 약 300A 내지 2000A의 범위 내에 있을 수 있다. 이에 따라, 형성된 채널에 미치는 랜덤 노이즈의 영향이 감소될 수 있다. 또한, 채널 구조체(40)은 소스 팔로워 트랜지스터의 문턱 전압을 높이기 위해 제2 도전형의 불순물이 주입된 부분을 포함할 수 있다. 이에 따라, 소스 팔로워 트랜지스터(130)의 드레인(30)에 인가되는 전압, 즉 소스 팔로워 트랜지스터(130)가 포화 영역(saturation region)에서 동작하도록 하는 전압이 낮아질 수 있다.
도 2는 본 발명의 예시적 실시예에 따른 이미지 센서를 나타내는 도면이다. 도 2에 도시된 바와 같이, 모듈 렌즈(2000)는 빛을 굴절시켜 이미지 센서(1000)에 입사시킬 수 있다. 이미지 센서(1000)는 입사된 빛에 따른 데이터(DATA)를 출력할 수 있고, 출력된 데이터는 이미지 프로세서 등에 의해 이미지 데이터로 가공될 수 있다.
도 2에 도시된 바와 같이, 이미지 센서(1000)는 픽셀 어레이(1100), 로우 드라이버(1220), 리드 회로(1240), 컨트롤러(1260) 및 전압 공급 회로(1280)를 포함할 수 있다. 픽셀 어레이(1100)는 복수개의 픽셀(100)들을 포함할 수 있다. 픽셀(100)은 광 감지 소자를 포함할 수 있고, 광 감지 소자는 흡수한 빛의 세기에 따른 전기적 신호를 발생시킬 수 있다. 픽셀(100)은 로우 드라이버(1220)가 출력하는 로우 신호(R_SIG)에 의해 제어될 수 있다. 예컨대, 픽셀(100)은 적어도 하나의 트랜지스터를 포함할 수 있고, 트랜지스터의 게이트는 로우 신호(R_SIG)에 연결될 수 있다. 또한, 픽셀(100)은 광 감지소자가 발생시킨 전기적 신호를 증폭시키는 트랜지스터를 포함할 수 있고, 예컨대 도 1에 도시된 소스 팔로워 트랜지스터(130)를 포함할 수 있다.
픽셀 어레이(1100)의 한 행에 포함된 픽셀(100)들은 동일한 로우 신호(R_SIG)에 의해 제어될 수 있다. 픽셀(100)은 광 감지 소자가 발생시킨 전기적 신호에 따른 신호를 출력할 수 있다. 예컨대, 픽셀 어레이(1100)의 한 열에 포함된 픽셀(100)들은 동일한 신호 라인을 통해서 출력 전압(V_OUT)을 픽셀 어레이(1100)의 외부로 출력할 수 있다.
로우 드라이버(1220)는 컨트롤러(1260)에 의해 제어될 수 있고, 로우 신호(R_SIG)를 출력하여 픽셀 어레이(1100)에 포함된 각각의 픽셀(100)을 제어할 수 있다. 예컨대, 로우 드라이버(1220)는 픽셀(100)의 광 감지 소자가 빛을 흡수하여 발생시킨 전기적 신호가 전달되는 노드를 리셋시키거나 발생된 전기적 신호를 픽셀의 외부로 이동시키는 것을 로우 신호(R_SIG)를 통해서 제어할 수 있다.
리드 회로(1240)는 픽셀 어레이(1100)로부터 출력 전압(V_OUT)을 수신할 수 있고, 출력 전압(V_OUT)에 따른 데이터(DATA)를 출력할 수 있다. 예컨대, 리드 회로(1240)는 ADC(analog to digital converter)를 포함할 수 있고, ADC는 아날로그 신호인 출력 전압(V_OUT)을 입력 받아 디지털 신호인 데이터(DATA)를 출력할 수 있다. 컨트롤러(1260)는 적어도 하나의 제어 신호를 출력할 수 있고, 제어 신호를 통해서 로우 드라이버(1220) 및 리드 회로(1240)를 제어할 수 있다.
전압 공급 회로(1280)는 픽셀 어레이(1100)에 전압을 공급할 수 있다. 예컨대, 도 2에 도시된 바와 같이, 전압 공급 회로(1280)는 제1 및 제2 전압(V_1, V_2)을 생성하여 픽셀 어레이(1100)로 공급할 수 있다. 제1 및 제2 전압(V_1, V_2)은 직류 전압일 수 있고, 픽셀 어레이(1100)의 픽셀(100)이 포함하는 트랜지스터에 제1 및 제2 전압(V_1, V_2)가 인가될 수 있다.
도 3은 본 발명의 예시적 실시예에 따른 픽셀의 구조를 간략하게 회로도이다. 도 2 및 도 3을 참조하면, 픽셀(100)은 로우 신호(R_SIG)에 의해 제어될 수 있으며, 출력 전압(V_OUT)을 출력할 수 있다. 도 3에 도시된 바와 같이, 픽셀(100)은 포토다이오드(110), 전달 트랜지스터(120), 소스 팔로워 트랜지스터(130), 선택 트랜지스터(140) 및 리셋 트랜지스터(150)를 포함할 수 있다. 또한, 픽셀(100)이 로우 드라이버(1220)로부터 수신하는 로우 신호(R_SIG)는 리셋 신호(Rx), 전달 신호(Tx) 및 선택 신호(Sx)를 포함할 수 있다. 픽셀(100)에 포함된 트랜지스터는 MOS 트랜지스터일 수 있고, 도 3은 픽셀(100)이 NMOS 트랜지스터를 포함하는 것을 도시한다.
전술한 바와 같이, 픽셀(100)은 빛을 흡수하여 전기적 신호를 발생시키는 광 감지 소자를 포함할 수 있고, 예컨대 광 감지 소자는 포토다이오드(photodiode), 포토게이트(photogate) 또는 포토트랜지스터(phototransistor) 등이 될 수 있다. 이하에서, 본 발명의 예시적 실시예들은 광 감지 소자가 도 3에 도시된 바와 같이 포토다이오드(110)인 것으로 설명되지만, 본 발명이 이에 제한되는 것은 아니다.
전달 트랜지스터(120)는 전달 신호(Tx)에 따라, 광 감지 소자(110)가 축적한 전하를 플로팅 디퓨전(FD)으로 통과시키거나 차단할 수 있다. 예컨대, 광 감지 소자(110)가 빛을 흡수하여 전하를 축적하는 동안, 전달 트랜지스터(120)의 게이트에는 전달 트랜지스터(120)를 턴-오프시킬 수 있는 전압의 전달 신호(Tx)가 인가될 수 있다. 또한, 광 감지 소자(110)가 일정시간 동안 전하를 축적하면, 전달 트랜지스터(120)의 게이트에는 전달 트랜지스터(120)를 턴-온시킬 수 있는 전압의 전달 신호(Tx)가 인가될 수 있다.
소스 팔로워 트랜지스터(130)는 플로팅 디퓨전(FD)의 전압을 증폭시킬 수 있고, 선택 트랜지스터(140)는 선택 신호(Sx)에 따라, 증폭된 전압을 선택적으로 출력할 수 있다. 리셋 트랜지스터(124)는 리셋 신호(Rx)에 따라 플로팅 디퓨전(FD) 및 제2 전압(V_2)을 서로 연결하거나 차단시킴으로써, 플로팅 디퓨전(FD)의 전압을 제2 전압(V_2)에 근접한 리셋 전압으로 설정할 수 있다. 이와 같이, 광 감지 소자(110)가 빛을 흡수하여 변환시킨 전기적 신호를 증폭하는 구성요소를 포함하는 픽셀(100)을 APS(active pixel sensor)라고 칭한다.
도 3에 도시된 바와 같이, 소스 팔로워 트랜지스터(130)의 게이트에 플로팅 디퓨전(FD)의 전압이 인가될 수 있고, 드레인에 제1 전압(V_1)이 인가될 수 있다. 이에 따라, 소스 팔로워 트랜지스터(130)는 플로팅 디퓨전(FD)의 전압에 따른 전압을 드레인을 통해 출력할 수 있다.
도 2 및 3을 참조하면, 제1 및 제2 전압(V_1, V_2)은 이미지 센서(1000)의 전압 공급 회로(1280)에 의해 생성될 수 있고, 각각 직류 전압일 수 있다. 제2 전압(V_2)은 리셋 트랜지스터(150)를 통해서 플로팅 디퓨전(FD)를 리셋시키기 위한 것으로서, 플로팅 디퓨전(FD)의 리셋은 전달 트랜지스터(120)가 턴-오프된 상태에서 이루어지므로, 리셋 이전의 플로팅 디퓨전(FD)에 갇혀있던 전하의 이동에 따른 전류가 흐를 수 있다.
반면, 제1 전압(V_1)은 소스 팔로워 트랜지스터(130)의 드레인에 인가되는 전압으로서, 소스 팔로워 트랜지스터(130)가 포화 영역에 동작하도록 한다. 즉, 소스 팔로워 트랜지스터(130)의 소스 및 드레인 사이에 일정한 드레인 전류가 지속적으로 흐를 수 있다. 따라서, 전압 공급 회로(1280)는 제2 전압(V_2)을 공급하는 라인 보다 제1 전압(V_1)을 공급하는 라인을 통해서 더 많은 전류를 공급할 수 있다.
한편, 도 3의 우측에 도시된 바와 같이, 픽셀(100)에 포함된 소스 팔로워 트랜지스터(130)의 게이트, 소스 및 드레인의 전압을 각각 V_G, V_S 및 V_D라고 한다. V_G, V_S 및 V_D는 접지전압을 기준으로 소스 팔로워 트랜지스터(130)의 게이트, 소스 및 드레인의 전압을 각각 나타낸다. 소스 팔로워 트랜지스터(130)의 동작은 도 4 및 5를 참조하여 이하에서 상세하게 설명된다. 도 3에 도시된 픽셀(100)의 회로도는 예시일 뿐이며, 본 발명이 도 3에 도시된 회로도에 따른 픽셀(100) 및 이를 포함하는 이미지 센서(1000)에 제한되는 것은 아니다.
도 4는 예시적인 MOS 트랜지스터의 포화 영역 및 선형 영역을 나타내는 그래프이다. 도 4에서, V_DS는 MOS 트랜지스터의 드레인 및 소스 사이의 전압을 나타내고, V_GS는 MOS 트랜지스터의 게이트 및 소스 사이의 전압을 나타낸다. 또한, Vth는 MOS 트랜지스터의 문턱 전압을 나타내고, I_D는 MOS 트랜지스터의 드레인 전류를 나타낸다.
도 4에 도시된 바와 같이, 포화 영역(A)은 MOS 트랜지스터의 게이트 및 소스 사이 전압(V_GS)에서 문턱 전압(Vth)을 뺀 전압값이 MOS 트랜지스터의 드레인 및 소스 사이 전압(V_DS)보다 작은 영역으로 정의될 수 있다. 또한, 선형 영역(B)은 MOS 트랜지스터의 게이트 및 소스 사이 전압(V_GS)에서 문턱 전압(Vth)을 뺀 전압값이 MOS 트랜지스터의 드레인 및 소스 사이 전압(V_DS)보다 큰 영역으로 정의될 수 있다. 포화 영역(A) 및 선형 영역(B) 사이의 경계(C)는 핀치 오프 지점(pintch-off point)로 지칭되고, MOS 트랜지스터의 게이트 및 소스 사이 전압(V_GS)에서 문턱 전압(Vth)를 뺀 전압값이 MOS 트랜지스터의 드레인 및 소스 사이 전압(V_DS)와 일치하는 지점으로 정의 된다.
아래 수학식 1이 만족될 때, MOS 트랜지스터는 포화 영역(A)에서 동작할 수 있고, MOS 트랜지스터가 포화 영역(A)에서 동작할 때, 드레인 전류(I_D)는 아래 수학식 2와 같이 표현될 수 있다.
[수학식 1] V_DS > V_GS - Vth
[수학식 2] I_D ∝ (V_GS - Vth)2
수학식 2에 따르면, 포화 영역(A)에서 드레인 전류(I_D)의 크기는 MOS 트랜지스터의 게이트 및 소스 사이 전압(V_GS)에 의해 결정될 수 있다. 다시 말해서, 포화 영역(A)에서 드레인 전류(I_D)가 일정한 경우, MOS 트랜지스터의 게이트 및 소스 사이 전압(V_GS)은 일정할 수 있다. 따라서, 포화 영역(A)에서 MOS 트랜지스터의 소스 전압은 게이트 전압의 변하는 대로 변할 수 있고, 이와 같이 동작하는 MOS 트랜지스터를 소스 팔로워 또는 소스 팔로워 트랜지스터라고 칭한다. 일반적으로, MOS 트랜지스터의 게이트의 임피던스는 매우 높기 때문에, 소스 팔로워는 높은 입력 임피던스 및 낮은 출력 임피던스를 제공하는 아날로그 신호의 버퍼로서 사용될 수 있다.
한편, 도 4에 도시된 바와 같이, 포화 영역(A)에서의 드레인 전류(I_D)가 낮을 수록 핀치-오프 지점에서 MOS 트랜지스터의 드레인 및 소스 사이 전압(V_DS)은 낮아질 수 있다. MOS 트랜지스터의 게이트 및 소스 사이의 전압(V_GS)를 일정하게 유지하기 위하여, 소스 팔로워는 일정한 드레인 전류(I_D)를 필요로 할 수 있다. 따라서, 소스 팔로워에 의해 소비되는 전력을 감소시키기 위하여, 소스 팔로워의 드레인에 인가되는 전압을 감소시키는 것이 바람직하다. 다만, 소스 팔로워는 포화 영역(A)에서 동작하기 때문에, 소스 팔로워의 드레인에 인가되는 전압을 감소시키는 것은 한계가 있고, 이에 따라, 소스 팔로워의 드레인에 인가되는 전압을 감소시키기 위하여, 소스 팔로워의 문턱 전압(Vth)를 높이기 위하여, 예컨대 NMOS 트랜지스터의 p-형 바디(기판)으로 얕은 영역에 붕소(B)를 주입함으로써, NMOS 트랜지스터의 문턱 전압(Vth)을 상승시킬 수 있다.
도 3 및 4를 참조하면, 픽셀(100)의 소스 팔로워 트랜지스터(130)는 포화 영역(A)에서 동작할 수 있고, 소스 전압(V_S)은 게이트 전압(V_G)에 따를 수 있다. 소스 팔로워 트랜지스터(130)의 게이트는 플로팅 디퓨전(FD)에 연결되어 있고, 플로팅 디퓨전(FD)의 전압은 포토다이오드(110)가 축적한 전하에 따라 결정되므로, 소스 팔로워 트랜지스터(130)는 포토다이오드(110)가 축적한 전하에 따른 전압을 증폭하여 소스로 출력하는 기능을 할 수 있다. 또한, 소스 팔로워 트랜지스터(130)의 드레인 전압(V_D)이 감소함에 따라 소스 팔로워 트랜지스터(130)에 의해 소비되는 전력이 감소하므로, 소스 팔로워 트랜지스터(130)의 드레인에 제1 전압(V_1)을 인가하는 전압 공급 회로(1280)는 제1 전압(V_1)을 감소시킴으로써 상기 전력을 감소시킬 수 있다.
도 5는 본 발명의 예시적 실시예에 따라 소스 팔로워 트랜지스터의 드레인의 전압의 특징을 설명하기 위한 그래프이다. 도 3 및 4를 참조하면, 소스 팔로워 트랜지스터(130)의 게이트는 포토다이오드(110)이 축적한 전하에 따른 전압이 인가될 수 있다. 포토다이오드(110)는 흡수한 빛의 세기에 따라 축적할 수 있는 전하의 최대량 및 최소량을 가질 수 있으며, 이에 따라 소스 팔로워 트랜지스터(130)의 게이트에 인가되는 전압도 최대값(V_Gmax) 및 최소값(V_Gmin)을 가질 수 있고, 상기 전압은 전압 범위(ΔV_G = V_Gmax - V_Gmin)를 가질 수 있다.
소스 팔로워 트랜지스터(130)는 포화 영역(A)에서 동작하기 위하여 수학식 1을 만족할 수 있다. 수학식 1은 소스 팔로워 트랜지스터(130)의 게이트 및 드레인의 전압들(V_G, V_D)를 사용하여 아래 수학식 3으로 표현될 수 있다.
[수학식 3] Vth > V_G - V_D
게이트의 전압(V_G)은 일정한 변화 범위(ΔV_G)를 가지므로, 드레인 전압(V_D)은 도 5에 도시된 바와 같이 드레인의 최소 전압(V_Dmin)을 가질 수 있다. 즉, 드레인의 최소 전압(V_Dmin)은 픽셀(100)의 소스 팔로워 트랜지스터(130)가 포화 영역(A)에 있기 위하여 드레인에 인가될 수 있는 최저 전압을 의미할 수 있다. 따라서, 도 3을 참조하면, 소스 팔로워 트랜지스터(130)의 드레인에 인가되는 제1 전압은 드레인의 최소 전압(V_Dmin)보다 클 수 있다(V_1 > V_Dmin). 본 발명의 예시적 실시예에 따른 전압 공급 회로(1280)는 드레인의 최소 전압(V_Dmin)보다 큰 제1 전압을 생성하여 출력할 수 있다.
또한, 도 5에 도시된 그래프는 소스 팔로워 트랜지스터(130)의 문턱 전압(Vth)이 높을 수록 드레인의 최소 전압(V_Dmin)이 더 낮아질 수 있음을 보여준다. 소스 팔로워 트랜지스터(130)에 의해 소비되는 전력은 드레인의 최소 전압(V_Dmin)을 낮춤으로써 감소할 수 있고, 드레인의 최소 전압(V_Dmin)은 소스 팔로워 트랜지스터(130)의 문턱 전압(Vth)를 높임으로써 더 낮아질 수 있다.
도 6은 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터(130)의 구조를 나타내는 단면도이다. 도 6에 도시된 바와 같이, 소스 팔로워 트랜지스터(130)는 게이트(10), 게이트 절연층(15), 소스(20), 드레인(30), 채널 구조체(40) 및 바디(50)를 포함할 수 있다. 게이트(10)는 플로팅 디퓨전(FD)과 연결될 수 있고, 소스(20)는 선택 트랜지스터(140)와 연결될 수 있다. 제1 전압(V_1)이 드레인(30)에 인가될 수 있다. 본 발명의 예시적 실시예에 따라, 소스(20) 및 드레인(30)은 제1 도전형의 불순물을 포함할 수 있고, 바디(50)는 제2 도전형의 불순물을 포함할 수 있다. 예컨대, 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다. 게이트 절연층(15)은 절연체를 포함할 수 있고, 게이트(10) 및 채널 구조체(40)사이를 절연시킬 수 있다.
도 6에 도시된 바와 같이, 채널 구조체(40)의 양단은 소스(20) 및 드레인(30)에 연결될 수 있고, 제1 반도체층(41), 제2 반도체층(42) 및 차단 구조체(43)를 포함할 수 있다. 제1 반도체층(41)의 양단은 소스(20) 및 드레인(30)에 연결될 수 있고, 소스(20)로부터 드레인(30)으로 캐리어가 이동하는 채널이 형성될 수 있다. 제2 반도체층(42)은 제1 반도체층(41) 및 게이트 절연층(15) 사이에 형성될 수 있고, 제2 도전형의 불순물을 포함함으로써 소스 팔로워 트랜지스터(130)의 문턱 전압(Vth)를 높일 수 있다. 차단 구조체(43)는 소스(20) 및 제2 반도체층(42) 사이에 형성될 수 있고, 소스(20)로부터 제2 반도체층(42)으로 캐리어가 이동하는 것을 방지할 수 있다.
본 발명의 예시적 실시예에 따라, 제1 반도체층(41)은 제1 도전형의 불순물을 포함할 수 있고, 제2 반도체층(42)은 제2 도전형의 불순물을 포함할 수 있다. 제1 반도체층(41)은 일면에서 제2 반도체층과 제1 pn 접합(J1)을 형성할 수 있고, 다른 일면에서 바디(50)와 제2 pn 접합(J2)을 형성할 수 있다. 제1 반도체층(41)은 제1 및 제2 pn 접합(J1, J2)에 의해 제1 반도체층(41)이 완전 공핍되도록 하는 두께 및 제1 도전형 캐리어 농도를 가질 수 있다. 제2 반도체층(42)은 제1 pn 접합에 의해 제2 반도체층(42)이 완전 공핍되도록 하는 두께 및 제2 도전형 캐리어 농도를 가질 수 있다.
MOS 트랜지스터에서 소스로부터 드레인으로 캐리어가 이동하는 채널은 게이트에 인가되는 전압에 의해 형성되고, 형성된 채널은 게이트 절연층 바로 아래에 형성될 수 있다. 채널이 형성된 영역은 게이트 절연층과 접할 수 있고, 게이트 절연층에 가까울수록 더 많은 결함(defect)을 포함할 수 있다. 게이트 절연층과의 접합면 근처에 분포하는 결함은 채널을 통과하는 캐리어에 영향을 미칠 수 있고, 트랜지스터를 통해 출력되는 신호(전압 또는 전류)에 노이즈, 예컨대 랜덤 노이즈 또는 1/f 노이즈 등을 유발할 수 있다.
한편, MOS 트랜지스터에서 문턱 전압(Vth)를 높이기 위해 채널이 형성되는 영역에 불순물을 주입하는 기법이 사용될 수 있다. 예컨대, 문턱 전압(Vth)이 상승된 NMOS 트랜지스터는 증식형 소자(enhancement device) 또는 정상 오프 상태(normally off) 소자라고 지칭되는 부류에 속할 수 있다. 도 5의 그래프에서 설명된 바와 같이, 픽셀(100)의 소스 팔로워 트랜지스터(130)에서 소비되는 전력을 감소시키기 위하여, 불순물을 주입하는 기법을 이용하여 소스 팔로워 트랜지스터(130)의 문턱 전압(Vth)을 상승시킬 수 있다. 그러나, 문턱 전압(Vth)이 상승한 경우, 소스 팔로워 트랜지스터(130)의 게이트와 채널 사이의 전계는 더 강해질 수 있다. 이에 따라, 형성된 채널 중 게이트 절연층(15)에 더 가까운 부분을 통과하는 캐리어가 증가할 수 있고, 이는 더 큰 노이즈를 유발시킬 수 있다.
본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터(130)는 문턱 전압(Vth)을 상승시켜 드레인(30)에 인가되는 제1 전압(V_1)을 낮추는 동시에 게이트 절연층으로부터 도 1에 도시된 제1 깊이(T)이상 떨어진 부분에 캐리어가 통과하는 채널이 형성되도록 할 수 있다. 예컨대, 제1 깊이(T)는 제1 및 제2 반도체층(41, 42)의 두께 및 불순물의 농도에 따라 결정될 수 있다. 이를 통해서, 소스 팔로워 트랜지스터(130)에 의해 소비되는 전력은 감소할 수 있고, 소스 팔로워 트랜지스터(130)가 출력하는 소스의 전압에 포함된 노이즈는 상대적으로 감소할 수 있다.
도 7은 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터(130a)의 구조를 간략하게 나타내는 단면도이다. 도 6에 도시된 소스 팔로워 트랜지스터에서 제1 도전형이 n-형이고, 제2 도전형이 p-형인 소스 팔로워 트랜지스터(130a)가 도 7에 도시된다. 도 7에 도시된 소스 팔로워 트랜지스터(130a)는 n-형 채널이 형성되는 NMOS 트랜지스터로서, 소스(20)로부터 드레인(30)을 향하여 제1 반도체층(41)에 형성된 채널을 통해서 전자가 이동할 수 있다. 도 6과 공통되는 내용에 대한 설명은 생략한다.
본 발명의 예시적 실시예에 따라, 도 7에 도시된 바와 같이 도 6의 차단 구조체(43)는 얇은 트랜치 격리(shallow trench isolation; STI)(43a)일 수 있다. 얇은 트랜치 격리(43a)는 건식 에칭을 통해 형성된 트랜치의 내부를 절연체 등으로 채움으로써 형성될 수 있다. 예컨대, RIE(reactive ion etching) 등을 통해 에칭하여 트랜치가 형성될 수 있고, 예컨대 트랜치의 깊이는 약 1000A 내지 4000A의 범위 내에 있을 수 있다. 트랜치가 형성되면, 저압화학기상증착(low pressure chemical vapor deposition; LPCVD)에 의해 유전층, 예컨대 SiO2등을 증착함으로써 트랜치 내부가 채워질 수 있다. 이후 평탄화를 위하여 화학기계적 연마(chemical mechanical planarization; CMP) 과정이 진행될 수 있다.
얇은 트랜치 격리(43a)는 전자가 소스(20)로부터 p-형인 제2 반도체층(42)으로 이동하는 것을 차단할 수 있다. 얇은 트랜치 격리(43a)는 전자가 소스(20)로부터 제2 반도체층(42)으로 직접 이동하는 것을 차단하여, 제2 반도체층(42) 내에 전자의 이동 경로인 채널이 형성되는 것을 방지할 수 있다. 이에 따라, 노이즈에 취약한 게이트 절연층(15)에 가까운 채널이 형성되는 것이 방지된다.
도 8a 및 8b는 도 7의 소스 팔로워 트랜지스터(130a)의 서로 다른 지점들에서 수직 방향을 따라서 에너지 대역을 나타낸 대역도(band diagram)들이다. 구체적으로, 도 8a는 선 a-a’을 따라서 에너지 대역을 나타내는 대역도이고, 8b는 선 b-b’을 따라서 에너지 대역을 나타내는 대역도이다. 또한, 도 8a 및 8b는 에너지 대역뿐만 아니라 캐리어가 이동하는 채널(60a, 60b)도 나타낸다.
도 8a는 도 7에 도시된 소스 팔로워 트랜지스터(130a)의 얇은 트랜치 격리(43a), 제1 반도체층(41) 및 바디(50)를 순서대로 통과함에 따라 예상되는 에너지 대역을 나타내는 대역도이다. 도 8a에 도시된 바와 같이, 제1 반도체층(42)에서 에너지 대역은 제2 pn-접합(J2)으로 인해 얇은 트랜치 격리(43a)과의 접합면 부근에서 아래방향으로 휘어질 수 있다. 이에 따라, 전자가 이동하는 채널(60a)이 제1 반도체층(41) 내에 형성될 수 있다.
도 8b는 도 7에 도시된 소스 팔로워 트랜지스터(130a)의 게이트(10), 게이트 절연층(15), 제2 반도체층(42), 제1 반도체층(41) 및 바디(50)를 순서대로 통과함에 따라 예상되는 에너지 대역을 나타내는 대역도이다. 도 8b에 도시된 바와 같이, 소스 팔로워 트랜지스터(130a)의 게이트(10)에 인가된 전압으로 인하여, 제2 반도체층(42)에서 에너지 대역은 게이트 절연층(15)과의 접합면 부근에서 아래방향으로 휘어질 수 있다. 또한, 제1 pn-접합(J1) 및 제2 pn-접합(J2)로 인하여, 제1 반도체층(41)에서 에너지 대역은 아래방향으로 볼록한 형태를 가질 수 있다.
한편, 도 8a에서 설명한 바와 같이, 얇은 트랜치 격리(43a)에 의하여 전자는 소스(20)로부터 제2 반도체층(42)으로 이동하지 않고, 얇은 트랜치 격리(43a) 아래의 제1 반도체층(40)내에 형성된 채널(60a)를 통해서 이동할 수 있다. 따라서, 도 8b에 도시된 바와 같이, 채널(60b)은 제2 반도체층(42)에서 에너지 대역이 아래로 휜 게이트 절연층(15) 부근이 아니라 제1 반도체층(41)에서 형성될 수 있다. 제1 반도체층(41)에서 형성된 채널(60b)은 게이트 절연층(15)으로부터 제1 깊이(T), 예컨대 300A 내지 2000A 이상 떨어져 있을 수 있다.
도 9는 본 발명의 예시적 실시예에 따른 소스 팔로워 트랜지스터(130b)의 구조를 간략하게 나타내는 단면도이다. 도 7에 도시된 소스 팔로워 트랜지스터(130a)와 같이 제1 도전형이 n-형이고, 제2 도전형이 p-형인 소스 팔로워 트랜지스터(130b)가 도 9에 도시된다. 도 6의 소스 팔로워 트랜지스터(130a)와 마찬가지로 소스 팔로워 트랜지스터(130b)는 n-형 채널이 형성되는 NMOS 트랜지스터로서, 소스(20)로부터 드레인(30)을 향하여 제1 반도체층(41)에 형성된 채널을 통해서 전자가 이동할 수 있다. 도 6 및 7과 공통되는 내용에 대한 설명은 생략한다.
본 발명의 예시적 실시예에 따라, 도 9에 도시된 바와 같이 도 6의 차단 구조체(43)는 제2 도전형인 p-형 불순물을 포함하는 p-형 차단 구조체(43b)일 수 있다. p-형 차단 구조체(43b)는 확산, 주입 및 성장 등에 의해 형성될 수 있으며, 제2 반도체층(42) 보다 높은 농도의 p-형(제2 도전형)의 불순물을 포함할 수 있다. p-형 차단 구조체(43b)는 소스(20)로부터 제2 반도체층(42)으로 이동하는 전자를 차단할 수 있다.
도 10은 도 9의 소스 팔로워 트랜지스터(130b)의 한 지점에서 수직 방향을 따라서 에너지 대역을 나타낸 대역도이다. 구체적으로, 도 10은 도 9의 선 c-c’을 따라서 p-형 차단 구조체(43b), 제1 반도체층(41) 및 바디(50)를 순서대로 통과함에 따라 예상되는 에너지 대역을 나타내는 대역도이다. 도 10은 또한 캐리어가 이동하는 채널(60c)도 나타낸다.
도 10에 도시된 바와 같이, p-형 차단 구조체(43b)가 높은 농도의 p-형 불순물을 포함함으로써, p-형 차단 구조체(43b)에서 에너지 대역은 도 8b에서 도시된 제2 반도체층(42)과 달리 아래방향으로 휘어지지 않을 수 있다. 따라서, p-형 차단 구조체(43b)에서 채널이 형성되는 대신, p-형 차단 구조체(43b)의 아래에 제1 반도체층(41)내에 채널(60c)이 형성될 수 있다. 즉, 제1 반도체층(41)은 p-형 차단 구조체(43b)와의 pn-접합(J3) 및 제2 pn-접합(J2)로 인해, 제1 반도체층(41)에서 에너지 대역은 아래방향으로 볼록한 형태를 가질 수 있고, 채널(60c)이 형성될 수 있다.
도 11은 본 발명의 예시적 실시예에 다른 소스 팔로워 트랜지스터(130c)의 구조를 간략하게 나타내는 도면이다. 도 11에 도시된 소스 팔로워 트랜지스터(130c)는 도 9에 도시된 소스 팔로워 트랜지스터들(130b)와 같이 n-형 채널이 형성되는 NMOS 트랜지스터로서, 소스(20)로부터 드레인(30)을 향하여 제1 반도체층(41)에 형성된 채널을 통해서 전자가 이동할 수 있다. 도 9 및 이전 도면들과 공통되는 내용에 대한 설명은 생략한다.
본 발명의 예시적 실시예에 따라, 도 11에 도시된 바와 같이 소스 팔로워 트랜지스터(130c)는 p-형 차단 구조체(43b) 아래 제1 반도체층(41)내에 통과 영역(44)을 더 포함할 수 있다. 통과 영역(44)은 제1 도전형으로서 n-형 불순물을 포함할 수 있고, 제1 반도체층(41) 보다 n-형 캐리어 농도가 더 높을 수 있다. 통과 영역(44)는 주입 등에 의해 형성될 수 있으며, 채널은 통과 영역(44)부근에서 형성될 수 있다. 통과 영역(44)은 전자가 p-형 차단 구조체(43b) 아래의 제1 반도체층(41) 내에서 보다 잘 흐르게 할 수 있다.
도 12는 도 11의 소스 팔로워 트랜지스터(130c)의 한 지점에서 수직 방향을 따라서 에너지 대역을 나타낸 대역도이다. 구체적으로, 도 12는 도 11의 선 d-d’을 따라서 예상되는 에너지 대역을 나타내는 대역도이다. 도 12는 도 10과 비교를 위하여 도 10의 에너지 대역을 점선으로 나타낸다.
도 12에 도시된 바와 같이, 통과 영역(44)의 높은 제1 도전형 캐리어 농도로 인하여, 제1 반도체층(41) 및 통과 영역(44)에서 에너지 대역은 도 10에 도시된 에너지 대역 보다 더 아래에 위치할 수 있다. p-형 차단 구조체(43b)와의 pn-접합(J3)에 따른 에너지 대역의 경사는 더 증가할 수 있으므로, 채널(60d)이 제1 반도체층(41) 및 통과 영역(44)에서 더 잘 형성될 수 있다.
도 13은 본 발명의 예시적 실시예에 따라 소스 팔로워 트랜지스터(130)를 제조하는 방법을 나타내는 도면이다. 구체적으로, 도 13은 예시적인 제조 방법에 따라 각 단계들이 진행된 상태의 구조들을 도시한다. 도 13은 소스 팔로워 트랜지스터(130)를 제조하는 방법의 일예를 나타낸 것일 뿐이고, 본 발명의 예시적 실시예들에 따른 소스 팔로워 트랜지스터(130)들의 제조 방법은 도 13에 도시된 방법에 제한되지 않는다.
도 13에 도시된 바와 같이, 제2 도전형의 바디(50)에 차단 구조체(43)가 형성될 수 있다(S1). 예컨대, 차단 구조체(43)은 얇은 트랜치 격리(STI)일 수 있고, 얇은 트랜치 격리(STI)의 깊이는 약 1000A 내지 4000A의 범위 내에 있을 수 있다. 얇은 트랜치 격리(STI)는 건식 에칭으로 형성될 수 있으며, 그 내부는 절연체로 채워질 수 있다. 제2 도전형의 바디(50)(또는 기판)에 확산 또는 주입에 의해 제1 도전형의 제1 반도체층(41)이 형성될 수 있다(S2). 예컨대, 제1 반도체층(41)의 깊이는 약 2000A 내지 8000A의 범위 내에 있을 수 있다. 본 발명의 예시적 실시예들에 따라, 차단 구조체(43) 및 제1 반도체층(41)의 형성 순서는 바뀔 수 있다.
제1 반도체층(41)에 형성된 이후, 제1 반도체층(41)에 확산 또는 주입에 의해 제2 도전형의 제2 반도체층(42)이 형성될 수 있다(S3). 예컨대, 제2 반도체층(42)의 깊이는 300A 내지 2000A의 범위 내에 있을 수 있다. 형성된 제2 반도체층(42) 상에 게이트 절연층(15) 및 게이트(10)가 형성될 수 있고(S4), 제1 반도체층(41)의 양단에 확산 또는 주입에 의해 제1 도전형의 소스(20) 및 드레인(30)이 형성될 수 있다(S5).
도 14는 본 발명의 예시적 실시예에 따른 이미지 센서를 포함하는 시스템을 나타내는 블록도이다. 시스템(200)은 이미지 데이터를 필요로 하는 컴퓨팅 시스템, 카메라 시스템, 스캐너, 차량 네비게이션, 비디오 폰, 경비 시스템 또는 움직임 검출 시스템 중 어느 하나일 수 있다.
도 14에 도시된 바와 같이, 시스템(200)은 중앙처리장치(또는 프로세서)(210), 비휘발성 메모리(220), 이미지 센서(230), 입출력 장치(240) 및 RAM(250)을 포함할 수 있다. 중앙처리장치(210)는 버스(260)를 통해서 비휘발성 메모리(220), 이미지 센서(230), 입출력 장치(240) 및 RAM(250)과 통신할 수 있다. 중앙처리장치(210)는 버스(260)를 통해서 입출력 장치(240)에 입력된 유저의 명령을 수신할 수 있고, 시스템(200) 전체를 제어할 수 있다. 또한, 중앙처리장치(210)는 이미지 센서(230)가 출력하는 데이터를 처리하여 이미지 데이터를 생성하는 이미지 프로세서로서 기능할 수 있다. 중앙처리장치(210)가 생성한 이미지 데이터는 비휘발성 메모리(220)에 저장될 수 있고, 입출력 장치(240)를 통해서 시스템(200)의 외부로 출력될 수 있다. RAM(250)은 중앙처리장치(210)의 데이터 메모리로서 기능할 수 있다.
이미지 센서(240)는 독립된 반도체 칩으로 구현될 수도 있고, 중앙처리장치(210)와 결합하여 하나의 반도체 칩으로 구현될 수도 있다. 이미지 센서(230)는 본 발명의 예시적 실시예들에 따라 상기에서 설명된 소스 팔로워 트랜지스터(130)를 포함하는 픽셀(100) 및 이를 포함하는 픽셀 어레이(1100)를 포함할 수 있다. 도 6을 참조하면, 소스 팔로워 트랜지스터(130)는 채널 구조체(40)를 포함할 수 있고, 채널 구조체(40)는 제1 반도체층(41), 제2 반도체층(42) 및 차단 구조체(43)를 포함할 수 있다. 캐리어는 제1 반도체층(41)에 형성된 채널을 통해서 소스 팔로워 트랜지스터(130)의 소스(20)로부터 드레인(30)으로 이동할 수 있다.
도 15는 본 발명의 예시적 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다. 도 15에 도시된 바와 같이, 전자시스템(300)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP 또는 스마트 폰으로 구현될 수 있다. 전자 시스템(300)은 어플리케이션 프로세서(310), 이미지 센서(340) 및 디스플레이(350)를 포함할 수 있다. 이미지 센서(230)는 본 발명의 예시적 실시예들에 따라 상기에서 설명된 소스 팔로워 트랜지스터(130)를 포함하는 픽셀(100) 및 이를 포함하는 픽셀 어레이(1100)를 포함할 수 있다.
어플리케이션 프로세서(310)에 구현된 CSI 호스트(312)는 카메라 시리얼 인터페이스(camera serial interface; CSI)를 통하여 이미지 센서(340)의 CSI 장치(341)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(312)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(341)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(310)에 구현된 DSI 호스트(311)는 디스플레이 시리얼 인터페이스(display serial interface; DSI)를 통하여 디스플레이(350)의 DSI 장치(351)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(311)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(351)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(300)은 어플리케이션 프로세서(310)와 통신할 수 있는 RF 칩(360)을 더 포함할 수 있다. 전자 시스템(300)의 PHY(313)와 RF 칩(360)의 PHY(361)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(300)은 GPS(320), 스토리지(382), DRAM(384), 스피커(372) 및 마이크(374)를 더 포함할 수 있으며, 상기 전자 시스템(300)은 Wimax(332), WLAN(334) 및 UWB(336) 등을 이용하여 통신할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 광 감지소자가 축적한 전하에 따른 전압이 인가되는 게이트;
    상기 게이트 아래에 형성된 게이트 절연층;
    제1 도전형의 소스 및 드레인;
    상기 소스 및 드레인과 양단이 연결되고, 캐리어가 상기 소스로부터 상기 드레인으로 이동하는 채널이 형성되는 상기 제1 도전형의 제1 반도체층; 및
    상기 게이트 절연층 및 상기 제1 반도체층 사이에 형성된 상기 제1 도전형과 다른 제2 도전형의 제2 반도체층을 포함하는 소스 팔로워 트랜지스터를 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 소스 팔로워 트랜지스터는
    상기 소스와 상기 제2 반도체층 사이에 상기 캐리어의 이동을 차단하는 차단 구조체를 더 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2항에 있어서,
    상기 차단 구조체는 상기 소스 및 상기 제2 반도체층 사이에 형성된 얇은 트랜치 격리(STI)이고,
    상기 STI는 절연 물질을 포함하는 것을 특징으로 하는 이미지 센서.
  4. 제2항에 있어서,
    상기 차단 구조체는 상기 소스 및 상기 제2 반도체 층 사이에서 제2 도전형으로 형성되고,
    상기 차단 구조체의 제2 도전형 불순물 농도는 상기 제2 반도체층의 제2 도전형 불순물 농도보다 높은 것을 특징으로 하는 이미지 센서.
  5. 제2항에 있어서,
    상기 소스 팔로워 트랜지스터는 상기 제1 반도체층 내에서 상기 차단 구조체의 아래에 형성된 제1 도전형의 통과 영역을 더 포함하고,
    상기 통과 영역의 제1 도전형 불순물 농도는 상기 제1 반도체층의 제1 도전형 불순물 농도보다 높은 것을 특징으로 하는 이미지 센서.
  6. 제1항에 있어서,
    상기 이미지 센서는 상기 제2 도전형의 바디를 더 포함하고,
    상기 제1 반도체층은 일면에서 상기 제2 반도체층과 제1 pn 접합을 형성하고, 다른 일면에서 상기 바디와 제2 pn 접합을 형성하는 것을 특징으로 하는 이미지 센서.
  7. 제6항에 있어서,
    상기 제1 반도체층은 상기 제1 및 제2 pn 접합에 의해 상기 제1 반도체층이 완전 공핍 되도록 하는 제1 도전형 불순물 농도를 갖고,
    상기 제2 반도체층은 상기 제1 pn 접합에 의해 상기 제2 반도체층이 완전 공핍 되도록 하는 제2 도전형 불순물 농도를 갖는 것을 특징으로 하는 이미지 센서.
  8. 제6항에 있어서,
    상기 제1 도전형은 n-형이고,
    상기 제2 도전형은 p-형인 것을 특징으로 하는 이미지 센서.
  9. 제1항에 있어서,
    상기 드레인에 상기 게이트 및 상기 드레인 사이의 전압이 상기 소스 팔로워 트랜지스터의 문턱 전압보다 낮도록 하는 제1 전압을 상기 드레인에 인가하는 전압 공급 회로를 더 포함하는 것을 특징으로 하는 이미지 센서.
  10. 제9항에 있어서,
    상기 제1 전압은 직류 전압인 것을 특징으로 하는 이미지 센서.
KR1020130097320A 2013-08-16 2013-08-16 소스 팔로워를 포함하는 이미지 센서 KR102131327B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130097320A KR102131327B1 (ko) 2013-08-16 2013-08-16 소스 팔로워를 포함하는 이미지 센서
US14/459,385 US9209212B2 (en) 2013-08-16 2014-08-14 Image sensor including source follower

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130097320A KR102131327B1 (ko) 2013-08-16 2013-08-16 소스 팔로워를 포함하는 이미지 센서

Publications (2)

Publication Number Publication Date
KR20150019887A true KR20150019887A (ko) 2015-02-25
KR102131327B1 KR102131327B1 (ko) 2020-07-07

Family

ID=52466218

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130097320A KR102131327B1 (ko) 2013-08-16 2013-08-16 소스 팔로워를 포함하는 이미지 센서

Country Status (2)

Country Link
US (1) US9209212B2 (ko)
KR (1) KR102131327B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210122526A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
KR20210122525A (ko) 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
US11961854B2 (en) 2020-12-29 2024-04-16 Sywe Neng Lee Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219456A (ja) * 1996-02-05 1997-08-19 Eastman Kodak Co 完全に空乏化されたウェル構造を利用するソースホロワ増幅器
KR20080097711A (ko) * 2007-05-03 2008-11-06 동부일렉트로닉스 주식회사 이미지 센서 및 그의 제조방법
KR20090061997A (ko) * 2007-12-12 2009-06-17 삼성전자주식회사 국부적인 할로 이온 영역을 포함하는 전계 효과트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및시스템
US20120025307A1 (en) * 2010-07-29 2012-02-02 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005513899A (ja) * 2001-12-21 2005-05-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 撮像装置およびこれを備えるカメラ
KR100948139B1 (ko) 2003-04-09 2010-03-18 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
KR20050121441A (ko) 2004-06-22 2005-12-27 삼성전자주식회사 수직 채널 구조의 소스 폴로워 ｊｆｅｔ를 가지는 고체촬상 소자 및 그 구동 방법
JP5114829B2 (ja) 2005-05-13 2013-01-09 ソニー株式会社 半導体装置およびその製造方法
KR100857453B1 (ko) 2006-09-29 2008-09-08 한국전자통신연구원 저전압용 이미지 센서의 감광 픽셀
KR100976886B1 (ko) 2006-12-22 2010-08-18 크로스텍 캐피탈, 엘엘씨 부동 베이스 판독 개념을 갖는 ｃｍｏｓ 이미지 센서
US8072015B2 (en) 2007-06-04 2011-12-06 Sony Corporation Solid-state imaging device and manufacturing method thereof
KR101344441B1 (ko) 2007-07-16 2013-12-23 삼성전자 주식회사 이미지 센서 및 그 제조 방법
KR20090072290A (ko) 2007-12-28 2009-07-02 매그나칩 반도체 유한회사 시모스 이미지 센서
JP2010206172A (ja) 2009-02-06 2010-09-16 Canon Inc 撮像装置およびカメラ
JP2011205037A (ja) 2010-03-26 2011-10-13 Panasonic Corp 固体撮像装置及びその製造方法
US8378398B2 (en) 2010-09-30 2013-02-19 Omnivision Technologies, Inc. Photodetector isolation in image sensors
JP2012253544A (ja) 2011-06-02 2012-12-20 Toshiba Corp 固体撮像装置
US8796748B2 (en) * 2012-08-08 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacture thereof, and image sensor circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219456A (ja) * 1996-02-05 1997-08-19 Eastman Kodak Co 完全に空乏化されたウェル構造を利用するソースホロワ増幅器
KR20080097711A (ko) * 2007-05-03 2008-11-06 동부일렉트로닉스 주식회사 이미지 센서 및 그의 제조방법
KR20090061997A (ko) * 2007-12-12 2009-06-17 삼성전자주식회사 국부적인 할로 이온 영역을 포함하는 전계 효과트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및시스템
US20120025307A1 (en) * 2010-07-29 2012-02-02 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and semiconductor device

Also Published As

Publication number Publication date
US20150048426A1 (en) 2015-02-19
US9209212B2 (en) 2015-12-08
KR102131327B1 (ko) 2020-07-07

Similar Documents

Publication Publication Date Title
US9887217B2 (en) Pixels of image sensors, image sensors including the pixels, and image processing systems including the image sensors
US9800814B2 (en) Image sensor, method of operating the same, and image processing system including the same
US9602750B2 (en) Image sensor pixels having built-in variable gain feedback amplifier circuitry
US10367029B2 (en) Image sensors having a separation impurity layer
CN103828052B (zh) 图像传感器的单位像素及其光电探测器
CN108777772B (zh) 图像传感器
US9245920B2 (en) Methods of driving image sensors including unit pixels having photoelectric conversion and floating diffusion regions
US11355537B2 (en) Vertical gate structure and layout in a CMOS image sensor
US9041073B2 (en) Image sensors including channel stop regions surrounding photodiodes and methods of fabricating the same
US10269846B2 (en) Storage gate protection
KR100504562B1 (ko) 씨모스 이미지 센서
US20190355778A1 (en) Vertical overflow drain combined with vertical transistor
JP2012147169A (ja) 固体撮像装置
US9960201B2 (en) Image sensor and pixel of the image sensor
EP1505655B1 (en) Solid state image pickup device and camera using the solid state image pickup device
KR102131327B1 (ko) 소스 팔로워를 포함하는 이미지 센서
CN101715041B (zh) 半导体感光器件的控制方法
CN101819980B (zh) 固态图像传感器及其制造方法和图像拾取装置
US20160099283A1 (en) Photosensor with channel region having center contact
CN110943096A (zh) 具有多级转移栅极的cmos图像传感器
WO2023108527A1 (en) Soi-jfet pixel and method of fabricating the same
US20230027360A1 (en) Image sensing device
CN117038686B (zh) 一种像素结构、光电二极管和cmos图像传感器
US20230246058A1 (en) Image sensing device
KR20230148602A (ko) 이미지 센싱 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant