JP2012253544A

JP2012253544A - 固体撮像装置

Info

Publication number: JP2012253544A
Application number: JP2011124210A
Authority: JP
Inventors: Maki Sato; 麻紀佐藤; Shunichi Oda; 俊一小田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-06-02
Filing date: 2011-06-02
Publication date: 2012-12-20
Also published as: US20120307117A1

Abstract

【課題】画素用電源としてアナログ電源を使用した場合においても、画素飽和信号量のばらつきの増大を抑制する。
【解決手段】画素アレイ部１は、光電変換した電荷を蓄積する画素２がマトリックス状に配置され、アナログ電圧安定化回路７は、アナログ電圧が所定値を超える場合、アナログ電圧を画素２の電源電圧として供給し、アナログ電圧が所定値以下の場合、アナログ電圧を昇圧してから画素２の電源電圧として供給する。
【選択図】図１

Description

本発明の実施形態は固体撮像装置に関する。

固体撮像装置では画素用電源としてアナログ電源をそのまま使用することがある。この場合、アナログ電源は電圧値の幅が大きいため、読み出し電圧のばらつきが大きくなり、画素飽和信号量のばらつきが大きかった。

特開２０１０−１０３６６７号公報

本発明の一つの実施形態の目的は、画素用電源としてアナログ電源を使用した場合においても、画素飽和信号量のばらつきの増大を抑制することが可能な固体撮像装置を提供することである。

実施形態の固体撮像装置によれば、画素アレイ部と、アナログ電圧安定化回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。アナログ電圧安定化回路は、アナログ電圧が所定値を超える場合、前記アナログ電圧を前記画素の電源電圧として供給し、前記アナログ電圧が所定値以下の場合、前記アナログ電圧を昇圧してから前記画素の電源電圧として供給する。

図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。図２は、図１の画素２の構成例を示す回路図である。図３は、図１のアナログ電圧安定化回路７の動作を示すフローチャートである。図４は、図１のアナログ電圧安定化回路７の具体的な構成例を示すブロック図である。図５（ａ）は、非ヒステリシス型コンパレータの構成例を示す回路図、図５（ｂ）は、ヒステリシス型コンパレータの構成例を示す回路図である。図６（ａ）は、非ヒステリシス型コンパレータの入出力波形を示す図、図６（ｂ）は、ヒステリシス型コンパレータの入出力波形を示す図である。図７は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。図８は、第３実施形態に係る固体撮像装置に適用されるアナログ電圧安定化回路の概略構成を示すブロック図である。

以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、光電変換した電荷を蓄積する画素２がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１、画素アレイ部１の選択行を指定する垂直レジスタ３、アナログ電圧安定化回路７から供給される電源電圧ＶＥに基づいて駆動電圧を生成し、選択行に属する画素２に印加するレベルシフタ４、各画素２の読み出しや蓄積のタイミングを制御するタイミングジェネレータ５、アナログ電圧ＶＡＮＡに基づいて負電圧または接地電圧を生成する負／接地電圧生成回路６およびアナログ電圧ＶＡＮＡに基づいて電源電圧ＶＥを生成するアナログ電圧安定化回路７が設けられている。なお、本明細書において、アナログ電圧ＶＡＮＡとはアナログ回路用電圧を言う。また、画素２に印加される駆動電圧は、読み出し信号ＲＥＡＤおよびリセット信号ＲＳＴおよび行選択信号ＡＤＲとして用いることができる。

ここで、アナログ電圧安定化回路７は、アナログ電圧ＶＡＮＡが所定値を超える場合、アナログ電圧ＶＡＮＡを画素２の電源電圧ＶＥとして供給し、アナログ電圧ＶＡＮＡが所定値以下の場合、アナログ電圧ＶＡＮＡを昇圧してから画素２の電源電圧ＶＥとして供給することができる。このアナログ電圧安定化回路７には、半導体のバンドギャップに依存した基準電圧ＶＢを出力するバンドギャップリファレンス回路８、基準電圧ＶＢに基づいて参照電圧ＶＲＥＦを発生する参照電圧発生回路９、アナログ電圧ＶＡＮＡの電圧値を検出するアナログ電圧検出部１０およびアナログ電圧検出部１０からの指示に基づいてアナログ電圧ＶＡＮＡを昇圧するアナログ電圧昇圧回路１１が設けられている。なお、アナログ電圧昇圧回路１１は、チャージポンプ回路でもよいし、スイッチドキャパシタ回路であってもよい。

図２は、図１の画素２の構成例を示す回路図である。
図２において、画素２には、フォトダイオードＰＤ、読み出しトランジスタＴａ、リセットトランジスタＴｂおよび増幅トランジスタＴｃが設けられている。また、増幅トランジスタＴｃとリセットトランジスタＴｂと読み出しトランジスタＴａとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。

そして、読み出しトランジスタＴａのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴａのゲートには、読み出し信号ＲＥＡＤが入力される。また、リセットトランジスタＴｂのソースは、読み出しトランジスタＴａのドレインに接続され、リセットトランジスタＴｂのゲートには、リセット信号ＲＳＴが入力され、リセットトランジスタＴｂのドレインには、電源電圧ＶＥが供給される。また、増幅トランジスタＴｃのソースは、垂直信号線ＶＬＩＮに接続され、増幅トランジスタＴｃのゲートは、読み出しトランジスタＴａのドレインに接続され、増幅トランジスタＴｃのドレインには、電源電圧ＶＥが供給される。

なお、リセットトランジスタＴｂは、デプレッション型トランジスタを用いることが好ましい。また、図２の例では、画素２としてアドレストランジスタが設けられていない構成を示したが、行選択信号ＡＤＲが入力されるアドレストランジスタが設けられている画素を用いるようにしてもよい。

そして、アナログ電圧検出部１０にはアナログ電圧ＶＡＮＡが入力され、アナログ電圧ＶＡＮＡの電圧値が検出される。アナログ電圧検出部１０において、参照電圧ＶＲＥＦと比較されることにより、アナログ電圧ＶＡＮＡが所定値を超えるかどうかが判定され、アナログ電圧ＶＡＮＡが所定値を超える場合、そのアナログ電圧ＶＡＮＡが電源電圧ＶＥとして画素２およびレベルシフタ４に供給される。

一方、アナログ電圧ＶＡＮＡが所定値以下の場合、その判定結果がアナログ電圧昇圧回路１１に出力される。そして、アナログ電圧昇圧回路１１において、アナログ電圧ＶＡＮＡが昇圧されることで電源電圧ＶＥが生成され、画素２およびレベルシフタ４に供給される。なお、アナログ電圧ＶＡＮＡを昇圧する場合、アナログ電圧ＶＡＮＡの電圧仕様の上限値位になるように昇圧後のアナログ電圧ＶＡＮＡを設定することが好ましい。また、アナログ電圧ＶＡＮＡを昇圧してから画素２およびレベルシフタ４の電源電圧ＶＥとして供給するタイミングは、画素２の読み出し動作に影響を与えないように、１フレームの先頭または電源投入直後であることが好ましい。

そして、垂直レジスタ３において、画素アレイ部１の行が順次選択され、その選択行がレベルシフタ４に伝えられる。そして、レベルシフタ４において、電源電圧ＶＥのレベルがシフトされることでリセット信号ＲＳＴおよび読み出し信号ＲＥＡＤが生成され、垂直レジスタ３にて指定された選択行の画素２に順次印加される。

ここで、リセット信号ＲＳＴが画素２に印加されると、リセットトランジスタＴｂがオンし、リセットトランジスタＴｂを介してフローティングディフュージョンＦＤの電位が電源電圧ＶＥに設定される。そして、その時のリセットレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮに読み出され、画素２の信号からリセットレベルが検出される。

次に、読み出し信号ＲＥＡＤが画素２に印加されると、読み出しトランジスタＴａがオンし、フォトダイオードＰＤに蓄積されていた電荷が読み出しトランジスタＴａを介してフローティングディフュージョンＦＤに転送される。そして、その時の読み出しレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮに読み出され、画素２の信号から読み出しレベルが検出される。そして、これらのリセットレベルおよび読み出しレベルとの差分がとられることで各画素２の信号成分がＣＤＳにてデジタル化される。

この時の非選択行では、その非選択行が前回選択された時の読み出し状態の経過後にゼロセット状態に設定される。このゼロセット状態では、その非選択行が前回選択された時に、リセットトランジスタＴｂにリセット信号ＲＳＴが印加されるとともに、電源電圧ＶＥがグランド電位に一旦落とされる。この結果、リセットトランジスタＴｂがオンし、リセットトランジスタＴｂを介してフローティングディフュージョンＦＤの電位がグランド電位に設定される。このため、その非選択行の増幅トランジスタＴｃがオフされ、非選択行から垂直信号線ＶＬＩＮに信号が読み出されるのが防止される。

ここで、画素用電源としてアナログ電源ＶＡＮＡを使用することで電源回路の大規模化を抑制することが可能となるとともに、アナログ電源ＶＡＮＡの電圧値に応じてアナログ電源ＶＡＮＡを昇圧することで、アナログ電源ＶＡＮＡのばらつきが大きい場合においても画素用電源を安定供給する事ができ、画素飽和信号量のばらつきの増大を抑制することが可能となる。

また、アナログ電圧ＶＡＮＡが所定値を超える場合、アナログ電圧ＶＡＮＡを画素２の電源電圧ＶＥとしてそのまま供給することにより、アナログ電圧安定化回路７にて発生するノイズが電源電圧ＶＥに重畳されるのを防止することができ、画素特性を安定させることができる。

また、リセットトランジスタＴｂとしてデプレッション型トランジスタを用いることにより、リセットトランジスタＴｂのドレインに電源電圧ＶＥが供給される場合においても、リセット信号ＲＳＴのレベルを電源電圧ＶＥよりも大きな電圧に昇圧させることなく、リセットトランジスタＴｂをオンさせることができ、レベルシフタ４の大規模化を抑制することができる。

なお、図１の実施形態では、リセットトランジスタＴｂのドレインと増幅トランジスタＴｃのドレインとで電源電圧ＶＥを共用した場合を例にとったが、リセットトランジスタＴｂのドレインと増幅トランジスタＴｃのドレインとで電源電圧ＶＥを分けるようにしてもよい。この場合、セットトランジスタＴｂのドレインと増幅トランジスタＴｃのドレインとでアナログ電圧昇圧回路１１を別個に設けるようにしてもよい。

図３は、図１のアナログ電圧安定化回路７の動作を示すフローチャートである。
図３において、アナログ電圧ＶＡＮＡがアナログ電圧検出部１０に入力されると（Ｓ１）、抵抗分圧などの方法にてアナログ電圧ＶＡＮＡが１／２に分圧される（Ｓ２）。

次に、アナログ電圧検出部１０において、アナログ電圧ＶＡＮＡの分圧値と参照電圧ＶＲＥＦとが比較され（Ｓ３）、アナログ電圧ＶＡＮＡが必要電圧に達しているか検知する。そして、アナログ電圧ＶＡＮＡの分圧値が参照電圧ＶＲＥＦを超える場合、そのアナログ電圧ＶＡＮＡが電源電圧ＶＥとして画素２およびレベルシフタ４に供給される（Ｓ４）。

一方、アナログ電圧ＶＡＮＡの分圧値が参照電圧ＶＲＥＦ以下の場合、アナログ電圧昇圧回路１１において、アナログ電圧ＶＡＮＡが昇圧されることで電源電圧ＶＥが生成され、画素２およびレベルシフタ４に供給される（Ｓ５）。

例えば、アナログ電圧ＶＡＮＡが２．３Ｖ〜２．８Ｖの電源仕様であり、実際は２．４Ｖのアナログ電圧ＶＡＮＡが外部から供給されるものとする。この場合、例えば、参照電圧ＶＲＥＦが１．３５Ｖとすると、１／２ＶＡＮＡ＝１．２Ｖとなり、１／２ＶＡＮＡがＶＲＥＦ以下となる。このため、アナログ電圧昇圧回路１１にてアナログ電圧ＶＡＮＡが２．４Ｖから２．８Ｖになるように昇圧し、画素２およびレベルシフタ４に供給させることができる。

また、２．７Ｖのアナログ電圧ＶＡＮＡが外部から供給される場合は、１／２ＶＡＮＡ＝１．３６Ｖとなり、１／２ＶＡＮＡがＶＲＥＦを越える。このため、アナログ電圧昇圧回路１１にてアナログ電圧ＶＡＮＡを昇圧させることなく、アナログ電圧ＶＡＮＡをそのまま画素２およびレベルシフタ４に供給させることができる。これにより、アナログ電圧ＶＡＮＡの電源仕様が２．３Ｖ〜２．８Ｖである場合においても、電源電圧ＶＥを２．７Ｖ〜２．８Ｖの変動に抑えられ、画素電源のばらつきを抑えることができる。

図４は、図１のアナログ電圧安定化回路７の具体的な構成例を示すブロック図である。
図４において、アナログ電圧安定化回路７には、バンドギャップリファレンス回路８、参照電圧発生回路９、アナログ電圧昇圧回路１１、モニタ電圧生成部１２、ヒステリシス型コンパレータＰ０およびスイッチＷ１、Ｗ２が設けられている。アナログ電圧昇圧回路１１には、スイッチＷ３が設けられている。

ここで、モニタ電圧生成部１２は、アナログ電圧ＶＡＮＡに基づいてモニタ電圧を生成することができる。このモニタ電圧を生成する方法としては、例えば、アナログ電圧ＶＡＮＡの抵抗分圧などを用いることができる。ヒステリシス型コンパレータＰ０は、モニタ電圧生成部１２にて生成されたモニタ電圧を参照電圧ＶＲＥＦと比較することができる。スイッチＷ１〜Ｗ３は、ヒステリシス型コンパレータＰ０の出力に基づいて、アナログ電圧ＶＡＮＡの出力をオン／オフすることができる。

そして、アナログ電圧ＶＡＮＡがモニタ電圧生成部１２に入力されると、アナログ電圧ＶＡＮＡが分圧されることで、モニタ電圧が生成され、ヒステリシス型コンパレータＰ０に出力される。

そして、ヒステリシス型コンパレータＰ０において、モニタ電圧が参照電圧ＶＲＥＦと比較され、モニタ電圧が参照電圧ＶＲＥＦを超える場合、スイッチＷ１がオンされることで、アナログ電圧ＶＡＮＡが電源電圧ＶＥとして画素２およびレベルシフタ４に供給される。

一方、モニタ電圧が参照電圧ＶＲＥＦ以下の場合、スイッチＷ２、Ｗ３がオンされることで、アナログ電圧ＶＡＮＡがアナログ電圧昇圧回路１１にて昇圧され、電源電圧ＶＥとして画素２およびレベルシフタ４に供給される。

なお、アナログ電圧昇圧回路１１から出力される電圧を設定値に一致させるため、アナログ電圧昇圧回路１１の出力をモニタするモニタ回路を設け、そのモニタ結果に基づいてアナログ電圧昇圧回路１１の出力を制御するようにしてもよい。

図５（ａ）は、非ヒステリシス型コンパレータの構成例を示す回路図、図５（ｂ）は、ヒステリシス型コンパレータの構成例を示す回路図、図６（ａ）は、非ヒステリシス型コンパレータの入出力波形を示す図、図６（ｂ）は、ヒステリシス型コンパレータの入出力波形を示す図である。

図５（ａ）において、１／２ＶＡＮＡとＶＲＥＦとが非ヒステリシス型コンパレータＰ１にて比較されるものとする。ここで、図６（ａ）に示すように、アナログ電圧ＶＡＮＡにノイズが重畳されているものとすると、アナログ電圧ＶＡＮＡが参照電圧ＶＲＥＦを境として変動し、非ヒステリシス型コンパレータＰ１の出力Ｐｏｕｔ１が不安定になる。

一方、図５（ｂ）において、非ヒステリシス型コンパレータＰ１に入力抵抗Ｒ１と帰還抵抗Ｒ２を追加することでヒステリシス型コンパレータＰ０が構成されている。ここで、ヒステリシス型コンパレータＰ０では、２個のしきい値ＶＴ１、ＶＴ２が設定される。そして、１／２ＶＡＮＡとＶＲＥＦとがヒステリシス型コンパレータＰ０にて比較されるものとすると、１／２ＶＡＮＡがしきい値ＶＴ１、ＶＴ２間にある場合は、ヒステリシス型コンパレータＰ０の出力Ｐｏｕｔ２の反転が防止される。このため、アナログ電圧ＶＡＮＡが参照電圧ＶＲＥＦを境として変動する場合においても、図６（ｂ）に示すように、ヒステリシス型コンパレータＰ０の出力Ｐｏｕｔ２は安定になる。

（第２実施形態）
図７は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図７において、この固体撮像装置には、図１の構成にバッファ回路１３が追加されている。バッファ回路１３は、アナログ電圧安定化回路７から供給される電源電圧ＶＥのノイズによる変動を低減させることができる。このバッファ回路１３には、バッファトランジスタ１５および正昇圧回路１４が設けられている。なお、バッファトランジスタ１５としては、例えば、Ｎチャンネル電界効果トランジスタを用いることができる。

ここで、バッファトランジスタ１５は、アナログ電圧安定化回路７から供給される電源電圧ＶＥを、ドレイン電圧としてソース電圧を画素２およびレベルシフタ４に出力することができる。正昇圧回路１４は、バッファトランジスタ１５のしきい値電圧分だけ電源電圧ＶＥを昇圧し、バッファトランジスタ１５のゲートに供給することとする。

そして、アナログ電圧安定化回路７から電源電圧ＶＥがバッファトランジスタ１５のドレインに供給されると、バッファトランジスタ１５のソースフォロア動作により、バッファトランジスタ１５のソースから電源電圧ＶＥが画素２およびレベルシフタ４に出力される。

ここで、アナログ電圧安定化回路７から供給される電源電圧ＶＥをドレイン電圧としてバッファトランジスタ１５のゲートソース間のソースフォロア動作を介してソース電圧を画素２およびレベルシフタ４に供給することにより、画素２およびレベルシフタ４に供給される電源電圧ＶＥのノイズを低減することができ、画素特性を安定させることができる。

なお、正昇圧回路１４からバッファトランジスタ１５のゲートに供給される電圧のノイズを低減するために、正昇圧回路１４に容量を付加するなどしてリップルなどを除去してから、バッファトランジスタ１５のゲートに印加させるようにしてもよい。また、正昇圧回路１４は、アナログ電圧昇圧回路１１の一部を流用して構成するようにしてもよい。

（第３実施形態）
図８は、第３実施形態に係る固体撮像装置に適用されるアナログ電圧安定化回路の概略構成を示すブロック図である。
図８において、この固体撮像装置には、図４の構成にＡ／Ｄコンバータ１６が追加され、アナログ電圧昇圧回路１１の代わりアナログ電圧昇圧回路１１´が設けられている。このＡ／Ｄコンバータ１６は、モニタ電圧生成部１２から出力されたモニタ電圧をＡ／Ｄ変換し、アナログ電圧昇圧回路１１´に出力することができる。アナログ電圧昇圧回路１１´は、Ａ／Ｄコンバータ１６の出力に基づいて駆動力を調整することができる。

すなわち、アナログ電圧昇圧回路１１´は、Ａ／Ｄコンバータ１６の出力に基づいてアナログ電圧ＶＡＮＡの大小を推測することができる。そして、アナログ電圧ＶＡＮＡが大きい場合には、アナログ電圧昇圧回路１１´の駆動力を低下させ、アナログ電圧ＶＡＮＡが小さい場合には、アナログ電圧昇圧回路１１´の駆動力を上昇させることができる。

なお、図８の実施形態では、モニタ電圧生成部１２から出力されたモニタ電圧をＡ／Ｄコンバータ１６に入力する方法について説明したが、アナログ電圧ＶＡＮＡをＡ／Ｄコンバータ１６に入力するようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１画素アレイ部、２画素、３垂直レジスタ、４レベルシフタ、５タイミングジェネレータ、６負／接地電圧生成回路、７アナログ電圧安定化回路、８バンドギャップリファレンス回路、９参照電圧発生回路、１０アナログ電圧検出部、１１、１１´ アナログ電圧昇圧回路、１２モニタ電圧生成部、Ｐ０ヒステリシス型コンパレータ、Ｐ１非ヒステリシス型コンパレータ、１３バッファ回路、１４正昇圧回路、１５バッファトランジスタ、１６Ａ／Ｄコンバータ、Ｔｃ増幅トランジスタ、Ｔｂリセットトランジスタ、Ｔａ読み出しトランジスタ、ＰＤフォトダイオード、ＦＤフローティングディフュージョン、Ｗ１〜Ｗ３スイッチ

Claims

光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
アナログ電圧が所定値を超える場合、前記アナログ電圧を前記画素の電源電圧として供給し、前記アナログ電圧が所定値以下の場合、前記アナログ電圧を昇圧してから前記画素の電源電圧として供給するアナログ電圧安定化回路とを備えることを特徴とする固体撮像装置。
前記画素アレイ部の選択行を指定する垂直レジスタと、
前記アナログ電圧安定化回路から供給される電源電圧に基づいて駆動電圧を生成し、前記選択行に属する画素に印加するレベルシフタとをさらに備えることを特徴とする固体撮像装置。
前記画素は、
光電変換を行うフォトダイオードと、
前記フォトダイオードに蓄積された電荷に応じた信号を検出する検出ノードと、
前記フォトダイオードに蓄積された電荷を前記検出ノードに読み出す読み出しトランジスタと、
前記検出ノードにて検出された信号を増幅する増幅トランジスタと、
前記検出ノードをリセットするリセットトランジスタとを備え、
前記リセットトランジスタは、デプレッション型トランジスタにて構成されることを特徴とする請求項１または２に記載の固体撮像装置。
前記アナログ電圧安定化回路は、
前記アナログ電圧に基づいてモニタ電圧を生成するモニタ電圧生成部と、
前記モニタ電圧と参照電圧とを比較するコンパレータと、
前記コンパレータの比較結果に基づいて前記アナログ電圧を昇圧するアナログ電圧昇圧回路とを備えることを特徴とする請求項１から３のいずれか１項に記載の固体撮像装置。
前記コンパレータはヒステリシス型コンパレータであることを特徴とする請求項４に記載の固体撮像装置。
前記モニタ電圧をＡ／Ｄ変換するＡ／Ｄコンバータをさらに備え、
前記アナログ電圧昇圧回路は、前記Ａ／Ｄコンバータの出力に基づいて駆動力を調整することを特徴とする請求項４または５に記載の固体撮像装置。
前記アナログ電圧を昇圧してから前記画素の電源電圧として供給するタイミングは、１フレームの先頭または電源投入直後であることを特徴とする請求項１から６のいずれか１項に記載の固体撮像装置。
前記アナログ電圧安定化回路から供給される電源電圧をドレイン電圧としてソースから電圧出力するバッファトランジスタをさらに備えることを特徴とする請求項１から７のいずれか１項に記載の固体撮像装置。