KR20150009446A - 불균일한 p-타입 불순물 프로파일을 갖는 mos 소자들 - Google Patents

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체 리앙 리
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Abstract

집적 회로 구조물은 반도체 기판, 반도체 기판 위의 게이트 스택, 및 반도체 기판 내로 연장되는 개구를 포함하며, 개구는 게이트 스택에 인접한다. 실리콘 게르마늄 영역은 개구 내에 배치되며, 실리콘 게르마늄 영역은 제1 p-타입 불순물 농도를 갖는다. 실질적으로 게르마늄이 없는 실리콘 캡이 실리콘 게르마늄 영역 위에 놓인다. 실리콘 캡은 제1 p-타입 불순물 농도보다 높은 제2 p-타입 불순물 농도를 갖는다.

Description

불균일한 P-타입 불순물 프로파일을 갖는 MOS 소자들 {MOS DEVICES WITH NON-UNIFORM P-TYPE IMPURITY PROFILE}
금속-산화물 반도체(MOS, Metal-Oxide Semiconductor) 소자들은 집적 회로의 중요 컴포넌트들이다. MOS 소자들의 성능은 MOS 소자들이 배치되는 전체 집적 회로들의 성능에 영향을 미친다. 따라서, MOS 소자들의 성능을 향상시키기 위한 방법들이 연구되어 왔다.
실시예들 및 그 장점들에 대한 더욱 완벽한 이해를 위해, 이제 첨부 도면들과 함께 하기의 설명들에 대한 참조가 이루어진다.
몇몇 실시예들에 따라, 집적 회로 구조물은 반도체 기판, 반도체 기판 위의 게이트 스택, 및 반도체 기판 내로 연장되는 개구를 포함하며, 개구는 게이트 스택에 인접한다. 실리콘 게르마늄 영역은 개구 내에 배치되며, 실리콘 게르마늄 영역은 제1 p-타입 불순물 농도를 갖는다. 실질적으로 게르마늄이 없는 실리콘 캡이 실리콘 게르마늄 영역 위에 놓인다. 실리콘 캡은 제1 p-타입 불순물 농도보다 높은 제2 p-타입 불순물 농도를 갖는다.
다른 실시예들에 따라, 집적 회로 구조물은 반도체 기판 및 반도체 기판 위의 게이트 스택을 포함한다. 게이트 스택은 MOS 소자 내에 포함된다. MOS 소자의 소스/드레인 영역은 반도체 기판 내로 연장된다. 소스/드레인 영역은 제1 실리콘 게르마늄 영역 및 제1 실리콘 게르마늄 영역 위의 제2 실리콘 게르마늄 영역을 포함한다. 제1 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트를 갖고, 제2 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트보다 높은 제2 게르마늄 퍼센트를 갖는다. 실리콘 캡은 제2 실리콘 게르마늄 영역 위에 놓이며 제2 실리콘 게르마늄 영역과 접촉한다. 실리콘 캡은 소스/드레인 영역 사이에서 가장 높은 p-타입 불순물 농도를 갖는다.
또 다른 실시예들에 따라, 방법은 반도체 기판 위에 게이트 스택을 형성하는 단계 및 반도체 기판 내로 연장되는 개구를 형성하는 단계를 포함한다. 개구는 게이트 스택의 일면 상에 있다. 방법은 개구 내에 제1 실리콘 게르마늄 영역을 성장시키기 위하여 제1 에피택시를 수행하는 단계를 더 포함하며, 제1 에피택시 동안에 제1 실리콘 게르마늄 영역은 제1 p-타입 불순물 농도로 인-시튜 도핑된다. 그 후 제1 실리콘 게르마늄 영역 위에 게르마늄이 실질적으로 없는 실리콘 캡을 성장시키기 위하여 제2 에피택시가 수행된다. 제2 에피택시 동안에, 실리콘 캡은 제1 p-타입 불순물 농도보다 높은 제2 p-타입 불순물 농도로 인-시튜 도핑된다.
도 1 내지 10은 몇몇 예시적 실시예들에 따른 금속-산화물 반도체(MOS) 소자의 제조에 있어서 중간 스테이지들의 단면도들이다.
도 11은 몇몇 대안적인 예시적 실시예들에 따른 MOS 소자의 p-타입 불순물들의 예시적 프로파일을 개략적으로 예시한다.
개시물의 실시예들의 제조 및 사용이 하기에서 상세히 논의된다. 그러나 실시예들은 광범위한 특정 문맥들에서 구현될 수 있는 다수의 적용가능한 개념들을 제공한다는 것이 인식되어야 한다. 논의된 특정 실시예들은 예시적이며, 개시물의 범위를 제한하지 않는다.
반도체 소자들(예를 들어, 금속-산화물 반도체(MOS) 소자들)의 사이즈 및 고유 피쳐들의 감소는 과거 수 십년에 걸쳐 집적 회로들의 단위 함수당 속도, 성능, 밀도 및 비용의 계속적인 향상을 가능하게 하였다. MOS 소자들의 설계 및 그 고유 특징들 중 하나에 따라, MOS 소자의 소스와 드레인 사이에 게이트 아래에 놓이는 채널 영역의 길이를 변조시키는 것은 채널 영역과 연관된 저항을 변경하고, 따라서 MOS 소자의 성능에 영향을 미친다. 더욱 구체적으로, 채널 영역의 길이를 짧게 하는 것은 MOS 소자의 소스-대-드레인 저항을 감소시키며, 이는, 다른 파라미터들이 비교적 일정하게 유지되는 것으로 가정하면, MOS 소자의 게이트에 충분한 전압이 인가될 때 소스와 드레인 사이에 전류 흐름의 증가를 허용할 수 있다.
MOS 소자들의 성능을 추가로 향상시키기 위하여, 캐리어 이동성을 향상시키기 위해 MOS 소자의 채널 영역에 응력(stress)이 도입될 수 있다. 일반적으로, 소스-대-드레인 방향으로 n-타입 MOS("NMOS") 소자의 채널 영역에 인장 응력(tensile stress)을 유도하고, 소스-대-드레인 방향으로 p-타입 MOS("PMOS")의 채널 영역에 압축 응력(compressive stress)을 유도하는 것이 바람직하다.
PMOS 소자들의 채널 영역들에 압축 응력을 인가하기 위하여 사용되는 이용가능한 방법은 소스 및 드레인 영역들에서 SiGe 스트레서(stressor)들을 성장시키는 것이다. 그러한 방법은 통상적으로 반도체 기판 상에 게이트 스택을 형성하는 단계, 게이트 스택의 측벽들 상에 스페이서들을 형성하는 단계, 게이트 스페이서들을 따라 실리콘 기판에 리세스(recess)들을 형성하는 단계, 리세스들에 SiGe 스트레서들을 에피택셜하게 성장시키는 단계, 및 어닐링하는 단계를 포함한다. SiGe는 실리콘의 격자 상수보다 더 큰 격자 상수를 갖기 때문에, SiGe는 어닐링 이후에 확장되고, 채널 영역에 압축 응력을 인가하며, 이는 소스 SiGe 스트레서와 드레인 SiGe 스트레서 사이에 위치된다.
금속-산화물-반도체(MOS) 소자를 형성하는 프로세스가 다양한 예시적 실시예들에 따라 제공된다. MOS 소자를 형성하는 중간 스테이지들이 예시된다. 실시예들의 변형들이 논의된다. 다양한 관점들 및 예시적 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지시하는데 동일한 참조 번호들이 사용된다.
도 1은 웨이퍼(10)의 일부인 기판(20)을 예시한다. 기판(20)은 실리콘 기판과 같은 벌크 반도체 기판일 수 있거나, 또는 절연체 상 실리콘(SOI, Silicon-On-Insulator) 구조물과 같은 복합 구조물을 가질 수 있다. 대안적으로, Ⅲ족, Ⅳ족 및/또는 Ⅴ족 성분들을 포함하는 다른 반도체 재료들이 또한 기판(20)에 포함될 수 있으며, 반도체 재료들은 실리콘 게르마늄, 실리콘 탄소 및/또는 Ⅲ-V 화합물 반도체 재료들을 포함할 수 있다.
게이트 스택들(22)은 기판(20) 위에 형성되며, 게이트 유전체들(24) 및 게이트 전극들(26)을 포함한다. 게이트 유전체들(24)은 예를 들어, 약 7보다 높은 하이 k 값을 갖는 하이-k 재료 및/또는 실리콘 산화물을 포함할 수 있다. 게이트 전극들(26)은 도핑된 폴리실리콘, 금속들, 금속 실리사이드들, 금속 질화물들 및 이들의 조합물들과 같은 공통적으로 사용된 도전성 재료들을 포함할 수 있다. 게이트 스택들(22)은 하드 마스크들(28)을 또한 포함할 수 있으며, 실리콘 탄화물, 실리콘 산질화물 등과 같은 다른 재료들이 또한 사용될 수 있으나 하드 마스크는 실리콘 질화물을 포함할 수 있다.
도 2에 도시된 바와 같이, 저농도 도핑된 드레인/소스(LDD, Lightly Doped Drain/source) 영역들(30)이 예를 들어, 붕소 및/또는 인듐과 같은 p-타입 불순물을 기판(20) 내로 주입함으로써 형성된다. 게이트 스택들(22) 및 하드 마스크들(28)은 LDD 영역들(30)의 내부 에지들이 실질적으로 각각 게이트 스택들(22)의 에지들에 맞추어 정렬되도록 주입 마스크들의 역할을 한다. LDD 주입은 약 1 keV 내지 약 10 keV 범위의 에너지들 및 약 1x1013 /cm2 내지 약 1x1016 /cm2 범위의 정량(dosage)을 사용하여 수행될 수 있다. 그러나 설명 전반에 걸쳐 언급된 값들은 단지 예들이며, 상이한 값들로 변화될 수 있는 것으로 인식된다. LDD 주입은 경사지거나 직각일 있으며, 경사 각도는 약 0도 내지 약 30도 범위이다. 또한, 포켓 영역들(32)은 예를 들어, 비소, 인 등과 같은 n-타입 불순물을 기판(20)으로 주입함으로써 형성될 수 있다. 포켓 주입은 약 20 keV 내지 약 80 keV 범위의 에너지들 및 약 1x1012 /cm2 내지 약 1x1014 /cm2 범위의 정량을 사용하여 수행될 수 있다. 포켓 주입은 경사질 수 있으며, 경사 각도는 LDD 주입의 경사 각도보다 더 크다. 몇몇 실시예들에서, 포켓 주입의 경사 각도는 약 15도와 약 45도 사이 범위일 수 있다.
도 3을 참고하여, 게이트 스페이서들(34)은 게이트 유전체들(24) 및 게이트 전극들(26)의 측벽들 상에 형성된다. 몇몇 실시예들에서, 게이트 스페이서들(34)각각은 실리콘 산화물 층(미도시) 및 실리콘 산화물 층 위의 실리콘 질화물 층을 포함하며, 실리콘 산화물 층은 약 15 Å 내지 약 50 Å 범위의 두께를 가질 수 있고, 실리콘 질화물 층의 두께는 약 50 Å 내지 약 200 Å 범위일 수 있다. 대안적인 실시예들에서, 게이트 스페이서들(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 다른 유전체 재료들을 각각 포함하는 하나 이상의 층들을 포함한다. 이용가능한 형성 방법들은 플라즈마 강화 화학 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition), 저압 화학 기상 증착(LPCVD, Low-Pressure Chemical Vapor Deposition), 감압 화학 기상 증착(SACVD, Sub-Atmospheric Chemical Vapor Deposition) 및 다른 증착 방법들을 포함한다.
도 3에 또한 도시된 바와 같이, 기판(20) 내에 개구들(36)을 형성하기 위하여 등방성 에치가 수행된다. 등방성 에치는 건식 에치이며, 여기서 에칭 가스는 CF4, Cl2, NF3, SF6, 및 이들의 조합물로부터 선택될 수 있다. 개구(36)의 깊이(D1)는 예를 들어, 약 150 Å 내지 약 500 Å 범위일 수 있다.
다음으로, 도 4에 도시된 바와 같이, 개구들(36)을 확장시키기 위하여 습식 에치가 수행된다. 습식 에칭은 예를 들어, 테트라-메틸 암모늄 하이드록사이드(TMAH, Tetra-Methyl Ammonium Hydroxide), 포타슘 하이드록사이드(KOH, potassium hydroxide) 용액 등을 사용하여 수행될 수 있다. 몇몇 예시적 실시예들에서, TMAH 용액은 약 1 퍼센트 내지 약 30 퍼센트 범위의 농도를 갖는다. 습식 에치 동안, TMAH의 온도는 약 20℃ 내지 약 100℃일 수 있다. 습식 에칭 이후에, 패싯(facet)들이 개구들(36)에 형성될 수 있으며, 패싯들은 기판(20)의 (111) 평면들을 포함한다. 몇몇 예시적 실시예들에서, 습식 에칭 이후에, 개구(36)의 깊이(D2)는 예를 들어, 약 300 Å 내지 약 800 Å 범위일 수 있다.
도 5는 에피택시 층들(38)의 형성을 예시한다. 에피택시 이전에, 예를 들어, HF-기반 가스 또는 SiCoNi-기반 가스를 사용하여 예비-세정이 수행될 수 있다. 예비-세정은 개구들(36) 내에 노출된 표면들의 자연적 산화의 결과로서 형성되는 임의의 원치않는 실리콘 산화물을 제거할 수 있다. 몇몇 실시예들에서, 고온 베이킹이 수행된다. 대안적 실시예들에서, 베이킹 단계는 건너뛰어진다. 고온 베이킹은 HCl 가스의 존재 하에 또는 HCl 가스 없이 수행될 수 있다. 베이킹 온도는 약 700℃ 내지 약 900℃ 범위에 있을 수 있다. 베이킹의 압력은 약 10 Torr 내지 약 200 Torr 범위 내에 있을 수 있다. 베이킹 지속기간은 예를 들어, 약 30 초 내지 약 4분의 범위 내에 있을 수 있다. 고온 베이킹은 또한 기판(20)의 노출된 표면들 상에 자연적 산화물을 제거할 수 있으며, 노출된 표면들은 개구들(36) 내에 있다.
도 5에 도시된 바와 같이, 실리콘 게르마늄(SiGe)과 같은 반도체 재료가 선택적 에피택셜 성장(SEG, Selectdive Epitaxial Growth)을 통해 개구들(36) 내에 에피택셜적으로 성장되어, 에피택시 층들(38)을 형성한다. 따라서, 설명 전반에 걸쳐, 에피택시 층들(38)은 SiGe 층들(38)로서 또한 지칭된다. 프로세스 가스들은 H2, N2, 디클로로-실란(DCS, dichloro-silane), SiH4, GeH4 등을 포함할 수 있다. 에피택시의 온도는 약 600℃ 내지 약 900℃ 범위에 있을 수 있다. 몇몇 실시예들에서, 에칭 가스는 기판(20)의 노출된 표면들 상에 선택적 성장을 촉진하기 위하여 부가되나, 게이트 스페이서들(34) 및 하드 마스크들(28)과 같은 유전체들 상에서는 촉진하지 않는다. 프로세스 가스들의 압력은 약 10 Torr 내지 약 200 Torr 범위 내에 있을 수 있다. SiGe 층들(38)의 결과적인 두께(T1)는 예를 들어, 약 100 Å 내지 약 400 Å 범위에 있을 수 있다.
에피택시 동안, 성장이 진행되면서, 원하는 p-타입 불순물들이 도핑될 수 있다. 예를 들어, 붕소가 도핑될 때, B2H6가 프로세스 가스들에 포함될 수 있다. 몇몇 실시예들에서, 에피택시 층들(38) 내의 붕소와 같은 p-타입 불순물들의 불순물 농도는 약 1E19 /cm3보다 낮다. 다른 실시예들에서, p-타입 불순물들의 불순물 농도는 약 1E18 /cm3 내지 약 1E20 /cm3 범위에 있을 수 있다. 대안적 실시예들에서, 층들(38)의 에피택시 동안, p-타입 불순물은 인-시튜 도핑되지 않거나, 실질적으로 불순물이 도핑되지 않는다(예를 들어, p-타입 불순물 농도는 약 1014 /cm3보다 낮음). 예를 들어, 상이한 게르마늄 퍼센트들이 또한 사용될 수 있으나, 에피택시 층들(38)은 약 10 퍼센트 내지 약 30 퍼센트 범위 내의 제1 게르마늄 원자 퍼센트를 가질 수 있다.
도 6을 참고하여, 에피택시 층들(42)은 에피택시를 통해 성장된다. 에피택시 층들(42)은 에피택시 층들(38)의 조성과 상이한 조성(내부에 포함된 성분들 및 성분들의 퍼센트들)을 가질 수 있다. 몇몇 실시예들에서, 에피택시 층들(42)은 SiGe 층들이며, 이는 에피택시 층들(38) 내의 게르마늄 원자 퍼센트보다 높은 게르마늄 원자 퍼센트를 갖는다. 예를 들어, 에피택시 층들(42)은 약 30 퍼센트 내지 약 60 퍼센트 범위 내의 제2 게르마늄 원자 퍼센트를 가질 수 있다. 에피택시 층들(42)을 형성하기 위한 프로세스 조건들은, 실리콘 함유 가스들 및 게르마늄 함유 가스들의 비율들이 조정되는 것을 제외하고, 에피택시 층들(38)을 형성하기 위한 프로세스 조건들과 유사할 수 있다. 몇몇 실시예들에서, 에피택시 층들(42)의 상부면들(42A)은 기판(20)의 상부면(20A)보다 더 높다. 에피택시 층들(38 및 42)은 조합하여 MOS 소자의 소스 또는 드레인 영역(그리고 또한 소스 및 드레인 스트레서)의 부분들을 형성하며, 이는 또한 그것의 게이트로서 게이트 스택들(22) 중 하나를 포함한다.
뿐만 아니라, 에피택시 동안에, p-타입 불순물은 에피택시의 진행과 함께 인-시튜 도핑될 수 있다. 에피택시 층들(42)의 p-타입 불순물 농도(C42)는 에피택시 층들(38)의 p-타입 불순물 농도보다 더 높을 수 있다. 예를 들어, p-타입 불순물 농도(C42)는 약 1E20 /cm3 내지 약 8E20 /cm3 범위 내에 있다. 뿐만 아니라, 비율 C42/C38는 몇몇 실시예들에 따라 약 10보다 더 클 수 있으며, 여기서 C42 및 C38는 각각 층들(42 및 38)의 (부가적인 열적 프로세스 없이 인-시튜 도핑된 바와 같은) p-타입 불순물 농도들이다.
에피택시 층들(42)은 상이한 p-타입 불순물 농도들을 갖는 상부층과 하부층을 또한 포함할 수 있으며, 하부층과 상부층 각각은 실질적으로 균일한 인-시튜 도핑된 p-타입 불순물 농도를 갖는다. 도 6은 에피택시 층들(42)의 상부층과 하부층 사이에 인터페이스를 마킹하기 위하여 점선들(43)을 개략적으로 예시한다. 뿐만 아니라, 상부층의 게르마늄 퍼센트(C42A)는 하부층의 게르마늄 퍼센트(C42B)보다 더 높을 수 있다. 몇몇 실시예들에서, p-타입 불순물 농도 비율(C42A/C42B)은 몇몇 실시예들에서 약 5보다 더 크다.
몇몇 실시예들에서, 에피택시 층들(38 및 42) 각각에서 게르마늄 퍼센트는 실질적으로 균일하다. 대안적 실시예들에서, 에피택시 층들(38 및 42) 중 하나 또는 둘 모두는 점진적으로 그리고 계속해서 변화하는 게르마늄 퍼센트를 갖는다. 개별적인 에피택시 동안, 게르마늄-함유 선구물질(예컨대 GeH4)의 유량은 점진적으로 그리고 계속해서 변화될 수 있다. 이들 실시예들에서, 게르마늄 퍼센트가 점진적으로 변화하는 층들에서, 층의 하부 부분들은 상부층들의 게르마늄 퍼센트들보다 더 낮은 게르마늄 퍼센트들을 갖는다.
에피택시 층들(42)의 형성 이후에, 캡핑 층들(44)은 도 7에 도시된 바와 같이, 에피택시를 통해 형성된다. 캡핑 층들(44)은 에피택시 층들(42)의 조성과 상이한 조성(내부에 포함된 성분들 및 성분들의 퍼센트들을 포함함)을 가질 수 있다. 캡핑 층들(44)은 내부에 게르마늄이 포함되지 않은 순수한 실리콘 층들, 또는 예를 들어, 1 퍼센트 또는 2 퍼센트 미만의 게르마늄을 갖는 실질적으로 순수한 실리콘 층들일 수 있다. 따라서, 캡핑 층들(44)은 대안적으로 설명 전반에 걸쳐 실리콘 캡들로서 지칭된다. 캡핑 층들(44)은 또한 SiGe 층들일 수 있으며, 이 때 캡핑 층들(44)의 게르마늄 농도는 에피택시 층들(42)의 게르마늄 농도보다 낮다.
캡핑 층(44)의 에피택시 동안, 붕소와 같은 p-타입 불순물은 에피택시의 진행과 함께 인-시튜 도핑될 수 있다. 몇몇 실시예들에서, 캡핑 층들(44)의 p-타입 불순물의 농도는 에피택시 층들(42 및 38)의 p-타입 불순물 농도보다 더 높다. 캡핑 층(44)은 개별적인 MOS 소자의 소스/드레인 영역들 및/또는 에피택시 층들(42 및 44)의 모든 부분들 내에 가장 높은 붕소 농도를 가질 수 있으며, 가장 높은 농도는 몇몇 예시적 실시예들에서 약 1E21 /cm3 보다 더 높을 수 있다. 캡핑 층들(44)의 p-타입 불순물 농도(C44) 대 에피택시 층들(42)의 p-타입 불순물 농도(C42)의 비율은 약 5보다 더 클 수 있다. (후속 열적 프로세스들 이후에 값들 또는 도핑된 것과 같은 값들일 수 있는) 비율(C44/C42)은 또한 약 5 내지 약 15 범위 내에 있을 수 있다. 몇몇 실시예들에서, p-타입 불순물 농도(C44)는 약 1E21 /cm3보다 더 높으며, 약 1E21 /cm3 내지 약 8E21 /cm3 범위 내에 있을 수 있다. 에피택시 층들(38, 42 및 44)의 성장은 내부의 진공이 깨지지 않고 동일한 챔버 내에서 인-시튜로 수행될 수 있다.
다음으로, 하드 마스크들(28)이 제거되고, 결과적인 구조물이 도 8에 도시된다. 도 8은 또한 포스포-실리케이트 글라스(PSG, Phospho-Silicate Glass), 보로-실리케이트 글라스(BSG, Boro-Silicate Glass), 붕소-도핑된 포스포-실리케이트 글라스(BPSG, Boron-Doped Phospho-Silicate Glass) 등과 같은 유전체 재료로 형성되는 층간 절연체(ILD, Inter-Layer Dielectric)의 형성을 예시한다. CMP는 ILD(46)의 상부면을 평평하게 하기 위하여 수행될 수 있다. 다음으로, (게이트 콘택 개구들(48A) 및 소스/드레인 콘택 개구들(48B)을 포함하는) 콘택 개구들(48)이 형성되어, 아래에 놓인 게이트 전극들(26) 및 캡핑 층들(44)을 노출시킨다.
도 9는 게이트 실리사이드 영역들(50) 및 소스/드레인 실리사이드 영역들(52)의 형성을 예시한다. 실리사이드 영역들(50 및 52)은 캡핑 층들(44) 및 게이트 전극들(26)의 노출된 표면들을 포함하는, 소자들 위의 실리사이드 금속, 예컨대 티타늄, 코발트, 니켈, 텅스텐 등의 얇은 층(미도시)을 증착함으로써 형성될 수 있다. 웨이퍼(10)는 그 후 가열되며, 이는 금속이 실리콘과 접촉하는 어디에서든 실리사이드 반응이 발생하게 한다. 반응 이후에, 금속 실리사이드의 층이 실리콘과 금속 사이에 형성된다. 비-반응 금속은 금속을 공격하나 실리사이드는 공극하지 않는 에칭제의 사용을 통해 선택적으로 제거된다. 실리사이드화의 결과, 소스/드레인 실리사이드 영역들(52)은 캡핑 층들(44) 내로 연장되고, 에피택시 층들(42) 내로 연장될 수 있다. 대안적으로, 캡핑 층들(44)의 상단 부분들은 실리사이드화되고, 캡핑 층들(44)의 바닥 부분들은 실리사이드화되지 않는다. 실리사이드화 이후에, 실리사이드화되지 않은 채로 남아있는 캡핑 층들(44)의 몇몇 부분들(44A)이 존재하며, 부분들(44A)은 소스/드레인 실리사이드 영역들(52)의 대향 면들과 동일한 레벨에 있고, 상기 대향 면들 상에 있다.
도 10은 소스/드레인 콘택 플러그들(54) 및 게이트 콘택 플러그들(56)의 형성을 예시하며, 이는 개구들(48) 내로 도전성 재료, 예컨대 텅스텐, 구리, 알루미늄, 티타늄, 코발트, 실리콘, 게르마늄 등을 충진하고, ILD(46)의 상부면과 콘택 플러그들(54 및 56)의 상부면을 평평하게 하기 위해 CMP를 수행함으로써 형성된다. 따라서 에피택시 층들(38, 42), 그리고 가능하게는 소스 및 드레인 영역들로서 캡핑 층들(44)의 나머지 부분들을 포함하는 MOS 트랜지스터(60)가 형성된다.
도 11은 MOS 소자(60)의 소스 및 드레인 영역들의 붕소 프로파일을 개략적으로 예시하며, 여기서 프로파일은 도 10의 화살표(62)의 경로에 따른 붕소 농도를 나타낸다. 붕소 농도는 상호접속 구조물 내의 위에 가로놓인 금속 층들의 형성과 같은 후속 열적 프로세스들 이후의 붕소 확산에 의해 야기된 농도를 반영한다. 각각의 영역들(38, 42, 44 및 52)이 또한 예시된다. X-축은 화살표(62)의 상부 단부로부터 시작되어 측정된 깊이를 예시한다. Y-축은 붕소의 개략적 농도를 표시한다. 도 11은 개략적이기 때문에, X-축 및 Y-축의 값들은 마킹되지 않는다. 도 11에 도시된 바와 같이, 붕소 농도는 층들/영역(44 및 52)의 상부에서 가장 높다. 에피택시 층(42)은 실리콘 캡과 실리사이드 영역(52) 내의 붕소 농도보다 더 낮은 붕소농도를 갖는다. 에피택시 층(38)은 에피택시 층(42) 내의 붕소 농도보다 더 낮은 붕소 농도를 갖는다. 뿐만 아니라, 영역들(38, 42 및 44/52)의 경사들은 각각 경사들(68, 66 및 64)로서 도시되며, 여기서 경사(64)는 경사(66)보다 더 크고, 경사(66)는 경사(68)보다 더 크며, 경사들의 차이는 인-시튜 도핑된 p-타입 불순물들의 확산에 의해 야기된다.
p-타입 불순물 농도가 소스/드레인 영역들의 상부 부분들에서 더 높고 소스/드레인 영역들의 하부 부분들에서 더 낮은 본 개시물의 실시예들에서, 에피택시 영역들로부터 아래 놓인 기판으로의 확산은 최소화된다. 따라서, 결과적인 MOS 소자의 숏 채널 효과(SCE, Short Channel Effect)는 향상된다. 또한, 소스/드레인 영역들의 상부 부분이 증가된 p-타입 불순물 농도들을 갖는 경우, 소스/드레인 영역들 내의 저항은 감소된다.
실시예들 및 그들의 장점들이 상세히 설명되었으나, 첨부된 청구항들에 의해 정의된 바와 같은 실시예들의 진의 및 범위를 벗어나지 않고 여기에 다양한 변화들, 대체들 및 변경들이 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 명세서에 설명된 물질의 조성, 수단, 방법 및 단계들, 프로세스, 머신, 제조의 특정 실시예들로 제한되도록 의도된 것이 아니다. 본 기술분야의 당업자가 개시내용으로부터 용이하게 인식할 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 현존하는 또는 추후에 개발된 물질, 수단, 방법 및 단계들의 조성들, 프로세스들, 머신들, 제조물이 개시내용에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 머신들, 제조물, 물질의 조성, 수단, 방법들 또는 단계들을 그들의 범위 내에 포함시키도록 의도된다. 또한, 각각의 청구항은 개별적 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 개시물의 범위 내에 있다.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 게이트 스택;
    상기 반도체 기판 내로 연장되고, 상기 게이트 스택에 인접한 개구;
    제1 p-타입 불순물 농도를 가지며, 상기 개구 내에 있는 실리콘 게르마늄 영역; 및
    상기 실리콘 게르마늄 영역 위에 있는, 게르마늄이 없는 실리콘 캡
    을 포함하며, 상기 실리콘 캡은 상기 제1 p-타입 불순물 농도보다 높은 제2 p-타입 불순물 농도를 갖는 것인, 집적 회로 구조물.
  2. 제1항에 있어서,
    상기 실리콘 게르마늄 영역의 일부는 상기 실리콘 캡과 접촉하며, 상기 실리콘 게르마늄 영역의 일부는 상기 실리콘 캡 및 상기 실리콘 게르마늄 영역을 포함하는 금속-산화물-반도체(MOS, Metal-oxide-Semiconductor) 소자의 모든 소스 및 드레인 영역들 중에서 가장 높은 p-타입 불순물 농도를 갖는 것인, 집적 회로 구조물.
  3. 제1항에 있어서,
    상기 실리콘 캡 내로 연장되는 실리사이드 영역을 더 포함하며, 상기 실리콘 캡은 상기 실리사이드 영역의 일면 상에 있고 상기 실리사이드 영역과 동일한 레벨에 있는 제1 부분을 포함하는 것인, 집적 회로 구조물.
  4. 제1항에 있어서,
    상기 실리콘 게르마늄 영역 및 상기 실리콘 캡 내로 연장되는 실리사이드 영역을 더 포함하는 것인, 집적 회로 구조물.
  5. 제1항에 있어서,
    상기 상기 실리콘 캡의 상단으로부터 상기 실리콘 게르마늄 영역의 바닥부까지, p-타입 불순물 농도가 점진적으로 감소하는 것인, 집적 회로 구조물.
  6. 제1항에 있어서,
    상기 실리콘 게르마늄 영역은 상부 부분 및 하부 부분을 더 포함하며, 상기 상부 부분의 p-타입 불순물 농도는 상기 하부 부분의 p-타입 불순물 농도보다 높은 것인, 집적 회로 구조물.
  7. 집적 회로 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 게이트 스택 ― 상기 게이트 스택은 금속-산화물-반도체(MOS) 소자에 포함됨 ― ;
    상기 반도체 기판 내로 연장되는, 상기 MOS 소자의 소스/드레인 영역 ― 상기 소스/드레인 영역은 제1 실리콘 게르마늄 영역 및 상기 제1 실리콘 게르마늄 영역 위의 제2 실리콘 게르마늄 영역을 포함하며, 상기 제1 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트를 갖고, 상기 제2 실리콘 게르마늄 영역은 상기 제1 게르마늄 퍼센트보다 높은 제2 게르마늄 퍼센트를 가짐 ― ; 및
    상기 제2 실리콘 게르마늄 영역 위에 있고, 상기 제2 실리콘 게르마늄 영역과 접촉하는 실리콘 캡 ― 상기 실리콘 캡은 상기 소스/드레인 영역 중에서 가장 높은 p-타입 불순물 농도를 가짐 ―
    을 포함하는, 집적 회로 구조물.
  8. 반도체 기판 위에 게이트 스택을 형성하는 단계;
    상기 반도체 기판 내로 연장되며, 상기 게이트 스택의 일면 상에 있는 개구를 형성하는 단계;
    상기 개구 내에 제1 실리콘 게르마늄 영역을 성장시키기 위하여 제1 에피택시를 수행하는 단계 ― 상기 제1 에피택시 동안, 상기 제1 실리콘 게르마늄 영역은 제1 p-타입 불순물 농도로 인-시튜(in-situ) 도핑됨 ― ; 및
    상기 제1 실리콘 게르마늄 영역 위에 게르마늄이 없는 실리콘 캡을 성장시키기 위하여 제2 에피택시를 수행하는 단계 ― 상기 제2 에피택시 동안, 상기 실리콘 캡은 상기 제1 p-타입 불순물 농도보다 높은 제2 p-타입 불순물 농도로 인-시튜 도핑됨 ―
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 제1 에피택시 이전에, 상기 제1 실리콘 게르마늄 영역 아래에 놓이는 제2 실리콘 게르마늄 영역을 성장시키기 위하여 제3 에피택시를 수행하는 단계를 더 포함하며,
    상기 제2 실리콘 게르마늄 영역은 상기 제1 실리콘 게르마늄 영역보다 높은 게르마늄 퍼센트를 갖고, 상기 제3 에피택시 동안, 상기 제2 실리콘 게르마늄 영역은 상기 제1 p-타입 불순물 농도보다 낮은 제3 p-타입 불순물 농도로 인-시튜 도핑되는 것인, 방법.
  10. 제8항에 있어서,
    상기 제1 에피택시 이전에, 상기 제1 실리콘 게르마늄 영역 아래에 놓이는 제2 실리콘 게르마늄 영역을 성장시키기 위하여 제3 에피택시를 수행하는 단계를 더 포함하며, 상기 제3 에피택시 동안, p-타입 불순물은 도핑되지 않는 것인, 방법.
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