KR20150004377U - 터치 패널의 이중층 전극 구조 - Google Patents

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Abstract

본 고안에서는 터치 패널의 이중층 전극 구조를 제공하는 바, 이중층 전극 구조는 각각 일 터치 패널 내의 기판의 양측 표면에 형성되고, 각 전극층에는 그물 모양으로 설치된 도전 회로가 형성되며, 이중층 전극층이 결합될 때, 이중층 전극층 상의 도전 회로는 중첩되지 않으며, 교차 유도 구역을 형성한다. 특히 상부층 전극층과 하부층 전극층 중의 적어도 한 층에는 단절 회로 설계를 통하여 무효 유도 구역을 형성하며, 전반적인 전극 구조 실시 방식을 놓고 말하면, 하부층 전극층의 유효 유도 회로의 도전 재료 총 면적이 상부층 전극층의 유효 유도 회로의 도전 재료 총 면적보다 큰 바, 이의 목적은 터치 패널의 유도 전기장을 개선하기 위한 것이다.

Description

터치 패널의 이중층 전극 구조{DOUBLE-LAYER ELECTRODE STRUCTURE FOR TOUCH-SENSITIVE PANEL}
본 고안은 터치 패널의 이중층 전극 구조에 관한 것으로서, 특히 하부층 유효 전극 도전 재료 총 면적이 상부층 유효 전극 도전 재료 총 면적보다 큰 이중층 전극 구조에 관한 것이다.
종래 기술 중의 터치 패널에 이용되는 전극 구조, 특히 이중층 전극 구조를 갖는 터치 패널은 일치하고 대칭되는 설계, 예를 들면 X 방향의 다수의 도전 회로 또는 전극 구조 및 Y 방향(X 방향과 수직됨)의 다수의 도전 회로 또는 전극 구조를 가지는 바, 이러한 설계는 안정적인 전기 신호를 제공하고 또한 설계를 간략화할 수 있다.
하지만 터치 패널의 터치 센싱에 대한 민감도 요구가 높아짐에 따라 전극 회로는 날로 가늘어지고 밀도는 날로 높아지므로, 전반 전극층에 분포된 서로의 전극 구조 사이에는 쉽게 상호 유도(mutual inductance)가 발생하여 많은 노이즈가 발생되고 또한 터치 패널에 센싱 오동작이 발생할 수 있다.
안정적인 터치 패널 기술을 제공하기 위하여, 본 고안에서 제공하는 터치 패널의 이중층 전극 구조는 이중층 전극 구조의 적어도 한 층에 서로 다른 무효 유도 구역이 설계되어 있고 두 층의 유효 유도 구역 면적이 다르도록 하여 터치 패널의 유도 전기장을 개선하고 여분의 상호 정전용량(mutual capacitance)을 제거하고 터치 감도를 향상시킨다.
실시예에 의하면, 터치 패널의 이중층 전극 구조에는 주요하게 제1 전극층에서 제1 방향으로 설치되는 전극 구조 및 제2 전극층에서 제2 방향으로 설치되는 전극 구조가 포함되며, 특히 제1 전극층의 유효 전극 회로의 도전 총 면적이 제2 전극층의 유효 전극 회로의 도전 총 면적보다 크다.
그 중에서, 제2 전극층에는 적어도 하나의 무효 전극 구역이 구비되고, 그 중의 전극 회로는 전기가 통하지 않는 차단 상태이며, 유효 전극 회로는 일 유효 전극 구역 내에 구비된다.
본 고안의 다른 실시예에 의하면, 제1 전극층과 제2 전극층에 각각 적어도 하나의 무효 전극 구역이 구비되고, 그 중의 상기 상하층의 무효 전극 구역은 서로 다른 연장 방향을 가지며, 그 중에서 제1 전극층의 무효 전극 구역은 2차원 시스템의 Y 방향으로 연장되고, 제2 전극층의 무효 전극 구역은 2차원 시스템의 X 방향으로 연장되며, 그 중의 전극 회로는 전기가 통하지 않는 차단 상태이고, 유효 전극 회로는 일 유효 전극 구역 내에 구비되며, 또한 제1 전극층의 유효 전극 회로의 도전 총 면적이 제2 전극층의 유효 전극 회로의 도전 총 면적보다 크다.
실시예에 의하면, 이중층 전극 구조는 각각 제1 전극층과 제2 전극층 상에 형성된 마름모이고 중첩되지 않는 도전 회로이며; 이중층 전극 구조는 또한 각각 제1 전극층과 제2 전극층에 형성된 사각형이고 중첩되지 않는 도전 회로이다. 하지만 이중층 전극 구조의 형상은 이에 제한되지 않으며, 다각형 또는 불규칙 형상일 수도 있다.
본 고안의 목적을 이루기 위하여 이용되는 기술, 방법 및 효과를 이해하기 위하여 하기 본 고안에 관한 명세서, 도면을 참조하면 본 고안의 목적, 특징이 더욱 명확해질 것이나, 도면과 구성요소는 본 고안을 예시적으로 설명하는 것이지 이를 한정하는 것이 아니다.
도 1은 터치 패널의 이중층 전극 구조 실시예1의 예시적 도면.
도 2는 터치 패널의 이중층 전극 구조 실시예2의 예시적 도면.
도 3은 터치 패널의 이중층 전극 구조 실시예 도면.
도 4는 터치 패널의 이중층 전극 구조 실시예 도면.
도 5는 터치 패널의 이중층 전극 구조 실시예 예시도 1.
도 6은 터치 패널의 이중층 전극 구조 실시예 예시도 2.
도 7은 유효 및 무효 유도 구역의 실시방식1의 도면.
도 8은 유효 및 무효 유도 구역의 실시방식2의 도면.
도 9는 무효 유도 구역 내 단선의 실시방식1의 도면.
도 10은 무효 유도 구역 내 단선의 실시방식2의 도면.
도 11은 터치 패널의 이중층 전극 구조의 제작 실시예 흐름도.
도 12는 터치 패널의 이중층 전극층의 실시예 도면.
본 명세서에 기재된 고안은 터치 패널의 이중층 전극 구조에 관한 것으로서, 터치 패널의 유도 전기장을 개선하고 여분의 상호 정전용량(mutual capacitance)을 제거하고 터치 감도를 향상시키기 위하여, 터치 패널의 이중층 전극 구조 설계는 그 중의 한 층의 전극 회로 구조 상에 무효 유도 구역을 구비하는 바, 즉 하나의 특정 구역, 예를 들면 어느 한 방향의 일정한 너비를 정의하고, 제조 공정을 통하여 그 중의 전극 회로에 차단 회로를 형성하기 때문에 터치 패널의 이중층 전극 구조는 두 층에 각각 서로 다른 유도 구역의 전극 구조를 가지며, 특히 그 중의 한 전극 구조층의 유효 전극 도전 재료 총 면적이 다른 한 전극층의 유효 전극 도전 재료 총 면적보다 크다.
터치 패널의 이중층 전극 구조 실시예는 우선 도 1을 참조할 수 있는 바, 이는 단일층 기판의 터치 패널 구조이다. 도시된 이중층 전극 구조의 주요 구조에는 투명 기판(12) 및 투명 기판(12) 상하 표면에 형성된 상부층 전극층(101)과 하부층 전극층(103)이 포함되고, 이중층 전극 구조도 터치 패널에 이용되기 때문에 이중층의 전극 구조는 각각 서로 다른 방향의 유도 신호를 유도할 수 있으며, 양자가 터치 위치를 탐지하는 회로 설계를 형성한다. 패널 구조를 형성한 후, 상부에는 또한 표면 기재(10)가 결합되고, 외부 터치 객체는 표면 기채(10)를 통하여 이 터치 패널을 터치한다.
다른 이중층 기판의 이중층 전극 구조 설계는 도 2에 도시된 터치 패널의 이중층 전극 구조 실시예를 참조할 수 있다.
여기에는 제1 투명 기판(22)과 제2 투명 기판(24) 두 기판이 도시되고, 양자의 표면에는 각각 서로 다른 방향의 전극 구조, 예를 들면 제1 전극층(201)(상부층)과 제2 전극층(203)(하부층)이 형성되며, 이어서 패널 구조 위에는 일 표면 기재(20)가 결합된다.
상기 단일층 기판과 이중층 기판의 터치 패널 구조에 있어서, 모두 이중층의 서로 다른 유도 방향의 전극 구조를 가지며, 일 실시 태양에 있어서, 각 전극층에는 각각 그물 모양으로 설치된 도전 회로, 예를 들면 금속 또는 ITO(산화 인듐-주석) 등의 투명 전극 재료가 형성된다. 도전 회로에는 각 전극층 상에 설치된 여러 그룹으로 형성된 다수의 채널 전극(channel electrode)이 형성되고, 이중층 전극 구조가 상호 교차되며, 각 전극층이 터치 신호를 유도하면 이중층 전극 구조는 각각 서로 다른 방향의 터치 신호를 유도할 수 있고, 이로써 터치 위치를 탐지한다.
도 3 및 도 4는 각각 본 고안의 터치 패널의 이중층 전극 구조 태양의 실시 예시도로서, 이중층 전극 구조에는 어느 한 방향(예를 들면 제1 방향)으로 설치되는 제1층 전극 구조 및 다른 한 방향(예를 들면 제2 방향)으로 설치되는 제2층 전극 구조가 포함된다.
그 중에서, 도 3에 도시된 터치 패널(30) 중의 이중층 전극 구조는 마름모 도전 회로로 구성되며, 그 중에서 실선으로 표시된 제1 전극층(31)의 마름모 도전 회로와 점선으로 표시된 제2 전극층(32)의 마름모 도전 회로가 상호 교차 설치되고, 제1 전극층(31)의 전극 회로와 제2 전극층(32)의 전극 회로는 겹쳐질 때 중첩되지 않고 교차 방식으로 겹쳐져 고밀도의 그물 모양의 전극 구조를 형성한다.
이중층 전극층이 결합될 때, 이중층 전극층 상의 그물 모양으로 설치된 도전 회로는 중첩되지 않으며(non overlap), 그물 모양의 감도가 높은 교차 유도 구역을 형성한다. 실시예1에 의하면, 터치 패널에 응용되는 전극층에 있어서, 제1 전극층(31)은 터치 패널의 구동 전극층일 수 있고, 제2 전극층(32)은 터치 패널의 센싱 전극층일 수 있다.
도 4는 터치 패널의 이중층 전극 구조의 다른 한 실시 태양 도면이다. 도시된 터치 패널(40) 상에는 이중층 전극층이 구비되고, 각각 실선으로 표시된 제1 전극층(41)과 점선으로 표시된 제2 전극층(42)이며, 본 예에서는 사각형 도전 회로이고, 이중층 전극층이 결합될 때 더욱 밀집되고 감도가 높은 그물 모양의 유도 회로를 형성한다.
하지만 더욱 조밀한 전극 회로 설계 하에서, 서로 다른 층의 유도 회로 사이에는 전기 간섭 현상이 존재하고, 회로 사이에 생성되는 상호 정전용량(mutual capacitance)은 심지어 유도 터치 위치의 정확도에까지 영향을 미칠 수 있다.
터치 패널의 감도와 발생가능한 에러를 개선하기 위하여 상기 회로 사이에 발생하는 상호 정전용량을 낮추어야 하는 바, 실시방식1은 도 5에 도시된 터치 패널의 이중층 전극 구조 실시예 예시도를 참조할 수 있다.
본 예는 패널 한 구석의 전극 구조 도면으로서, 패널에는 이중층의 전극층이 구비되고, 그 중의 하나는 실선으로 표시된 제1 전극층(51)이고, 유효 전극 구역은 도전 회로로 에워싸여 마름모를 형성하는 것을 예시로 전극의 패턴을 형성하고, 다른 한 층은 점선으로 표시되는 제2 전극층(52(유효 전극 구역(502)에 위치함) 및 52'(무효 전극 구역(501, 503)에 위치함))이며, 두 층의 주요 회로가 중첩되지 않고 교차의 방식으로 겹쳐지며, 더욱 조밀한 그물 모양의 유도 회로를 구성한다.
실시예에 의하면, 제2 전극층(52, 52')에 포함된 구역 설계에는 적어도 일 무효 전극 구역이 구비되고, 본 예에서는 무효 전극 구역(501, 503)이며, 나머지는 유효 전극 구역(502)이고, 본 예에서 이 구역 중간 부분에 위치한 것은 유효 전극 구역(502)이고, 양측은 무효 전극 구역(501, 503)이다. 즉 제2 전극층(52)의 도전 회로는 유효 전극 구역(502)에서 서로 전기 연결되는 연속 회로이고, 유효 전극 회로를 구성하며, 회로가 양측의 무효 전극 구역(501 및 503)에 이르면 단절 회로를 형성하는 바, 즉 전기적 연결이 없는 무효 전극 회로(제2 전극층(52'))을 형성하기 때문에, 전기 신호는 무효 전극 구역(501, 503) 상의 회로에 전달되지 않는다.
도전 회로로 형성된 전극 구조를 이용하여, 제조 공정에서는 직접 프린팅(printing) 방식을 이용하여 도전 회로를 구성할 수 있거나 또는 도금(plating), 스퍼터링(sputtering) 또는 식각(etching) 방식을 이용하여 도전 회로를 형성할 수 있다. 제조 과정에 있어서, 유효 전극 구역(502)과 무효 전극 구역(501, 503)의 인접 구역에서 직접 상호 연결되지 않는 단절 회로를 형성할 수 있는 바, 예를 들면 프린팅, 도금, 스퍼터일, 식각 방식은 포토마스크 설계를 통하여 단절 회로를 형성할 수 있다.
무효 유도 구역(501, 503)은 특정 구역(어느 한 방향의 일정한 너비) 내의 도전 회로를 단절시키는 것으로서(제조 과정에 단절 회로 형성), 이의 목적으로는 터치 패널의 유도 전기장을 개선하고 상호 정전용량(mutual capacitance)의 발생 확율을 낮추는 것이다. 각층의 도전 회로는 일정한 너비를 가지나 상부층과 하부층의 굵기는 제한이 없으며, 상하부층의 도전 회로가 동일한 너비이거나 또는 하부층 회로가 비교적 가늘고 상부층 회로가 비교적 넓을 수 있다. 굵기에 상관없이 본 고안의 실시예의 특징으로는 제1 전극층(51)의 유효 전극 구역 내의 유효 전극 회로의 도전 재료 총 면적이 제2 전극층(52)의 유효 전극 구역 내의 유효 전극 회로의 도전 재료 총 면적보다 크다는 것이다.
바람직한 실시예1에 의하면, 제1 전극층이 하부층 전극층이고, 제2 전극층이 터치 패널 대외 구역에 근접한 상부층 전극층이며, 이 상부층 전극층의 각 채널 전극 내의 도전 회로에는 무효 유도 구역(전기가 통하지 않음)과 유효 유도 구역(전기가 통함)이 구비된다.
상기 실시예에서 단지 제2 전극층(52, 52')에 각각 유효 전극 회로와 무효 전극 회로가 구비된 실시 태양을 보여주는 외, 본 고안에서는 또한 이중층 전극 구조에 모두 유효 및 무효 전극 구역이 구비된 실시방식을 이용할 수 있는 바, 실시예는 도 6에 도시된 바와 같다.
도 6에 도시된 이중층 전극 구조 실시예에서는 상부층 전극층과 하부층 전극에 모두 전기가 통하지 않는 무효 전극 구역이 구비된 것을 보여주는 바, 이중층 상의 무효 전극 구역은 각각 패널의 서로 다른 방향으로 연장된다.
도면에서는 상하 두층의 전극층을 각각 서로 겹쳐지는 제1 전극층(61)과 제2 전극층(62)으로 표시하고, 또한 각각 단선의 설계를 통하여 유효 전극 구역(601, 603)과 무효 전극 구역(602, 604)을 형성한다.
본 예에 있어서, 제1 전극층(61)에는 연속 도선으로 형성된 유효 전극 구역(601) 및 제조 공정을 이용하여 단절 회로를 형성하여 형성된 적어도 하나의 무효 전극 구역(602)을 구비하며, 무효 전극 구역(602)의 방향은 좌표축 Y 방향으로 연장되고, 양자는 중복되게 제1 전극층(61) 상에 구비되어 터치 패널의 하부층 전극층을 이룰 수 있다.
제2 전극층(62)에도 연속 도선으로 형성된 유효 전극 구역(603) 및 적어도 하나의 무효 전극 구역(604)을 구비하며, 이 무효 전극 구역(604)과 제1 전극층(61) 상의 무효 전극 구역(602)은 서로 다른 방향으로 설치되는 바, 예를 들면 해당 층의 무효 전극 구역(604)은 좌표축 X 방향으로 연장된다. 유효 전극 구역(603)과 무효 전극 구역(604)이 중복되게 제2 전극층(62) 상에 설치되어 터치 패널의 상부층 전극층을 이룰 수 있다.
상기 실시예에서와 같이, 무효 전극 구역(602, 604)의 설계 목적은 터치 패널의 유도 전기장을 개선하고 상호 정전용량의 발생 확율을 낮추는 것이며, 구조적 특징이라면 제1 전극층(61)(예를 들면 하부층에 위치함)의 유효 전극 회로의 도전 재료 총 면적이 제2 전극층(62)(예를 들면 상부층에 위치함)의 유효 전극 회로의 도전 재료 총 면적보다 큰 것이다.
상기 이중층 도선 회로는 마찬가지로 중첩되지 않고 교차 방식으로 겹쳐지며, 조밀한 그물 모양 유도 회로를 구성할 수 있다. 유도 회로 제조 공정은 프린팅(printing), 도금(plating), 스퍼터링(sputtering) 또는 식각(etching) 방식에 의하여 형성될 수 있으며, 제조 공정은 유효 전극 구역(601, 603)과 무효 전극 구역(602, 604)의 인접 구역에서 직접 상호 연결되지 않는 단절 회로를 형성할 수 있다.
전반 패널에 포함된 무효 유도 구역과 유효 유도 구역의 실시 태양은 도 7을 참조할 수 있는 바, 전반 패널 중에는 유효 유도 구역(701, 701’, 701’’, 701’’’)과 무효 유도 구역(702, 702’, 702’’, 702’’’)이 교차적으로 구비되고, 무효 유도 구역(702, 702’, 702’’, 702’’’)은 제조 공정을 통하여 고정된 거리로 패널에 형성될 수 있다.
다른 한 가지 패널 상의 이중층 전극 구조 중의 무효 유도 구역은 부분 단선의 실시 태양으로서, 도 8을 참조할 수 있다.
본 예에서는 유도 전극층(80) 상에 교차식 도전 회로가 포함되는 것을 보여주는 바, 도전 회로는 프린팅, 도금, 스퍼터링 또는 식각 방식에 의하여 무효 유도 구역(801)과 유효 유도 구역(802)에 형성되고, 그 중에서 무효 유도 구역(801)은 단선 회로이고, 무효 유도 구역(801) 중의 부분 단선 무효 구역(803)은 연속 회로일 수 있으나, 무효 유도 구역(801)의 단선에 에워싸여 있기 때문에 전기가 통하지 않는다.
상기 각 실시예 중의 무효 유도 구역은 대부분 단선 회로를 통하여 형성된 무효 구역이고, 일반적으로 단절 회로는 무효 유도 구역과 유효 유도 구역의 인접 구역에 형성될 수 있으나, 도 9는 단선 부위(903, 904)가 도전 회로 격자 프레임에 위치한 것을 보여주고 있다. 실시예에 의하면, 도전 회로(901)는 무효 유도 구역(90) 내에서 단절 회로를 형성하는 바, 본 예에서는 단절 부위(903, 904)의 도면을 보여주고 있다.
도 10에서는 이어서 다른 단절 회로 부위(113, 114)가 무효 유도 구역(100) 내의 도전 회로(111) 중간 교차 부분, 특히 서로 다른 방향의 회로가 교차되는 노드 상에 위치하는 것을 보여주고 있다.
도 11에서는 이어서 터치 패널의 이중층 전극 구조의 제작 실시예 흐름도를 보여준다.
S111 단계가 시작되면 우선 기판을 준비하며, 상기 각 실시예에 기재된 예에 의하면 기판은 단일층 기반일 수도 있고 이중층 또는 다중층 기반일 수도 있으며, 주요한 특징으로는 각각 S113에서와 같이, 상기 프린팅, 스퍼터링, 도금, 식각 또는 기타 전극 회로를 형성하는 방식으로 제1 전극층 회로를 형성하고, S115 단계에서와 같이, 제2 전극층 회로를 형성한다.
제1층 전극 구조층의 유효 전극 도전 재료 총 면적이 다른 제2층 전극 구조층의 유효 전극 도전 재료 총 면적보다 크게 하려면, S117 단계에서와 같이, 제조 공정 설계에 의하여 제2 전극층 회로로 하여금 무효 전극 구역에서 단절 회로 구역을 형성하도록 한다.
이중층 전극층이 구비되고, 한 층의 전극 도전 재료 총 면적이 다른 한 층의 전극 도전 재료 총 면적보다 큰 터치 패널 설계는 도 12에 도시된 실시예 도면을 참조할 수 있다.
터치 패널(120) 상에는 두 개의 서로 다른 방향의 전극 구조가 구비되고, 각 방향의 전극 구조 중에는 더욱 세밀한 그물 모양 구조가 포함되며, 그 중의 구조 특징은 상기 각 실시 태양을 참조할 수 있다. 무효 유도 구역이 설계된 제2 전극층(122)은 다수의 비교적 좁은 긴 바 형상의 전극 구조를 보여주나, 무효 유도 구역 설계가 없는 제1 전극층(121)은 비교적 넓은 전극 구조 설계이다.
두 방향의 전극 구조는 겹쳐지며, 일반적으로 상하 전극층의 회로는 동일한 제조 공정 중에서 동일한 너비이고, 만일 회로 너비 문제를 고려하지 않는다면 이 무효 유도 구역의 설계를 통하여 어느 한 층(예를 들면 하부층)의 전극층의 유효 전극 회로의 도전 재료 총 면적이 다른 한 층(예를 들면 상부층)의 전극층의 유효 전극 회로의 도전 재료 총 면적보다 큰 결과를 얻을 수 있다.
그러므로, 본 고안에서는 터치 패널의 이중층 전극 구조를 제공하는 바, 이중층 전극층에는 각각 그물 모양으로 설치된 도전 회로가 형성된다. 이중층 전극층이 결합될 때, 이중층 전극층 상의 도전 회로는 중첩되지 않으며, 교차 유도 구역을 형성한다. 특히 전극 구조의 무효 유도 구역 설계를 통하여 이중층 전극층의 유효 전극 회로의 도전 재료 총 면적이 다르도록 하여, 회로 사이에서 유도 오차를 초래하는 전기 간섭 현상을 개선할 수 있다.
상기에 설명된 실시예는 본 고안의 가장 바람직한 실시예이며, 본 고안의 특허청구범위 내에서의 변화와 수정은 모두 본 고안의 범위에 속한다 할 것이다.
10: 표면 기재 12: 투명 기판
101: 상부층 전극층 103: 하부층 전극층
20: 표면 기재 22: 제1 투명 기판
24: 제2 투명 기판 201: 제1 전극층
203: 제2 전극층
30: 터치 패널 31: 제1 전극층
32: 제2 전극층
40: 터치 패널 41: 제1 전극층
42: 제2 전극층
501, 503: 무효 전극 구역 502: 유효 전극 구역
51: 제1 전극층 52, 52': 제2 전극층
61: 제1 전극층 62: 제2 전극층
601, 603: 유효 전극 구역 602, 604: 무효 전극 구역
701, 701’, 701’’, 701’’’: 유효 유도 구역
702, 702’, 702’’, 702’’’: 무효 유도 구역
801: 무효 유도 구역 802: 유효 유도 구역
803: 부분 단선 무효 구역 80: 유도 전극층
901: 도전 회로 903, 904: 단선 부위
90: 무효 유도 구역
111: 도전 회로 113, 114: 단선 부위
100: 무효 유도 구역
120: 터치 패널 121: 제1 전극층
122: 제2 전극층
S111~S117 단계: 이중층 전극 구조를 제작하는 과정

Claims (15)

  1. 터치 패널의 이중층 전극 구조에 있어서,
    제1 방향으로 설치된 전극 구조를 갖는 제1 전극층; 및
    제2 방향으로 설치된 전극 구조를 갖는 제2 전극층을 포함하여 구성되고,
    그 중에서, 상기 제1 전극층의 유효 전극 회로의 도전 재료 총 면적이 제2 전극층의 유효 전극 회로의 도전 재료 총 면적보다 큰 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  2. 청구항 1에 있어서, 상기 제2 전극층에는 적어도 하나의 무효 전극 구역이 구비되며; 상기 유효 전극 회로는 일 유효 전극 구역 내에 구비되는 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  3. 청구항 2에 있어서, 상기 제1 전극층에는 적어도 하나의 무효 전극 구역이 구비되며; 상기 유효 전극 회로는 일 유효 전극 구역 내에 구비되는 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  4. 청구항 2 또는 청구항 3에 있어서, 상기 제1 전극층과 제2 전극층 상의 상기 적어도 하나의 무효 전극 구역 내의 전극 회로는 전기가 통하지 않는 단절 회로인 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  5. 청구항 4에 있어서, 상기 적어도 하나의 무효 전극 구역 내의 전극 회로의 단선은 도전 회로 격자 프레임 위치에 위치하는 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  6. 청구항 4에 있어서, 상기 적어도 하나의 무효 전극 구역 내의 전극 회로의 단선은 도전 회로가 교차되는 노드 상에 위치하는 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  7. 청구항 4에 있어서, 상기 적어도 하나의 무효 전극 구역 내의 전극 회로는 전기가 통하지 않는 연속 단절 회로인 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  8. 청구항 4에 있어서, 상기 적어도 하나의 무효 전극 구역 내의 전극 회로는 전기가 통하지 않는 부분 단절 회로인 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  9. 청구항 4에 있어서, 상기 적어도 하나의 무효 전극 구역 내의 전극 회로의 전기가 통하지 않는 단절 회로는 상기 적어도 하나의 무효 전극 구역과 상기 유효 전극 구역의 인접 구역에 위치하는 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  10. 청구항 1에 있어서, 상기 제1 전극층과 상기 제2 전극층은 일 단일층 기판의 두 표면 상에 형성되는 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  11. 청구항 1에 있어서, 상기 제1 전극층과 상기 제2 전극층은 각각 이중층 기판의 표면 상에 형성되는 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  12. 청구항 10 또는 청구항 11에 있어서, 상기 제1 전극층은 상기 터치 패널의 하부층 전극층이며; 상기 제2 전극층은 상기 터치 패널의 상부층 전극층인 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  13. 청구항 12에 있어서, 상기 제1 전극층은 상기 터치 패널의 구동 전극층이며; 상기 제2 전극층은 상기 터치 패널의 센싱 전극층인; 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  14. 청구항 1에 있어서, 상기 이중층 전극 구조는 각각 상기 제1 전극층과 상기 제2 전극층 상에 형성된 마름모, 사각형, 호형 또는 불규칙 형상이고 중첩되지 않는 도전 회로인 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
  15. 청구항 14에 있어서, 상기 전극 구조의 도전 재료는 도선 형식의 금속 재료인 것을 특징으로 하는 터치 패널의 이중층 전극 구조.
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