KR20150003676A - 반도체 발광 소자 - Google Patents

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Abstract

일 실시 형태에 따르면, 반도체 발광 소자는 제1 전극, 제1 및 제2 발광부, 제1 및 제2 도전층, 제1 접속 전극, 제1 유전체층, 제1 및 제2 패드, 및 제1 발광부간 유전체층을 포함한다. 제1 발광부는 제1 및 제2 반도체층, 및 제1 발광층을 포함한다. 제1 반도체층은 제1 반도체 부분 및 제2 반도체 부분을 포함한다. 제2 발광부는 제3 반도체층, 제4 반도체층, 및 제2 발광층을 포함한다. 제4 반도체층은 제1 전극과 전기적으로 접속된다. 제1 도전층은 제3 반도체층과 전기적으로 접속된다. 제2 도전층은 제2 반도체층과 전기적으로 접속된다. 제1 접속 전극은 제1 도전층과 제1 반도체 부분을 전기적으로 접속한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING ELEMENT}
관련 출원의 상호 참조
본 출원은 2013년 7월 1일자로 출원된 일본특허출원 제2013-138301호에 기초하고 그의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 인용되어 포함된다.
기술 분야
본 명세서에 기술된 실시 형태들은 일반적으로 반도체 발광 장치에 관한 것이다.
복수의 LED(Light Emitting Diodes: 발광 다이오드)를 적층한 반도체 발광 소자가 제안되었다. 이러한 적층형 반도체 발광 소자에는 많은 차광 배선이 제공된다. 이로 인해, 광 추출 효율이 낮다.
일 실시 형태에 따르면, 반도체 발광 소자는 제1 전극, 제1 발광부, 제2 발광부, 제1 도전층, 제2 도전층, 제1 접속 전극, 제1 유전체층, 제1 패드, 제2 패드, 및 제1 발광부간 유전체층을 포함한다. 제1 발광부는 제1 반도체층, 제2 반도체층, 및 제1 발광층을 포함한다. 제1 반도체층은 제1 전극으로부터 제1 방향으로 이격되고 제1 반도체 부분 및 제2 반도체 부분을 포함한다. 제2 반도체 부분은 제1 방향과 교차하는 방향으로 제1 반도체 부분과 배열된다. 제2 반도체층은 제2 반도체 부분과 제1 전극 사이에 제공된다. 제1 발광층은 제2 반도체 부분과 제2 반도체층 사이에 제공된다. 제2 발광부는 제3 반도체층, 제4 반도체층, 및 제2 발광층을 포함한다. 제3 반도체층은 제1 전극과 제1 발광부 사이에 제공된다. 제4 반도체층은 제3 반도체층과 제1 전극 사이에 제공된다. 제4 반도체층은 제1 전극과 전기적으로 접속된다. 제2 발광층은 제3 반도체층과 제4 반도체층 사이에 제공된다. 제1 도전층은 제1 패드 배치 부분 및 제1 층간 부분을 포함한다. 제1 층간 부분은 제1 발광부와 제2 발광부 사이에 제공된다. 제1 패드 배치 부분은 제1 방향과 교차하는 방향으로 제1 층간 부분과 배열된다. 제1 도전층은 제3 반도체층과 전기적으로 접속된다. 제2 도전층은 제2 패드 배치 부분 및 제2 층간 부분을 포함한다. 제2 층간 부분은 제1 발광부와 제2 발광부 사이에 제공된다. 제2 패드 배치 부분은 제1 방향과 교차하는 방향으로 제2 층간 부분과 배열된다. 제2 도전층은 제2 반도체층과 전기적으로 접속된다. 제1 접속 전극은 제1 방향으로 연장되어 제1 층간 부분과 제1 반도체 부분을 전기적으로 접속한다. 제1 유전체층은 제1 접속 전극과 제2 반도체층 사이, 제1 접속 전극과 제1 발광층 사이, 및 제1 접속 전극과 제2 도전층 사이에 제공된다. 제1 패드는 제1 패드 배치 부분과 전기적으로 접속된다. 제2 패드는 제2 패드 배치 부분과 전기적으로 접속된다. 제1 발광부간 유전체층은 제1 발광부와 제2 발광부 사이, 제1 발광부와 제1 도전층 사이, 제2 도전층과 제2 발광부 사이, 및 제1 도전층과 제2 도전층 사이에 제공된다. 제1 발광부간 유전체층은 광투과성이다.
도 1a 내지 도 1c는 제1 실시 형태에 따른 반도체 발광 소자를 도시하는 모식도들이다.
도 2a 내지 도 2d는 제1 실시 형태에 따른 반도체 발광 소자를 도시하는 모식도들이다.
도 3a 내지 도 3c는 제1 실시 형태에 따른 반도체 발광 소자의 제조 방법을 도시하는 모식도들이다.
도 4는 제1 실시 형태에 따른 다른 반도체 발광 소자를 도시하는 모식적 단면도이다.
도 5a 및 도 5b는 제1 실시 형태에 따른 다른 반도체 발광 소자를 도시하는 모식적 단면도들이다.
도 6은 제1 실시 형태에 따른 다른 반도체 발광 소자를 도시하는 모식적 단면도이다.
도 7a 내지 도 7d는 제1 실시 형태에 따른 다른 반도체 발광 소자를 도시하는 모식도들이다.
도 8a 내지 도 8f는 제1 실시 형태에 따른 다른 반도체 발광 소자를 도시하는 모식도들이다.
도 9는 제1 실시 형태에 따른 다른 반도체 발광 소자를 도시하는 모식적 단면도이다.
도 10a 및 도 10b는 제1 실시 형태에 따른 다른 반도체 발광 소자를 도시하는 모식적 단면도들이다.
도 11은 제1 실시 형태에 따른 다른 반도체 발광 소자를 도시하는 모식적 단면도이다.
도 12는 제2 실시 형태에 따른 반도체 발광 소자를 도시하는 모식적 단면도이다.
하기에서는 첨부 도면을 참조하여 다양한 실시 형태들이 설명될 것이다.
도면은 모식적 또는 개념적이며, 부분들의 두께들과 폭들 간의 관계, 부분들 간의 크기들의 비율 등은 반드시 현실의 값들과 동일할 필요는 없다. 또한, 동일한 부분들에 대한 것이라도, 도면들 간에 치수들 및/또는 비율들이 상이하게 도시될 수 있다.
본원의 명세서와 도면에 있어서, 상기의 도면과 관련하여 설명되는 것들과 마찬가지의 구성 요소들은 동일한 참조 번호들로 표기되고, 상세한 설명은 적절히 생략된다.
제1 실시 형태
도 1a 내지 도 1c는 제1 실시 형태에 따른 반도체 발광 소자를 예시하는 모식도들이다.
도 1a는 평면도이다. 도 1b는 도 1a의 A1-A2 라인 단면도이다. 도 1c는 도 1a의 B1-B2 라인 단면도이다.
도 1b 및 도 1c에 도시된 바와 같이, 실시 형태에 따른 반도체 발광 소자(110)는 제1 전극(61), 제1 발광부(10u), 제2 발광부(20u), 제1 접속 전극(51), 제1 유전체층(51i), 제1 패드(41p), 제2 패드(42p), 및 제1 발광부간 유전체층(71)을 포함한다. 이 예에서, 제1 도전층(41) 및 제2 도전층(42)이 더 제공된다.
제1 전극(61)은 광-반사성이다. 제1 전극(61)은 예를 들어, Ag, Al, Rh, 및 Au 중에서 선택된 적어도 하나를 포함한다. 제1 전극(61)으로서, Ag, Al, Rh, 및 Au 중에서 선택된 적어도 하나를 포함하는 합금이 이용될 수 있다.
제1 발광부(10u)는 제1 반도체층(11), 제2 반도체층(12), 및 제1 발광층(10L)을 포함한다. 제1 반도체층(11)은 제1 전극(61)으로부터 제1 방향(D1)으로 이격된다.
예를 들어, 제1 전극(61)의 주면(61a)에 대하여 수직인 방향을 Z축 방향이라고 한다. Z축 방향에 대하여 수직인 1 개의 방향을 X축 방향이라고 한다. Z축 방향 및 X축 방향에 대하여 수직인 방향을 Y축 방향이라고 한다. 제1 방향(D1)은 예를 들어, Z축 방향에 대하여 평행하다.
제1 반도체층(11)은 제1 반도체 부분(11a) 및 제2 반도체 부분(11b)을 포함한다. 제2 반도체 부분(11b)은 제1 방향(D1)(예를 들어, Z축 방향)과 교차하는 방향으로 제1 반도체 부분(11a)과 배열된다. 예를 들어, 제2 반도체 부분(11b)은 X-Y 평면 내에서 제1 반도체 부분(11a)과 배열된다. 제1 반도체층(11)은 제1 도전형을 갖는다.
제2 반도체층(12)은 제2 반도체 부분(11b)과 제1 전극(61) 사이에 제공된다. 제2 반도체층(12)은 제2 도전형을 갖는다. 제2 도전형은 제1 도전형과는 상이하다.
제1 발광층(10L)은 제2 반도체 부분(11b)과 제2 반도체층(12) 사이에 제공된다. 제1 발광층(10L)은 제1 피크 파장을 갖는 광(제1 광)을 방출한다. 제1 발광부(10u)는 예를 들어, LED 칩이다.
제2 발광부(20u)는 제3 반도체층(23), 제4 반도체층(24), 및 제2 발광층(20L)을 포함한다. 제3 반도체층(23)은 제1 전극(61)과 제1 발광부(10u) 사이에 제공된다. 제3 반도체층(23)은 제3 도전형을 갖는다.
제4 반도체층(24)은 제3 반도체층(23)과 제1 전극(61) 사이에 제공된다. 제4 반도체층(24)은 제1 전극(61)과 전기적으로 접속된다. 제4 반도체층(24)은 제4 도전형을 갖는다. 제4 도전형은 제3 도전형과는 상이하다.
제2 발광층(20L)은 제3 반도체층(23)과 제4 반도체층(24) 사이에 제공된다. 제2 발광층(20L)은 제2 피크 파장을 갖는 광(제2 광)을 방출한다. 제2 발광부(20u)는 예를 들어, LED 칩이다.
예를 들어, 제2 피크 파장은 제1 피크 파장과는 상이하다. 예를 들어, 제2 피크 파장은 제1 피크 파장보다 짧다. 예를 들어, 제2 광은 블루 광(blue light)이며, 제1 광은 옐로우 광(yellow light) 및 레드 광(red light) 중에서 선택된 적어도 하나이다. 광의 컬러(피크 파장)는 임의이다.
제1 발광부(10u)의 측벽 및 제2 발광부(20u)의 측벽은 테이퍼 형태(tapered configurations)를 가질 수 있다. 제1 발광층(10L)의 측벽 및 제2 발광층(20L)의 측벽 중 적어도 하나에는 별도의 유전체가 형성될 수 있다.
예를 들어, 제1 도전형은 제3 도전형과 같다. 예를 들어, 제2 도전형은 제4 도전형과 같다. 예를 들어, 제1 도전형 및 제3 도전형은 n형이며, 제2 도전형 및 제4 도전형은 p형이다. 실시 형태에 있어서, 제1 도전형 및 제3 도전형은 p형일 수 있으며, 제2 도전형 및 제4 도전형은 n형일 수 있다. 실시 형태에 있어서, 제1 내지 제4 도전형은 임의이다. 하기에서는, 제1 도전형 및 제3 도전형은 n형이며, 제2 도전형 및 제4 도전형은 p형인 경우에 대해서 설명할 것이다.
이 반도체층들은, 예를 들어, 질화물 반도체를 포함한다. 예를 들어, 제1 반도체층(11) 및 제3 반도체층(23)은 예를 들어, n형 GaN층을 포함한다. 예를 들어, 제2 반도체층(12) 및 제4 반도체층(24)은 예를 들어, p형 GaN층을 포함한다. 제1 발광층(10L) 및 제2 발광층(20L)은 예를 들어, 양자 웰층(quantum well layer) 및 장벽층(barrier layer)을 포함한다. 예를 들어, 2 개의 장벽층 사이에 양자 웰층이 제공된다. 양자 웰층의 개수는 1 개 이상일 수 있다.
제1 도전층(41)은 제1 층간 부분(41t) 및 제1 패드 배치 부분(41u)을 포함한다. 제1 층간 부분(41t)은 제1 발광부(10u)와 제2 발광부(20u) 사이에 제공된다. 제1 패드 배치 부분(41u)은 제1 방향(D1)과 교차하는 방향으로 제1 층간 부분(41t)과 배열된다. 제1 패드 배치 부분(41u)은 제1 발광부(10u)와 제2 발광부(20u) 사이에는 제공되지 않는다. 제1 도전층(41)은 제3 반도체층(23)과 전기적으로 접속된다.
이 예에서, 제1 도전층(41)은 제1 연장 부분(41v)을 더 포함한다. 제1 연장 부분(41v)은 제1 층간 부분(41t)과 제1 패드 배치 부분(41u) 사이에 연장된다. 제1 연장 부분(41v)은 제1 층간 부분(41t)과 제1 패드 배치 부분(41u)을 접속한다. 제1 연장 부분(41v)은 제1 층간 부분(41t) 및 제1 패드 배치 부분(41u)으로부터 이격될 수 있다.
제1 도전층(41)은 예를 들어, 차광성이다. 제1 도전층(41)은 예를 들어, 광-반사성이다. 제1 도전층(41)은 예를 들어, 금속을 포함한다. 예를 들어, 제1 도전층(41)으로서, Al, Ni, Ti 등의 금속막이 이용된다. 제1 도전층(41)으로서, 합금이 이용될 수 있다. 제1 도전층(41)으로서, 복수의 금속막을 포함하는 적층막이 이용될 수 있다.
제1 도전층(41)의 적어도 일부는 광투과성일 수 있다. 이러한 경우, 제1 도전층(41)은, 예를 들어, In, Sn, Zn, 및 Ti로 이루어지는 그룹 중에서 선택된 적어도 하나의 원소를 포함하는 산화물을 포함한다. 제1 도전층(41)은 예를 들어, ITO(Indium Tin Oxide) 등을 포함한다. 제1 도전층(41)은 금속의 박막을 포함할 수 있다.
제1 접속 전극(51)은 제1 반도체 부분(11a)과 전기적으로 접속된다. 제1 접속 전극(51)은 제1 방향(D1)으로 연장된다. 제1 접속 전극(51)은 제3 반도체층(23)과 전기적으로 접속된다. 예를 들어, 제1 접속 전극(51)은 제1 층간 부분(41t)과 전기적으로 접속된다.
이 예에서, 제1 접속 전극(51)은 제1 금속부(51a) 및 제2 금속부(51a)를 포함한다. 제2 금속부(51b)의 적어도 일부와 제1 반도체 부분(11a) 사이에 제1 금속부(51a)가 배치된다. 제1 금속부(51a)는 예를 들어, 제1 반도체 부분(11a)과 접촉할 수 있다. 이 예에서, 제1 접속 전극(51)은 제3 금속부(51c)를 더 포함한다. 제3 금속부(51c)는 제1 금속부(51a)와 제1 반도체 부분(11a) 사이에 제공된다. 제3 금속부(51c)는 예를 들어, 제1 발광부(10u)의 n측 전극이다. 제2 금속부(51b)는 예를 들어, 제2 발광부(20u)의 n측 전극이다.
제3 금속부(51c)는 제1 반도체층(11)과의 오믹 성질(ohmic properties) 및 낮은 콘택트 저항(contact resistance)을 갖는 재료를 포함한다. 제2 금속부(51b)는 예를 들어, 제3 반도체층(23)과의 오믹 성질 및 낮은 콘택트 저항을 갖는 재료를 포함할 수 있다. 제2 금속부(51b)는 예를 들어, 제1 층간 부분(41t)에 양호한 밀착성을 갖고 접속될 수 있다. 예를 들어, 제3 금속부(51c) 및 제2 금속부(51b)는, Al, Ti, Cu, Ag, 및 Ta로 이루어지는 그룹 중에서 선택된 적어도 하나를 포함하는 금속막을 포함할 수 있다. 이 그룹 중에서 선택된 적어도 하나를 포함하는 합금이 이용될 수 있다. 이 그룹 중에서 선택된 적어도 하나의 금속막을 복수개 포함하는 적층막이 이용될 수 있다.
제1 금속부(51a)는 제2 금속부(51b)와 제3 금속부(51c)를 전기적으로 접속할 수 있다. 예를 들어, 제1 금속부(51a)는 Al, Ti, Cu, Ag, Au, W, 및 Ni로 이루어지는 그룹 중에서 선택된 적어도 하나를 포함하는 금속막을 포함할 수 있다. 이 그룹 중에서 선택된 적어도 하나를 포함하는 합금이 이용될 수 있다. 이 그룹 중에서 선택된 적어도 하나의 금속막을 복수개 포함하는 적층막이 이용될 수 있다.
제1 유전체층(51i)은 제1 접속 전극(51)과 제2 반도체층(12) 사이, 및 제1 접속 전극(51)과 제1 발광층(10L) 사이에 제공된다. 제1 유전체층(51i)은 예를 들어, 금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 적어도 하나를 포함한다. 제1 유전체층(51i)은 예를 들어, 실리콘 산화물을 포함한다.
제1 패드(41p)는 제3 반도체층(23)과 전기적으로 접속된다. 예를 들어, 이 예에서, 제1 패드(41p)는 제1 도전층(41)의 제1 패드 배치 부분(41u)과 전기적으로 접속된다. 이 예에서, 제1 패드(41p)와 제2 발광부(20u) 사이에 제1 도전층(41)이 배치된다. 예를 들어, 제2 발광부(20u) 상에 제1 도전층(41)이 제공되고, 제1 도전층(41) 상에(제1 패드 배치 부분(41u) 상에) 제1 패드(41p)가 제공된다.
제1 반도체 부분(11a)(즉, 제1 반도체층(11))은 제1 접속 전극(51) 및 제1 도전층(41)을 개재하여 제1 패드(41p)와 전기적으로 접속된다. 제3 반도체층(23)은 제1 도전층(41)을 개재하여 제1 패드(41p)와 전기적으로 접속된다. 제1 패드(41p)는 예를 들어, 제1 도전형(및 제3 도전형)용의 패드이다. 예를 들어, 제1 패드(41p)는 n측 패드로서 이용된다.
제2 도전층(42)은 제2 층간 부분(42t) 및 제2 패드 배치 부분(42u)을 포함한다. 제2 층간 부분(42t)은 제1 발광부(10u)와 제2 발광부(20u) 사이에 제공된다. 제2 패드 배치 부분(42u)은 제1 방향(D1)과 교차하는 방향으로 제2 층간 부분(42t)과 배열된다. 제2 도전층(42)은 제2 반도체층(12)과 전기적으로 접속된다.
제2 패드(42p)는 제2 반도체층(12)과 전기적으로 접속된다. 이 예에서, 제2 패드(42p)는 제2 패드 배치 부분(42u)과 전기적으로 접속된다. 제2 패드(42p)와 제2 발광부(20u) 사이에 제2 도전층(42)이 배치된다. 이 예에서는, 제2 발광부(20u) 상에 제2 도전층(42)이 제공되고, 제2 도전층(42)의 일부(제2 패드 배치 부분(42u)) 상에 제2 패드(42p)가 제공된다.
제2 반도체층(12)은 제2 도전층(42)을 개재하여 제2 패드(42p)와 전기적으로 접속된다. 제2 패드(42p)는 제2 도전형용의 패드로서 이용된다. 제2 패드(42p)는 예를 들어, 제1 발광부(10u)의 p측 패드로서 이용된다.
제1 발광부간 유전체층(71)은 제1 발광부(10u)와 제2 발광부(20u) 사이에 제공된다. 이 예에서, 제1 발광부간 유전체층(71)은 제2 도전층(42)과 제2 발광부(20u) 사이에 더 제공된다. 제1 발광부간 유전체층(71)은 제1 발광부(10u)와 제1 도전층(41) 사이에 더 제공된다. 제1 발광부간 유전체층(71)은 제1 도전층(41)과 제2 도전층(42) 사이에 더 제공된다. 제1 발광부간 유전체층(71)은 광투과성이다. 제1 발광부간 유전체층(71)의 광투과율은 제1 전극(61)의 광투과율보다 높다. 제1 전극(61)의 광반사율은 제1 발광부간 유전체층(71)의 광반사율보다 높다.
제1 발광부간 유전체층(71)은 예를 들어, 금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 적어도 하나를 포함한다. 제1 발광부간 유전체층(71)은 예를 들어, 실리콘 산화물을 포함한다.
이 예에서, 제2 도전층(42)은 제1 광투과성 도전부(42a) 및 제1 배선부(42b)를 포함한다. 제1 광투과성 도전부(42a)는 제1 발광부(10u)와 제1 발광부간 유전체층(71) 사이에 제공된다. 제1 광투과성 도전부(42a)는 제2 반도체층(12)과 전기적으로 접속된다.
제1 광투과성 도전부(42a)는 예를 들어, In, Sn, Zn, 및 Ti으로 이루어지는 그룹 중에서 선택된 적어도 하나의 원소를 포함하는 산화물을 포함한다. 제1 광투과성 도전부(42a)는 예를 들어, ITO 등을 포함한다. 제1 광투과성 도전부(42a)는 금속의 박막을 포함할 수 있다.
제1 배선부(42b)는 예를 들어, 제1 광투과성 도전부(42a)와 제1 발광부간 유전체층(71) 사이에 제공된다. 제1 배선부(42b)는 제1 광투과성 도전부(42a)와 전기적으로 접속된다. 제1 배선부(42b)의 광투과율은 제1 광투과성 도전부(42a)의 광투과율보다 낮다. 제1 배선부(42b)는 낮은 저항률을 갖는 금속이 적합하다. 제1 배선부(42b)는 예를 들어, Al, Au, Ag, 및 Cu로 이루어지는 그룹 중에서 선택된 적어도 하나를 포함하는 금속막, 이 그룹 중에서 선택된 적어도 하나를 포함하는 합금, 또는 이 그룹 중에서 선택된 적어도 하나의 막을 복수개 포함하는 적층막을 포함한다.
이 예에서, 제1 광투과성 도전부(42a)의 적어도 일부는 제2 패드(42p)와 제2 발광부(20u) 사이에 배치된다. 즉, 제1 광투과성 도전부(42a) 상에 제2 패드(42p)가 배치된다. 후술하는 바와 같이, 제1 배선부(42b) 상에 제2 패드(42p)가 제공된다.
이 예에서, 지지층(66c) 및 제2 전극(62)이 더 제공된다. 제1 전극(61)은 제2 발광부(20u)와 제2 전극(62) 사이에 배치된다. 지지층(66c)은 제1 전극(61)과 제2 전극(62) 사이에 배치된다. 이 예에서, 지지층(66c)은 도전성이다. 제2 전극(62)은 제1 전극(61)과 전기적으로 접속된다. 지지층(66c)은 예를 들어, Si 기판 등을 포함한다. 금속 기판은 지지층(66c)으로서 이용될 수 있다. 예를 들어, 금속층(예를 들어, 도금 금속층) 등이 지지층(66c)으로서 이용될 수 있다. 지지층(66c)으로서, 수지와 금속을 조합한 복합재가 이용될 수 있다. 지지층(66c)으로서, 수지와 세라믹을 조합한 복합재가 이용될 수 있다.
이 예에서, 지지층측 유전체층(78)이 더 제공된다. 지지층측 유전체층(78)은 지지층(66c)의 적어도 일부와 제2 발광부(20u)의 적어도 일부 사이에 제2 발광부(20u)의 외연(20Lr; outer edge, 外緣)을 따라 제공된다. 지지층측 유전체층(78)은 예를 들어, 금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 적어도 하나를 포함한다. 지지층측 유전체층(78)은 예를 들어, 실리콘 산화물을 포함한다.
예를 들어, 제2 전극(62)과 제1 패드(41p) 사이에 전압을 인가함으로써, 제1 전극(61)을 통해 제2 발광부(20u)의 제2 발광층(20L)에 전류가 공급된다. 이에 의해, 제2 발광층(20L)으로부터 제2 광이 방출된다. 제2 광은 제1 발광부간 유전체층(71) 및 제1 발광부(10u)를 통과하여 외부에 출사된다.
예를 들어, 제2 패드(42p)와 제1 패드(41p) 사이에 전압을 인가함으로써, 제1 발광부(10u)의 제1 발광층(10L)에 전류가 공급된다. 이에 의해, 제1 발광층(10L)으로부터 제1 광이 방출된다. 제1 광은 제1 반도체층(11)측으로부터 외부에 출사된다.
반도체 발광 소자(110)에 있어서, 광은 제1 발광부(10u)를 통과하여 외부에 출사된다. 예를 들어, 제1 발광부(10u)는 표면(11u)을 갖는다. 표면(11u)은 제2 발광부(20u)와는 반대측의 표면이다. 표면(11u)은 예를 들어, 상면이다. 표면(11u)은 반도체 발광 소자(110)의 광 추출측의 표면으로서 이용된다.
도 1a 내지 도 1c에 예시된 바와 같이, 표면(11u) 상에 광투과성의 도전층(11el)이 설치될 수 있다. 도전층(11el)과 제1 발광층(10L) 사이에 제1 반도체층(11)이 배치된다. 도전층(11el)은 예를 들어, 제1 발광부(10u)의 n측 전극으로서 이용된다. 도전층(11el)을 설치함으로써, 제1 발광부(10u)의 제1 반도체층(11)의 전류 확산이 증가된다. 이에 의해, 동작 전압이 감소하고, 발광 효율이 증가한다. X-Y 평면에 투영될 때, 도전층(11el)의 적어도 일부는, 제1 도전층(41) 및 제1 배선부(42b) 중에서 선택된 적어도 하나의 적어도 일부와 중첩할 수 있다. 이에 의해, 컬러 깨짐이 억제되고, 도전층(11el)에 의한 발광 광의 흡수가 억제된다. 이에 의해, 컬러 불균일을 감소시킬 수 있고, 광 추출 효율을 증가시킬 수 있다. 도전층(11el)은 광투과성일 수 있다. 이 도전층(11el)은 필요에 따라 제공되고 생략될 수 있다.
도 1a에 도시된 바와 같이, 제1 패드(41p)는 제2 패드(42p)로부터 이격된다. 예를 들어, 제1 방향(D1)에 수직인 평면(X-Y 평면)에 투영될 때, 제1 패드(41p)는 제2 패드(42p)와 중첩하지 않는다.
실시 형태에 따른 반도체 발광 소자(110)에 있어서, 제1 패드(41p)는 제1 발광부(10u)의 n측의 패드 및 제2 발광부(20u)의 n측의 패드 둘 다로서 이용된다. 제1 패드(41p)는 2 개의 발광부에 의해 공유된다. 반도체 발광 소자(110)에 있어서 낮은 광투과율을 갖는 배선은 적다. 이에 의해, 높은 광 추출 효율이 얻어진다. 반도체 발광 소자(110)에 따르면, 고효율을 갖는 적층형 반도체 발광 소자를 제공할 수 있다.
예를 들어, 독립적으로 발광이 제어될 수 있는 적층형 반도체 발광 소자(예를 들어, 멀티컬러 발광 LED)에 있어서, 복수의 발광층(예를 들어, 복수의 LED 칩) 각각에 독립적으로 전류가 주입된다. 예를 들어, 1 개의 LED에는 n측 전극과 p측 전극의 2 개의 전극이 제공된다. 이로 인해, 적층형 LED에 있어서, 도통 경로(예를 들어, 패드(pads) 또는 범프(bumps) 등)의 수는 적층 수의 2배에 비례해서 증가한다. 도통 경로가 증가하면, 발광 영역의 면적이 감소되고 효율이 감소한다. 또한, 조립 공정이 복잡해진다.
실시 형태의 적층형 반도체 발광 소자에 있어서는, 도통 경로(예를 들어, 패드 또는 범프 등)의 수가 감소될 수 있다.
실시 형태에 있어서, 제1 패드(41p)는 예를 들어, 공통 n측 패드이다. 제2 패드(42p)는 예를 들어, 상측의 발광부의 p측 패드이다. 제1 접속 전극(51)은 상측의 발광부의 n측 전극이며, 접속 전극이다. 제2 도전층(42) 중의 제1 광투과성 도전부(42a)는 예를 들어, 상측의 발광부의 p측 전극이다. 제2 도전층(42) 중 제1 배선부(42b)는 예를 들어, 상측의 발광부의 배선 전극이다. 제1 도전층(41)은 예를 들어, 하측의 발광부의 n측 전극, 하측의 발광부의 배선 전극, 및 상측의 발광부의 배선 전극으로서 기능한다. 복수의 제1 접속 전극(51)이 설치될 수 있다. 그러한 경우에, 예를 들어, 전류 확산이 증가하기 때문에, 동작 전압이 감소하고, 발광 효율이 증가한다.
실시 형태에 있어서, 투명 접합 부재(예를 들어, 제1 발광부간 유전체층(71))을 복수의 발광부(예를 들어, LED 칩들) 사이에 설치한다. 그리고, 상측의 발광부(예를 들어, 제1 발광부(10u))는 측방향 도전성 구조를 갖는다. 상측의 발광부의 n측 전극(예를 들어, 제1 접속 전극(51))은 투명 접합 부재를 관통하여, 하측의 발광부(제2 발광부(20u))의 n형 반도체층(제3 반도체층(23))과 전기적으로 접속된다. 실시 형태에 있어서, 상측의 발광부와 하측의 발광부 사이에 유전체(제1 발광부간 유전체층(71))가 제공된다. 상측의 발광부의 n측 전극은 이 유전체를 관통하여, 하측의 발광부의 n형 반도체와 전기적으로 접속된다.
이에 의해, 적층 수가 2일 때, 도통 경로(제1 전극(61), 제1 패드(41p), 및 제2 패드(42p))의 수는 3이 된다. 즉, 도통 경로의 수가 감소한다. 이에 의해, 발광 영역이 넓어지고, 높은 효율이 얻어진다. 또한, 조립 공정들이 간략화된다. 실시 형태에 따르면, 광 추출 효율이 증가한다. 또한, 배선 저항이 감소될 수 있고, 동작 전압이 감소한다. 비용이 감소될 수 있다. 수율이 증가될 수 있다.
실시 형태에 있어서, 예를 들어, 하측의 발광부(제2 발광부(20u))의 n측 패드로부터 상측의 발광부(예를 들어, 제1 발광부(10u))의 n측 전극에 전류가 공급된다. 하측의 발광부(제2 발광부(20u))의 n형 반도체층(제3 반도체층(23)) 및 n측 전극(예를 들어, 제1 도전층(41))은 상측의 발광부(제1 발광부(10u))의 전류 확산층들로서 기능한다. 이에 의해, 발광 효율이 증가될 수 있다. 또한, 배선의 수가 감소될 수 있다.
도 2a 내지 도 2d는 제1 실시 형태에 따른 반도체 발광 소자를 예시하는 모식도들이다.
도 2a는 도 1c와 같은 단면의 단면도이다. 도 2b 내지 도 2d는 도 2a에 도시된 영역 R1 내지 R3에 대응하는 모식적 투과 평면도이다. 영역 R1 내지 영역 R3은 각각 X-Y 평면에 평행한 영역들이다. 영역 R1은 제1 패드(41p) 및 제1 도전층(41)을 포함하는 영역이다. 영역 R2는 제1 광투과성 도전부(42a) 및 제1 배선부(42b)를 포함하는 영역이다. 영역 R3은 제2 패드(42p) 및 제1 광투과성 도전부(42a)를 포함하는 영역이다.
도 2b에 도시된 바와 같이, 반도체 발광 소자(110)는 대략 직사각형의 평면 형태를 갖고 있다. 이 예에서는, 영역 R1에 있어서 제1 도전층(41)은 직사각형의 변들을 따라 제공된다. 제1 접속 전극(51)과 제1 패드(41p)는 제1 도전층(41)에 의해 접속된다. 제1 접속 전극(51)의 주위 부분은 제1 유전체층(51i)으로서 이용된다. 그 이외의 나머지 부분은 제1 발광부간 유전체층(71)으로서 이용된다.
도 2c에 도시된 바와 같이, 영역 R2에 제1 광투과성 도전부(42a) 및 제1 배선부(42b)가 제공된다. 제1 광투과성 도전부(42a)와 제1 배선부(42b)는 서로 전기적으로 접속된다. 제1 접속 전극(51)과 제1 광투과성 도전부(42a) 사이, 및 제1 접속 전극(51)과 제1 배선부(42b) 사이에 제1 유전체층(51i)이 제공된다. 이 도전부들은 서로 절연된다.
도 2b 및 도 2c에 도시된 바와 같이, X-Y 평면에 투영될 때, 제1 도전층(41)의 적어도 일부와 제1 배선부(42b)의 적어도 일부는 서로 중첩한다. 예를 들어, X-Y 평면에 투영될 때, 제1 도전층(41) 중 제1 연장 부분(41v)의 적어도 일부와 제1 배선부(42b)의 적어도 일부는 서로 중첩한다.
도 2d에 도시된 바와 같이, 영역 R3에 제1 광투과성 도전부(42a) 및 제2 패드(42p)가 제공된다. 제1 광투과성 도전부(42a)와 제2 패드(42p)는 서로 전기적으로 접속된다. 제1 접속 전극(51)과 제1 광투과성 도전부(42a) 사이에 제1 유전체층(51i)이 제공된다. 이 도전부들은 서로 절연된다.
반도체 발광 소자(110)에 따르면, 고효율의 적층형 반도체 발광 소자를 제공할 수 있다. 반도체 발광 소자(110)에 있어서, 구성 요소들의 패턴 배치들의 다양한 변형들이 가능하다.
이제, 반도체 발광 소자(110)의 제조 방법의 예에 대해서 설명할 것이다.
도 3a 내지 도 3c는 제1 실시 형태에 따른 반도체 발광 소자의 제조 방법을 예시하는 모식도들이다.
먼저, 제2 발광부(20u)의 제작 방법의 예에 대해서 설명할 것이다.
성장용 기판(예를 들어, 사파이어 기판 또는 Si 기판 등) 상에 MOCVD에 의해 제3 반도체층(23), 제2 발광층(20L), 및 제4 반도체층(24)을 이 순서로 형성한다. 이 반도체층들을 포함하는 적층체(결정층)가 형성된다. 이 결정층은 반도체 웨이퍼의 일부이다. 이때, 성장용 기판상에 버퍼층을 형성하고, 버퍼층상에 제3 반도체층(23)을 형성할 수 있다. 성장용 기판의 재료 및 표면 방위는 임의이다.
예를 들어, 결정층상에(즉, 제4 반도체층(24) 상에) SiO2막을 형성한다. SiO2막의 두께는 예를 들어, 400나노미터(nm)이다.
예를 들어, 리프트-오프에 의해, 제4 반도체층(24) 상에 Ag층을 형성한다. Ag층의 두께는 예를 들어, 200nm이다. 예를 들어, 열처리를 행한다. 예를 들어, 열처리의 조건은 산소 중에서 300℃와 800℃ 사이이다. Ag층은 제1 전극(61)의 적어도 일부로서 이용된다.
Ag층 및 제4 반도체층(24) 전체상에 금속층을 형성한다. 금속층은 배리어 금속 및 땜납 접합용 금속막을 포함한다. 예를 들어, TiW(50nm)/Pt(100nm)/TiW(50nm)/Pt(100nm)/Ti(100nm)/Au(50nm)의 층들을 형성한다. 금속층은 편의상 제1 전극(61)에 포함될 수 있다.
지지층(66c)이 준비된다. 지지층(66c)은 예를 들어, Si 기판을 포함한다. Si 기판의 표면상에 예를 들어, Au-Sn의 땜납층이 제공된다. 땜납층의 두께는 예를 들어, 약 2000nm이다. 땜납층과 반도체 웨이퍼를 대향시켜서 땜납층과 제1 전극(61)(예를 들어, 상기의 금속층)을 접합한다. 예를 들어, 약 280℃의 온도에서 접합이 행해진다.
성장용 기판을 제거한다. 예를 들어, 성장용 기판으로서 사파이어 기판을 이용하는 경우에, 예를 들어, LLO(Laser Lift Off: 레이저 리프트 오프)가 이용된다. 성장용 기판으로서 Si 기판을 이용하는 경우에는, 폴리싱(polishing), 건식 에칭(dry etching), 및 습식 에칭(wet etching) 중에서 선택된 적어도 하나가 이용된다.
성장용 기판을 제거함으로써 상기의 버퍼층이 노출된다. 노출된 버퍼층을 제거함으로써 제3 반도체층(23)을 노출시킨다.
노출된 제3 반도체층(23)의 표면상에 제1 도전층(41)(배선 전극)을 형성한다. 그러한 경우에, 예를 들어, 리프트-오프가 이용된다. 예를 들어, 제1 도전층(41)으로서, Al/Ni/Au의 적층막(합계의 두께가 500nm임)이 형성된다.
제1 도전층(41)은 후에 패드가 형성되는 패드 영역(제1 패드 배치 부분(41u)), 전류를 확산시키기 위한 배선 전극(제1 연장 부분(41v)), 및 후에 제1 접속 전극(51)이 형성되는 접속 영역(제1 층간 부분(41t))을 포함한다.
패드 영역(제1 패드 배치 부분(41u))의 형태는 예를 들어, 직사각형, 타원, 부채 형상, 또는 그러한 형상들의 조합이다. 패드 영역의 크기(Z축 방향에 대하여 수직인 방향의 길이)는 예를 들어, 100μm 이하이다. 제1 도전층(41)의 선 폭(제1 연장 부분(41v)의 폭)은 예를 들어, 10μm(예를 들어, 5μｍ 이상 50μm 이하)이다.
제1 도전층(41)의 일부는 필요에 따라 제공되고 생략될 수 있다. 예를 들어, 칩 크기가 작은 경우에, 제1 도전층(41) 중의 제1 연장 부분(41v)은 제공되지 않을 수 있다. 이러한 경우에, 제1 도전층(41) 중의 제1 층간 부분(41t)(후술하는 제1 접속 전극(51)의 바로 아래 부분), 및 제1 도전층(41) 중의 제1 패드 배치 부분(41u)(패드 영역)이 제공된다.
제1 도전층(41)의 두께는 예를 들어, 10nm 이상 10000nm 이하인 것이 바람직하다. 제1 도전층(41)의 두께는 예를 들어, 50nm 이상 1000nm 이하인 것이 더욱 바람직하다.
제1 도전층(41)의 두께가 얇은 경우에, 후술하는 CMP 공정에서의 평탄화 시에 단차가 작아진다. 이에 의해, 필요한 폴리싱 양이 감소한다. 후술하는 제1 발광부간 유전체층(71)의 두께는 더 얇아질 수 있고, 성막 시간 및 CMP 처리 시간이 단축될 수 있다. 이에 의해, 예를 들어, 비용이 감소한다. 제1 도전층(41)의 두께가 두꺼운 경우에, 제1 도전층(41)(제1 연장 부분(41v))의 배선 저항이 감소하고, 전류의 확산이 쉬워진다. 이에 의해, 유효 발광 영역이 증가하고, 발광 효율이 증가하고, 동작 전압이 감소한다.
제1 층간 부분(41t) 최상부를 포함하는 영역에 접속용 전극(제2 금속부(51b))을 형성하기 위해 이용되는 Cu층을 리프트-오프에 의해 형성한다. Cu층의 두께는 예를 들어, 200nm이다.
제2 금속부(51b)의 형태는, 예를 들어, 직사각형, 다각형, 타원(원을 포함함), 부채 형태, 또는 이들의 조합이다. 제2 금속부(51b)의 두께는 예를 들어, 10nm 이상 10000nm 이하인 것이 바람직하다. 제2 금속부(51b)의 두께는 50nm 이상 500nm 이하인 것이 더욱 바람직하다. 제2 금속부(51b)는 후술하는 CMP 공정에서 제2 금속부(51b)가 노출될 수 있도록 설계된다. 제2 금속부(51b)의 크기(Z축 방향에 대하여 수직인 방향의 길이)는 1μｍ 이상 100μm 이하인 것이 바람직하다. 제2 금속부(51b)의 크기는 5μｍ 이상 20μm 이하인 것이 더욱 바람직하다.
제2 금속부(51b)가 작은 경우에, 발광 광에 대한 유효 단면적이 감소하기 때문에, 광 추출 효율이 증가한다. 제2 금속부(51b)가 큰 경우에, 후술하는 접합 공정에서의 위치 정렬 정밀도에 대한 요구가 완화될 수 있고, 대전류가 흐를 때 전류 밀도를 낮게 억제할 수 있다. 이에 의해, 예를 들어, 수율이 증가하고, 비용이 감소하고, 수명이 더 길어진다.
제2 금속부(51b)는 예를 들어, Al, Ag, Ni, Cu, W, Ti, 및 Au 중에서 선택된 하나의 막, 또는 그러한 막들 중 적어도 하나를 포함하는 적층막을 포함할 수 있다.
제2 금속부(51b)는 낮은 저항률을 갖는 금속을 포함할 수 있다. 이에 의해, 대전류를 흘릴 수 있다. 제2 금속부(51b)는 발광 광에 대한 높은 반사율을 갖는 금속을 포함할 수 있다. 이에 의해, 광 추출 효율이 증가한다. 제2 금속부(51b)의 수는 예를 들어, 후술하는 제1 발광부(10u)의 접속 전극(제1 금속부(51a))의 수와 같다. 제2 금속부(51b)의 X-Y 평면 내의 위치는 제1 금속부(51a)의 X-Y 평면 내의 위치와 중첩한다.
제2 금속부(51b) 및 제1 도전층(41)을 덮도록 광투과성의 절연층을 형성한다. 절연층은 제1 발광부간 유전체층(71)의 일부를 형성하기 위해 이용된다. 절연층은 예를 들어, SiO2막이다. SiO2막의 두께는 예를 들어, 100nm 이상 10000nm 이하이다. SiO2막은, 예를 들어, ECR 스퍼터링 또는 플라즈마 CVD에 의해 형성된다. 이에 의해, 예를 들어, 저온에서 높은 품질의 막질이 얻어진다. 예를 들어, 플라즈마 CVD를 이용하는 경우에, 커버리지(coverage)가 양호하기 때문에, 단차가 큰 구조에 있어서의 보이드(voids)의 발생을 억제할 수 있다.
상기에서 언급된 접속 전극(제2 금속부(51b))은 광투과성의 절연층(SiO2 막)이 형성된 후에 형성될 수 있다. 접속 전극(제2 금속부(51b))의 형성 방법은 예를 들어, 증착과 조합된 리프트-오프, 스퍼터링, CVD, 도금, 또는 이 방법들의 조합일 수 있다.
CMP 처리에 의해 평탄화를 수행한다. 이에 의해, 제2 금속부(51a)를 노출시킨다. 단차가 큰 경우에, CMP 처리에 의한 평탄화로 인해 상기의 SiO2막이 두껍게 설정된다. SiO2막의 두께는 단차의 두께의 3배 이상으로 설정된다.
예를 들어, CMP 처리 전에, SiO2막의 단차를 건식 에칭 등에 의해 감소시킴으로써, 의사적 평탄 상태(pseudo-flat state)를 만들 수 있다. 이에 의해, 평탄화에 필요한 폴리싱 양(두께)을 줄일 수 있다.
제2 금속부(51b)와 SiO2막의 에칭 레이트들이 조정되는 슬러리(slurry)를 이용할 수 있다. 이에 의해, 예를 들어, CMP 처리에 있어서, 제2 금속부(51b)와 SiO2막을 동시에 평탄화할 수 있다.
따라서, 도 3a에 예시한 구조체(제2 적층체(20us), 즉, 제2 반도체 웨이퍼(20uw))가 형성된다. 구조체는 제2 발광부(20u)를 포함한다. 이 구조체의 상면에는 예를 들어, 상기의 SiO2막(제2 유전체막(71b)) 및 제2 금속부(51b)가 제공되어 있다.
상기의 CMP 처리 후에, 제1 도전층(41)의 재료에 대한 에칭 레이트가 높은 슬러리를 이용하여 약간 폴리싱함으로써, 제2 금속부(51a)를 약간 돌출시킬 수 있다. 후술하는 제1 발광부(10u)의 제1 금속부(51a)에 대해서도 마찬가지의 처리를 수행할 수 있다. 이에 의해, 돌출한 제2 금속부(51b)와 돌출한 제1 금속부(51a)를 서로 접촉하도록 접합된다. 금속들은 연성을 갖기 때문에, 압축 응력을 받을 때 뭉개져서, 2 개의 SiO2막을 접합하면서, 제2 금속부(51b)와 제1 금속부(51a)를 높은 수율로 접속할 수 있다.
제2 금속부(51b)와 제1 금속부(51a)의 접속 방법은 금속의 높은 열팽창 계수를 이용하는 방법들을 포함할 수 있다. 즉, CMP 처리 후에 이 금속부들을 접합시키고, 약 350℃에서 열처리를 행한다. 이에 의해, 제2 금속부(51b)와 제1 금속부(51a)의 열팽창이 발생하고, 보다 확실한 도통이 얻어진다.
이제, 제1 발광부(10u)의 제작 방법의 예에 대해서 설명할 것이다.
성장용 기판(도 3b에 예시된 성장용 기판(10s)) 상에 예를 들어, MOCVD에 의해 제1 반도체층(11), 제1 발광층(10L), 및 제2 반도체층(12)을 이 순서로 형성한다. 도 3a에서는, 도면 중의 상하가, 반도체층들의 형성 시의 상하와는 역으로 도시되어 있다. 이 반도체층들을 포함하는 적층체(결정층)가 형성된다. 이 결정층은 반도체 웨이퍼의 일부이다. 이때, 성장용 기판상에, 버퍼층을 형성하고, 버퍼층상에 제1 반도체층(11)을 형성할 수 있다. 성장용 기판(10s)은 예를 들어, 사파이어 기판, Si 기판 등을 포함한다. 성장용 기판(10s)의 재료 및 평면 방위는 임의이다.
제1 발광층(10L)으로부터 방출되는 제1 광의 제1 피크 파장은 제2 발광층(20L)으로부터 방출되는 제2 광의 제2 피크 파장보다 길 수 있거나 또는 짧을 수 있다. 제1 피크 파장이 제2 피크 파장보다 긴 경우에, 제1 발광층(10L)에 의한 광의 흡수가 억제된다. 이에 의해, 높은 광 추출 효율이 얻어진다.
제1 발광부(10u)의 결정층상에(제2 반도체층(12) 상에) 제1 광투과성 도전부(42a)를 형성하기 위해 이용되는 광투과 전극(예를 들어, ITO)을 형성한다. 광투과 전극의 두께는 예를 들어, 400nm(예를 들어, 100nm 이상 800nm 이하)이다. 예를 들어, 질소 중에서 700℃의 열처리를 행한다. 이에 의해, 제1 광투과성 도전부(42a)가 형성된다.
제1 광투과성 도전부(42a) 상에 예를 들어, 리프트-오프에 의해, 제1 배선부(42b)를 형성하기 위해 이용되는 Ti/Pt/Au의 적층막을 형성한다. 적층막의 합계 두께는 예를 들어, 500nm(예를 들어, 200nm 이상 800nm 이하)이다. 제1 배선부(42b)는 제2 반도체층(12)에 대한 제1 발광부(10u)의 배선 전극을 형성하기 위해 이용된다.
제1 광투과성 도전부(42a)의 저항률은 비교적 높다. 제1 배선부(42b)를 설치함으로써, 전류 확산성을 향상시킬 수 있다. 이에 의해, 제2 반도체층(12)의 넓은 영역에 전류를 확산시킬 수 있다. 제1 배선부(42b)의 선 폭은 예를 들어, 10μm(예를 들어, 5μｍ 이상 30μm 이하)이다. 칩 크기가 작은 경우에, 제1 배선부(42b)를 설치하지 않을 수 있다.
제1 배선부(42b)의 두께는 예를 들어, 10nm 이상 10000nm 이하인 것이 바람직하다. 제1 배선부(42b)의 두께는 50nm 이상 1000nm 이하인 것이 더욱 바람직하다. 제1 배선부(42b)의 두께가 얇은 경우, 후술하는 CMP 공정에서 평탄화시에 단차가 작아져서 필요한 폴리싱 양이 적어진다. 이에 의해, 후술하는 제1 발광부간 유전체층(71)의 두께가 얇아질 수 있다. CMP 처리의 처리 시간을 단축할 수 있다. 이에 의해, 비용을 감소시킬 수 있다. 제1 배선부(42b)의 두께가 두꺼운 경우에, 제1 배선부(42b)의 배선 저항을 저하할 수 있고, 전류 확산이 증가한다. 이에 의해, 유효 발광 영역이 증가하고, 발광 효율이 증가하고, 동작 전압이 감소한다.
예를 들어, 건식 에칭에 의해, 제1 광투과성 도전부(42a), 제2 반도체층(12), 및 제1 발광층 10L의 일부를 제거한다. 제거된 부분에 있어서, 제1 반도체층(11)이 노출된다. 노출된 부분은 제1 반도체 부분(11a)으로서 이용된다. 제거에 의해 형성되는 구멍의 깊이는 예를 들어, 1000nm(예를 들어, 600nm 이상 1500nm 이하)이다. 구멍의 벽면은 수직(X-Y 평면에 대하여 수직)일 수 있다. 구멍의 벽면은 테이퍼 형태를 가질 수 있다. 수직인 경우에, 구멍이 점유하는 표면적을 작게 할 수 있고, 발광 면적을 증가시킬 수 있다. 테이퍼 형태의 경우에, 후술하는 절연부의 커버리지가 향상한다.
구멍의 폭(Z축 방향에 대하여 수직인 방향의 길이)은 예를 들어, 1μｍ 이상 100μm 이하인 것이 바람직하다. 구멍의 폭은 예를 들어, 5μｍ 이상 20μm 이하인 것이 더욱 바람직하다. 구멍의 폭이 좁은 경우에, 제1 발광층(10L)의 표면적을 증가시킬 수 있다. 이에 의해, 발광 영역을 확대할 수 있고, 발광 효율이 증가하고, 동작 전압을 감소시킬 수 있다. 구멍의 폭이 넓은 경우에, 후술하는 접속 전극(제1 접속 전극(51))의 크기를 크게 할 수 있다.
구멍의 수가 적은 경우에, 제1 발광층(10L)의 표면적을 증가시킬 수 있다. 이에 의해, 발광 영역을 확대할 수 있다. 구멍의 수가 많은 경우에, 후술하는 복수의 n측 전극(예를 들어, 제1 금속부(51a))을 소자 전체에 걸쳐 배치할 수 있다. 이에 의해, 제1 발광층(10L)에 전류를 균일하게 주입할 수 있다. 이에 의해, 발광 효율이 증가하고, 동작 전압이 감소한다. 구멍에서, 제1 발광부(10u)의 결정층을 통해 도파되는 발광 광이 산란 또는 반사될 수 있다. 이에 의해, 결정층 내부에 갇힌 발광 광을 밖으로 추출할 확률이 증가한다. 이에 의해, 광 추출 효율이 증가한다.
제1 광투과성 도전부(42a), 제1 배선부(42b), 및 노출된 결정층의 전체상에 유전체층으로서 예를 들어, SiO2막을 형성한다. SiO2막의 두께는 예를 들어, 약 400nm(예를 들어, 200nm 이상 800nm 이하)이다. 구멍의 측면에 제공되는 SiO2막은 제2 반도체층(12)을 제1 반도체층(11)으로부터 절연하는 절연부로서 이용된다. 즉, 구멍의 측면에 제공되는 SiO2막은 제1 유전체층(51i)의 적어도 일부를 형성하기 위해 이용된다. 구멍의 바닥에 형성된 SiO2막은 나중에 제거된다. SiO2막의 나머지 영역은 제1 발광부간 유전체층(71)의 일부를 형성하기 위해 이용된다.
구멍의 바닥에 형성된 SiO2막을 제거하여, 구멍의 바닥에 제1 반도체층(11)을 노출시킨다. 노출된 제1 반도체층(11) 상에 제3 금속부(51c)(n측 전극)를 형성하기 위해 이용되는 Al/Ti의 적층막을 형성한다. 적층막의 두께는 예를 들어, 약 200nm(예를 들어, 100nm 이상 400nm 이하)이다. 제3 금속부(51c)의 두께는 10nm 이상 10000nm 이하가 바람직하다. 제3 금속부(51c)의 두께는 50nm 이상 1000nm 이하인 것이 더욱 바람직하다. 제3 금속부(51c)는 제1 반도체층(11)과 오믹 접촉을 갖는다. 제3 금속부(51c)는 단층 막일 수 있거나, 또는 상이한 복수의 금속막의 적층막일 수 있다.
구멍을 충전하기 위해 예를 들어, Al막을 형성한다. Al막은 제1 접속 전극(51)의 일부를 형성하기 위해 이용된다. Al막은 제1 발광부(10u)측의 접속 전극(제1 금속부(51a))을 형성하기 위해 이용된다. 접속 전극은 예를 들어, 증착과 조합된 리프트-오프, 스퍼터링, CVD, 도금, 또는 이 방법들의 조합에 의해 형성될 수 있다. 예를 들어, 접속 전극으로서, 무전해 도금에 의해 Cu층을 형성할 수 있다. 그러한 경우에, 시드층으로서 예를 들어, Cu막 또는 Au막을 구멍의 내측에 형성할 수 있다. 도금의 시드층에 대해 시드층 강화(seed layer enhancement) 처리를 행할 수 있다. 즉, 예를 들어, CVD에 의해 예를 들어, W막을 형성할 수 있다.
접속 전극(제1 금속부(51a))은 제3 금속부(51c)(제1 발광부(10u)의 n측 전극)으로서도 이용될 수 있다. 즉, 제3 금속부(51c)를 생략할 수 있다. 제1 발광부(10u)측의 접속 전극(제1 금속부(51a))의 형상, 수, 및 크기는 제2 발광부(20u)측의 접속 전극(제2 금속부(51b))의 형상, 수, 및 크기와 대응한다.
접속 전극(제1 금속부(51a))은 예를 들어, Cu, Ag, Ni, Ti, W, 및 Au 중 선택된 적어도 하나의 막, 또는 이 막들 중에서 선택된 적어도 하나를 포함하는 복수의 막의 적층막을 포함할 수 있다. 접속 전극(제1 금속부(51a))으로서, 낮은 저항률을 갖는 금속을 이용할 수 있다. 이에 의해, 대전류를 흘릴 수 있다. 접속 전극(제1 금속부(51a))으로서, 발광 광에 대한 높은 반사율을 갖는 금속을 이용할 수 있다. 이에 의해, 광 추출 효율을 증가시킬 수 있다.
접속 전극(제1 금속부(51a))을 덮도록 광투과성의 절연층(예를 들어, SiO2막)을 형성한다. 이 절연층(SiO2막)은 예를 들어, 제1 발광부간 유전체층(71)의 다른 일부를 형성하기 위해 이용된다. 절연층의 두께는 예를 들어, 100nm 이상 10000nm 이하이다. 절연층은 예를 들어, ECR 스퍼터링 또는 플라즈마 CVD에 의해 형성될 수 있다. 이에 의해, 예를 들어, 저온에서 높은 품질의 막질이 얻어진다. 예를 들어, 플라즈마 CVD에 의해 형성된 막은 커버리지가 양호하기 때문에, 단차가 큰 구조에 있어서 보이드의 발생을 억제할 수 있다.
상기의 접속 전극(제1 금속부(51a))은 상기의 광투과성의 절연층을 형성한 후에 형성될 수 있다. 접속 전극(제1 금속부(51a))은 예를 들어, 증착과 조합된 리프트-오프, 스퍼터링, CVD, 도금, 또는 이 방법들의 조합에 의해 형성된다.
CMP 처리에 의해 광투과성의 절연층(예를 들어, SiO2막)을 평탄화한다. 이에 의해, 접속 전극(제1 금속부(51a))을 노출시킨다. 단차가 큰 경우에, CMP 처리에 의해 평탄화하기 때문에, SiO2막의 두께는 두껍게 설정된다. SiO2막의 두께는 예를 들어, 단차의 3배 이상으로 설정된다. CMP 처리 전에, SiO2막의 단차를 건식 에칭 등에 의해 줄임으로써, 의사적 평탄 상태를 만들 수 있다. 이에 의해, 평탄화에 필요한 폴리싱 양(두께)을 작게 할 수 있다.
이에 의해, 도 3b에 예시된 구조체(제1 적층체(10us), 즉, 제1 반도체 웨이퍼(10uw))가 형성된다. 이 구조체는 제1 발광부(10u)를 포함한다. 이 구조체의 표면(하면)에는 예를 들어, 상기의 SiO2막(제1 유전체막(71a)) 및 제1 금속부(51a)가 제공된다.
상기의 제1 적층체(10us)와 제2 적층체(20us)를 예를 들어, 하기와 같이 접속한다.
CMP 처리된, 제1 적층체(10us)의 SiO2막(제1 유전체막(71a))과 제2 적층체(20us)의 SiO2막(제2 유전체막(71b))을 예를 들어, 직접 접합에 의해 접합한다. 예를 들어, 진공 중에서 산소 분위기를 이용한 플라즈마 세정 처리를 행한다.
도 3c에 도시된 바와 같이, 제1 적층체(10us)의 제1 반도체 웨이퍼(10uw)의 SiO2막(제1 유전체막(71a))과 제2 적층체(20us)의 제2 반도체 웨이퍼(20uw)의 SiO2막(제2 유전체막(71b))을 서로 대향시켜서 접촉시킨다. 그리고, 예를 들어, 150℃의 온도에서 1kN의 압력을 인가한다. 이에 의해, 제1 적층체(10us)의 제1 반도체 웨이퍼(10uw)와 제2 적층체(20us)의 제2 반도체 웨이퍼(20uw)가 서로 접합된다. 이때, 제1 금속부(51a)와 제2 금속부(51b)가 전기적으로 접속되도록 위치 정렬이 행해진다.
제1 발광부(10u)의 성장용 기판(10s)을 제거한다. 성장용 기판(10s)이 사파이어 기판인 경우에, LLO를 이용한다. 성장용 기판(10s)이 Si 기판인 경우에, 폴리싱, 건식 에칭, 및 습식 에칭 중에서 선택된 적어도 하나가 이용된다. 이에 의해, 제1 발광부(10u)의 결정층이 노출된다. 예를 들어, 제1 발광부(10u)의 버퍼층이 노출된다. 이 버퍼층을 건식 에칭에 의해 제거한다. 이에 의해, 제1 반도체층(11)이 노출된다.
그 후, 소자 분리를 행한다.
예를 들어, 건식 에칭에 의해 제1 발광부(10u)의 결정층의 일부를 제거한다. 이에 의해, 제1 광투과성 도전부(42a)가 노출된다.
건식 에칭, 습식 에칭 등이 수행되어, 노출된 제1 광투과성 도전부(42a)의 일부를 제거하고, 노출된 제1 발광부간 유전체층(71)의 일부를 제거한다. 이에 의해, 제2 발광부(20u)의 결정층(예를 들어, 제3 반도체층(23)) 및 제2 발광부(20u)의 n측 전극(제1 도전층(41))의 패드 영역(제1 패드 배치 부분(41u))을 노출시킨다.
제2 발광부(20u)의 노출된 결정층의 일부를 건식 에칭, 습식 에칭 등에 의해 제거함으로써, 제4 반도체층(24)에 접촉하고 있던 SiO2막(지지층측 유전체층(78))을 노출시킨다.
지지층(66c) 중 발광부측의 전체 표면상에, 도시되지 않은 절연층(예를 들어, SiO2막)을 형성한다. 이 절연층의 두께는 예를 들어, 약 400nm(예를 들어, 200nm 이상 800nm 이하)이다. 이 절연층은 예를 들어, CVD에 의해 형성된다. 절연층은 제1 발광부(10u) 및 제2 발광부(20u)의 패시베이션막(passivation film)으로서 이용된다. 이 절연층은 제1 발광층(10L)의 측면을 덮고, 제2 발광층(20L)의 측면을 덮는다.
예를 들어, 스페이서 리프트-오프(spacer lift-off)에 의해, 노출된 패드 영역(제1 도전층(41)의 제1 패드 배치 부분(41u)) 상에, 그리고 노출된 p측 전극(제2 도전층(42)의 제2 패드 배치 부분(42u)) 상에 예를 들어, Ti/Pt/Au의 적층막을 형성한다. 이 적층막의 두께는 예를 들어, 약 500nm(예를 들어, 200nm 이상 800nm 이하)이다. 이에 의해, 제1 발광부(10u) 및 제2 발광부(20u)의 공통 n측 전극 패드(제1 패드(41p))와, 제1 발광부(10u)의 p측 전극 패드(제2 패드(42p))가 형성된다.
상기에서 설명한 바와 같이, X-Y 평면에 투영될 때, 제1 도전층(41)은 제1 배선부(42b)와 중첩하는 부분을 갖는다. X-Y 평면에 투영될 때, 제1 배선부(42b)는 제1 도전층(41)과 중첩하는 부분을 갖는다. 발광층들로부터 방출된 광은 제1 도전층(41) 및 제1 배선부(42b)에 의해 차폐된다. 제1 도전층(41)의 적어도 일부와 제1 배선부(42b)의 적어도 일부가 서로 중첩하기 때문에, 발광 광을 차폐하는 영역을 작게 할 수 있다. 이에 의해, 광 추출 효율이 증가한다. 또한, 컬러 불균일을 감소시킬 수 있다.
이 후, 제2 전극(62)을 형성한다. 즉, 예를 들어, 지지층(66c)을 폴리싱하여, 지지층(66c)의 두께를 예를 들어, 약 150μm로 얇게 한다. 폴리싱 표면에, 제2 전극(62)을 형성하기 위해 이용되는 예를 들어, Ti/Pt/Au의 적층막을 형성한다. 적층막의 두께는 예를 들어, 약 500nm(예를 들어, 200nm 이상 800nm 이하)이다. 이에 의해, 제1 전극(61)과 전기적으로 접속된 제2 전극(62)을 형성한다.
제2 전극(62)은 제1 전극(61) 상에 형성될 수 있다. 그러한 경우에, 예를 들어, 지지층측 유전체층(78)을 노출시킬 때, 제1 전극(61)도 노출시킬 수 있고, 제1 패드(41p)와 제2 패드(42p)를 형성할 때, 제1 전극(61) 상에 제2 전극(62)을 동시에 형성할 수 있다.
제2 전극(62)은 제1 전극(61) 상에 형성될 수 있다. 그러한 경우에, 예를 들어, 지지층측 유전체층(78)을 노출시킬 때, 제1 전극(61)의 일부도 노출시킬 수 있고, 제1 패드(41p)와 제2 패드(42p)를 형성할 때, 제1 전극(61) 상에 제2 전극(62)을 동시에 형성할 수 있다.
이 후, 다이싱(dicing) 등에 의해 개별화를 행한다. 이에 의해, 반도체 발광 소자(110)가 형성된다.
반도체 발광 소자(110)에 따르면, 고효율을 갖는 적층형 반도체 발광 소자를 제공할 수 있다.
한편, 복수의 LED 칩을 조립 공정에서 적층한 멀티컬러 발광 LED의 참고 예가 고려될 수 있다. 이 참고 예에 있어서, 각 LED 칩에 대하여, p측 배선 및 n측 배선이 제공된다. 2 개의 LED 칩을 적층한 경우에, 4 개의 배선이 필요하다. 3 개의 LED 칩을 적층한 경우에, 6개의 배선이 필요하다. 그로 인해, 광 추출에 기여하지 않는 배선들의 표면적에 기인하여 광 추출 효율이 감소한다. 또한, 복잡한 조립 공정으로 인해 수율이 낮고, 비용이 높다.
이 참고 예에 있어서, 하측(패키지측)에 배치된 LED 칩으로부터의 발광 광에 대하여, 상측에 배치된 LED 칩의 기판(성장용 기판 또는 지지 기판) 또는 그 칩의 거의 전체 표면을 덮는 전극(질화물 반도체의 경우에, p측 전극)이 광투과성이 아닌 경우에, 하측과 상측에서 상이한 방향들로 광이 추출된다. 이로 인해, 컬러 깨짐이 발생한다. 컬러 깨짐은, 예를 들어, 시각 방향에 따라 발광 광의 컬러가 변화하는 현상이다. 또한, 주면을 기판으로 덮기 때문에, 하측에 배치된 LED 칩의 광 추출 효율은 현저하게 저하한다.
이 참고 예에 있어서, 기판이 광투과성인 경우에도, 본딩 패드들은 노출시킬 필요가 있다. 이로 인해, 칩 크기들이 다른 LED 칩들을 적층할 필요가 있고, 컬러 깨짐이 발생한다. 또한, 조립 공정에서의 위치 정렬 정밀도는 포토리소그래피 공정(photolithography process)에서의 위치 정렬 정밀도보다 나쁘기 때문에, 위치 정렬 마진을 넓게 이용할 필요가 있다. 이로 인해, 컬러 깨짐이 발생하기가 더 쉽다. 그리고, 광 추출 효율이 더욱 저하한다. 수율이 저하하기가 더 쉽다.
또한, 참고 예에 있어서, 기판의 두께는 통상 100μｍ 이상이다. 이로 인해, 상측에 배치된 LED 칩에 있어서, 방열성(heat dissipation)이 나쁘고, 수명이 짧아진다. 참고 예에 있어서, 각 칩에 대해 적층을 행한다. 이로 인해, 제조에 시간이 걸리고, 비용이 증가한다.
실시 형태에 따른 반도체 발광 소자(110)에 있어서, 광 추출측의 표면에 전극을 형성하지 않아도 된다. 이로 인해, 광 추출 효율이 높다. 배선을 생략할 수 있고, 높은 광 추출 효율이 얻어진다. 복잡한 조립 공정을 이용하지 않기 때문에, 수율이 높고, 비용을 감소시킬 수 있다. 실시 형태에 있어서, 컬러 깨짐을 억제할 수 있다. 실시 형태에 있어서, 상측의 발광부에는 기판을 설치하지 않아도 되기 때문에, 방열성이 양호하고, 긴 수명이 얻어진다. 실시 형태에 있어서, 웨이퍼 상태에서, 복수의 발광부가 적층되기 때문에, 제조가 간단하고, 비용을 감소시킬 수 있다.
도 4는 제1 실시 형태에 따른 다른 반도체 발광 소자를 예시하는 모식적 단면도이다.
도 4는 도 1a의 B1-B2 라인 단면에 상당하는 단면도이다.
도 4에 도시된 바와 같이, 실시 형태에 따른 반도체 발광 소자(111)에 있어서, 제1 광투과성 도전부(42a)의 평면 형태는, 예를 들어, 제1 발광부(10u)의 평면 형태와 실질적으로 동일하다. 또한, 제2 패드(42p)는 제1 배선부(42b) 상에 제공된다.
즉, 제1 배선부(42b)의 적어도 일부는 제2 패드(42p)와 제2 발광부(20u) 사이에 배치된다.
반도체 발광 소자(111)에 있어서도, 고효율을 갖는 적층형 반도체 발광 소자를 제공할 수 있다.
도 5a 및 도 5b는 제1 실시 형태에 따른 다른 반도체 발광 소자를 예시하는 모식적 단면도들이다.
이 도들은 제1 발광부(10u)의 일부를 예시한다.
도 5a에 도시된 바와 같이, 제1 발광부(10u)는 제2 발광부(20u)와는 반대측의 표면(11u)을 포함한다. 표면(11u)은 반도체 발광 소자의 광 추출측의 표면이다. 반도체 발광 소자(110a)에 있어서, 표면(11u)에 요철(11pd)이 제공된다. 이 예에서, 제1 반도체층(11)의 표면에 요철이 제공된다.
도 5b에 도시된 바와 같은 반도체 발광 소자(110b)에 있어서, 제1 발광부(10u)의 제1 반도체층(11)은 제1 도전형을 갖는 높은 불순물 농도층(11p) 및 낮은 불순물 농도층(11q)을 포함한다. 높은 불순물 농도층(11p)은 낮은 불순물 농도층(11q)과 제1 발광층(10L) 사이에 제공된다. 낮은 불순물 농도층(11q)에 있어서의 불순물 농도는 높은 불순물 농도층(11p)에 있어서의 불순물 농도보다 낮다. 높은 불순물 농도층(11p)은 예를 들어, n형 GaN층이다. 낮은 불순물 농도층(11q)은 예를 들어, 도핑되지 않은 GaN층이다. 낮은 불순물 농도층(11q)으로서 AlGaN 또는 AlN층을 이용할 수 있다. 낮은 불순물 농도층(11q)이 도핑되지 않은 반도체층인 경우에도, 낮은 불순물 농도층(11q)은 편의상 제1 반도체층(11)에 포함된다.
반도체 발광 소자(110b)에 있어서, 표면(11u)은 낮은 불순물 농도층(11q)의 표면이다. 이러한 경우에도, 낮은 불순물 농도층(11q)의 표면(표면(11u))에 요철(11pd)이 제공된다.
광 추출측의 표면(표면(11u))에 요철(11pd)을 설치함으로써, 광 추출 효율을 증가시킬 수 있다.
제1 광투과성 도전부(42a)는 예를 들어, 광투과성의 전극을 포함할 수 있다. 광투과성의 전극의, 발광 광에 대한 투과율은 예를 들어, 50% 이상이다. 광투과성의 전극은 도전성이다. 광투과성의 전극은 예를 들어, n형 반도체층과 오믹 접촉을 갖도록 형성될 수 있다. 광투과성의 전극은, 예를 들어, p형 반도체층과 오믹 접촉을 갖도록 형성될 수 있다. 광투과성의 전극으로서, 예를 들어, ITO, ITON, 및 ZnO 중에서 선택된 적어도 하나가 이용된다. 광투과성의 전극의 두께는 예를 들어, 10nm 이상 10000nm 이하이다. 두께가 얇으면, 높은 투과율이 얻어진다. 두께가 두꺼우면, 시트 저항이 저하하기 때문에, 전류 확산성이 향상된다. 광투과성의 전극으로서, 예를 들어, 얇은 금속을 이용할 수 있다. 광투과성의 전극으로서, 상기에서 언급한 것들 이외의 산화물들을 이용할 수 있다.
접합용 제1 발광부간 유전체층(71)(예를 들어, SiO2막)의 두께가 얇은 경우에, 상층의 발광부에서의 방열성이 양호하다.
n형 반도체층들을 노출시킨 상태에서, 이 n형 반도체층들(예를 들어, 제1 반도체층(11) 및 제3 반도체층(23))의 표면들에 광 추출용 요철 구조를 형성할 수 있다.
X-Y 평면에 투영될 때, 제1 패드(41p)와 중첩하는 영역에는 제1 전극(61)이 제공되지 않을 수 있다. X-Y 평면에 투영될 때, 제2 패드(42p)와 중첩하는 영역에는 제1 전극(61)이 제공되지 않을 수 있다. 패드 바로 아래에서 발광한 광은 패드에 흡수되기 쉽다. 흡수되는 비율을 감소시킴으로써, 광 추출 효율을 증가시킬 수 있다.
X-Y 평면에 투영될 때, 제1 광투과성 도전부(42a)와 중첩하는 영역에만 제1 전극(61)을 설치할 수 있다. 이에 의해, 제1 발광층(10L)에 있어서의 발광 영역과, 제2 발광층(20L)에 있어서의 발광 영역이 실질적으로 일치한다. 이에 의해, 컬러 불균일(컬러 깨짐)을 감소시킬 수 있다. 예를 들어, X-Y 평면에 투영될 때, 제1 배선부(42b)와 중첩하는 영역에 제1 전극(61)을 설치하지 않을 수 있다.
X-Y 평면에 투영될 때, 제1 패드(41p)와 중첩하는 영역 및 제2 패드(42p)와 중첩하는 영역에서 제1 전극(61)은 제4 반도체층(24)과 오믹 접촉을 갖지 않아도 된다. 패드 바로 아래에서 발광한 광은 패드에 의해 흡수되기 쉽다. 흡수되는 비율을 감소시킴으로써, 광 추출 효율을 증가시킬 수 있다.
X-Y 평면에 투영될 때, 제1 광투과성 도전부(42a)와 중첩하는 영역에서만, 제1 전극(61)이 제4 반도체층(24)과 오믹 접촉을 가져도 된다. 즉, X-Y 평면에 투영될 때, 제1 광투과성 도전부(42a)와 중첩하지 않는 영역에서는 제1 전극(61)이 제4 반도체층(24)과 오믹 접촉을 갖지 않아도 된다. 이에 의해, 제1 발광층(10L)에 있어서의 발광 영역과, 제2 발광층(20L)에 있어서의 발광 영역이 실질적으로 일치한다. 이에 의해, 컬러 불균일(컬러 깨짐)을 감소시킬 수 있다.
제2 패드(42p)를 제1 광투과성 도전부(42a) 상에 형성하는 경우에, 제2 발광부(20u)의 결정층을 건식 에칭할 때 제1 광투과성 도전부(42a)(ITO)를 에칭 스톱층(etching stop layer)으로서 이용할 수 있다. 금속층을 에칭 스톱층으로서 이용하면, 건식 에칭 가스와의 반응의 부산물 또는 에칭에 의해 제거된 금속이 그 금속층의 주변에 부착하는 경우들이 있다. 이로 인해, 구조가 불균일해지거나 또는 누설이 발생할 수 있다. 또한, 수율이 저하할 수 있다. 또한, 수명이 짧아질 수도 있다.
제1 광투과성 도전부(42a)의 ITO막을 에칭 스톱층으로서 이용함으로써, 구조가 균일해져서 누설이 억제되기 쉽다. 수율이 증가되기 쉽고, 수명이 더 길어질 수 있다.
제2 패드(42p)를 제1 광투과성 도전부(42a)(ITO) 상에 형성하는 경우에, ITO막을 접합 전에 가공할 필요가 없다. 이로 인해, 가공이 용이하다.
한편, 제2 패드(42p)를 제1 배선부(42b) 상에 형성하는 경우에, 제2 패드(42p)와 제1 배선부(42b) 사이의 접촉 저항을 낮출 수 있다. 그리고, 제2 패드(42p)와 제1 배선부(42b) 사이의 밀착성이 높다. ITO와 금속 사이의 접촉 저항은 비교적 높고, 밀착성이 나쁠 경우가 있다. 제2 패드(42p)를 제1 배선부(42b) 상에 형성함으로써, 낮은 접촉 저항과 높은 밀착성을 얻기 쉽다.
제2 발광부(20u)에 있어서, 제1 전극(61)과 지지층(66c)을 접합하기 위해 예를 들어, 상기에서 언급한 바와 같이 Au-Sn 땜납이 이용된다. 이 접합은, 예를 들어, Au-In, Ni-Sn 등의 땜납을 이용한 액상 확산 접합일 수 있다. 접합 온도는 예를 들어, 200℃ 이상 250℃ 이하이다. 이에 반해, Au-In, Ni-Sn 등의 땜납을 이용한 액상 확산 접합에 있어서의 땜납의 융점은 높을 수 있는데, 즉, 400℃ 이상 1100℃ 이하일 수 있다. 이에 의해, 땜납을 이용한 접합 공정 후에 실시되는 공정들의 온도를 접합 공정의 온도보다 낮출 수 있다.
도 6은 제1 실시 형태에 따른 다른 반도체 발광 소자를 예시하는 모식적 단면도이다.
도 6은 도 1a의 A1-A2 라인 단면에 상당하는 단면도이다.
도 6에 도시된 바와 같이, 실시 형태에 따른 반도체 발광 소자(112)에 있어서, 제1 발광부(10u)와 제2 발광부(20u) 사이에 제공되는 제1 발광부간 유전체층(71)에 제1 광학층(71d)이 제공된다.
이 예에서, 제1 발광부간 유전체층(71)은 제1 유전체막(71a), 제2 유전체막(71b), 및 제1 광학층(71d)을 포함한다. 제1 발광부(10u)와 제2 발광부(20u) 사이에 제1 유전체막(71a)이 배치된다. 제2 발광부(20u)와 제1 유전체막(71a) 사이에 제2 유전체막(71b)이 배치된다. 이 예에서, 제1 유전체막(71a)과 제2 유전체막(71b) 사이에 제1 광학층(71d)이 배치된다.
제1 광학층(71d)은 제2 발광층(20L)으로부터 방출되는 광(제2 광)을 투과시키고, 제1 발광층(10L)으로부터 방출되는 광(제1 광)을 반사시킨다. 제1 광학층(71d)은 예를 들어, 이색 미러(dichromic mirror)이다.
제2 광에 대한 제1 광학층(71d)의 투과율은 제1 광에 대한 제1 광학층(71d)의 투과율보다 높다. 제1 광에 대한 제1 광학층(71d)의 반사율은 제2 광에 대한 제1 광학층(71d)의 반사율보다 높다.
예를 들어, 제1 광학층(71d)은 제1 유전체막(71a)과 제1 발광부(10u) 사이에 설치될 수 있다. 제1 광학층(71d)의 적어도 일부가, 제1 발광부(10u)에 접촉할 수 있다. 예를 들어, 제1 광학층(71d)은 제2 유전체막(71b)과 제2 발광부(20u) 사이에 설치될 수 있다. 제1 광학층(71d)의 적어도 일부가 제2 발광부(20u)와 접촉할 수 있다.
제1 광학층(71d)의 적어도 일부는 예를 들어, 하층의 접합용 SiO2막(제2 유전체막(71b))의 두께를 조정함으로써 형성될 수 있다. 제1 광학층(71d)의 적어도 일부는 예를 들어, 상층의 접합용 SiO2막(제1 유전체막(71a))의 두께를 조정함으로써 형성될 수 있다.
제1 광학층(71d)은 제1 유전체막(71a)의 재료와 동일한 재료 또는 상이한 재료를 포함할 수 있다. 제1 광학층(71d)은 제2 유전체막(71b)의 재료와 동일한 재료 또는 상이한 재료를 포함할 수 있다.
제1 광학층(71d)은 제2 광에 대하여 투과성의 임의의 재료를 포함할 수 있다. 제1 광학층(71d)은 접합 강도를 갖고 절연성이다.
실시 형태에 있어서, 배선 전극으로서, 예를 들어, 제1 배선부(42b) 및 제1 도전층(41)의 제1 연장 부분(41v)이 이용된다. 배선 전극의 폭은 10μm이 아니어도 된다. 배선 전극은 다른 층들과의 양호한 밀착성 및 낮은 저항률을 갖는 재료를 포함한다. 배선 전극의 폭이 좁을(작을) 경우에, 발광 광에 대한 흡수 영역의 표면적이 감소한다. 이에 의해, 광 추출 효율이 증가한다. 배선 전극의 폭이 넓은 경우에, 배선 저항이 감소하고, 전류 확산이 증가한다. 이에 의해, 발광 효율이 증가하고, 동작 전압이 감소하고, 수명이 더 길어진다.
배선 전극의 두께를 두껍게 설정함으로써, 배선 전극의 배선 저항을 감소시킬 수 있다. 배선 전극의 두께가 과도하게 두꺼울 경우에, CMP 공정에서 평탄화에 필요한 폴리싱 양(두께)이 많아진다.
제1 접속 전극(51)의 일부에 땜납층이 설치될 수 있다. 예를 들어, 제1 발광부(10u)와 제2 발광부(20u)를 접합하기 전의 상태에서, 제1 금속부(51a)의 표면에 땜납 층을 설치할 수 있다. 예를 들어, 접합 전의 상태에서, 제2 금속부(51b)의 표면에 땜납 층을 설치할 수 있다. 예를 들어, 제1 금속부(51a)와 제2 금속부(51a)를 서로 땜납층과 접합함으로써 보다 확실한 접합이 얻어진다.
도 7a 내지 도 7d는 제1 실시 형태에 따른 다른 반도체 발광 소자를 예시하는 모식도들이다.
도 7a는 평면도이다. 도 7b는 도 1a의 A1-A2 라인 단면도이다. 도 7c는 도 7a의 B1-B2 라인 단면도이다. 도 7d는 도 7a의 C1-C2 라인 단면도이다.
도 7b 내지 도 7d에 도시된 바와 같이, 실시 형태에 따른 반도체 발광 소자(113)는 제1 전극(61), 제1 발광부(10u), 제2 발광부(20u), 제1 접속 전극(51), 제1 유전체층(51i), 제1 패드(41p), 제2 패드(42p), 및 제1 발광부간 유전체층(71) 외에도, 제3 발광부(30u), 제3 패드(43p), 및 제2 발광부간 유전체층(72)을 더 포함한다. 이 예에서, 제1 도전층(41), 제2 도전층(42), 및 제3 도전층(43)이 제공된다.
반도체 발광 소자(113)에 있어서, 제1 전극(61), 제1 발광부(10u), 제2 발광부(20u), 제1 접속 전극(51), 제1 유전체층(51i), 제1 패드(41p), 제2 패드(42p), 제1 발광부간 유전체층(71), 제1 도전층(41), 및 제2 도전층(42)에 대해서는 반도체 발광 소자(110)와 마찬가지의 구성을 적용할 수 있으므로, 설명을 생략한다. 이제 제3 발광부(30u), 제3 패드(43p), 제2 발광부간 유전체층(72), 및 제3 도전층(43)에 대해서 설명할 것이다.
제3 발광부(30u)와 제2 발광부(20u) 사이에 제1 발광부(10u)가 배치된다. 제3 발광부(30u)는 제5 반도체층(35), 제6 반도체층(36), 및 제3 발광층(30L)을 포함한다.
제5 반도체층(35)은 제1 발광부(10u)로부터 제1 방향(D1)으로 이격된다. 제5 반도체층(35)은 제5 도전형을 갖는다. 제5 반도체층(35)과 제2 발광부(20u) 사이에 제1 발광부(10u)가 배치된다. 제5 반도체층(35)은 제3 반도체 부분(35a) 및 제4 반도체 부분(35b)을 포함한다. 제4 반도체 부분(35b)은 제1 방향(D1)과 교차하는 방향으로 제3 반도체 부분(35a)과 배열된다.
제6 반도체층(36)은 제4 반도체 부분(35b)과 제1 발광부(10u) 사이에 제공된다. 제6 반도체층(36)은 제6 도전형을 갖는다. 제6 도전형은 제5 도전형과는 상이하다.
제3 발광층(30L)은 제4 반도체 부분(35b)과 제6 반도체층(36) 사이에 제공된다. 제3 발광층(30L)은 제3 광을 방출한다. 제3 광은 제3 피크 파장을 갖는다. 제3 피크 파장은 제1 피크 파장과 상이하고 또한 제2 피크 파장과 상이하다.
예를 들어, 제5 도전형은 제3 도전형과 같다. 예를 들어, 제6 도전형은 제2 도전형과 같다. 예를 들어, 제1 도전형, 제3 도전형, 및 제 5 도전형은 n형이며, 제2 도전형, 제4 도전형, 및 제 6 도전형은 p형이다. 실시 형태에 있어서, 제1 도전형, 제3 도전형, 및 제 5 도전형은 p형일 수 있고, 제2 도전형, 제4 도전형, 및 제 6 도전형은 n형일 수 있다. 실시 형태에 있어서, 제1 내지 제6 도전형은 임의이다. 하기에서는, 제1 도전형, 제3 도전형, 및 제 5 도전형은 n형이고, 제2 도전형, 제4 도전형, 및 제 6 도전형은 p형인 경우에 대해서 설명할 것이다.
제2 접속 전극(52)은 제3 반도체 부분(35a)과 전기적으로 접속된다. 제2 접속 전극(52)은 제1 방향(D1)으로 연장되고, 제1 반도체층(11)과 전기적으로 접속된다.
제2 유전체층(52i)은 제2 접속 전극(52)과 제6 반도체층(36) 사이, 및 제2 접속 전극(52)과 제3 발광층(30L) 사이에 제공된다.
제3 패드(43p)는 제6 반도체층(36)과 전기적으로 접속된다.
제2 발광부간 유전체층(72)은 제3 발광부(30u)와 제1 발광부(10u) 사이에 제공된다. 제2 발광부간 유전체층(72)은 광투과성이다.
이 예에서, 제3 도전층(43)이 제공되고, 제2 접속 전극(52)은 제3 도전층(43)을 개재하여 제3 패드(43p)와 전기적으로 접속된다.
제3 도전층(43)은 제6 반도체층(36)과 전기적으로 접속된다. 제3 도전층(43)은 제3 층간 부분(43t) 및 제3 패드 배치 부분(43u)을 포함한다. 제3 층간 부분(43t)은 제3 발광부(30u)와 제1 발광부(10u) 사이에 제공된다. 제3 패드 배치 부분(43u)은 제1 방향(D1)과 교차하는 방향으로 제3 층간 부분(43t)과 배열된다.
제3 패드(43p)는 제3 패드 배치 부분(43u)과 전기적으로 접속된다. 제2 유전체층(52i)은 제2 접속 전극(52)과 제3 도전층(43) 사이에 더 배치된다. 이 예에서, 제3 패드(43p)와 제1 발광부(10u) 사이에 제3 도전층(43)이 배치된다.
이 예에서, 제3 도전층(43)은 제2 광투과성 도전부(43a) 및 제2 배선부(43b)를 포함한다. 제2 광투과성 도전부(43a)은 제3 발광부(30u)와 제2 발광부간 유전체층(72) 사이에 제공된다. 제2 광투과성 도전부(43a)은 제6 반도체층(36)과 전기적으로 접속된다.
제2 광투과성 도전부(43a)은 예를 들어, In, Sn, Zn, 및 Ti로 이루어지는 그룹 중에서 선택된 적어도 하나의 원소를 포함하는 산화물을 포함한다. 제2 광투과성 도전부(43a)은 예를 들어, ITO 등을 포함한다. 제2 광투과성 도전부(43a)은 금속의 박막을 포함할 수 있다.
제2 배선부(43b)는 제2 광투과성 도전부(43a)과 제2 발광부간 유전체층(72) 사이에 제공된다. 제2 배선부(43b)는 제2 광투과성 도전부(43a)과 전기적으로 접속된다. 제2 배선부(43b)의 광투과율은 제2 광투과성 도전부(43a)의 광투과율보다 낮다. 제2 배선부(43b)는 예를 들어, Au, Al, Ti, 및 Pt 중에서 선택된 적어도 하나를 포함한다.
이 예에서, 제2 광투과성 도전부(43a)의 적어도 일부는 제3 패드(43p)와 제1 발광부(10u) 사이에 배치된다. 즉, 제1 발광부(10u) 상에 제2 광투과성 도전부(43a)이 제공되고, 제2 광투과성 도전부(43a) 상에 제3 패드(43p)가 제공된다.
제1 패드(41p)는 또한 제3 발광부(30u)의 n측 패드로서 기능한다. 예를 들어, 제1 패드(41p)는 제1 도전층(41) 및 제1 접속 전극 51을 통해 제1 발광부(10u)의 제1 반도체층(11)과 전기적으로 접속된다. 제1 반도체층(11)은 제2 접속 전극(52)을 통해 제3 발광부(30u)의 제5 반도체층(35)과 전기적으로 접속된다.
한편, 제3 패드(43p)는 제3 발광부(30u)의 p측 패드로서 기능한다. 즉, 제3 패드(43p)는 제3 도전층(43)을 개재하여 제6 반도체층(36)과 접속된다.
제1 패드(41p)와 제3 패드(43p)에 전압을 인가함으로써, 제3 발광층(30L)에 전류가 공급되어 제3 발광층(30L)으로부터 광(제3 광)이 방출된다.
제3 광의 제3 피크 파장은 제1 광의 제1 피크 파장보다 긴 것이 바람직하다. 또한, 제1 광의 제1 피크 파장은 제2 광의 제2 피크 파장보다 긴 것이 바람직하다. 이에 의해, 흡수가 억제되고, 광 추출 효율이 증가한다.
예를 들어, 제2 발광층(20L)으로부터 방출되는 제2 광은 블루 광이며, 제1 발광층(10L)으로부터 방출되는 제1 광은 그린 광(green light)이며, 제3 발광층(30L)으로부터 방출되는 제3 광은 레드 광이다. 단, 실시 형태에 있어서, 발광부들로부터 방출되는 광의 컬러들(피크 파장들)은 임의이다.
이 예에서, 제2 접속 전극(52)은 제4 금속부(52d) 및 제5 금속부(52e)를 포함한다. 제5 금속부(52e)의 적어도 일부와 제3 반도체 부분(35a) 사이에 제4 금속부(52d)가 배치된다. 제4 금속부(52d)는 예를 들어, 제3 반도체 부분(35a)과 접촉될 수 있다. 이 예에서, 제2 접속 전극(52)은 제6 금속부(52f)를 더 포함한다. 제6 금속부(52f)는 제4 금속부(52d)와 제3 반도체 부분(35a) 사이에 제공된다. 제6 금속부(52f)는 예를 들어, 제3 발광부(30u)의 n측 전극이다. 제5 금속부(52e)는 예를 들어, 제1 발광부(10u)의 n측 전극이다.
제6 금속부(52f)는 제5 반도체층(35)과의 오믹 성질 및 낮은 콘택트 저항을 갖는 재료를 포함한다. 제5 금속부(52e)는 예를 들어, 제1 반도체층(11)과의 오믹 성질 및 낮은 콘택트 저항을 갖는 재료를 포함한다. 이 예에서, 도 1a 및 도 1b에 관해서 설명된 도전층(11el)을 더 설치할 수 있다(도 7c 등에서는 도전층(11el)이 도시되지 않음). 이러한 경우에, 제5 금속부(52e)는 예를 들어, 도전층(11el)에 양호한 밀착성으로 접속될 수 있다. 예를 들어, 제6 금속부(52f) 및 제5 금속부2e)로서, Al, Ti, Cu, Ag, 및 Ta로 이루어지는 그룹 중에서 선택된 적어도 하나를 포함하는 금속막이 이용될 수 있다. 이 그룹 중에서 선택된 적어도 하나를 포함하는 합금이 이용될 수 있다. 이 그룹 중에서 선택된 적어도 하나의 금속막을 복수 개 포함하는 적층막이 이용될 수 있다.
제4 금속부(52d)는 제5 금속부(52e)와 제6 금속부(52f)를 전기적으로 접속할 수 있다. 예를 들어, 제4 금속부(52d)는 Al, Ti, Cu, Ag, Au, W, 및 Ni로 이루어지는 그룹 중에서 선택된 적어도 하나를 포함하는 금속막을 포함할 수 있다. 이 그룹 중에서 선택된 적어도 하나를 포함하는 합금이 이용될 수 있다. 이 그룹 중에서 선택된 적어도 하나의 금속막을 복수 개 포함하는 적층막이 이용될 수 있다.
도 7a에 도시된 바와 같이, X-Y 평면에 투영될 때, 제1 패드(41p)는 제2 패드(42p)와 중첩하지 않는다. X-Y 평면에 투영될 때, 제3 패드(43p)는 제1 패드(41p)와도 제2 패드(42p)와도 중첩하지 않는다.
도 8a 내지 도 8f는 제1 실시 형태에 따른 다른 반도체 발광 소자를 예시하는 모식도들이다.
도 8a는 도 8c와 같은 단면의 단면도이다. 도 8b 내지 도 8f는 도 8a에 도시된 영역 R1 내지 R5에 대응하는 모식적 투과 평면도이다. 영역 R1 내지 영역 R5는 X-Y 평면에 평행한 영역들이다. 영역 R1은 제1 패드(41p) 및 제1 도전층(41)을 포함하는 영역이다. 영역 R2는 제1 광투과성 도전부(42a) 및 제1 배선부(42b)를 포함하는 영역이다. 영역 R3은 제2 패드(42p) 및 제1 광투과성 도전부(42a)를 포함하는 영역이다. 영역 R4는 제2 광투과성 도전부(43a) 및 제2 배선부(43b)를 포함하는 영역이다. 영역 R5는 제3 패드(43p) 및 제2 광투과성 도전부(43a)을 포함하는 영역이다.
도 8b에 도시된 바와 같이, 반도체 발광 소자(110)는 대략 직사각형의 평면 형태를 갖고 있다. 이 예에서, 영역 R1에 있어서, 제1 도전층(41)은 직사각형의 변들을 따라서 제공된다. 제1 접속 전극(51)과 제1 패드(41p)가 제1 도전층(41)에 의해 접속된다. 제1 접속 전극(51)의 주위 부분은 제1 유전체층(51i)으로서 이용된다. 그 이외의 나머지 부분은 제1 발광부간 유전체층(71)으로서 이용된다.
도 8c에 도시된 바와 같이, 영역 R2에 제1 광투과성 도전부(42a) 및 제1 배선부(42b)가 제공된다. 제1 광투과성 도전부(42a)와 제1 배선부(42b)는 서로 전기적으로 접속된다. 제1 접속 전극(51)과 제1 광투과성 도전부(42a) 사이, 및 제1 접속 전극(51)과 제1 배선부(42b) 사이에 제1 유전체층(51i)이 제공된다.
도 8b 및 도 8c에 도시된 바와 같이, 이러한 경우에도, X-Y 평면에 투영될 때, 제1 도전층(41)의 적어도 일부와 제1 배선부(42b)의 적어도 일부는 서로 중첩한다. 예를 들어, X-Y 평면에 투영될 때, 제1 도전층(41) 중 제1 연장 부분(41v)의 적어도 일부와 제1 배선부(42b)의 적어도 일부는 서로 중첩한다.
도 8d에 도시된 바와 같이, 영역 R3에 제1 광투과성 도전부(42a) 및 제2 패드(42p)가 제공된다. 제1 광투과성 도전부(42a)와 제2 패드(42p)는 서로 전기적으로 접속된다. 제1 접속 전극(51)과 제1 광투과성 도전부(42a) 사이에 제1 유전체층(51i)이 제공된다. 이 도전부들은 서로 절연된다.
도 8e에 도시된 바와 같이, 영역 R4에 제2 광투과성 도전부(43a) 및 제2 배선부(43b)가 제공된다. 제2 광투과성 도전부(43a)과 제2 배선부(43b)는 서로 전기적으로 접속된다. 제2 접속 전극(52)과 제2 광투과성 도전부(43a) 사이, 및 제2 접속 전극(52)과 제2 배선부(43b) 사이에 제2 유전체층(52i)이 제공된다.
도 8b 및 도 8e에 도시된 바와 같이, X-Y 평면에 투영될 때, 제1 도전층(41)의 적어도 일부와 제2 배선부(43b)의 적어도 일부는 서로 중첩한다. 예를 들어, X-Y 평면에 투영될 때, 제1 도전층(41) 중 제1 연장 부분(41v)의 적어도 일부와 제2 배선부(43b)의 적어도 일부는 서로 중첩한다.
도 8f에 도시된 바와 같이, 영역 R5에 제2 광투과성 도전부(43a) 및 제3 패드(43p)가 제공된다. 제2 광투과성 도전부(43a)과 제3 패드(43p)는 서로 전기적으로 접속된다. 제2 접속 전극(52)과 제2 광투과성 도전부(43a) 사이에 제2 유전체층(52i)이 제공된다. 이 도전부들은 서로 절연된다.
반도체 발광 소자(113)에 따르면, 고효율을 갖는 적층형 반도체 발광 소자를 제공할 수 있다. 반도체 발광 소자(113)에 있어서, 구성 요소들의 패턴 배치들에 관해서 다양한 변형들이 가능하다.
이제, 예를 들어, 반도체 발광 소자(113)의 제조 방법의 예에 대해서 설명할 것이다.
반도체 발광 소자(113)의 제1 발광부(10u) 및 제2 발광부(20u)의 접합까지의 공정들은 반도체 발광 소자(110)에 관해서 설명한 공정들을 적용할 수 있다. 이제, 제3 발광부(30u)의 형성과, 제3 발광부(30u)와 제1 발광부(10u)의 접합의 예들에 대해서 설명할 것이다.
제1 발광부(10u)의 공정들과 마찬가지의 공정들에 의해, 제3 발광부(30u)를 포함하는 적층체(반도체 웨이퍼)가 형성된다. 이 적층체의 표면(제6 반도체층(36))으로부터 제5 반도체층(35)에 도달하는 구멍을 형성하고, 그 구멍에 도전 재료를 충전함으로써 접속 전극을 형성한다. 이 구멍은, 예를 들어, X-Y 평면에 투영될 때, 제1 접속 전극(51)과 중첩한다. 리프트-오프에 의해 Cu층을 형성하고, 이 구멍을 Cu층으로 충전한다. Cu층의 두께는 예를 들어, 약 200nm(예를 들어, 100nm 이상 800nm 이하)이다. 이에 의해, 제2 접속 전극(52) 중 일부(제4 금속부(52d))가 형성된다. 상기의 설명에 있어서, 제4 금속부(52d)의 형성 전에 제6 금속부(52f)를 형성할 수 있다.
제2 발광부간 유전체층(72)의 일부를 형성하기 위해 이용되는 광투과성의 절연층(예를 들어, SiO2막)을, 제6 금속부(52f)를 덮도록 형성한다.
접속 전극(제4 금속부(52d))은 광투과성의 절연층(예를 들어, SiO2막)의 형성 후에 형성될 수 있다. 접속 전극(제4 금속부(52d))의 형성 방법은 예를 들어, 증착법과 조합된 리프트-오프, 스퍼터링, CVD, 도금, 또는 이 방법들의 조합을 포함한다.
CMP 처리에 의해 상기의 광투과성의 절연층(예를 들어, SiO2막)을 평탄화한다. 이때, 상기의 접속 전극(제4 금속부(52d))을 노출시킨다.
한편, 예를 들어, 제1 발광부(10u)의 표면(제1 반도체층(11)의 표면)에 광투과성의 절연층(예를 들어, SiO2막)을 형성한다. 제1 발광부(10u)의 표면에 형성된 광투과성의 절연층과, 제3 발광부(30u)의 표면에 형성된 상기의 광투과성의 절연층을 서로 대향시켜서 접합한다.
반도체 발광 소자(110)의 설명과 마찬가지로, 결정층들과 광투과성의 절연층들의 건식 에칭 또는 습식 에칭을 행하고, 상기의 패드들을 형성한다. 이에 의해, 반도체 발광 소자(113)가 형성된다.
반도체 발광 소자(113)에는 3 개의 발광층이 제공된다. 상기의 설명과 마찬가지로, 공정들을 실시함으로써 4 개 이상의 발광층이 적층될 수 있다.
반도체 발광 소자(113)에 있어서, 예를 들어, 발광층들의 발광 파장들은, 예를 들어, 레드, 그린, 및 블루이다. 이에 의해, 예를 들어, 형광체를 이용하지 않고, 백색 LED를 실현할 수 있다. 형광체에 있어서는 파장 변환에 기인한 스토크스 시프트 손실(Stokes shift loss)이 발생한다. 이로 인해, 형광체를 이용하는 경우에, 발광 효율을 충분히 증가시키는 것이 곤란하다. 실시 형태에 있어서는, 형광체를 이용할 필요가 없기 때문에, 높은 발광 효율이 얻어진다. 실시 형태에 있어서, 형광체를 이용할 수 있다.
도 9는 제1 실시 형태에 따른 다른 반도체 발광 소자를 예시하는 모식적 단면도이다.
도 9는 도 7a의 B1-B2 라인 단면에 상당하는 단면의 모식도이다.
도 9에 도시된 실시 형태에 따른 반도체 발광 소자(113a)에 있어서는, 도 1a 내지 도 1b에 관해서 설명한 도전층(11el)과 마찬가지로, 제5 반도체층(35) 상에 도전층(35el)을 더 설치한다. 그 외에는, 실시 형태에 따른 반도체 발광 소자(113a)는 반도체 발광 소자(113)와 마찬가지이다.
반도체 발광 소자(113a)에 있어서, 도전층(35el)과 제3 발광층(30L) 사이에 제5 반도체층(35)이 배치된다. 도전층(35el)은 예를 들어, 제3 발광부(30u)의 n측 전극으로서 이용된다. 도전층(35el)을 설치함으로써, 제3 발광부(30u)의 제5 반도체층(35)에 있어서의 전류 확산이 증가한다. 이에 의해, 동작 전압이 감소하고, 발광 효율이 증가한다. X-Y 평면에 투영될 때, 도전층(35el)의 적어도 일부는 도전층(11el), 제1 도전층(41), 및 제1 배선부(42b) 중에서 선택된 적어도 하나의 적어도 일부와 중첩해도 된다. 이에 의해, 색 깨짐이 억제되고, 발광 광의 도전층(35el)에 의한 흡수가 억제된다. 이에 의해, 컬러 불균일을 감소시킬 수 있고, 광 추출 효율을 증가시킬 수 있다. 도전층(35el)은 광투과성일 수 있다. 이 도전층(35el)은 필요에 따라 설치될 수 있고 생략될 수 있다.
도 10a 및 도 10b는 제1 실시 형태에 따른 다른 반도체 발광 소자를 예시하는 모식적 단면도들이다.
이 도들은 제3 발광부(30u)의 일부를 예시한다.
도 10a에 도시된 반도체 발광 소자(113b)에 있어서 제3 발광부(30u)는 제1 발광부(10u)와는 반대측의 표면(35u)을 갖는다. 표면(35u)은 반도체 발광 소자의 광 추출측의 표면이다. 반도체 발광 소자(113a)에 있어서, 표면(35u)에 요철(35pd)이 제공된다. 이 예에서는, 제5 반도체층(35)의 표면에 요철이 제공된다.
도 10b에 나타낸 바와 같이, 반도체 발광 소자(113c)에 있어서, 제3 발광부(30u)의 제5 반도체층(35)은 제5 도전형을 갖는 높은 불순물 농도층(35p) 및 낮은 불순물 농도층(35q)을 포함한다. 높은 불순물 농도층(35p)은 낮은 불순물 농도층(35q)과 제3 발광층(30L) 사이에 제공된다. 낮은 불순물 농도층(35q)에 있어서의 불순물 농도는 높은 불순물 농도층(35p)에 있어서의 불순물 농도보다 낮다. 높은 불순물 농도층(35p)은 예를 들어, n형 GaN층이다. 낮은 불순물 농도층(35q)은 예를 들어, 도핑되지 않은 GaN층이다. 낮은 불순물 농도층(35q)으로서, AlGaN 또는 AlN층을 이용할 수 있다. 낮은 불순물 농도층(35q)이 도핑되지 않은 반도체층인 경우에도, 낮은 불순물 농도층(35q)은 또한 편의상 제5 반도체층(35)에 포함된다.
반도체 발광 소자(113b)에 있어서, 표면(35u)은 낮은 불순물 농도층(35q)의 표면이다. 이러한 경우에도, 낮은 불순물 농도층(35q)의 표면(면(35u))에 요철(35pd)이 제공된다.
반도체 발광 소자들(113a, 113b)에 있어서, 광은 제3 발광부(30u)를 통과하여 외부에 출사된다. 반도체 발광 소자들(113a, 113b)에 있어서, 표면(35u)은 광 추출측의 표면이다. 표면(35u)에 요철(35pd)을 설치함으로써, 광 추출 효율을 증가시킬 수 있다.
도 11은 제1 실시 형태에 따른 다른 반도체 발광 소자를 예시하는 모식적 단면도이다. 도 11은 도 7a의 A1-A2 라인 단면에 상당하는 단면도이다.
도 11에 도시된 실시 형태에 따른 반도체 발광 소자(114)에 있어서, 제3 발광부(30u)와 제1 발광부(10u) 사이에 제공되는 제2 발광부간 유전체층(72)에 제2 광학층(72d)이 제공된다.
이 예에서, 제2 발광부간 유전체층(72)은 제3 유전체막(72a), 제4 유전체막(72b), 및 제2 광학층(72d)을 포함한다. 제1 발광부(10u)와 제2 발광부(20u) 사이에 제3 유전체막(72a)이 배치된다. 제2 발광부(20u)와 제3 유전체막(72a) 사이에 제4 유전체막(72b)이 배치된다. 이 예에서는, 제3 유전체막(72a)과 제4 유전체막(72b) 사이에 제2 광학층(72d)이 배치된다.
제2 광학층(72d)은 제1 발광층(10L)으로부터 방출되는 광(제1 광)을 투과시키고, 제3 발광층(30L)으로부터 방출되는 광(제3 광)을 반사시킨다. 제2 광학층(72d)은 예를 들어, 이색 미러이다.
제1 광에 대한 제2 광학층(72d)의 투과율은 제3 광에 대한 제2 광학층(72d)의 투과율보다 높다. 제3 광에 대한 제2 광학층(72d)의 반사율은 제1 광에 대한 제2 광학층(72d)의 반사율보다 높다.
제2 광에 대한 제2 광학층(72d)의 투과율은 제3 광에 대한 제2 광학층(72d)의 투과율보다 높다. 제3 광에 대한 제2 광학층(72d)의 반사율은 제2 광에 대한 제2 광학층(72d)의 반사율보다 높다.
예를 들어, 제2 광학층(72d)은 제3 유전체막(72a)과 제1 발광부(10u) 사이에 설치될 수 있다. 예를 들어, 제2 광학층(72d)은 제4 유전체막(72b)과 제2 발광부(20u) 사이에 설치될 수 있다.
제2 광학층(72d)의 적어도 일부는 예를 들어, 하층의 접합용 SiO2막(제4 유전체막(72b))의 두께를 조정함으로써 형성될 수 있다. 제2 광학층(72d)의 적어도 일부는 예를 들어, 상층의 접합용 SiO2막(제3 유전체막(72a))의 두께를 조정함으로써 형성될 수 있다.
제2 광학층(72d)은 제3 유전체막(72a)의 재료와 동일한 재료 또는 상이한 재료를 포함할 수 있다. 제2 광학층(72d)은 제4 유전체막(72b)의 재료와 동일한 재료 또는 상이한 재료를 포함할 수 있다.
제2 광학층(72d)은 제1 광 및 제2 광에 대하여 투과성인 임의의 재료를 포함할 수 있다. 제2 광학층(72d)은 접합 강도를 갖고 절연성이다.
제2 실시 형태
도 12는 제2 실시 형태에 따른 반도체 발광 소자를 예시하는 모식적 단면도이다.
도 12에 도시된 바와 같이, 실시 형태에 따른 반도체 발광 소자(120)는 패드부(PD0), 제1 발광부(10u), 제2 발광부(20u), 제1 전극(61), 절연 지지층(66i), 제1 도전층(91), 제1 발광부간 유전체층(71), 제1 접속 전극(81), 제2 접속 전극(82), 제3 접속 전극(83), 제4 접속 전극(84), 제1 유전체층(81i), 제2 유전체층(82i), 및 제3 유전체층(83i)을 포함한다.
패드부(PD0)는 제1 패드(PD1), 제2 패드(PD2), 및 제3 패드(PD3)를 포함한다. 제2 패드(PD2)는 제1 표면(pl1) 내에서 제1 패드(PD1)로부터 이격된다. 제3 패드(PD3)는 제1 표면(pl1) 내에서 제1 패드(PD1)로부터 이격되고, 제2 패드(PD2)로부터 이격된다.
예를 들어, 제1 표면(pl1)은 Z축 방향과 교차한다. Z축 방향에 대하여 수직인 1 개의 방향을 X축 방향이라고 한다. Z축 방향과 X축 방향에 대하여 수직인 방향을 Y축 방향이라고 한다. Z축 방향은 제1 방향(D1)에 대하여 평행하게 취해진다.
제1 발광부(10u)는 제1 반도체층(11), 제2 반도체층(12), 및 제1 발광층(10L)을 포함한다.
제1 반도체층(11)은 제1 방향(D1)(제1 표면(pl1)과 교차하는 방향)으로 패드부(PD0)으로부터 이격된다. 이 예에서, 제1 방향(D1)은 제1 표면(pl1)에 대하여 수직이다. 제1 반도체층(11)은 제1 반도체 부분(11a) 및 제2 반도체 부분(11b)을 포함한다. 제2 반도체 부분(11b)은 제1 방향(D1)과 교차하는 방향으로 제1 반도체 부분(11a)과 배열된다. 제1 반도체층(11)은 제1 도전형을 갖는다.
제2 반도체층(12)은 제2 반도체 부분(11b)과 패드부(PD0) 사이에 제공된다. 제2 반도체층(12)은 제2 도전형을 갖는다. 제2 도전형은 제1 도전형과는 상이하다.
제1 발광층(10L)은 제2 반도체 부분(11b)과 제2 반도체층(12) 사이에 제공된다. 제1 발광층(10L)은 제1 광을 방출한다. 제1 광은 제1 피크 파장을 갖는다.
제2 발광부(20u)는 제1 발광부(10u)와 패드부(PD0) 사이에 제공된다. 제2 발광부(20u)는 제3 반도체층(23), 제4 반도체층(24), 및 제2 발광부(20u)를 포함한다.
제3 반도체층(23)은 패드부(PD0)와 제1 발광부(10u) 사이에 제공된다. 제3 반도체층(23)은 제3 반도체 부분(23a) 및 제4 반도체 부분(23b)을 포함한다. 제4 반도체 부분(23b)은 제1 방향(D1)과 교차하는 방향으로 제3 반도체 부분(23a)과 배열된다. 제3 반도체층(23)은 제3 도전형을 갖는다.
제4 반도체층(24)은 제4 반도체 부분(23b)과 패드부(PD0) 사이에 제공된다. 제4 반도체층(24)은 제4 도전형을 갖는다. 제4 도전형은 제3 도전형과는 상이하다.
제2 발광층(20L)은 제4 반도체 부분(23b)과 제4 반도체층(24) 사이에 제공된다. 제2 발광층(20L)은 제2 광을 방출한다. 제2 광은 제2 피크 파장을 갖는다.
제1 전극(61)은 패드부(PD0)와 제2 발광부(20u) 사이에 제공되고, 반사성이다. 절연 지지층(66i)은 패드부(PD0)와 제1 전극(61) 사이에 제공된다.
제1 도전층(91)은 제1 발광부(10u)와 제2 발광부(20u) 사이에 제공된다. 제1 도전층(91)은 제1 방향(D1)과 교차하는 방향으로 연장된다. 제1 도전층(91)은 제2 반도체층(12)과 전기적으로 접속된다.
제1 발광부간 유전체층(71)은 제1 발광부(10u)와 제2 발광부(20u) 사이, 및 제1 도전층(91)과 제2 발광부(20u) 사이에 제공되고, 광투과성이다.
제1 접속 전극(81)은 제1 반도체 부분(11a)과 제3 반도체층(23) 사이에 제공되고, 제1 발광부간 유전체층(71)을 제1 방향(D1)으로 관통한다. 제1 접속 전극(81)은 제1 반도체 부분(11a)과 제3 반도체층(23)을 전기적으로 접속한다.
제1 유전체층(81i)은 제1 접속 전극(81)과 제2 반도체층(12) 사이, 제1 접속 전극(81)과 제1 발광층(10L) 사이, 및 제1 접속 전극(81)과 제1 도전층(91) 사이에 제공된다.
제2 접속 전극(82)은 제3 반도체 부분(23a)과 제1 패드(PD1) 사이에 제공된다. 제2 접속 전극(82)은 절연 지지층(66i)을 제1 방향(D1)으로 관통한다. 제2 접속 전극(82)은 제3 반도체 부분(23a)과 제1 패드(PD1)를 전기적으로 접속한다.
제2 유전체층(82i)은 제2 접속 전극(82)과 제4 반도체층(24) 사이, 제2 접속 전극(82)과 제2 발광층(20L) 사이, 및 제2 접속 전극(82)과 제1 전극(61) 사이에 제공된다.
제3 접속 전극(83)은 제1 도전층(91)과 제2 패드(PD2) 사이에 제공된다. 제3 접속 전극(83)은 제1 발광부간 유전체층(71), 제2 발광부(20u), 및 절연 지지층(66i)을 제1 방향(D1)으로 관통한다. 제3 접속 전극(83)은 제1 도전층(91)과 제2 패드(PD2)를 전기적으로 접속한다.
제3 유전체층(83i)은 제3 접속 전극(83)과 제2 발광부(20u) 사이, 및 제3 접속 전극(83)과 제1 전극(61) 사이에 제공된다.
제4 접속 전극(84)은 제1 전극(61)과 제3 패드(PD3) 사이에 제공된다. 제4 접속 전극(84)은 절연 지지층(66i)을 제1 방향(D1)으로 관통하고, 제1 전극(61)과 제3 패드(PD3)를 전기적으로 접속한다.
예를 들어, 제1 도전형은 제3 도전형과 같다. 예를 들어, 제2 도전형은 제4 도전형과 같다. 예를 들어, 제1 도전형 및 제3 도전형은 n형이며, 제2 도전형 및 제4 도전형은 p형이다. 실시 형태에 있어서, 제1 도전형 및 제3 도전형은 p형일 수 있고, 제2 도전형 및 제4 도전형은 n형일 수 있다. 실시 형태에 있어서, 제1 내지 제4 도전형은 임의이다. 하기에서는, 제1 도전형 및 제3 도전형은 n형이며, 제2 도전형 및 제4 도전형은 p형인 경우에 대해서 설명한다.
반도체 발광 소자(120)에 있어서, 제1 패드(PD1)는 제2 접속 전극(82)을 통해 제3 반도체층(23)과 전기적으로 접속된다. 제3 반도체층(23)은 제1 접속 전극(81)을 통해 제1 반도체층(11)과 전기적으로 접속된다. 즉, 제1 패드(PD1)는 제3 반도체층(23) 및 제1 반도체층(11)의 양쪽과 접속된다. 제1 패드(PD1)는 예를 들어, 제1 발광부(10u) 및 제2 발광부(20u)의 n형 전극으로서 기능한다.
제2 패드(PD2)는 제3 접속 전극(83) 및 제1 도전층(91)을 개재하여 제2 반도체층(12)과 전기적으로 접속된다. 제2 패드(PD2)는 예를 들어, 제1 발광부(10u)의 p측 전극으로서 기능한다.
제3 패드(PD3)는 제4 접속 전극(84) 및 제1 전극(61)을 통해 제4 반도체층(24)과 전기적으로 접속된다. 제3 패드(PD3)는 예를 들어, 제2 발광부(20u)의 p측 전극으로서 기능한다.
제1 패드(PD1)와 제3 패드(PD3) 사이에 전압을 인가함으로써, 제2 발광층(20L)에 전류가 공급되어 제2 발광층(20L)으로부터 광(제2 광)이 방출된다. 제1 패드(PD1)와 제2 패드(PD2) 사이에 전압을 인가함으로써, 제2 발광층(20L)에 전류가 공급되어 제1 발광층(10L)으로부터 광(제1 광)이 방출된다.
예를 들어, 제2 피크 파장은 제1 피크 파장보다 짧다. 예를 들어, 제2 광은 블루 광이며, 제1 광은 옐로우 광 및 그린 광 중에서 선택된 적어도 하나이다. 광의 컬러(피크 파장)는 임의이다.
실시 형태에 따르면, 고효율을 갖는 적층형 반도체 발광 소자를 제공할 수 있다. 실시 형태에 있어서, 광 추출 표면측에는 패드가 제공되지 않는다. 이에 의해, 광 추출 효율이 더욱 증가한다.
따라서, 실시 형태에 있어서, 비아 전극들(via electrodes)(접속 전극들)은 결정층들에의 도통 경로들로서 이용된다. 비아 전극들은 제1 실시 형태에서 설명된 방법들과 마찬가지로 제작될 수 있다.
또한, 실시 형태에 있어서, 제3 발광부가 설치될 수 있다. 제3 발광부와 제2 발광부(20u) 사이에 제1 발광부(10u)가 배치된다. 이러한 경우에, 예를 들어, 제2 발광층(20L)으로부터 방출되는 제2 광은 블루 광이며, 제1 발광층(10L)으로부터 방출되는 제1 광은 그린 광이며, 제3 발광부의 제3 발광층으로부터 방출되는 제3 광은 레드 광이다.
이 예에서, 제1 접속 전극(81)은 제1 금속부(81a) 및 제2 금속부(81b)를 포함한다. 제2 금속부(81b)의 적어도 일부와 제1 반도체 부분(11a) 사이에 제1 금속부(81a)가 배치된다. 제1 금속부(81a)는 예를 들어, 제1 반도체 부분(11a)과 접촉될 수 있다. 이 예에서, 제1 접속 전극(81)은 제3 금속부(81c)를 더 포함한다. 제3 금속부(81c)는 제1 금속부(81a)와 제1 반도체 부분(11a) 사이에 제공된다. 제3 금속부(81c)는 예를 들어, 제1 발광부(10u)의 n측 전극이다. 제2 금속부(81b)는 예를 들어, 제2 발광부(20u)의 n측 전극이다.
제3 금속부(81c)는 제1 반도체층(11)과의 오믹 성질 및 낮은 콘택트 저항을 갖는 재료를 포함한다. 제2 금속부(81b)는 예를 들어, 제3 반도체층(23)과의 오믹 성질 및 낮은 콘택트 저항을 갖는 재료를 포함할 수 있다. 제2 금속부(81b)는 예를 들어, 후술하는 제3 반도체층 전극(23e)과 양호한 밀착성으로 접합될 수 있다. 예를 들어, 제1 금속부(81a) 및 제2 금속부(81b)로서, Al, Ti, Cu, Ag, 및 Ta로 이루어지는 그룹 중에서 선택된 적어도 하나를 포함하는 금속막이 이용될 수 있다. 이 그룹 중에서 선택된 적어도 하나를 포함하는 합금이 이용될 수 있다. 이 그룹 중에서 선택된 적어도 하나의 금속막을 복수 개 포함하는 적층막이 이용될 수 있다.
제1 금속부(81a)은 제2 금속부(81b)와 제3 금속부(81c)를 전기적으로 접속할 수 있다. 예를 들어, 제1 금속부(81a)은 Al, Ti, Cu, Ag, Au, W, 및 Ni으로 이루어지는 그룹 중에서 선택된 적어도 하나를 포함하는 금속막을 포함할 수 있다. 이 그룹 중에서 선택된 적어도 하나를 포함하는 합금이 이용될 수 있다. 이 그룹 중에서 선택된 적어도 하나의 금속막을 복수 개 포함하는 적층막이 이용될 수 있다.
이 예에서, 제2 접속 전극(82)은 제4 금속부(82a) 및 제5 금속부(82b)를 포함한다. 제5 금속부(82b)의 적어도 일부와 제3 반도체 부분(23a) 사이에 제4 금속부(82a)가 배치된다. 제4 금속부(82a)는 예를 들어, 제3 반도체 부분(23a)과 접촉될 수 있다. 이 예에서, 제2 접속 전극(82)은 제6 금속부(82c)를 더 포함한다. 제6 금속부(82c)는 제4 금속부(82a)와 제3 반도체 부분(23a) 사이에 제공된다. 제6 금속부(82c)는 예를 들어, 제2 발광부(20u)의 n측 전극이다.
이 예에서, 제3 접속 전극(83)은 제7 금속부(83a), 제8 금속부(83b), 및 제9 금속부(83c)를 포함한다. 제9 금속부(83c)의 적어도 일부와 제1 도전층(91) 사이에 제8 금속부(83b)가 배치된다. 제8 금속부(83b)의 적어도 일부와 제1 도전층(91) 사이에 제7 금속부(83a)가 배치된다.
이 예에서, 제4 접속 전극(84)은 제10 금속부(84a) 및 제11 금속부(84b)를 포함한다. 제11 금속부(84b)의 적어도 일부와 제1 전극(61) 사이에 제10 금속부(84a)가 배치된다.
제1 금속부(81a), 제2 금속부(81b), 제4 금속부(82a), 제5 금속부(82b), 제7 금속부(83a), 제8 금속부(83b), 제9 금속부(83c), 제10 금속부(84a), 및 제11 금속부(84b) 중에서 선택된 적어도 하나는 예를 들어, Al, Ti, Cu, Ag, Au, W, 및 Ni 중에서 선택된 적어도 하나를 포함한다. 제3 금속부(81c) 및 제6 금속부(82c)는 예를 들어, Al, Ti, Cu, Ag, 및 Ta 중에서 선택된 적어도 하나를 포함한다.
이 예에서, 제1 도전층(91)은 제1 광투과성 도전부(91a) 및 제1 배선부(91b)를 포함한다. 제1 광투과성 도전부(91a)은 제1 발광부(10u)와 제1 발광부간 유전체층(71) 사이에 제공된다. 제1 광투과성 도전부(91a)은 제2 반도체층(12)과 전기적으로 접속된다.
제1 광투과성 도전부(91a)은 예를 들어, In, Sn, Zn, 및 Ti로 이루어지는 그룹 중에서 선택된 적어도 하나의 원소를 포함하는 산화물을 포함한다. 제1 광투과성 도전부(91a)은 예를 들어, ITO 등을 포함한다. 제1 광투과성 도전부(91a)은 금속의 박막을 포함할 수 있다. 제1 광투과성 도전부(91a)은 필요에 따라 설치될 수 있고 생략될 수 있다.
제1 배선부(91b)는 예를 들어, 제1 광투과성 도전부(91a)과 제1 발광부간 유전체층(71) 사이에 제공된다. 제1 배선부(91b)는 제1 광투과성 도전부(91a)과 전기적으로 접속된다. 제1 배선부(91b)의 광투과율은 제1 광투과성 도전부(91a)의 광투과율보다 낮다. 제1 배선부(91b)에는 낮은 저항률을 갖는 금속이 적합하다. 제1 배선부(91b)는 예를 들어, Al, Au, Ag, 및 Cu로 이루어지는 그룹 중에서 선택된 적어도 하나, 이 그룹 중에서 선택된 적어도 하나를 포함하는 합금, 또는 이 그룹 중에서 선택된 적어도 하나의 막을 포함하는 적층막을 포함한다. 제1 배선부(91b)는 필요에 따라 설치될 수 있고 생략될 수 있다.
이 예에서, 제3 반도체층(23)과 제1 발광부간 유전체층(71) 사이에 제3 반도체층 전극(23e)이 제공된다. 제3 반도체층 전극(23e)은 제3 반도체층(23)을 위한 배선 전극을 형성하기 위해 이용된다. 예를 들어, X-Y 평면에 투영될 때, 제3 반도체층 전극(23e)의 적어도 일부와 제1 도전층(91)의 적어도 일부는 서로 중첩한다. 이에 의해, 흡수하는 영역의 표면적을 감소시킬 수 있고, 광 추출 효율이 증가한다. 제3 반도체층 전극(23e)은 필요에 따라 설치될 수 있고 생략될 수 있다.
이 예에서, 제1 전극(61)과 절연 지지층(66i) 사이에 광투과성 접합층(75)이 제공된다. 접합층(75)은 예를 들어, SiO2막 등을 포함한다. 접합층(75)은 필요에 따라 설치될 수 있고 생략될 수 있다.
실시 형태에 있어서, 반도체층의 피착 방법은 예를 들어, 유기 금속 화학 증착(Metal-Organic Chemical Vapor Deposition: MOCVD) 및 유기 금속 기상 에피텍시(Metal-Organic Vapor Phase Epitaxy) 등을 포함할 수 있다.
실시 형태에 따르면, 고효율을 갖는 적층형 반도체 발광 소자를 제공할 수 있다.
또한, 본 명세서에 있어서, "질화물 반도체"는 화학식 BxInyAlzGa1 -x-y- zN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)의 조성비 x, y, 및 z를 각각의 범위 내에서 변화시킨 모든 조성의 반도체를 포함한다. 또한, "질화물 반도체"는 상기의 화학식에 있어서 N(질소) 이외의 V족 원소들, 도전형 등의 각종 물성을 제어하기 위해 첨가되는 각종 원소들, 및 의도하지 않게 포함되는 각종 원소들을 더 포함한다.
또한, 본원 명세서에 있어서, "수직" 및 "평행"은 엄밀한 수직 및 엄밀한 평행만을 지칭하는 것이 아니라, 예를 들어, 제조 공정들로 인한 변동 등을 포함한다. 실질적 수직 및 실질적 평행이면 충분하다.
이상, 구체예들을 참조하면서 본 발명의 실시 형태들에 대해서 설명했다. 그러나, 본 발명은 이 구체예들에 한정되지 않는다. 예를 들어, 반도체 발광 소자에 포함되는 전극, 발광부, 반도체층, 발광층, 접속 전극, 유전체층, 유전체막, 금속부, 광학층, 지지층, 절연 지지층 등의 구성 요소들의 구체적인 구성들을 당업자가 공지 기술로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시할 수 있고, 그러한 실시는 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.
또한, 구체예들 중 어느 2 개 이상의 구성 요소를 기술적으로 가능한 범위에서 조합할 수 있고, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
또한, 본 발명의 실시 형태로서 전술한 반도체 발광 소자들에 기초하여, 당업자가 적절히 설계 변경해서 실시할 수 있는 모든 반도체 발광 장치들도 본 발명의 사상을 포함하는 한, 본 발명의 범위에 포함된다.
본 발명의 사상 범주 내에서 당업자는 각종 다른 변경예 및 수정예를 구상할 수 있을 것이며, 그러한 변경예 및 수정예도 본 발명의 범위에 포함된다고 이해된다.
특정 실시 형태들을 설명했지만, 이 실시 형태들은 예로서 제시된 것일 뿐이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 실제로, 본 명세서에서 설명된 신규의 실시 형태들은 기타의 다양한 형태들로 실시될 수 있고, 본 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 및 변경을 행할 수 있다. 그러한 실시 형태들 또는 변형들은 본 발명의 범위 및 요지에 포함될 것이며, 첨부된 특허 청구 범위 및 그 균등물들은 그러한 실시 형태들 또는 변형들을 포함하고자 의도된다.

Claims (20)

  1. 반도체 발광 소자로서,
    제1 전극,
    상기 제1 전극으로부터 제1 방향으로 이격되고, 제1 반도체 부분, 및 제1 방향과 교차하는 방향으로 상기 제1 반도체 부분과 배열되는 제2 반도체 부분을 포함하는 제1 반도체층과, 상기 제2 반도체 부분과 상기 제1 전극 사이에 제공되는 제2 반도체층과, 상기 제2 반도체 부분과 상기 제2 반도체층 사이에 제공되는 제1 발광층을 포함하는 제1 발광부,
    상기 제1 전극과 상기 제1 발광부 사이에 제공되는 제3 반도체층과, 상기 제3 반도체층과 상기 제1 전극 사이에 제공되고 상기 제1 전극과 전기적으로 접속되는 제4 반도체층과, 상기 제3 반도체층과 상기 제4 반도체층 사이에 제공되는 제2 발광층을 포함하는 제2 발광부,
    상기 제1 발광부와 상기 제2 발광부 사이에 제공되는 제1 층간 부분과, 상기 제1 방향과 교차하는 방향으로 제1 층간 부분과 배열되는 제1 패드 배치 부분을 포함하며, 상기 제3 반도체층과 전기적으로 접속되는 제1 도전층,
    제1 발광부와 상기 제2 발광부 사이에 제공되는 제2 층간 부분과, 상기 제1 방향과 교차하는 방향으로 상기 제2 층간 부분과 배열되는 제2 패드 배치 부분을 포함하고, 상기 제2 반도체층과 전기적으로 접속되는 제2 도전층,
    상기 제1 방향으로 연장되고, 상기 제1 층간 부분과 상기 제1 반도체 부분을 전기적으로 접속하는 제1 접속 전극,
    상기 제1 접속 전극과 상기 제2 반도체층 사이, 상기 제1 접속 전극과 상기 제1 발광층 사이, 및 상기 제1 접속 전극과 상기 제2 도전층 사이에 제공되는 제1 유전체층,
    상기 제1 패드 배치 부분과 전기적으로 접속된 제1 패드,
    상기 제2 패드 배치 부분과 전기적으로 접속된 제2 패드, 및
    상기 제1 발광부와 상기 제2 발광부 사이, 상기 제1 발광부와 상기 제1 도전층 사이, 상기 제2 도전층과 상기 제2 발광부 사이, 및 상기 제1 도전층과 상기 제2 도전층 사이에 제공되는, 광투과성의 제1 발광부간 유전체층을 포함하는, 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 제1 도전층은 상기 제1 패드와 상기 제2 발광부 사이에 배치되고,
    상기 제2 도전층은 상기 제2 패드와 상기 제2 발광부 사이에 배치되는, 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 제2 도전층은,
    상기 제1 발광부와 상기 제1 발광부간 유전체층 사이에 제공되며, 상기 제2 반도체층과 전기적으로 접속된 제1 광투과성 도전부, 및
    상기 제1 광투과성 도전부와 상기 제1 발광부간 유전체층 사이에 제공되며, 상기 제1 광투과성 도전부와 전기적으로 접속되고, 상기 제1 광투과성 도전부의 광투과율보다 낮은 광투과율을 갖는 제1 배선부를 포함하는, 반도체 발광 소자.
  4. 제3항에 있어서,
    상기 제1 방향에 수직인 평면에 투영될 때, 상기 제1 도전층의 적어도 일부와 상기 제1 배선부의 적어도 일부는 서로 중첩하는, 반도체 발광 소자.
  5. 제3항에 있어서,
    상기 제1 도전층은 상기 제1 층간 부분과, 상기 제1 패드 배치 부분 사이에 연장되는 제1 연장 부분을 더 포함하고,
    상기 제1 방향에 수직인 평면에 투영될 때, 상기 제1 연장 부분의 적어도 일부와 상기 제1 배선부의 적어도 일부는 서로 중첩하는, 반도체 발광 소자.
  6. 제3항에 있어서,
    상기 제1 광투과성 도전부의 적어도 일부는 상기 제2 패드와 상기 제2 발광부 사이에 배치되는, 반도체 발광 소자.
  7. 제3항에 있어서,
    상기 제1 배선부의 적어도 일부는 상기 제2 패드와 상기 제2 발광부 사이에 배치되는, 반도체 발광 소자.
  8. 제1항에 있어서,
    상기 제1 방향에 수직인 평면에 투영될 때, 상기 제1 패드는 상기 제2 패드와 중첩하지 않는, 반도체 발광 소자.
  9. 제1항에 있어서,
    지지층, 및 제2 전극을 더 포함하고,
    상기 제2 전극은 상기 제1 전극과 전기적으로 접속되고,
    상기 제1 전극은 상기 제2 발광부와 상기 제2 전극 사이에 배치되고,
    상기 지지층은 상기 제1 전극과 상기 제2 전극 사이에 배치되는, 반도체 발광 소자.
  10. 제9항에 있어서,
    상기 지지층과 상기 제2 발광부 사이에 있어서 상기 제2 발광부의 외연(outer edge, 外緣)을 따라 제공되는 지지층측 유전체층을 더 포함하는, 반도체 발광 소자.
  11. 제1항에 있어서,
    상기 제1 반도체층은 n형이고, 상기 제3 반도체층은 n형이고, 상기 제2 반도체층은 p형이고, 상기 제4 반도체층은 p형인, 반도체 발광 소자.
  12. 제1항에 있어서,
    상기 제1 발광부간 유전체층은 제1 광학층을 포함하고,
    상기 제1 발광층은 제1 피크 파장을 갖는 제1 광을 방출하도록 구성되고,
    상기 제2 발광층은 상기 제1 피크 파장과는 다른 제2 피크 파장을 갖는 제2 광을 방출하도록 구성되고,
    상기 제2 광에 대한 상기 제1 광학층의 투과율은 상기 제1 광에 대한 상기 제1 광학층의 투과율보다 높고,
    상기 제1 광에 대한 상기 제1 광학층의 반사율은 상기 제2 광에 대한 상기 제1 광학층의 반사율보다 높은, 반도체 발광 소자.
  13. 제1항에 있어서,
    상기 제1 발광부로부터 상기 제1 방향으로 이격되고, 제3 반도체 부분 및 제4 반도체 부분을 포함하는 제5 반도체층 - 상기 제1 발광부는 상기 제5 반도체층과 상기 제2 발광부 사이에 배치되고, 상기 제4 반도체 부분은 상기 제1 방향과 교차하는 방향으로 상기 제3 반도체 부분과 배열됨 - 과, 상기 제4 반도체 부분과 상기 제1 발광부 사이에 제공되는 제6 반도체층과, 상기 제4 반도체 부분과 상기 제6 반도체층 사이에 제공되는 제3 발광층을 포함하는 제3 발광부,
    상기 제1 방향으로 연장되고, 상기 제3 반도체 부분과 상기 제1 반도체층을 전기적으로 접속하는 제2 접속 전극,
    상기 제2 접속 전극과 상기 제6 반도체층 사이, 및 상기 제2 접속 전극과 상기 제3 발광층 사이에 제공되는 제2 유전체층,
    상기 제6 반도체층과 전기적으로 접속된 제3 패드, 및
    상기 제3 발광부와 상기 제1 발광부 사이에 제공되는, 광투과성의 제2 발광부간 유전체층을 더 포함하는, 반도체 발광 소자.
  14. 제13항에 있어서,
    상기 제6 반도체층과 전기적으로 접속된 제3 도전층을 더 포함하고,
    상기 제3 도전층은, 제3 발광부와 상기 제1 발광부 사이에 제공되는 제3 층간 부분과, 상기 제1 방향과 교차하는 방향으로 상기 제3 층간 부분과 배열되는 제3 패드 배치 부분을 포함하고,
    상기 제3 패드는 상기 제3 패드 배치 부분과 전기적으로 접속되고,
    상기 제2 유전체층은 또한 상기 제2 접속 전극과 상기 제3 도전층 사이에 배치되는, 반도체 발광 소자.
  15. 제14항에 있어서,
    상기 제3 도전층은 상기 제3 패드와 상기 제1 발광부 사이에 배치되는, 반도체 발광 소자.
  16. 제14항에 있어서,
    상기 제3 도전층은,
    상기 제3 발광부와 상기 제2 발광부간 유전체층 사이에 제공되며, 상기 제6 반도체층과 전기적으로 접속된 제2 광투과성 도전부, 및
    상기 제2 광투과성 도전부와 상기 제2 발광부간 유전체층 사이에 제공되며, 상기 제2 광투과성 도전부와 전기적으로 접속된 제2 배선부를 포함하고,
    상기 제2 배선부의 광투과율은 상기 제2 광투과성 도전부의 광투과율보다 낮은, 반도체 발광 소자.
  17. 제16항에 있어서,
    상기 제2 광투과성 도전부의 적어도 일부는 상기 제3 패드와 상기 제1 발광부 사이에 배치되는, 반도체 발광 소자.
  18. 제13항에 있어서,
    상기 제3 발광부는 상기 제1 발광부와는 반대측의 표면을 갖고,
    상기 제1 발광부와는 반대측의 상기 표면은 광 추출측의 표면인, 반도체 발광 소자.
  19. 반도체 발광 소자로서,
    제1 패드와, 제1 표면 내에서 상기 제1 패드로부터 이격되는 제2 패드와, 상기 제1 표면 내에서 상기 제1 패드로부터 이격되고 상기 제2 패드로부터 이격되는 제3 패드를 포함하는 패드부,
    상기 패드부로부터 상기 제1 표면과 교차하는 제1 방향으로 이격되고, 제1 반도체 부분, 및 제1 방향과 교차하는 방향으로 상기 제1 반도체 부분과 배열되는 제2 반도체 부분을 포함하는 제1 반도체층과, 상기 제2 반도체 부분과 상기 패드부 사이에 제공되는 제2 반도체층과, 상기 제2 반도체 부분과 상기 제2 반도체층 사이에 제공되는 제1 발광층을 포함하는 제1 발광부,
    상기 패드부와 상기 제1 발광부 사이에 제공되고 제3 반도체 부분, 및 상기 제1 방향과 교차하는 방향으로 상기 제3 반도체 부분과 배열되는 제4 반도체 부분을 포함하는 제3 반도체층과, 상기 제4 반도체 부분과 상기 패드부 사이에 제공되는 제4 반도체층과, 상기 제4 반도체 부분과 상기 제4 반도체층 사이에 제공되는 제2 발광층을 포함하는 제2 발광부,
    상기 패드부와 상기 제2 발광부 사이에 제공되는 제1 전극,
    상기 패드부와 상기 제1 전극 사이에 제공되는 절연 지지층,
    상기 제1 발광부와 상기 제2 발광부 사이에 제공되며, 상기 제1 방향으로 연장되고 상기 제2 반도체층과 전기적으로 접속된 제1 도전층,
    상기 제1 발광부와 상기 제2 발광부 사이, 및 상기 제1 도전층과 상기 제2 발광부 사이에 제공되는, 광투과성의 제1 발광부간 유전체층,
    상기 제1 반도체 부분과 상기 제3 반도체층 사이에 제공되어 상기 제1 반도체 부분과 상기 제3 반도체층을 전기적으로 접속하며, 상기 제1 방향으로 상기 제1 발광부간 유전체층을 관통하는 제1 접속 전극,
    상기 제1 접속 전극과 상기 제2 반도체층 사이, 상기 제1 접속 전극과 상기 제1 발광층 사이, 및 상기 제1 접속 전극과 상기 제1 도전층 사이에 제공되는 제1 유전체층,
    상기 제3 반도체 부분과 상기 제1 패드 사이에 제공되어 상기 제3 반도체 부분과 상기 제1 패드를 전기적으로 접속하며, 상기 제1 방향으로 상기 절연 지지층을 관통하는 제2 접속 전극,
    상기 제2 접속 전극과 상기 제4 반도체층 사이, 상기 제2 접속 전극과 상기 제2 발광층 사이, 및 상기 제2 접속 전극과 상기 제1 전극 사이에 제공되는 제2 유전체층,
    상기 제1 도전층과 상기 제2 패드 사이에 제공되어 상기 제1 도전층과 상기 제2 패드를 전기적으로 접속하며, 상기 제1 방향으로 상기 제1 발광부간 유전체층, 상기 제2 발광부, 및 상기 절연 지지층을 관통하는 제3 접속 전극,
    상기 제3 접속 전극과 상기 제2 발광부 사이, 및 상기 제3 접속 전극과 상기 제1 전극 사이에 제공되는 제3 유전체층, 및
    상기 제1 전극과 상기 제3 패드 사이에 제공되어 상기 제1 전극과 상기 제3 패드를 전기적으로 접속하며, 상기 제1 방향으로 상기 절연 지지층을 관통하는 제4 접속 전극을 포함하는, 반도체 발광 소자.
  20. 제1항에 있어서,
    상기 제1 발광부는 상기 제2 발광부와는 반대측의 표면을 갖고,
    상기 제2 발광부와는 반대측의 상기 표면은 광 추출측의 표면인, 반도체 발광 소자.
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